JP6180691B1 - 撮像素子、内視鏡および内視鏡システム - Google Patents

撮像素子、内視鏡および内視鏡システム Download PDF

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Abstract

さらなる小型化を実現することができる撮像素子、内視鏡および内視鏡システムを提供する。撮像素子は、複数の単位画素230と、撮像信号をそれぞれ転送する複数の第1の転送線237と、複数の第1の転送線237それぞれに設けられ、単位画素230から撮像信号を第1の転送線237に出力させる定電流源238と、各々が複数の第1の転送線237のいずれかと対をなして容量を形成し、第1の転送線237が出力する撮像信号をそれぞれ転送する複数の第2の転送線239と、複数の第2の転送線239が転送する撮像信号を読み出す垂直走査部241と水平走査部244と、単位画素230に撮像信号を出力させたまま垂直走査部241と水平走査部244を動作させるタイミング生成部25と、を備える。

Description

本発明は、被写体を撮像して該被写体の画像データを生成する撮像素子、内視鏡および内視鏡システムに関する。
近年、CMOS(Complementary Metal Oxide Semiconductor)撮像素子では、光電変換部を有する画素チップと、この画素チップの周辺回路をなすコントロール部および信号処理部をそれぞれ構成する周辺回路チップとを積層することによって、チップ面積を低減する技術が知られている(特許文献1参照)。このような積層したチップ間を電気的に接続する手段として、貫通接続導体(TSV:Through-Silicon Via)を用いる技術が知られている(特許文献2参照)。
特開平5−268535号公報 特開2015−156516号公報
しかしながら、画素数が比較的に少ない小型の撮像素子では、画素面積に対する周辺回路面積やチップ間を電気的に接続するための部分の面積の比率が大きくなり、チップ積層による小型化の妨げとなっていた。
本発明は、上記に鑑みてなされたものであって、さらなる小型化を実現することができる撮像素子、内視鏡および内視鏡システムを提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明に係る撮像素子は、二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号をそれぞれ生成する複数の画素を有する受光部と、前記受光部の受光面における裏面に配置されてなり、前記撮像信号をそれぞれ転送する複数の第1の転送線と、前記複数の第1の転送線それぞれに設けられ、前記画素から前記撮像信号を前記第1の転送線に出力させる定電流源と、各々が前記複数の第1の転送線のいずれかと対をなして容量を形成し、前記第1の転送線が出力する前記撮像信号をそれぞれ転送する複数の第2の転送線と、前記複数の第2の転送線が転送する前記撮像信号を読み出す読み出し部と、前記画素に前記撮像信号を出力させたまま前記読み出し部を動作させる制御部と、を備えたことを特徴とする。
また、本発明に係る撮像素子は、上記発明において、対をなす第1および第2の転送線によってそれぞれ形成される容量は、互いに略等しいことを特徴とする。
また、本発明に係る撮像素子は、上記発明において、前記対をなす第1および第2の転送線の間に介在する誘電体をさらに備えたことを特徴とする。
また、本発明に係る撮像素子は、上記発明において、前記対をなす第1および第2の転送線の間に介在する誘電体をさらに備え、前記第1および第2の転送線は、メタル配線であり、前記対をなす第1および第2の転送線間の容量は、それぞれの転送線を構成するメタル配線間に前記誘電体を配置して形成されることを特徴とする。
また、本発明に係る撮像素子は、上記発明において少なくとも前記受光部、前記複数の第1の転送線および前記定電流源それぞれを実装してなる第1チップと、少なくとも前記複数の第2の転送線を実装してなる第2チップと、をさらに備え、前記第1チップは、前記受光面の裏面に、前記第2チップを積層してなり、前記複数の第2の転送線それぞれは、前記複数の第1の転送線のいずれかと向かい合う位置に前記誘電体を挟んで配置されてなることを特徴とする。
また、本発明に係る内視鏡は、上記の撮像素子を、被検体内に挿入可能な挿入部の先端側に備えたことを特徴とする。
また、本発明に係る内視鏡システムは、上記の内視鏡と、前記撮像信号を画像信号に変換する画像処理装置と、を備えることを特徴とする。
本発明によれば、さらなる小型化を実現することができるという効果を奏する。
図1は、本発明の実施の形態1に係る内視鏡システムの全体構成を模式的に示す概略図である。 図2は、本発明の実施の形態1に係る内視鏡システムの要部の機能を示すブロック図である。 図3は、図2に示す撮像部の詳細な構成を示すブロック図である。 図4は、本発明の実施の形態1に係る第1チップの受光部の断面構造を示す図である。 図5は、本発明の実施の形態1に係る第1チップの容量の断面構造を示す図である。 図6は、本発明の実施の形態1に係る撮像部の動作タイミングを示すタイミングチャートである。 図7は、本発明の実施の形態1の変形例に係る撮像部の詳細な構成を示すブロック図である。 図8は、本発明の実施の形態2に係る撮像部の詳細な構成を示すブロック図である。 図9は、本発明の実施の形態3に係る内視鏡システムの要部の機能を示すブロック図である。 図10は、図9に示す撮像部の詳細な構成を示すブロック図である。 図11は、本発明の実施の形態3に係る撮像部の断面構造を示す図である。 図12は、本発明の実施の形態3の変形例に係る撮像部の断面構造を示す図である。
以下、本発明を実施するための形態(以下、「実施の形態」という)として、被検体内に先端が挿入される内視鏡を備えた内視鏡システムについて説明する。また、この実施の形態により、本発明が限定されるものではない。さらに、図面の記載において、同一の部分には同一の符号を付して説明する。さらにまた、図面は、模式的なものであり、各部材の厚みと幅との関係、各部材の比率等は、現実と異なることに留意する必要がある。また、図面の相互間において、互いの寸法や比率が異なる部分が含まれている。
(実施の形態1)
〔内視鏡システムの構成〕
図1は、本発明の実施の形態1に係る内視鏡システムの全体構成を模式的に示す概略図である。図1に示す内視鏡システム1は、内視鏡2(内視鏡スコープ)と、伝送ケーブル3と、コネクタ部5と、プロセッサ6(処理装置)と、表示装置7と、光源装置8と、を備える。
内視鏡2は、伝送ケーブル3の一部である挿入部100を被検体の体腔内に挿入することによって被検体の体内を撮像して撮像信号(画像データ)をプロセッサ6へ出力する。また、内視鏡2は、伝送ケーブル3の一端側であり、被検体の体腔内に挿入される挿入部100の先端101側に、体内画像の撮像を行う撮像部20(撮像素子)が設けられており、挿入部100の基端102側に、内視鏡2に対する各種操作を受け付ける操作部4が設けられている。撮像部20が撮像した画像の撮像信号は、例えば、数mの長さを有する伝送ケーブル3を通り、コネクタ部5に出力される。
伝送ケーブル3は、内視鏡2とコネクタ部5とを接続するとともに、内視鏡2とプロセッサ6および光源装置8とを接続する。また、伝送ケーブル3は、撮像部20が生成した撮像信号をコネクタ部5へ伝搬する。伝送ケーブル3は、ケーブルや光ファイバ等を用いて構成される。
コネクタ部5は、内視鏡2、プロセッサ6および光源装置8に接続され、接続された内視鏡2が出力する撮像信号に所定の信号処理を施すとともに、アナログの撮像信号をデジタルの撮像信号に変換(A/D変換)してプロセッサ6へ出力する。
プロセッサ6は、コネクタ部5から入力される撮像信号に所定の画像処理を施して表示装置7へ出力する。また、プロセッサ6は、内視鏡システム1全体を統括的に制御する。例えば、プロセッサ6は、光源装置8が出射する照明光を切り替えたり、内視鏡2の撮像モードを切り替えたりする制御を行う。
表示装置7は、プロセッサ6が画像処理を施した撮像信号に対応する画像を表示する。また、表示装置7は、内視鏡システム1に関する各種情報を表示する。表示装置7は、液晶や有機EL(Electro Luminescence)等の表示パネル等を用いて構成される。
光源装置8は、コネクタ部5および伝送ケーブル3を経由して内視鏡2の挿入部100の先端101側から被検体(被写体)へ向けて照明光を照射する。光源装置8は、白色光を発する白色LED(Light Emitting Diode)等を用いて構成される。光源装置8は、プロセッサ6の制御のもと、内視鏡2を介して照明光を被検体に向けて照射する。なお、本実施の形態1では、光源装置8は、同時方式の照明方式が採用されるが、面順次方式の照明方式であってもよい。
図2は、内視鏡システム1の要部の機能を示すブロック図である。図2を参照して、内視鏡システム1の各部構成の詳細および内視鏡システム1内の電気信号の経路について説明する。
〔内視鏡の構成〕
まず、内視鏡2の構成について説明する。図2に示す内視鏡2は、撮像部20(撮像素子)と、伝送ケーブル3と、コネクタ部5と、を備える。
撮像部20は、第1チップ21と、第2チップ22と、を有する。また、撮像部20は、伝送ケーブル3を介して後述するコネクタ部5の電源電圧生成部55によって生成された電源電圧VDDをグランドGNDとともに受け取る。撮像部20に供給される電源電圧VDDとグランドGNDとの間には、電源安定用の容量C1が設けられている。
第1チップ21は、二次元マトリクス状に配置されてなり、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の単位画素230が配置されてなる受光部23と、受光部23における複数の単位画素230の各々で光電変換された撮像信号を読み出す読み出し部24と、を有する。なお、第1チップ21のより詳細な構成については後述する。
第2チップ22は、コネクタ部5から入力される基準クロック信号および同期信号に基づきタイミング信号を生成して読み出し部24に出力するタイミング生成部25と、読み出し部24から出力される撮像信号を増幅して伝送ケーブル3へ出力する送信部27と、を有する。なお、第1チップ21と第2チップ22に配置される回路の組み合わせは適宜変更可能である。例えば、第2チップ22に配置されたタイミング生成部25を第1チップ21に配置してもよい。また、第2チップ22のより詳細な構成については後述する。
コネクタ部5は、受信部51と、A/D変換部52と、撮像信号処理部53と、パルス生成部54と、電源電圧生成部55と、を有する。
受信部51は、撮像部20から出力される撮像信号を受信し、抵抗等の受動素子を用いてインピーダンスマッチングを行った後、コンデンサを用いて交流成分を取り出し、分圧抵抗によって動作点を決定する。その後、受信部51は、撮像信号(アナログ信号)を補正してA/D変換部52へ出力する。受信部51は、例えばアナログ・フロント・エンド回路等を用いて構成される。
A/D変換部52は、受信部51から入力されたアナログの撮像信号をデジタルの撮像信号に変換して撮像信号処理部53へ出力する。
撮像信号処理部53は、例えばFPGA(Field Programmable Gate Array)により構成される。撮像信号処理部53は、A/D変換部52から入力されるデジタルの撮像信号に対して、ノイズ除去およびフォーマット変換処理等の処理を行ってプロセッサ6へ出力する。
パルス生成部54は、プロセッサ6から供給され、内視鏡2の各構成部の動作の基準となる基準クロック信号(例えば、27MHzのクロック信号)に基づいて、各フレームのスタート位置を表す同期信号を生成して、基準クロック信号とともに、伝送ケーブル3を介して撮像部20のタイミング生成部25へ出力する。ここで、パルス生成部54が生成する同期信号は、水平同期信号と垂直同期信号とを含む。
電源電圧生成部55は、プロセッサ6から供給される電源から、第1チップ21と第2チップ22を駆動するのに必要な電源電圧を生成して第1チップ21および第2チップ22へ出力する。電源電圧生成部55は、レギュレーターなどを用いて第1チップ21と第2チップ22を駆動するのに必要な電源電圧を生成する。
〔プロセッサの構成〕
次に、プロセッサ6の構成について説明する。
プロセッサ6は、内視鏡システム1の全体を統括的に制御する制御装置である。プロセッサ6は、電源部61と、画像信号処理部62と、クロック生成部63と、記録部64と、入力部65と、プロセッサ制御部66と、を備える。
電源部61は、電源電圧を生成し、この生成した電源電圧をグランド(GND)とともに、コネクタ部5の電源電圧生成部55へ供給する。
画像信号処理部62は、撮像信号処理部53で信号処理が施されたデジタルの撮像信号に対して、同時化処理、ホワイトバランス(WB)調整処理、ゲイン調整処理、ガンマ補正処理、デジタルアナログ(D/A)変換処理、フォーマット変換処理等の画像処理を行って画像信号に変換し、この画像信号を表示装置7へ出力する。
クロック生成部63は、内視鏡システム1の各構成部の動作の基準となる基準クロック信号を生成し、この基準クロック信号をパルス生成部54へ出力する。
記録部64は、内視鏡システム1に関する各種情報や処理中のデータ等を記録する。記録部64は、FlashメモリやRAM(Random Access Memory)の記録媒体を用いて構成される。
入力部65は、内視鏡システム1に関する各種操作の入力を受け付ける。例えば、入力部65は、光源装置8が出射する照明光の種別を切り替える指示信号の入力を受け付ける。入力部65は、例えば十字スイッチやプッシュボタン等を用いて構成される。
プロセッサ制御部66は、内視鏡システム1を構成する各部を統括的に制御する。プロセッサ制御部66は、CPU(Central Processing Unit)等を用いて構成される。プロセッサ制御部66は、入力部65から入力された指示信号に応じて、内視鏡システム1を制御する。
〔撮像部の詳細な構成〕
次に、上述した撮像部20における第1チップ21および第2チップ22の詳細な構成について説明する。図3は、図2に示す撮像部20の詳細な構成を示すブロック図である。
〔第1チップの詳細な構成〕
まず、第1チップ21の詳細な構成について説明する。
図3に示すように、第1チップ21は、二次元マトリクス状に配置される複数の単位画素230と、複数の第1の転送線237と、複数の第1の転送線237の各々に設けられた定電流源238と、複数の第2の転送線239と、垂直走査部241と、クランプ部242と、出力スイッチ243と、水平走査部244と、第3の転送線246(水平転送線)と、水平リセット部247と、を有する。
各単位画素230は、光電変換素子231(フォトダイオード)、転送トランジスタ232(第1の転送部)と、電荷電圧変換部233と、電荷電圧変換部リセット部234(トランジスタ)と、画素ソースフォロアトランジスタ235と、画素出力スイッチ236(信号出力部)と、を有する。
光電変換素子231は、入射光をその光量に応じた信号電荷量に光電変換して蓄積する。光電変換素子231は、カソード側がそれぞれ転送トランジスタ232の一端側に接続され、アノード側がグランドGNDに接続される。
転送トランジスタ232は、光電変換素子231から電荷電圧変換部233に電荷を転送する。転送トランジスタ232は、一端側に光電変換素子231が接続され、他端側に電荷電圧変換部233が接続され、ゲートに駆動パルスφT<M>が供給される信号線が接続される。転送トランジスタ232は、後述する垂直走査部241から信号線を介して駆動パルスφT<M>が供給されると、オン状態となり、光電変換素子231から電荷電圧変換部233に信号電荷を転送する。
電荷電圧変換部233は、浮遊拡散容量(FD)からなり、光電変換素子231において蓄積された電荷を電圧に変換する。
電荷電圧変換部リセット部234は、電荷電圧変換部233を所定電位にリセットする。電荷電圧変換部リセット部234は、一端側が電源電圧VDDに接続され、他端側が電荷電圧変換部233に接続され、ゲートには駆動パルスφR<M>が供給される信号線が接続される。電荷電圧変換部リセット部234は、後述する垂直走査部241から信号線を介して駆動パルスφR<M>が供給されると、オン状態となり、電荷電圧変換部233に蓄積された信号電荷を放出させ、電荷電圧変換部233を所定電位にリセットする。
画素ソースフォロアトランジスタ235は、一端側が電源電圧VDDに接続され、他端側が画素出力スイッチ236に接続され、ゲートには電荷電圧変換部233において電荷電圧変換された信号(撮像信号またはリセット時の信号)が入力される。
画素出力スイッチ236は、電荷電圧変換部233において電荷電圧変換された信号を、後述する第1の転送線237(第1の垂直転送線)に出力する。画素出力スイッチ236は、一端側が画素ソースフォロアトランジスタ235に接続され、他端側が第1の転送線237に接続され、ゲートには行選択パルスφX<M>が供給される信号線が接続される。画素出力スイッチ236は、後述する垂直走査部241から信号線を介して行選択パルスφX<M>が供給されると、オン状態となり、撮像信号またはリセット時の信号(ノイズ信号)を第1の転送線237に転送する。
第1の転送線237は、受光面の裏面に配置され、複数の単位画素230から出力された撮像信号を転送する。第1の転送線237は、メタル配線によって構成される。なお、メタルとしては、例えばCuやAl等によって形成される。
定電流源238は、一端側がグランドGNDに接続され、他端側が第1の転送線237に接続される。定電流源238は、複数の第1の転送線237の各々に設けられ、複数の単位画素230の各々から撮像信号を第1の転送線237へ出力させる。
第2の転送線239は、各々が複数の第1の転送線237のいずれかと対をなして容量C10を形成し、第1の転送線237が出力する撮像信号をそれぞれ転送する。複数対の第1の転送線237および第2の転送線239によってそれぞれ形成される容量C10は、互いに略等しい。ここで、略等しいとは、製造ばらつきによる誤差を許容できる範囲である。第2の転送線239は、メタル配線によって構成される。なお、メタルとしては、例えばCuやAl等によって形成される。
垂直走査部241は、タイミング生成部25から入力されるV制御信号(φX、φRおよびφT等)に基づいて、受光部23の選択された行<M>(M=1,2,…,m)に、行選択パルスφX<M>、駆動パルスφR<M>および駆動パルスφT<M>の各々を供給することによって、定電流源238で駆動された単位画素230から撮像信号および画素リセット時のノイズ信号を第1の転送線237および第2の転送線239に転送する。
クランプ部242は、第1の転送線237および第2の転送線239から転送された単位画素230のリセット時の信号(ノイズ信号)レベルを基準電圧VREFにクランプして出力スイッチ243へ出力する。
出力スイッチ243は、一端側が第2の転送線239に接続され、他端側が第3の転送線246に接続され、ゲートには、水平走査部244から列選択パルスφH<N>が入力される。出力スイッチ243は、ゲートに列選択パルスφH<N>が供給されると、オン状態となり、クランプ部242にクランプされた電圧と第2の転送線239から転送された信号との差を撮像信号として第3の転送線246へ転送する。
水平走査部244は、タイミング生成部25から供給される駆動パルス(φH)に基づいて、受光部23の選択された列<N>(N=1,2,3,…,n)に列選択パルスφH<N>を供給する。水平走査部244は、列選択パルスφH<N>を供給することによって、各単位画素230からの撮像信号を第3の転送線246に出力させる。
第3の転送線246は、各出力スイッチ243から出力された撮像信号を出力部31へ転送する。
水平リセット部247は、タイミング生成部25から入力される水平リセットパルスφHCLRに基づいて、第3の転送線246をリセットする。水平リセット部247は、一端側が基準電圧VREFを供給する信号線に接続され、他端側が第3の転送線246に接続され、ゲートにはタイミング生成部25から水平リセットパルスφHCLRが供給される信号線が接続される。なお、本実施の形態1では、垂直走査部241、クランプ部242、出力スイッチ243、水平走査部244および第3の転送線246が読み出し部24として機能する。
〔第2チップの詳細な構成〕
次に、第2チップ22の構成について説明する。
図3に示すように、第2チップ22は、タイミング生成部25と、送信部27と、出力部31と、を有する。
タイミング生成部25は、基準クロック信号および同期信号に基づいて、各種の駆動パルス(V制御信号、φHCLR、φCLP、φH)を生成し、後述する垂直走査部241、クランプ部242および水平走査部244の各々へ出力する。なお、本実施の形態1では、タイミング生成部25は、単位画素230に撮像信号を出力させたまま水平走査部244を動作させる制御として機能する。
送信部27は、出力部31を介して第3の転送線246から転送された撮像信号を増幅して外部へ送信する。
出力部31は、差動アンプを用いて構成され、第3の転送線246から転送された撮像信号と基準電圧VREFとの差をとることによって、ノイズを除去した撮像信号(Vout)を送信部27へ出力する。
〔第1チップの構造〕
次に、第1チップ21の構造について説明する。
図4は、第1チップ21の受光部23の断面構造を示す図である。図4に示すように、第1チップ21の受光部23は、光電変換領域部211と、信号転送領域部212と、を有する。
光電変換領域部211は、シリコン基板231a(受光部)における前面側(光の入射方向)に、オンチップカラーフィルタ231bおよびオンチップマイクロレンズ231cの順に積層されてなる。さらに、光電変換領域部211の裏面側に、相関絶縁膜231dが積層され、この相関絶縁膜231dに第1の転送線237が形成されてなる。
信号転送領域部212は、読み出し部24の一部として光電変換領域部211の裏面側に積層して形成され、第2の転送線239、相関絶縁膜231e、画素駆動配線241a、パッシベーション膜231gで構成される。
対をなす第1の転送線237および第2の転送線239は、図4の奥行方向に沿って平行に配置してなる。また、第2の転送線239は、各々が複数の第1の転送線237のいずれかと対をなして誘電体500(誘電膜)を介して配置されることにより容量C10を形成し、第1の転送線237が出力する撮像信号をそれぞれ読み出し部24(不図示)の入力ノードとなる第2の転送線239へ転送する。第2の転送線239と読み出し部24は、ビアホール等によって接続される。これにより、従来の列回路面積を占めていた容量を第1チップ21の受光面と直交する方向(光の入射方向)において、第1チップ21の裏面側に積層することができるので、第1チップ21を含む撮像部20の面積を縮小することができる。さらに、撮像部20は、容量形成面と反対側より光が入射することにより、量子効率を向上させることができる。
〔容量の構造〕
次に、図4において説明した容量C10の詳細な構造について説明する。
図5は、第1チップ21の容量C10の断面構造を示す図である。図5に示す第1チップ21は、シリコン基板231aに形成された画素出力スイッチ236のソース領域と第1の転送線237とを接続するコンタクトホール231fが設けられている。さらに、第1チップ21は、第1の転送線237と第2の転送線239との間に介在する誘電体500を有する。誘電体500は、例えばSiO、Si、Al、HfO、ZO、TaO、TiO、YおよびLa等を用いて形成される。これにより、対をなす第1の転送線237および第2の転送線239間の容量C10は、それぞれの転送線を構成するメタル配線間に誘電体500を配置して形成されてなる。
〔撮像部の動作〕
次に、撮像部20の動作について説明する。
図6は、撮像部20の動作タイミングを示すタイミングチャートである。図6において、最上段から順に、行選択パルスφX<1>、駆動パルスφR<1>、駆動パルスφT<1>、駆動パルスφCLP、列選択パルスφH<N>(N=1,2,3,…,n)、行選択パルスφX<2>、駆動パルスφR<2>、駆動パルスφT<2>、駆動パルスφCLP、列選択パルスφH<N>(N=1,2,3,…,n)および水平リセットパルスφHCLRのタイミングを示す。また、図6において、横軸が時間を示す。
図6に示すように、まず、タイミング生成部25は、行選択パルスφX<1>をオン状態(High)としたまま、駆動パルスφR<1>をオン状態とする。これにより、1行目の電荷電圧変換部リセット部234は、オン状態となり、1行目の電荷電圧変換部233に蓄積された信号電荷を放出させ、1行目の電荷電圧変換部233を所定電位にリセットする。
続いて、タイミング生成部25は、駆動パルスφR<1>をオフ状態(Low)とし、駆動パルスφCLPをオン状態とする。これにより、第1の転送線237から転送されたノイズ信号がクランプ部242によって基準電圧VREFにクランプされる。即ち、単位画素230がリセットレベル(ノイズ信号)を出力中に、第2の転送線239を所定電位にリセットすることができる。
その後、タイミング生成部25は、駆動パルスφCLPをオフ状態(Low)とし、駆動パルスφT<1>をオン状態(High)にした後、オフ状態(Low)とする。この場合、1行目の転送トランジスタ232は、ゲートに駆動パルスφT<1>が入力されることによって、オン状態となり、光電変換素子231から電荷電圧変換部233に信号電荷(撮像信号)を転送する。
続いて、タイミング生成部25は、列選択パルスφH<N>を列毎にオンオフ状態(HighおよびLow)としつつ、列選択パルスφHのオンオフ動作に応じて、水平リセットパルスφHCLRを排他的にオンオフ状態(HighおよびLow)とする。この場合において、各列の1行目の画素出力スイッチ236は、列選択パルスφH<N>のオンオフ状態に応じて、電荷電圧変換部233によって電荷電圧変換された撮像信号を画素ソースフォロアトランジスタ235から第1の転送線237および第2の転送線239を介して第3の転送線246へ順次出力する。このとき、水平リセット部247は、水平リセットパルスφHCLRのオンオフ状態に応じて、第3の転送線246を所定電位(VREF)にリセットする。これにより、撮像信号をサンプリングする容量を有するカラム回路等を第1チップ21内から省略することができるので、撮像部20の小型化を実現することができる。
その後、タイミング生成部25は、行選択パルスφX<1>をオフ状態(Low)とし、行選択パルスφX<2>をオン状態(High)とする。
続いて、タイミング生成部25は、行選択パルスφX<2>をオン状態(High)としたまま、駆動パルスφR<2>をオン状態とする。これにより、2行目の電荷電圧変換部リセット部234は、オン状態となり、2行目の電荷電圧変換部233に蓄積された信号電荷を放出させ、2行目の電荷電圧変換部233を所定電位にリセットする。
続いて、タイミング生成部25は、駆動パルスφR<2>をオフ状態(Low)とし、駆動パルスφCLPをオン状態とする。これにより、第1の転送線237から転送されたノイズ信号がクランプ部242によって基準電圧VREFにクランプされる。即ち、単位画素230がリセットレベル(ノイズ信号)を出力中に、第2の転送線239を所定電位にリセットすることができる。
その後、タイミング生成部25は、駆動パルスφCLPをオフ状態(Low)とし、駆動パルスφT<2>をオン状態(High)とオフ状態(Low)とする。この場合、2行目の転送トランジスタ232は、ゲートに駆動パルスφT<2>が入力されることによって、オン状態となり、光電変換素子231から電荷電圧変換部233に信号電荷(撮像信号)を転送する。
続いて、タイミング生成部25は、列選択パルスφH<N>を列毎にオンオフ状態(HighおよびLow)としつつ、列選択パルスφH<N>のオンオフ動作に応じて、水平リセットパルスφHCLRを排他的にオンオフ状態(HighおよびLow)とする。この場合において、各列の2行目の画素出力スイッチ236を介して、画素ソースフォロアトランジスタ235は、列選択パルスφH<N>のオンオフ状態に応じて、電荷電圧変換部233によって電荷電圧変換された撮像信号を第1の転送線237および第2の転送線239を介して第3の転送線246へ順次出力する。このとき、水平リセット部247は、水平リセットパルスφHCLRのオンオフ状態に応じて、第3の転送線246を所定電位(VREF)にリセットする。
以上説明した本発明の実施の形態1によれば、タイミング生成部25が単位画素230に撮像信号を出力させたまま、読み出し部24を動作させて、撮像信号を送信部27に出力させる。これにより、撮像信号をサンプリングする容量を有するカラム回路等を第1チップ21内から省略することができるので、撮像部20の小型化を実現することができる。
さらに、本発明の実施の形態1によれば、複数対の第1の転送線237および第2の転送線239によって形成される容量が互いに略等しいので、第3の転送線246の寄生容量との容量分割による列毎のゲインばらつきが抑制される。この結果、縦傷等の固定パターンノイズによる画質劣化無しに、第1チップ21の周辺回路の面積比率を低下させることができる。
(実施の形態1の変形例)
次に、本発明の実施の形態1の変形例について説明する。本実施の形態1の変形例は、第1チップの構成が異なる。具体的には、本実施の形態1の変形例は、上述した第2の転送線239と出力スイッチ243との間に、バッファ部を設け、第2の転送線239から転送された撮像信号を増幅して第3の転送線246に出力する。以下においては、本実施の形態1の変形例に係る撮像部の第1チップの構成について説明する。なお、上述した実施の形態1に係る内視鏡システム1と同一の構成には同一の符号を付して説明を省略する。
〔撮像部の詳細な構成〕
図7は、本実施の形態1の変形例に係る撮像部の詳細な構成を示すブロック図である。図7に示すように、撮像部20aは、第1チップ21aと、第2チップ22と、を有する。
図7に示すように、第1チップ21aは、上述した実施の形態1に係る第1チップ21の構成に加えて、バッファ部248と、バッファ部248から増幅された信号を出力させる定電流源245と、を有する。バッファ部248は、第2の転送線239から転送された撮像信号を増幅して第3の転送線246へ出力する。バッファ部248は、一端側が電源電圧VDDに接続され、他端側が出力スイッチ243に接続され、ゲートには第2の転送線239が接続される。
以上説明した本発明の実施の形態1の変形例によれば、バッファ部248を第2の転送線239と出力スイッチ243との間に設けたので、第2の転送線239から転送される撮像信号のノイズ耐性を向上させることができるとともに、S/N比を向上させることができる。
(実施の形態2)
次に、本発明の実施の形態2について説明する。本実施の形態2は、上述した実施の形態1に係る撮像部20の構成に加えて、カラムAD変換部をさらに備える。以下においては、本実施の形態2に係る撮像部について説明する。なお、上述した実施の形態1に係る内視鏡システム1と同一の構成には同一の符号を付して説明を省略する。
〔撮像部の詳細な構成〕
図8は、本実施の形態2に係る撮像部の詳細な構成を示すブロック図である。図8に示す撮像部20bは、上述した実施の形態1に係る第1チップ21に換えて、第1チップ21bを備える。また、第1チップ21bの読み出し部は、上述した実施の形態1に係る出力スイッチ243に換えて、カラムAD変換部300を備える。カラムAD変換部300は、第2の転送線239から転送されたアナログの撮像信号をデジタルの撮像信号に変換して第3の転送線246へ出力する。
カラムAD変換部300は、スロープ波形発生部301と、比較器302と、カウンタ303と、データ保持部304と、を有する。なお、比較器302とカウンタ303に換えて、ラッチ回路を用いてカラムAD変換部300を構成してもよい。
スロープ波形発生部301は、スロープ波形を発生させ、この発生させたスロープ波形を比較器302へ供給する。
比較器302は、第2の転送線239から供給される撮像信号とスロープ波形発生部301から供給されるスロープ波形とを比較し、この結果をカウンタ303へ出力する。
データ保持部304は、カウンタ303のデータを保持し、水平走査部244から供給される列選択パルスφH<N>が入力された場合、保持したデータを第3の転送線246へ出力する。
以上説明した本発明の実施の形態2によれば、タイミング生成部25が単位画素230に撮像信号を出力させたまま、カラムAD変換部300を動作させて、デジタルに変換した撮像信号を送信部27に出力させる。これにより、伝送ケーブル3で重畳するノイズに対する耐性を向上させることができると共に、S/N比を向上させることができる。
(実施の形態3)
次に、本発明の実施の形態3について説明する。本実施の形態3は、上述した実施の形態1に係る撮像部20と構成が異なる。具体的には、本実施の形態3は、読み出し部の後段部分を第2チップ側に形成してなる。なお、上述した実施の形態1に係る内視鏡システム1と同一の構成には同一の符号を付して説明を省略する。
〔撮像部の構成〕
図9は、本発明の実施の形態3に係る内視鏡システムの要部の機能を示すブロック図である。図9に示す内視鏡システム1cは、上述した実施の形態1に係る内視鏡2に換えて、内視鏡2cを備える。内視鏡2cは、上述した実施の形態1に係る内視鏡2の撮像部20に換えて、撮像部20cを備える。撮像部20cは、第1チップ21cと、第2チップ22cと、を有する。
第1チップ21cは、二次元マトリクス状に配置されてなり、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の単位画素230が配置されてなる受光部23を有する。なお、第1チップ21cの詳細は、後述する。
第2チップ22cは、受光部23における複数の単位画素230の各々で光電変換された撮像信号を読み出す読み出し部24と、コネクタ部5から入力される基準クロック信号および同期信号に基づきタイミング信号を生成して読み出し部24に出力するタイミング生成部25と、読み出し部24から出力される撮像信号を増幅して伝送ケーブル3へ出力する送信部27と、を有する。なお、第2チップ22cの詳細は、後述する。
〔撮像部の詳細な構成〕
次に、上述した撮像部20cにおける第1チップ21cおよび第2チップ22cの詳細な構成について説明する。図10は、図9に示す撮像部20cの詳細な構成を示すブロック図である。
〔第1チップの詳細な構成〕
まず、第1チップ21cの詳細な構成について説明する。
図10に示すように、第1チップ21cは、二次元マトリクス状に配置される複数の単位画素230と、複数の第1の転送線237と、複数の第1の転送線237の各々に設けられた定電流源238と、を有する。
〔第2チップの詳細な構成〕
次に、第2チップ22cの詳細な構成について説明する。
図10に示すように、第2チップ22cは、複数の第2の転送線239と、垂直走査部241と、各単位画素230から撮像信号を読み出す読み出し部24と、タイミング生成部25と、送信部27と、を有する。
このように構成された撮像部20cは、タイミング生成部25が単位画素230に撮像信号を出力させたまま読み出し部24を動作させる。
〔撮像部の構造〕
次に、撮像部20cの構造について説明する。図11は、撮像部20cの断面構造を示す図である。
図11に示すように、第1チップ21cは、シリコン基板231a(受光部)における前面側(光の入射方向)に、オンチップカラーフィルタ231bおよびオンチップマイクロレンズ231cの順で積層されてなる。また、第1チップ21cは、シリコン基板231aにおける裏面側に、相関絶縁膜400および第1の転送線237の順に積層されてなる。さらに、第1の転送線237は相関絶縁膜400を介して、シリコン基板231aに形成された画素出力スイッチ236のソース領域とメタル配線401、ビアホール402等によって接続される。さらに、第1の転送線237の裏面に、誘電体500が積層されてなる。
第2チップ22cは、読み出し部24が形成されたシリコン基板240における前面側(光の入射方向)に、相関絶縁膜231eおよび第2の転送線239の順で積層されてなる。
さらに、撮像部20cは、第1チップ21cの裏面に形成されてなる第1の転送線237を第1の電極とし、この第1の転送線237と向かい合う位置に、誘電体500を介して第2の電極としての第2の転送線239を配置して積層してなる。さらに、対をなす第1の転送線237および第2の転送線239は、第1チップ21cおよび第2チップ22cの積層方向に沿って平行に配置してなる。これにより、撮像部20cは、第1チップ21c内に別途カラム容量を設けることなく、複数の第1の転送線237それぞれに対応する複数の第2の転送線239が対をなして容量C10(カラム容量)を形成することができる。
また、撮像部20cは、第2チップ22cのシリコン基板240の前面側(光の入射方向)にタイミング生成部25、読み出し部24(例えば図3の垂直走査部241、クランプ部242、出力スイッチ243、水平走査部244、第3の転送線246、水平リセット部247および出力部31)および第2の転送線239、を形成してなる。これにより、チップ積層時にシリコン基板240のアクティブ領域を消費するTSV(スルーシリコンビア)でなく、キャパシタで行い、かつ容量C10(キャパシタ)を第1チップ21cと積層させることによって、面積効率を向上させることができるので、さらなる撮像部20cの小型化を図ることができる。
以上説明した本発明の実施の形態3によれば、第1チップ21cの裏面に形成されてなる第1の転送線237を第1の電極とし、第1の転送線237と向かい合う位置に、誘電体500を介して第2の電極としての第2の転送線239を配置して積層し、複数の第1の転送線237それぞれに対応する複数の第2の転送線239が対をなして容量C10(カラム容量)を形成することによって、受光部23を有する第1チップ21cからカラム回路面積およびカラムTSV面積を完全に削除することができ、さらなる撮像部20cの小型化を図ることができる。
(実施の形態3の変形例)
次に、本発明の実施の形態3の変形例について説明する。本実施の形態3の変形例は、第1チップの構成が異なる。具体的には、本実施の形態3の変形例は、上述した垂直走査部を第1チップに配置してなる。以下においては、本実施の形態3の変形例に係る撮像部の第1チップの構成について説明する。なお、上述した実施の形態3と同一の構成には同一の符号を付して説明を省略する。
図12は、本実施の形態3の変形例に係る撮像部の詳細な構成を示すブロック図である。図12に示す撮像部20dは、第1チップ21dと、第2チップ22dと、を備える。
〔第1チップの詳細な構成〕
まず、第1チップ21dの詳細な構成について説明する。
図12に示すように、第1チップ21dは、上述した実施の形態3の第1チップ21cの構成に加えて、垂直走査部241をさらに有する。
〔第2チップの詳細な構成〕
次に、第2チップ22dの詳細な構成について説明する。
図12に示すように、第2チップ22dは、上述した実施の形態3の第2チップ22cの構成から垂直走査部241を削除した。
以上説明した本発明の実施の形態3の変形例によれば、上述した実施の形態3に比して画素駆動用配線を行毎に配置する必要がなくなり、アクティブ領域を消費するTSVの数が減るため、さらなる小型化を図ることができる。
(その他の実施の形態)
また、本実施の形態では、被検体に挿入される内視鏡であったが、例えばカプセル型の内視鏡または被検体を撮像する撮像装置であっても適用することができる。特に、画素数が少ない撮像素子を用いる機器に適用することができる。
なお、本明細書におけるタイミングチャートの説明では、「まず」、「その後」、「続いて」等の表現を用いて各処理の前後関係を明示していたが、本発明を実施するために必要な処理の順序は、それらの表現によって一意的に定められるわけではない。即ち、本明細書で記載したタイミングチャートにおける処理の順序は、矛盾のない範囲で変更することができる。
このように、本発明は、ここでは記載していない様々な実施の形態を含みうるものであり、請求の範囲によって特定される技術的思想の範囲内で種々の設計変更等を行うことが可能である。
1,1c 内視鏡システム
2,2c 内視鏡
3 伝送ケーブル
4 操作部
5 コネクタ部
6 プロセッサ
7 表示装置
8 光源装置
20,20a,20b,20c,20d 撮像部
21,21a,21b,21c,21d 第1チップ
22,22c,22d 第2チップ
23 受光部
24 読み出し部
25 タイミング生成部
27 送信部
31 出力部
51 受信部
52 A/D変換部
53 撮像信号処理部
54 パルス生成部
55 電源電圧生成部
61 電源部
62 画像信号処理部
63 クロック生成部
64 記録部
65 入力部
66 プロセッサ制御部
100 挿入部
101 先端
102 基端
211 光電変換領域部
212 信号転送領域部
230 単位画素
231 光電変換素子
231a,240 シリコン基板
231b オンチップカラーフィルタ
231c オンチップマイクロレンズ
231d,231e,400 相関絶縁膜
231f コンタクトホール
231g パッシベーション膜
232 転送トランジスタ
233 電荷電圧変換部
234 電荷電圧変換部リセット部
235 画素ソースフォロアトランジスタ
236 画素出力スイッチ
237 第1の転送線
238,245 定電流源
239 第2の転送線
241 垂直走査部
241a 画素駆動配線
242 クランプ部
243 出力スイッチ
244 水平走査部
246 第3の転送線
247 水平リセット部
248 バッファ部
300 カラムAD変換部
301 スロープ波形発生部
302 比較器
303 カウンタ
304 データ保持部
401 メタル配線
402 ビアホール
500 誘電膜
C1,C10 容量

Claims (5)

  1. 二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号をそれぞれ生成する複数の画素を有する受光部と、
    前記受光部の受光面における裏面に配置されてなり、前記撮像信号をそれぞれ転送する複数の第1の転送線と、
    前記複数の第1の転送線それぞれに設けられ、前記画素から前記撮像信号を前記第1の転送線に出力させる定電流源と、
    各々が前記複数の第1の転送線のいずれかと対をなして容量を形成し、前記第1の転送線が出力する前記撮像信号をそれぞれ転送する複数の第2の転送線と、
    前記複数の第2の転送線が転送する前記撮像信号を読み出す読み出し部と、
    前記画素に前記撮像信号を出力させたまま前記読み出し部を動作させる制御部と、
    対をなす第1および第2の転送線の間に介在する誘電体と、
    少なくとも前記受光部、前記複数の第1の転送線および前記定電流源それぞれを実装してなる第1チップと、
    少なくとも前記複数の第2の転送線を実装してなる第2チップと、
    を備え
    前記第1チップは、前記受光面の裏面に、前記第2チップを積層してなり、
    前記複数の第2の転送線それぞれは、前記複数の第1の転送線のいずれかと向かい合う位置に前記誘電体を挟んで配置されてなることを特徴とする撮像素子。
  2. 前記対をなす第1および第2の転送線によってそれぞれ形成される容量は、互いに略等しいことを特徴とする請求項1に記載の撮像素子。
  3. 記第1および第2の転送線は、メタル配線であり、
    前記対をなす第1および第2の転送線間の容量は、それぞれの転送線を構成するメタル配線間に前記誘電体を配置して形成されることを特徴とする請求項に記載の撮像素子。
  4. 請求項に記載の撮像素子を、被検体内に挿入可能な挿入部の先端側に備えたことを特徴とする内視鏡。
  5. 請求項に記載の内視鏡と、
    前記撮像信号を画像信号に変換する画像処理装置と、
    を備えることを特徴とする内視鏡システム。
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