KR20230035320A - 상승 에지 지연을 사용하여 위상 주파수 검출기들에 기반하는 주파수 더블러 - Google Patents

상승 에지 지연을 사용하여 위상 주파수 검출기들에 기반하는 주파수 더블러 Download PDF

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Abstract

본 개시내용의 특정 양상들은 일반적으로, 신호의 주파수를 더블링하기 위한 기법들 및 장치에 관한 것이다. 예컨대, 특정 양상들은 PFD(phase frequency detector)-기반 상승-에지-지연-전용(rising-edge-delay-only) 주파수 더블링 회로에 관한 것이다. 하나의 예시적인 주파수 더블러 회로는 일반적으로, 제1 지연 스테이지, 제2 지연 스테이지, 제1 PFD, 제1 상승-에지-전용 조정가능 지연 셀, 제2 PFD, 제2 상승-에지-전용 조정가능 지연 셀, 로직 게이트, 및 비교기를 포함하고, 비교기는, 로직 게이트의 출력의 DC(direct-current) 전압 값을 기준 전압과 비교하고, 그리고 비교에 기반하여 제1 상승 에지-전용 조정가능 지연 셀 및 제2 상승 에지-전용 조정가능 지연 셀을 제어하도록 구성된다.

Description

상승 에지 지연을 사용하여 위상 주파수 검출기들에 기반하는 주파수 더블러
[0001] 본 출원은 2020년 7월 14일자로 출원된 미국 정규 출원 번호 제16/928,218호의 이익 및 우선권을 주장하며, 이 출원은 이로써 본원의 양수인에게 양도되었고, 이로써, 아래에서 완전히 제시되는 것처럼 모든 적용가능한 목적들을 위해 그 전체가 인용에 의해 본원에 명백히 포함된다.
[0002] 본 개시내용의 특정 양상들은 일반적으로 전자 회로들에 관한 것으로, 보다 구체적으로는 주파수 더블링 회로(frequency doubling circuit)에 관한 것이다.
[0003] 전자 디바이스들, 이를테면 컴퓨터들, 스마트폰들, 태블릿들, 및 웨어러블 디바이스들은 통상적으로, 상이한 주파수들을 갖는 상이한 클록 신호들을 활용한다. 상이한 수정 발진기(crystal oscillator)들로부터 이러한 다수의 클록 신호들을 개별적으로 생성하는 것보다, 예컨대, 주파수 합성기(frequency synthesizer) 또는 다른 적절한 클록 생성 및 분배 회로들을 사용하여, 단일 수정 발진기로부터 상이한 클록 신호들을 생성하는 것이 통상적으로 더 비용 효율적이고 더 많은 공간을 절약한다. 그러한 클록 회로들의 일 예는, 입력 주파수(f)를 갖는 입력 클록 신호를 수신하고 입력 주파수의 2배의 출력 주파수(2f)를 갖는 출력 클록 신호를 생성하는 주파수 더블러(frequency doubler)이다.
[0004] 본 개시내용의 시스템들, 방법들 및 디바이스들 각각은 몇몇 양상들을 갖고, 이 양상들 중 어떠한 단일 양상도 본 발명의 바람직한 속성들을 단독으로 담당하지 않는다. 후속하는 청구항들에 의해 표현되는 바와 같은 본 개시내용의 범위를 제한하지 않고, 이제 일부 특징들이 간략하게 논의될 것이다. 이러한 논의를 고려한 후, 특히 "발명을 실시하기 위한 구체적인 내용"이라는 명칭의 섹션을 읽은 후, 당업자는, 매우 선형적이고 상승 에지 지연(rising edge delay)에 대해서만 정밀한 분해능(fine resolution)을 갖도록 설계된 조정가능 지연 셀(adjustable delay cell)을 사용하여 정확한 클록 신호 주파수 더블링 능력들을 포함하는 이점들을 본 개시내용의 특징들이 어떻게 제공하는지를 이해할 것이다.
[0005] 본 개시내용의 특정 양상들은 일반적으로 주파수 더블러에 관한 것이다. 특정 양상들의 경우, 주파수 더블러는 PFD(phase frequency detector)-기반 상승-에지-지연-전용(rising-edge-delay-only) 주파수 더블러이다.
[0006] 본 개시내용의 특정 양상들은 주파수 더블러(frequency doubler)를 제공한다. 주파수 더블러는 일반적으로, 주파수 더블러의 입력 노드에 커플링된 입력을 갖는 제1 지연 스테이지, 및 입력 노드에 커플링된 입력을 갖는 제2 지연 스테이지를 포함한다. 주파수 더블러는 또한 일반적으로, 제1 지연 스테이지의 출력에 커플링된 제1 입력을 갖는 제1 PFD, 제1 지연 스테이지의 출력에 커플링된 입력을 갖고 그리고 제1 PFD의 제2 입력에 커플링된 출력을 갖는 제1 상승-에지-전용 조정가능 지연 셀(rising-edge-only adjustable delay cell), 제2 지연 스테이지의 출력에 커플링된 제1 입력을 갖는 제2 PFD, 및 제2 지연 스테이지의 출력에 커플링된 입력을 갖고 그리고 제2 PFD의 제2 입력에 커플링된 출력을 갖는 제2 상승-에지-전용 조정가능 지연 셀을 포함한다. 부가적으로, 주파수 더블러는 일반적으로, 제1 PFD의 출력에 커플링된 제1 입력을 갖고 그리고 제2 PFD의 출력에 커플링된 제2 입력을 갖는 로직 게이트(logic gate)를 포함한다. 주파수 더블러는 또한 일반적으로 비교기를 포함하고, 비교기는, 로직 게이트의 출력의 DC(direct-current) 전압 값을 기준 전압과 비교하고, 그리고 비교에 기반하여 제1 상승 에지-전용 조정가능 지연 셀 및 제2 상승 에지-전용 조정가능 지연 셀을 제어하도록 구성된다.
[0007] 본 개시내용의 특정 양상들은 하프 레이트 클록 생성기(half rate clock generator)를 제공한다. 이러한 하프 레이트 클록 생성기는 일반적으로, 본원에서 설명되는 주파수 더블러를 포함한다.
[0008] 본 개시내용의 특정 양상들은 입력 클록 신호의 주파수를 더블링(doubling)하는 방법에 관한 것이다. 이 방법은 일반적으로, 지연된 클록 신호를 생성하기 위해, 입력 클록 신호를 제1 지연만큼 지연시키는 단계; 상보적인 지연된 클록 신호를 생성하기 위해, 입력 클록 신호를 인버팅(invert)하고 제2 지연만큼 지연시키는 단계; 제1 상승-에지-지연된 클록 신호(rising-edge-delayed clock signal)를 생성하기 위해, 지연된 클록 신호의 상승 에지들에만 제1 조정가능 지연을 적용하는 단계; 제2 상승-에지-지연된 클록 신호를 생성하기 위해, 상보적인 지연된 클록 신호의 상승 에지들에만 제2 조정가능 지연을 적용하는 단계; 제1 상승-에지-차이 신호(rising-edge-difference signal)를 생성하기 위해, 지연된 클록 신호 및 제1 상승-에지-지연된 클록 신호의 상승 에지들 사이의 차이들을 결정하는 단계; 제2 상승-에지-차이 신호를 생성하기 위해, 상보적인 지연된 클록 신호 및 제2 상승-에지-지연된 클록 신호의 상승 에지들 사이의 차이들을 결정하는 단계; 결합된 신호를 생성하기 위해, 제1 상승-에지-차이 신호와 상기 제2 상승-에지-차이 신호를 결합하는 단계; 결합된 신호의 DC 전압 값을 기준 전압과 비교하는 단계; 및 비교에 기반하여 제1 조정가능 지연 및 제2 조정가능 지연을 제어하는 단계를 포함한다.
[0009] 본 개시내용의 특정 양상들은 입력 클록 신호의 주파수를 더블링하기 위한 장치를 제공한다. 이 장치는 일반적으로, 지연된 클록 신호를 생성하기 위해, 입력 클록 신호를 제1 지연만큼 지연시키기 위한 수단; 상보적인 지연된 클록 신호를 생성하기 위해, 입력 클록 신호를 인버팅하고 제2 지연만큼 지연시키기 위한 수단; 제1 상승-에지-지연된 클록 신호를 생성하기 위해, 지연된 클록 신호의 상승 에지들에만 제1 조정가능 지연을 적용하기 위한 수단; 제2 상승-에지-지연된 클록 신호를 생성하기 위해, 상보적인 지연된 클록 신호의 상승 에지들에만 제2 조정가능 지연을 적용하기 위한 수단; 제1 상승-에지-차이 신호를 생성하기 위해, 지연된 클록 신호 및 제1 상승-에지-지연된 클록 신호의 상승 에지들 사이의 차이들을 결정하기 위한 수단; 제2 상승-에지-차이 신호를 생성하기 위해, 상보적인 지연된 클록 신호 및 제2 상승-에지-지연된 클록 신호의 상승 에지들 사이의 차이들을 결정하기 위한 수단; 결합된 신호를 생성하기 위해, 제1 상승-에지-차이 신호와 제2 상승-에지-차이 신호를 결합하기 위한 수단; 결합된 신호의 DC 전압 값을 기준 전압과 비교하기 위한 수단; 및 비교에 기반하여 제1 조정가능 지연 및 제2 조정가능 지연을 제어하기 위한 수단을 포함한다.
[0010] 상술한 목적 및 관련되는 목적의 달성을 위해서, 하나 이상의 양상들은, 아래에서 완전히 설명되고 특히 청구항들에서 언급되는 특징들을 포함한다. 하기 설명 및 첨부된 도면들은 하나 이상의 양상들의 특정한 예시적인 특징들을 상세히 기술한다. 그러나, 이 특징들은, 다양한 양상들의 원리들이 사용될 수 있는 다양한 방식들 중 일부만을 나타낸다.
[0011] 본 개시내용의 상기 인용된 특징들이 상세히 이해될 수 있는 방식으로, 상기 간략하게 요약된 더 구체적인 설명이 양상들을 참조하여 이루어질 수 있으며, 그 양상들 중 일부는 첨부된 도면들에 예시되어 있다. 그러나, 상기 설명이 다른 균등하게 유효한 양상들에 허용될 수 있기 때문에, 첨부된 도면들이 본 개시내용의 특정한 양상들만을 예시하며, 따라서, 본 개시내용의 범위를 제한하는 것으로 고려되지 않음을 주목해야 한다.
[0012] 도 1은 본 개시내용의 특정 양상들에 따른 예시적인 주파수 더블링 회로를 예시한다.
[0013] 도 2는 본 개시내용의 특정 양상들에 따른, 도 1의 주파수 더블링 회로에 대한 신호 파형들을 예시하는 타이밍도이다.
[0014] 도 3은 본 개시내용의 특정 양상들에 따른, 클록 신호의 주파수를 더블링하기 위한 예시적인 동작들의 흐름도이다.
[0015] 이해를 용이하게 하기 위해, 도면들에 공통된 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 부호들이 사용되었다. 일 양상에서 개시된 엘리먼트들은, 특정 인용이 없이도 다른 양상들 상에서 유리하게 활용될 수 있는 것으로 고려된다.
[0016] 본 개시내용의 특정 양상들은 일반적으로, 신호의 주파수를 더블링하기 위한 기법들 및 장치에 관한 것이다. 예컨대, 특정 양상들은 PFD(phase frequency detector)-기반 상승-에지-지연-전용(rising-edge-delay-only) 주파수 더블링 회로에 관한 것이다.
예시적인 주파수 더블링 회로
[0017] 일반적으로, 주파수 더블링 회로는 상승 및 하강 에지 지연들 둘 모두에 대해 매우 선형적이고 정밀한 분해능 지연 셀을 요구할 수 있다. 그러나, 그러한 지연 셀들은 설계 또는 구현하기가 매우 까다롭고 그리고/또는 비용이 많이 들 수 있다. 예컨대, 전류 부족(current starving) 또는 소싱(sourcing) 지연 셀은 대부분 상승 에지 지연 또는 하강 에지 지연에 대해서는 효과적일 수 있지만, 상승 에지 지연 및 하강 에지 지연 둘 모두에 대해서는 효과적이지 않을 수 있다.
[0018] 따라서, 본 개시내용의 특정 양상들은, 상승-에지-전용 지연을 구현하기 위해 다수의 PFD들을 사용하여 입력 신호의 주파수를 더블링하기 위한 기법들 및 장치를 제공한다.
[0019] 도 1은 본 개시내용의 특정 양상들에 따른, 입력 신호의 주파수를 더블링하도록 구성된 예시적인 주파수 더블링 회로(100)("주파수 더블러"로 또한 지칭됨)를 예시한다. 예컨대, 회로(100)는 제1 주파수(f)를 갖는 입력 클록 신호(104)를 수신하고, 제1 주파수의 2배의 제2 주파수(2f)를 갖는 출력 클록 신호(134)를 생성할 수 있다. 입력 클록 신호(104)는, 예컨대, 주파수 합성기의 PLL(phase-locked loop)에 의해 생성될 수 있다. 출력 클록 신호(134)는 50% 듀티 사이클 또는 임의의 다른 원하는 듀티 사이클을 가질 수 있다. 주파수 더블링 회로(100)는 제1 지연 스테이지(101), 제2 지연 스테이지(102), 제1 지연 셀(112), 제2 지연 셀(114), 제1 PFD(phase frequency detector)(116) 및 제2 PFD(118)를 포함할 수 있다. 주파수 더블링 회로(100)는 로직 게이트(120), 필터(122) 및 비교기(124)를 더 포함할 수 있다.
[0020] 제1 지연 스테이지(101)는 회로(100)의 입력 노드(128)와 노드(130) 사이에 커플링될 수 있다. 제1 지연 스테이지(101)는, 예컨대, 다수의 직렬-연결된 인버터들, 이를테면 인버터들(106A, 106B)(총괄하여 "인버터들(106)"로 지칭됨)에 의해 구현될 수 있으며, 여기서 각각의 인버터는 입력 클록 신호(104)의 지연에 기여한다. 제1 지연 스테이지(101)는 짝수 개의 인버터들(예컨대, 2개의 인버터들)을 가질 수 있으며, 그에 따라, 제1 지연 스테이지로부터의 출력 신호("clk_rising"으로 라벨링됨)는, 대응하는 상승 에지들을 갖는, 입력 클록 신호(104)의 지연된 버전일 수 있다.
[0021] 제2 지연 스테이지(102)는 입력 노드(128)와 노드(132) 사이에 커플링될 수 있다. 제2 지연 스테이지(102)는, 예컨대, 도 1에 예시된 바와 같이, 인버터(110)와 직렬로 연결된 트랜스미션 게이트(transmission gate)(108)에 의해 구현될 수 있다. 트랜스미션 게이트(108)와 인버터(110)의 조합은 입력 클록 신호(104)를 지연 및 인버팅할 수 있다. 트랜스미션 게이트(108)는 인버터(110)의 지연과 유사한 지연을 가질 수 있으며, 그리고 인버터와 동일한 기술(예컨대, CMOS(complementary metal-oxide-semiconductor) 지연 엘리먼트 및 CMOS 인버터)로 구현될 수 있다. 제2 지연 스테이지(102)는 홀수 개의 인버터들(예컨대, 하나의 인버터) ―이는 제1 지연 스테이지(101)의 인버터들의 수보다 하나 작을 수 있음 ―을 가질 수 있고, 그에 따라, 제2 지연 스테이지로부터의 출력 신호("clk_falling"으로 라벨링됨)는, 도 2의 타이밍도(200)에 도시된 바와 같이, clk_rising 신호의 상승 에지들에 대응하는 하강 에지들을 가지며 그리고 clk_rising 신호의 하강 에지들에 대응하는 상승 에지들을 갖는, 입력 클록 신호(104)의 지연되고 인버팅된 버전일 수 있다. 즉, clk_rising 및 clk_falling은 상보적인 신호들일 수 있다.
[0022] 제1 지연 스테이지(101)의 출력은 노드(130)를 통해 제1 PFD(116)의 제1 입력에 그리고 노드(130)를 통해 제1 지연 셀(112)에 커플링될 수 있다. 제1 지연 셀(112)은 조정가능 지연 셀일 수 있고, 일부 경우들에서, 이러한 조정가능 지연 셀은 상승-에지-전용 조정가능 지연 셀일 수 있으며, 이는 지연 셀이 조정가능 지연("rising_dly"로 라벨링됨)을 입력 신호의 상승 에지들(예컨대, clk_rising)에만 적용하고, 입력 신호의 하강 에지들은 변경되지 않고 유지되어, 상승-에지-전용-지연된 출력 신호("clk_rising_dly"로 라벨링됨)를 생성한다는 것을 의미한다. 제1 지연 셀(112)의 출력은 제1 PFD(116)의 제2 입력에 커플링된다.
[0023] 유사하게, 제2 지연 스테이지(102)의 출력은 노드(132)를 통해 제2 PFD(118)의 제1 입력에 그리고 노드(132)를 통해 제2 지연 셀(114)에 커플링될 수 있다. 제2 지연 셀(114)은 조정가능 지연 셀일 수 있고, 일부 경우들에서, 이러한 조정가능 지연 셀은 상승-에지-전용 조정가능 지연 셀일 수 있어서, 조정가능 지연("rising_dly"로 라벨링됨)을 입력 신호의 상승 에지들(예컨대, clk_falling)에만 적용하여, 상승-에지-전용-지연된 출력 신호("clk_falling_dly"로 라벨링됨)를 생성한다. 제2 지연 셀(114)의 출력은 제2 PFD(118)의 제2 입력에 커플링된다.
[0024] 제1 PFD(116)는 제1 입력 상의 신호(예컨대, clk_rising)와 제2 입력 상의 지연된 신호(예컨대, clk_rising_dly) 사이의 위상 차이를 결정하도록 구성될 수 있다. 제1 PFD(116)로부터의 출력 신호("rpulse"로 라벨링됨)는 이러한 위상 차이(예컨대, clk_rising 및 clk_rising_dly의 개개의 상승 에지들 사이의 타이밍의 차이)를 표현하고, 일련의 상승-에지-차이 펄스(rising-edge-difference pulse)들로서 고려될 수 있다.
[0025] 마찬가지로, 제2 PFD(118)는 제1 입력 상의 신호(예컨대, clk_falling)와 제2 입력 상의 지연된 신호(예컨대, clk_falling_dly) 사이의 위상 차이를 결정하도록 구성될 수 있다. 제2 PFD(118)로부터의 출력 신호("fpulse"로 라벨링됨)는 이러한 위상 차이(예컨대, clk_falling 및 clk_falling_dly의 개개의 상승 에지들 사이의 타이밍의 차이)를 표현하고, 일련의 상승-에지-차이 펄스들로서 고려될 수 있다.
[0026] 제1 PFD(116) 및 제2 PFD(118)의 출력들은 로직 게이트(120)의 입력들에 커플링될 수 있다. 로직 게이트(120)는, 예컨대, OR 게이트, XOR(exclusive OR) 게이트, 또는 임의의 다른 적합한 로직 게이트 타입일 수 있다. 특정 양상들에서, 로직 게이트는, 적어도 신호들(rpulse 및 fpulse)에 대해 로직 연산들을 수행하도록 구성된 로직 회로(예컨대, 다수의 로직 게이트들을 가짐)로 대체될 수 있다. 로직 게이트(120)는 출력 노드(126)에 출력 신호("clk_dbler"로 라벨링됨)를 제공하도록 구성될 수 있어서, 로직 게이트(120)의 출력은 주파수 더블링 회로(100)에 대한 출력 클록 신호(134)를 제공할 수 있다. 특정 양상들에서, 출력 클록 신호(134)(clk2f)는 입력 클록 신호(104)(clkf)의 주파수의 2배의 주파수를 가질 수 있다.
[0027] 로직 게이트(120)의 출력은 또한 필터(122)의 입력에 커플링될 수 있다. 특정 양상들에서, 필터(122)는 저역 통과 필터일 수 있고, 하나 이상의 저항성-용량성 스테이지(resistive-capacitive stage)들에 의해 구현될 수 있다. 이 경우, 로직 게이트(120)로부터의 출력 신호(clk_dbler)는 clk_dbler 신호의 듀티 사이클에 따라 필터(122)를 통해 DC 값으로 변환될 수 있다. 필터(122)의 출력은 비교기(124)의 제1 입력에 커플링될 수 있는 반면, 비교기의 제2 입력은 기준 전압(Vref)을 갖는 노드에 커플링된다. 예컨대, Vref는 0.5Vdd일 수 있으며, Vdd는 로직 게이트(120)(및 비교기(124))와 같은 다양한 컴포넌트들에 전력을 공급하기 위한 전력 레일 전압(power rail voltage)이다. 특정 양상들에서, Vref는, clk_dbler 신호의 원하는 듀티 사이클에 따라 0.5Vdd 초과, 또는 대안적으로 0.5Vdd 미만일 수 있다.
[0028] 비교기(124)는 제어 라인들(125)(예컨대, 제어 버스)을 통해 제어 신호("rising_dly"로 라벨링됨)를 출력하도록 추가로 구성될 수 있고, 그에 따라, 비교기의 출력은 제1 지연 셀(112) 및 제2 지연 셀(114)의 제어 입력들에 커플링된다. 비교기(124)의 출력은 도 1에 예시된 바와 같이 8 비트일 수 있다. 다른 양상들에서, 비교기(124)의 출력은 다양한 적합한 비트 길이들 중 임의의 것일 수 있다. 제어 신호의 값은 122로부터의 필터링된 입력과 Vref 사이의 차이(이는 Vref의 대표적인 듀티 사이클과 clk_dbler 신호 사이의 듀티 사이클들의 차이를 나타낼 수 있음)의 함수이다. 예컨대, 제1 입력은 0.45Vdd(이는 45%의 clk_dbler 듀티 사이클을 나타냄)일 수 있는 한편, Vref = 0.5Vdd(50%의 원하는 듀티 사이클을 나타냄)이다. 이러한 차이는 비교기(124)가, (예컨대, 제1 및 제2 지연 셀들(112, 114)의 조정가능 지연을 증가시킴으로써) clk_dbler 신호의 듀티 사이클의 증가를 야기하도록 제어 신호의 값을 조정하게 할 수 있다. 이러한 방식으로, 필터(122), 비교기(124) 및 조정가능 지연 셀들은 주파수 더블링 회로(100)에 대한 피드백 메커니즘으로서 작용한다.
[0029] 도 2는 본 개시내용의 특정 양상들에 따른, 도 1의 주파수 더블링 회로(100)에 대한 다양한 신호 파형들을 예시하는 타이밍도(200)이다. 도시된 바와 같이, clk_rising 신호는 특정 주파수(f)에 대해 대략 50%의 듀티 사이클을 갖는 것으로 도시된다. 도시된 바와 같이, clk_falling 신호는 clk_rising 신호의 인버팅된 버전이다. clk_falling 신호는 제2 지연 스테이지(102)(예컨대, 인버터(110))를 통한 입력 클록 신호(104)의 인버팅(inversion)(및 지연)을 통해 생성될 수 있다.
[0030] 도시된 바와 같이, clk_rising_dly 신호는 clk_rising 신호와 동일한 하강 에지 타이밍을 갖는다(예컨대, 시간(206)). 그러나, clk_rising_dly 신호는, clk_rising 신호의 상승 에지(예컨대, 시간(202))보다 나중에(예컨대, 시간(204)) 발생하는 상승 에지를 갖는다. 또한, 도시된 바와 같이, clk_falling_dly 신호는 clk_falling 신호와 동일한 하강 에지 타이밍을 갖는다(예컨대, 시간(210)). 그러나, clk_falling_dly 신호는, clk_falling 신호의 상승 에지(예컨대, 시간(206))보다 나중에(예컨대, 시간(208)) 발생하는 상승 에지를 갖는다.
[0031] 도시된 바와 같이, rpulse 신호는, 제1 PFD(116)에 의해 결정된 바와 같은, clk_rising 및 clk_rising_dly 신호들의 상승 에지들 사이의 차이(예컨대, 시간(202) 내지 시간(204))를 표현한다. 유사하게, 도시된 바와 같이, fpulse 신호는, 제2 PFD(118)에 의해 결정된 바와 같은, clk_falling 및 clk_falling_dly 신호들의 상승 에지들 사이의 차이(예컨대, 시간(206) 내지 시간(208))를 표현한다.
[0032] 도시된 바와 같이, clk_dbler 신호는, rpulse 및 fpulse 신호들이 효과적으로 결합될 수 있도록 rpulse 및 fpulse 신호들에 대해 로직 연산들(OR 또는 XOR)을 수행한 출력을 표현할 수 있다. 이러한 방식으로, clk_dbler 신호는 clk_rising 신호의 주파수의 2배의 주파수를 갖는다.
주파수 더블링의 예시적인 방법들
[0033] 도 3은 본 개시내용의 특정 양상들에 따른, 입력 클록 신호의 주파수를 더블링하기 위한 예시적인 동작들(300)의 흐름도이다. 동작들(300)은 도 1의 주파수 더블링 회로(100)와 같은 주파수 더블러에 의해 수행될 수 있다.
[0034] 동작들(300)은, 블록(305)에서, 주파수 더블러가, 지연된 클록 신호(예컨대, clk_rising)를 생성하기 위해, 입력 클록 신호(예컨대, 입력 클록 신호(104))를 (예컨대, 제1 지연 스테이지(101)를 통해) 제1 지연만큼 지연시키는 것으로 시작될 수 있다. 블록(310)에서, 주파수 더블러는 상보적인 지연된 클록 신호(예컨대, clk_falling)를 생성하기 위해, 입력 클록 신호를 (예컨대, 제2 지연 스테이지(102)를 통해) 인버팅하고 제2 지연만큼 지연시킬 수 있다.
[0035] 블록(315)에서, 주파수 더블러는 제1 상승-에지-지연된 클록 신호(예컨대, clk_rising_dly)를 생성하기 위해, 지연된 클록 신호의 상승 에지들에만 제1 조정가능 지연(예컨대, 제1 지연 셀(112)에 대해 rising_dly)을 적용할 수 있다. 블록(320)에서, 주파수 더블러는 제2 상승-에지-지연된 클록 신호(예컨대, clk_falling_dly)를 생성하기 위해, 상보적인 지연된 클록 신호의 상승 에지들에만 제2 조정가능 지연(예컨대, 제2 조정가능 지연 셀(114)에 대해 rising_dly)을 적용할 수 있다.
[0036] 블록(325)에서, 주파수 더블러는, 제1 상승-에지-차이 신호(예컨대, rpulse)를 생성하기 위해, 지연된 클록 신호 및 제1 상승-에지-지연된 클록 신호의 상승 에지들 사이의 차이들을 (예컨대, 제1 PFD(116)를 통해) 결정할 수 있다. 블록(330)에서, 주파수 더블러는, 제2 상승-에지-차이 신호(예컨대, fpulse)를 생성하기 위해, 상보적인 지연된 클록 신호 및 제2 상승-에지-지연된 클록 신호의 상승 에지들 사이의 차이들을 (예컨대, 제2 PFD(118)를 통해) 결정할 수 있다.
[0037] 주파수 더블러는, 블록(335)에서, 제1 및 제2 상승-에지-차이 신호들을 결합하여, 결합된 신호(예컨대, clk_dbler)를 생성할 수 있다. 결합된 신호는 입력 클록 신호의 주파수의 2배의 주파수를 가질 수 있다. 특정 양상들에서, 결합된 신호는 50%의 듀티 사이클을 갖는다.
[0038] 특정 양상들의 경우, 주파수 더블러는, 블록(340)에서, 결합된 신호의 DC(direct-current) 전압 값을 기준 전압(예컨대, 0.5*Vdd)과 비교한다. 이 경우, 주파수 더블러는, 블록(345)에서, (예컨대, 비교기(124)에 의한) 비교에 기반하여 제1 조정가능 지연 및/또는 제2 조정가능 지연을 제어할 수 있다.
[0039] 특정 양상들에 따르면, 블록(305)에서 입력 클록 신호를 제1 지연만큼 지연시키는 것은, 지연된 클록 신호를 생성하기 위해, 입력 클록 신호를 인버팅하고 그리고 인버팅된 클록 신호를 인버팅하는 것을 수반할 수 있다. 예컨대, 입력 클록 신호(104)는 인버터들(106) 둘 모두에 의해 프로세싱될 수 있다. 특정 양상들의 경우, 블록(310)에서 입력 클록 신호를 인버팅하고 제2 지연만큼 지연시키는 것은, 상보적인 지연된 클록 신호를 생성하기 위해, 트랜스미션 게이트로 입력 클록 신호를 지연시키고 그리고 지연된 입력 클록 신호를 인버팅하는 것을 수반한다. 예컨대, 입력 클록 신호(104)는 트랜스미션 게이트(108) 및 인버터(110)에 의해 프로세싱될 수 있다.
[0040] 특정 양상들에 따르면, 블록(325)에서 지연된 클록 신호 및 제1 상승-에지-지연된 클록 신호의 상승 에지들 사이의 차이들을 결정하는 것은, 지연된 클록 신호(예컨대, clk_rising) 및 제1 상승-에지-지연된 클록 신호(예컨대, clk_rising_dly)로부터 제1 상승-에지-차이 신호(예컨대, rpulse)를 생성하기 위해 제1 PFD(예컨대, 제1 PFD(116))를 사용하는 것을 포함한다. 특정 양상들에서, 블록(430)에서 상보적인 지연된 클록 신호 및 제2 상승-에지-지연된 클록 신호의 상승 에지들 사이의 차이를 결정하는 것은, 상보적인 지연된 클록 신호(예컨대, clk_falling) 및 제2 상승-에지-지연된 클록 신호(예컨대, clk_falling_dly)로부터 제2 상승-에지-차이 신호(예컨대, fpulse)를 생성하기 위해 제2 PFD(예컨대, 제2 PFD(118))를 사용하는 것을 수반한다.
[0041] 특정 양상들에 따르면, 블록(335)에서 제1 상승-에지-차이 신호와 제2 상승-에지-차이 신호를 결합하는 것은, 제1 상승-에지-차이 신호 및 제2 상승-에지-차이 신호로부터 결합된 신호(예컨대, clk_dbler)를 생성하기 위해 XOR 로직 게이트(예컨대, 로직 게이트(120))를 사용하는 것을 수반한다.
[0042] 특정 양상들에 따르면, 동작들(300)은, 결합된 신호의 DC 전압 값을 생성하기 위해, 결합된 신호를 (예컨대, 필터(122)를 이용하여) 저역 통과 필터링하는 것을 더 포함할 수 있다.
결론
[0043] 본 개시내용의 특정한 양상들은, PFD-기반 상승-에지-지연-전용 주파수 더블러일 수 있는 주파수 더블러를 제공한다. 그러한 주파수 더블러는 PFD로 2개의 지연된 신호들 사이의 에지 차이를 검출하고, 상승-에지-지연된 PFD 결과와 하강 에지-지연된 PFD 결과를 결합(예컨대, 가산)하고, (저역-통과 필터로) 결합된 신호의 DC 값을 얻고, 이러한 DC 값을 전압 기준(Vdd/2)과 비교할 수 있다. 그런 다음, 주파수 더블러는 비교에 기반하여 상승 에지 지연을 조정할 수 있다. 이러한 방식으로, 주파수 더블러는 상승-에지-지연-전용 환경에서 고성능으로 작동할 수 있고, 매우 선형이며 그리고 상승 에지 및 하강 에지 둘 모두에 대해서가 아니라 상승 에지에 대해서만 정밀한 분해능을 갖도록 설계된 지연 셀을 사용할 수 있다.
[0044] 본 개시내용 내에서, "예시적인"이라는 단어는, "예, 예증 또는 예시로서 기능하는" 것을 의미하도록 사용된다. "예시적인" 것으로서 본원에서 설명된 임의의 구현 또는 양상은 본 개시내용의 다른 양상들에 비해 반드시 바람직하거나 유리한 것으로서 해석될 필요는 없다. 유사하게, "양상들"이라는 용어는, 본 개시내용의 모든 양상들이 논의된 특성, 이점 또는 동작 모드를 포함한다는 것을 요구하지는 않는다. 용어 "커플링된"은, 2개의 오브젝트들 사이에서의 직접적인 또는 간접적인 커플링을 지칭하기 위해 본원에서 사용된다. 예컨대, 오브젝트 A가 오브젝트 B를 물리적으로 터치하고 오브젝트 B가 오브젝트 C를 터치하면, 오브젝트들 A 및 C는, 오브젝트들 A 및 C가 서로를 물리적으로 직접 터치하지 않더라도, 서로 커플링된 것으로 여전히 고려될 수 있다. 예컨대, 제1 오브젝트가 제2 오브젝트와 물리적으로 직접 접촉하지 않더라도, 제1 오브젝트는 제2 오브젝트에 커플링될 수 있다. "회로" 및 "회로부(circuitry)"라는 용어들은 광범위하게 사용되며, 전기 디바이스들 및 전도체들의 하드웨어 구현들 둘 모두를 포함하는 것으로 의도되며, 이들은 연결 및 구성될 때, 전자 회로들의 타입에 대한 제한 없이, 본 개시내용에서 설명된 기능들의 수행을 가능하게 한다.
[0045] 상세한 설명에서 설명된 장치 및 방법들은, 다양한 블록들, 모듈들, 컴포넌트들, 회로들, 단계들, 프로세스들, 알고리즘들 등(집합적으로, "엘리먼트들"로 지칭됨)에 의해 첨부 도면들에서 예시된다. 이러한 엘리먼트들은, 예컨대 하드웨어를 사용하여 구현될 수 있다. 예컨대, 지연시키기 위한 수단은 지연 엘리먼트, 이를테면 인버터(예컨대, 도 1에 예시된 바와 같은 인버터들(106) 또는 인버터(110)), 트랜스미션 게이트(예컨대, 도 1에 도시된 바와 같은 트랜스미션 게이트(108)), 또는 지연 셀(예컨대, 도 1에 도시된 바와 같은 제1 지연 셀(112) 또는 제2 지연 셀(114))을 포함할 수 있다. 인버팅하기 위한 수단은 인버터(예컨대, 도 1에 묘사된 바와 같은 인버터들(106) 또는 인버터(110))를 포함할 수 있다. 지연을 적용하기 위한 수단은 지연 셀(예컨대, 도 1에 도시된 바와 같은 제1 지연 셀(112) 또는 제2 지연 셀(114))을 포함할 수 있다. 차이들을 결정하기 위한 수단은, PFD(phase frequency detector)(예컨대, 도 1에 예시된 바와 같은 제1 PFD(116) 또는 제2 PFD(118))와 같은 위상 검출기를 포함할 수 있다. 결합하기 위한 수단은 결합기, 가산기 또는 로직 게이트(예컨대, 도 1에 도시된 바와 같은 로직 게이트(122))를 포함할 수 있다. 비교하기 위한 수단은 비교기(예컨대, 도 1에 묘사된 바와 같은 비교기(124))를 포함할 수 있다. 제어하기 위한 수단은 하나 이상의 제어 라인들(예컨대, 도 1에 도시된 바와 같은, rising_dly 신호들을 갖는 제어 라인들(125)) 상에서 전송되는 하나 이상의 제어 신호들을 포함할 수 있다. 생성하기 위한 수단은 전압을 설정하기 위한 다양한 적합한 회로들 중 임의의 것, 이를테면, 기준 전압 생성기, 제너 다이오드, 전압 분배기, 버퍼, 전압 조절기 등을 포함할 수 있다.
[0046] 본원에서 예시된 컴포넌트들, 단계들, 특성들, 및/또는 기능들 중 하나 이상은, 단일 컴포넌트, 단계, 특성 또는 기능으로 재배열 및/또는 결합되거나, 몇몇 컴포넌트들, 단계들, 또는 기능들에서 구현될 수 있다. 추가적인 엘리먼트들, 컴포넌트들, 단계들, 및/또는 기능들은 또한 본원에 개시된 특징들을 벗어나지 않으면서 추가될 수 있다. 본원에서 예시된 장치, 디바이스들, 및/또는 컴포넌트들은 본원에서 설명된 방법들, 특성들, 또는 단계들 중 하나 이상을 수행하도록 구성될 수 있다.
[0047] 개시된 방법들 내의 단계들의 특정 순서 또는 계층은 예시적인 프로세스들의 예시임을 이해할 것이다. 설계 선호도들에 기초하여, 방법들의 단계들의 특정한 순서 또는 계층은 재배열될 수 있음을 이해한다. 첨부한 방법 청구항들은 예시적인 순서로 다양한 단계들의 엘리먼트들을 제시하며, 본원에 특정하게 인용되지 않으면, 제시된 특정 순서 또는 계층으로 제한되는 것으로 의도되지 않는다.
[0048] 상기의 설명은 임의의 당업자가 본원에서 설명되는 다양한 양상들을 실시할 수 있게 하도록 제공된다. 이러한 양상들에 대한 다양한 변형들이 당업자들에게 쉽게 명백할 것이며, 본원에서 정의된 일반적 원리들은 다른 양상들에 적용될 수 있다. 따라서, 청구항들은 본원에서 나타낸 양상들로 제한되는 것으로 의도되는 것이 아니라 청구항들의 문언과 일치하는 전체 범위에 따르며, 단수형 엘리먼트에 대한 참조는, "하나 및 오직 하나"로 구체적으로 언급되지 않는 한 그렇게 의도되는 것이 아니라 "하나 이상"으로 의도된다. 구체적으로 달리 언급되지 않으면, 용어 "일부"는 하나 이상을 나타낸다. 항목들의 리스트 "중 적어도 하나"로 지칭되는 구문은 단일 멤버들을 포함하여 그 항목들의 임의의 조합을 지칭한다. 예로서, "a, b 또는 c 중 적어도 하나"는 적어도: a, b, c, a-b, a-c, b-c, 및 a-b-c 뿐만 아니라 다수의 동일한 엘리먼트의 임의의 결합(예컨대, a-a, a-a-a, a-a-b, a-a-c, a-b-b, a-c-c, b-b, b-b-b, b-b-c, c-c, 및 c-c-c 또는 a, b, 및 c의 임의의 다른 순서화)을 커버하는 것으로 의도된다. 본 기술분야의 통상의 기술자들에게 공지되거나 추후 공지될 본 개시내용 전반에 걸쳐 설명되는 다양한 양상들의 엘리먼트들에 대한 모든 구조적 및 기능적 균등물들은 본원에 참조로 명백하게 통합되어 있고 청구항들에 의해 포함되는 것으로 의도된다. 또한, 본원에 개시된 어떠한 것도, 이러한 개시내용이 청구항들에 명시적으로 인용되었는지 여부와 무관하게 대중에게 제공되도록 의도되지 않는다. 구문 "~하기 위한 수단"을 사용하여 엘리먼트가 명시적으로 인용되지 않는 한, 또는 방법 청구항의 경우 구문 "~하기 위한 단계"를 사용하여 엘리먼트가 인용되지 않는 한, 어떠한 청구항 엘리먼트도 35 U.S.C. § 112(f) 조항들 하에서 해석되지 않아야 한다.
[0049] 청구항들이 위에서 예시된 정확한 구성 및 컴포넌트들에 제한되지 않는다는 점이 이해될 것이다. 다양한 수정들, 변화들 및 변경들은 청구항들의 범위로부터 벗어나지 않고 전술된 방법들 및 장치의 어레인지먼트(arrangement), 동작 및 상세항목들 내에서 이루어질 수 있다.

Claims (20)

  1. 주파수 더블러(frequency doubler)로서,
    상기 주파수 더블러의 입력 노드에 커플링된 입력을 갖는 제1 지연 스테이지;
    상기 입력 노드에 커플링된 입력을 갖는 제2 지연 스테이지;
    상기 제1 지연 스테이지의 출력에 커플링된 제1 입력을 갖는 제1 PFD(phase frequency detector);
    상기 제1 지연 스테이지의 출력에 커플링된 입력을 갖고 그리고 상기 제1 PFD의 제2 입력에 커플링된 출력을 갖는 제1 상승-에지-전용 조정가능 지연 셀(rising-edge-only adjustable delay cell);
    상기 제2 지연 스테이지의 출력에 커플링된 제1 입력을 갖는 제2 PFD;
    상기 제2 지연 스테이지의 출력에 커플링된 입력을 갖고 그리고 상기 제2 PFD의 제2 입력에 커플링된 출력을 갖는 제2 상승-에지-전용 조정가능 지연 셀;
    상기 제1 PFD의 출력에 커플링된 제1 입력을 갖고 그리고 상기 제2 PFD의 출력에 커플링된 제2 입력을 갖는 로직 게이트(logic gate); 및
    비교기를 포함하고,
    상기 비교기는:
    상기 로직 게이트의 출력의 DC(direct-current) 전압 값을 기준 전압과 비교하고; 그리고
    상기 비교에 기반하여 상기 제1 상승 에지-전용 조정가능 지연 셀 및 상기 제2 상승 에지-전용 조정가능 지연 셀을 제어하도록 구성되는,
    주파수 더블러.
  2. 제1 항에 있어서,
    상기 로직 게이트의 출력에 커플링된 입력 및 상기 비교기의 입력에 커플링된 출력을 갖는 저역 통과 필터를 더 포함하고, 상기 저역 통과 필터는 상기 로직 게이트의 출력의 DC 값을 생성하도록 구성되는,
    주파수 더블러.
  3. 제1 항에 있어서,
    상기 로직 게이트는 XOR(exclusive OR) 로직 게이트를 포함하는,
    주파수 더블러.
  4. 제1 항에 있어서,
    상기 제1 지연 스테이지는:
    상기 입력 노드에 커플링된 입력을 갖는 제1 인버터; 및
    상기 제1 인버터의 출력에 커플링된 입력을 갖고 그리고 상기 제1 지연 스테이지의 출력에 커플링된 출력을 갖는 제2 인버터를 포함하는,
    주파수 더블러.
  5. 제4 항에 있어서,
    상기 제2 지연 스테이지는 트랜스미션 게이트(transmission gate) 및 인버터를 포함하는,
    주파수 더블러.
  6. 제5 항에 있어서,
    상기 트랜스미션 게이트의 입력은 상기 입력 노드에 커플링되고;
    상기 트랜스미션 게이트의 출력은 상기 인버터의 입력에 커플링되며; 그리고
    상기 인버터의 출력은 상기 제2 지연 스테이지의 출력에 커플링되는,
    주파수 더블러.
  7. 제1 항에 있어서,
    상기 기준 전압은 상기 로직 게이트에 전력을 공급하기 위한 전력 레일 전압(power rail voltage)의 절반인,
    주파수 더블러.
  8. 제1 항에 있어서,
    상기 비교기의 출력은 상기 제1 상승-에지-전용 조정가능 지연 셀의 제어 입력 및 상기 제2 상승-에지-전용 조정가능 지연 셀의 제어 입력에 커플링되는,
    주파수 더블러.
  9. 제1 항에 있어서,
    상기 비교기의 출력은 8-비트 출력을 포함하는,
    주파수 더블러.
  10. 제1 항에 있어서,
    상기 로직 게이트의 출력은 상기 주파수 더블러의 출력 노드인,
    주파수 더블러.
  11. 제1 항의 주파수 더블러를 포함하는 하프 레이트 클록 생성기(half rate clock generator).
  12. 입력 클록 신호의 주파수를 더블링(doubling)하는 방법으로서,
    지연된 클록 신호를 생성하기 위해, 상기 입력 클록 신호를 제1 지연만큼 지연시키는 단계;
    상보적인 지연된 클록 신호를 생성하기 위해, 상기 입력 클록 신호를 인버팅(invert)하고 제2 지연만큼 지연시키는 단계;
    제1 상승-에지-지연된 클록 신호(rising-edge-delayed clock signal)를 생성하기 위해, 상기 지연된 클록 신호의 상승 에지들에만 제1 조정가능 지연을 적용하는 단계;
    제2 상승-에지-지연된 클록 신호를 생성하기 위해, 상기 상보적인 지연된 클록 신호의 상승 에지들에만 제2 조정가능 지연을 적용하는 단계;
    제1 상승-에지-차이 신호(rising-edge-difference signal)를 생성하기 위해, 상기 지연된 클록 신호 및 상기 제1 상승-에지-지연된 클록 신호의 상승 에지들 사이의 차이들을 결정하는 단계;
    제2 상승-에지-차이 신호를 생성하기 위해, 상기 상보적인 지연된 클록 신호 및 상기 제2 상승-에지-지연된 클록 신호의 상승 에지들 사이의 차이들을 결정하는 단계;
    결합된 신호를 생성하기 위해, 상기 제1 상승-에지-차이 신호와 상기 제2 상승-에지-차이 신호를 결합하는 단계;
    상기 결합된 신호의 DC(direct-current) 전압 값을 기준 전압과 비교하는 단계; 및
    상기 비교에 기반하여 상기 제1 조정가능 지연 및 상기 제2 조정가능 지연을 제어하는 단계를 포함하는,
    입력 클록 신호의 주파수를 더블링하는 방법.
  13. 제12 항에 있어서,
    상기 입력 클록 신호를 제1 지연만큼 지연시키는 단계는, 상기 지연된 클록 신호를 생성하기 위해, 상기 입력 클록 신호를 인버팅하고 그리고 상기 인버팅된 클록 신호를 인버팅하는 단계를 포함하는,
    입력 클록 신호의 주파수를 더블링하는 방법.
  14. 제13 항에 있어서,
    상기 입력 클록 신호를 인버팅하고 제2 지연만큼 지연시키는 단계는, 상기 상보적인 지연된 클록 신호를 생성하기 위해, 트랜스미션 게이트로 상기 입력 클록 신호를 지연시키고 그리고 상기 지연된 입력 클록 신호를 인버팅하는 단계를 포함하는,
    입력 클록 신호의 주파수를 더블링하는 방법.
  15. 제12 항에 있어서,
    상기 지연된 클록 신호 및 상기 제1 상승-에지-지연된 클록 신호의 상승 에지들 사이의 차이들을 결정하는 단계는, 상기 지연된 클록 신호 및 상기 제1 상승-에지-지연된 클록 신호로부터 상기 제1 상승-에지-차이 신호를 생성하기 위해 제1 PFD(phase frequency detector)를 사용하는 단계를 포함하며, 그리고
    상기 상보적인 지연된 클록 신호 및 상기 제2 상승-에지-지연된 클록 신호의 상승 에지들 사이의 차이들을 결정하는 단계는, 상기 상보적인 지연된 클록 신호 및 상기 제2 상승-에지-지연된 클록 신호로부터 상기 제2 상승-에지-차이 신호를 생성하기 위해 제2 PFD를 사용하는 단계를 포함하는,
    입력 클록 신호의 주파수를 더블링하는 방법.
  16. 제12 항에 있어서,
    상기 제1 상승-에지-차이 신호와 상기 제2 상승-에지-차이 신호를 결합하는 단계는, 상기 제1 상승-에지-차이 신호 및 상기 제2 상승-에지-차이 신호로부터 상기 결합된 신호를 생성하기 위해 XOR(exclusive OR) 로직 게이트를 사용하는 단계를 포함하는,
    입력 클록 신호의 주파수를 더블링하는 방법.
  17. 제12 항에 있어서,
    상기 결합된 신호의 DC 전압 값을 생성하기 위해, 상기 결합된 신호를 저역 통과 필터링(low-pass filtering)하는 단계를 더 포함하는,
    입력 클록 신호의 주파수를 더블링하는 방법.
  18. 제12 항에 있어서,
    상기 결합된 신호는, 상기 입력 클록 신호의 주파수의 2배의 주파수 및 50%의 듀티 사이클을 갖는,
    입력 클록 신호의 주파수를 더블링하는 방법.
  19. 입력 클록 신호의 주파수를 더블링하기 위한 장치로서,
    지연된 클록 신호를 생성하기 위해, 상기 입력 클록 신호를 제1 지연만큼 지연시키기 위한 수단;
    상보적인 지연된 클록 신호를 생성하기 위해, 상기 입력 클록 신호를 인버팅하고 제2 지연만큼 지연시키기 위한 수단;
    제1 상승-에지-지연된 클록 신호를 생성하기 위해, 상기 지연된 클록 신호의 상승 에지들에만 제1 조정가능 지연을 적용하기 위한 수단;
    제2 상승-에지-지연된 클록 신호를 생성하기 위해, 상기 상보적인 지연된 클록 신호의 상승 에지들에만 제2 조정가능 지연을 적용하기 위한 수단;
    제1 상승-에지-차이 신호를 생성하기 위해, 상기 지연된 클록 신호 및 상기 제1 상승-에지-지연된 클록 신호의 상승 에지들 사이의 차이들을 결정하기 위한 수단;
    제2 상승-에지-차이 신호를 생성하기 위해, 상기 상보적인 지연된 클록 신호 및 상기 제2 상승-에지-지연된 클록 신호의 상승 에지들 사이의 차이들을 결정하기 위한 수단;
    결합된 신호를 생성하기 위해, 상기 제1 상승-에지-차이 신호와 상기 제2 상승-에지-차이 신호를 결합하기 위한 수단;
    상기 결합된 신호의 DC(direct-current) 전압 값을 기준 전압과 비교하기 위한 수단; 및
    상기 비교에 기반하여 상기 제1 조정가능 지연 및 상기 제2 조정가능 지연을 제어하기 위한 수단을 포함하는,
    입력 클록 신호의 주파수를 더블링하기 위한 장치.
  20. 제19 항에 있어서,
    상기 결합된 신호의 DC 전압 값을 생성하기 위한 수단을 더 포함하는,
    입력 클록 신호의 주파수를 더블링하기 위한 장치.
KR1020237000916A 2020-07-14 2021-07-07 상승 에지 지연을 사용하여 위상 주파수 검출기들에 기반하는 주파수 더블러 KR20230035320A (ko)

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