KR101679755B1 - 빠른 락킹 타임을 갖는 클럭 신호 생성기 - Google Patents

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Abstract

빠른 락킹 타임을 갖는 클럭 신호 생성기가 개시된다. 상기 클럭 신호 생성기는 K(K는 자연수)-비트 제어코드를 인코드하고, 인코드된 N(N은 2이상의 자연수)-비트 제어코드를 출력하기 위한 코드 변환기와, 다수의 지연 유닛들을 포함하고, 인에이블 신호에 응답하여 상기 인코드된 N-비트 제어코드에 따라 출력 클럭 신호를 통과시키는 지연 유닛의 개수를 조절하여 상기 출력 클럭 신호의 위상 및 주파수 각각을 조절하여 재생성된 출력 클럭 신호를 발생하는 위상/주파수 조절기를 포함한다.
DLL 회로, PLL 회로, 클럭 체배

Description

빠른 락킹 타임을 갖는 클럭 신호 생성기{CLOCK SIGNAL GENERATOR FOR HAVING FAST LOCKING TIME}
본 발명의 개념에 따른 실시 예는 신호 처리 장치에 관한 것으로, 특히 빠른 락킹 타임을 갖는 클럭 신호 생성기에 관한 것이다.
위상 고정 루프(Phase Locked Loop, PLL) 또는 지연 고정 루프 (Delay Locked Loop, DLL)은 주파수 뿐만아니라 위상에 있어서 기준 클럭 신호에 동기된 출력신호를 발생하는 장치이다.
DLL 회로는 위상 잡음이 지연라인(voltage controlled delay line)에 축적 되지 않아 PLL(Phase locked loop)에 비해 지터(jitter)가 작고 주파수 안정도가 우수하여 락킹 타임(locking time)이 빠르다. 반면에 PLL 회로는 피드백 성질 때문에 VCO(voltage controlled oscillator)에 위상 잡음이 축적된다. 이에 따라 DLL 회로가 지터 특성과 안정성 때문에 클럭의 동기화나 여러 위상의 클럭을 생성하는데 널리 사용된다.
그러나 기존의 DLL 회로의 경우, 클럭 체배(clock multiplication)는 아날로그 타입의 DLL 회로에서만이 가능했으며, 디지털 DLL 회로의 경우 지연 라인(delay line)의 지연 유닛(delay unit)의 개수가 주파수에 따라 가변적으로 변하는 구조적 문제로 인하여 클럭 체배 기능을 구현하지 못하였다.
기존의 디지털 DLL 회로의 경우 코스 지연 유닛(Coarse delay unit)이 제공하는 지연 분해능(delay resolution)이 충분치 않기 때문에, 충분히 작은 지연 분해능을 얻기 위하여 미세 지연 유닛(fine delay unit)을 따로 사용한 계층(hierarchical)-구조의 지연 라인부(delay line)를 사용하였다. 이 경우 미세 지연 유닛에 의한 레이턴시(latency)가 증가함으로써 DLL 회로에서 동작할 수 있는 기준 클럭 신호의 최대 주파수를 제한하며, 상기 미세 지연 유닛이 추가됨에 따라 클럭 신호 생성기의 전체 면적 및 전력 소모가 증가하게 된다. 또한, 기준 클럭 신호와 출력 클럭 신호가 동기되는 락킹 타임(locking time)이 길어질 수록 전력소모가 커지게 된다.
따라서, 디지털 DLL 회로를 이용하여 빠른 락킹 타임을 갖는 클럭 신호 생성기가 요구된다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 빠른 락킹 타임을 갖는 클럭 신호 생성기를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적인 과제는 디지털 DLL 회로를 이용하여 기준 클럭 신호의 주파수가 체배된 출력 클럭 신호를 생성할 수 있는 클럭 신호 생성기를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 클럭 신호 생성기는 K(K는 자연수)-비트 제어코드를 인코드하고, 인코드된 N(N은 2이상의 자연수)-비트 제어코드를 출력하기 위한 코드 변환기; 및 다수의 지연 유닛들을 포함하고, 인에이블 신호에 응답하여 상기 인코드된 N-비트 제어코드에 따라 출력 클럭 신호를 통과시키는 지연 유닛의 개수를 조절하여 상기 출력 클럭 신호의 위상 및 주파수 각각을 조절하여 재생성된 출력 클럭 신호를 발생하는 위상/주파수 조절기를 포함하며, 상기 N은 상기 K보다 큰 자연수이다.
상기 클럭 신호 생성기는 전압 제어신호들에 응답하여 상기 다수의 지연 유닛들 각각에 포함된 서로 다른 타입의 MOSFET들의 바디 바이어스 전압들을 조절하기 위한 바이어스 전압 조절기를 더 포함한다.
상기 클럭 신호 생성기는 기준 클럭 신호의 위상과 상기 출력 클럭 신호의 위상을 비교하고 비교 신호을 출력하기 위한 위상 검출기; 상기 기준 클럭 신호의 한 주기 동안 상기 출력 클럭 신호의 하강 에지의 개수를 카운트하고 카운트값을 출력하기 위한 하강 에지 하강 에지 카운터; 상기 기준 클럭 신호의 상승 에지에 응답하여 상기 인에이블 신호를 생성하기 위한 인에이블 신호 발생기; 및 상기 비교 신호, 상기 카운트 값, 및 체배비에 기초하여 상기 K-비트 제어코드와 상기 전압 제어신호들을 생성하기 위한 지연 라인 컨트롤러를 포함한다.
상기 K-비트 제어코드는 상기 다수의 지연 유닛들 각각의 동작을 제어하며, 초기 동작시 상기 카운트 값을 상기 체배비로 나눈값에 해당하는 바이너리 코드이며, 그 이후에는 지연 라인 컨트롤러부터 출력되는 바이너리 코드이다.
상기 N-비트 제어코드는 N-비트 써모미터 코드이다.
상기 클럭 신호 생성기는 디지털 지연 고정 루프(Delay Locked Loop; DLL) 회로로 구현된다.
본 발명의 실시 예에 따른 클럭 신호 생성기는 초기 위상 지연값을 추정하고, 추정된 초기 위상 지연값을 이용하여 출력 클럭 신호의 주파수와 위상을 각각 제어함으로써 빠른 락킹 타임을 갖는 효과가 있다.
또한, 본 발명의 실시 예에 따른 클럭 신호 생성기는 디지털 DLL 회로를 이용하여 기준 클럭 신호의 주파수가 체배비만큼 체배된 출력 클럭 신호를 생성할 수 있는 효과가 있다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예 를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에" 와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 클럭 신호 생성기의 개략적인 블록도를 나타낸다. 도 1을 참조하면, 클럭 신호 생성기(10)는 위상/주파수 조절기(20), 인에이블 신호 발생기(ROSC Start Circuit, 50), 하강 에지 카운터(Falling edge counter, 40), 위상 검출기(Phase Detector, 30), 지연 라인 컨트롤러(Delay Line Controller; 60), 바이어스 전압 조절기(Bias Voltage Controller; 65), 및 코드 변환기(Binary to Thermometer Code Converter, 70)을 포함한다. 본 발명의 실시 예에 따른 클럭 신호 생성기(10)는 디지털 DLL(Delay Locked Loop) 회로로 구현될 수 있다.
위상/주파수 조절기(20)는 제어신호생성기(21)와 직렬로 연결된 다수의 지연 유닛들(23)을 포함한다. 위상/주파수 조절기(20)는 인에이블 신호(EN)에 응답하여 상기 인코드된 N(N은 2이상의 자연수)-비트 제어코드에 따라 출력 클럭 신호(CLKout)를 통과시키는 지연 유닛(23)의 개수를 조절하여 상기 출력 클럭 신호(CLKout)의 위상 및 주파수 각각을 조절하여 재생성된 출력 클럭 신호(CLKout)를 발생할 수 있다. 이때, 위상/주파수 조절기(20)는 인에이블 신호(EN)와 N-비트 제어코드에 응답하여 기준 클럭 신호(CLKref)보다 미리 지정된 체배비(M) 만큼 체배된 출력 클럭 신호(CLKout)를 생성하기 위한 링 오실레이터로서 동작한다.
설명의 편의를 위하여, 본 발명의 실시 예에서 제어신호생성기(21)는 낸드 게이트로 구현되고 다수의 지연 유닛들(23) 각각은 하나의 인버터와 3개의 낸드 게이트의 조합으로 구현되었으나, 본 발명이 이에 한정되는 것은 아니다.
인에이블 신호 발생기(ROSC Start Circuit; 50)는 기준 클럭 신호(CLKref)의 상승에지에 응답하여 위상/주파수 조절기(20)의 동작을 제어하기 위한 인에이블 신호(EN)를 생성한다. 예컨대, 인에이블 신호 발생기(50)가 기준 클럭 신호(CLKref)의 상승에지에 응답하여 제1논리 레벨(예컨대, 하이 레벨)을 갖는 인에이블 신 호(EN)를 출력할 수 있다.
하강 에지 카운터(Counter, 40)는 기준 클럭 신호(CLKref)의 한 주기 동안 위상/주파수 조절기(20)로부터 출력되는 출력 클럭 신호(CLKout)의 하강 에지(falling edge)의 개수를 카운트하고 카운트 값을 출력한다.
위상 검출기(Phase Detector; 30)는 기준 클럭 신호(CLKref)의 위상과 출력 클럭 신호(CLKout)의 위상을 비교하고, 비교 결과에 따라 지연증가신호(UP), 지연감소신호(DN), 및 위상 락 신호(LOCK) 중 어느 하나를 비교신호로써 출력할 수 있다.
지연 라인 컨트롤러(60)는 하강 에지 카운터(40)로부터 출력되는 카운트 값(CNT), 위상 검출기로(30)부터 출력되는 비교신호(UP, DN, 및 LOCK), 및 체배비(M)에 기초하여 K(K는 자연수)-비트 제어코드와 전압 제어신호들을 생성한다. 이때, K-비트 제어코드는 K-비트 제어코드는 상기 다수의 지연 유닛들 각각의 동작을 제어하기 위한 신호 즉, 출력 클럭 신호(CLKout)가 통과하는 지연 유닛(23)의 개수를 조절하여 코스 지연(coarse delay)을 제어하기 위한 신호이다.이때, K-비트 제어코드는 초기 동작시 상기 카운트 값(CNT)을 체배비(M)로 나눈값에 해당하는 바이너리 코드이고, 그 이후에는 지연 라인 컨트롤러로부터 출력되는 바이너리 코드일 수 있다. 전압 제어신호들은 지연 유닛(23)의 바디 바이어스 전압들을 조절하여 미세 지연(fine delay)을 제어하기 위한 신호이다. 또한, 지연 라인 컨트롤러(60)는 코드 변환기(70), 지연라인컨트롤러(60), 위상 검출기(30), 하강 에지 카운터(40), 및 인에이블 신호 발생기(50) 중에서 적어도 어느 하나의 동작을 제어하기 위한 제 어신호들을 생성할 수 있다.
코드 변환기(70)는 지연 라인 컨트롤러(60)로부터 출력되는 K-비트 제어 코드를 인코드하고, 인코드된 M(M은 자연수)-비트 제어코드를 출력한다. 이때, N-비트 제어코드는 N-비트 써모미터 코드일 수 있다.
코드 변환기(70)가 2-입력 3-출력 인코더로 구현되는 경우, 상기 코드 변환기(70)는 K-비트 제어코드를 2K개의 레벨들 각각을 표현할 수 있는 N-비트 제어코드로 변환할 수 있다. 예컨대, 2-입력 3-출력 인코더는 “01”의 K-비트 제어코드를 “001”의 M-비트 제어코드로, “10”의 K-비트 제어코드를 “011”의 M-비트 제어코드로, “11”의 K-비트 제어코드를 “111”의 M-비트 제어코드로 변환할 수 있다.
상기 N-비트 제어코드의 데이터 각각은 위상/주파수 조절기(20)의 다수의 지연유닛들(23) 각각으로 출력된다.
도 2는 일반적인 인버터의 회로도를 나타낸다. 도 2를 참조하면, 인버터는 전원전압(VDD)과 접지전압 사이에 직렬로 연결되는 PMOS 트랜지스터와 NMOS 트랜지스터를 포함한다. PMOS 트랜지스터와 NMOS 트랜지스터 중 어느 하나는 입력신호(IN1)에 응답하여 스위칭되어 인버팅된 신호(OUT1)를 출력할 수 있다.
도 3은 일반적인 낸드 게이트의 회로도를 나타낸다. 도 3을 참조하면, 낸드 게이트는 제1PMOS 트랜지스터, 제2PMOS 트랜지스터, 제1NMOS 트랜지스터, 및 제2NMOS 트랜지스터를 포함한다. 제1PMOS 트랜지스터와 제1NMOS 트랜지스터 중 어느 하나는 제1입력신호(IN2)에 응답하여 스위칭되고, 제2PMOS 트랜지스터와 제2NMOS 트랜지스터 중 어느 하나는 제2입력신호(IN3)에 응답하여 스위칭되어 출력 신호(OUT2)를 출력할 수 있다.
도 2 내지 도 3에 도시된 바와 같이, 위상/주파수 조절기(20)는 서로 다른 타입의 MOSFET들의 조합으로 구성될 수 있다. 이때, MOSFET들 각각에 흐르는 전류의 양은 상기 MOSFET에 인가된는 바디 바이어스 전압(또는 백 게이트 전압)에 따라 달라질 수 있다. 즉, MOSFET에 인가되는 바디 바이어스 전압(PBIAS, 또는 NBIAS)의 레벨에 따라 상기 다수의 MOSFET들로 이루어진 지연 유닛의 지연량이 달라질 수 있다.
도 4은 본 발명의 실시 예에 따른 클럭 신호 생성기를 락킹하는 방법을 설명하기 위한 타이밍 도를 나타내고, 도 5는 본 발명의 실시 예에 따른 클럭 신호 생성기를 락킹하는 방법을 설명하기 위한 순서도를 나타낸다.
설명의 편의를 위하여 본 발명의 실시 예에서 위상/주파수 조절기는 3개의 지연 유닛을 포함하고, 기준 클럭 신호(CLKref)의 주파수 체배비(M)가 4인 경우를 일 예로 설명하고, 본 발명이 이에 한정되는 것은 아니다. 이하, 도 1, 도 4 및 도 5를 참조하여 클럭 신호 생성기(10)의 동작을 좀 더 상세히 설명하면 다음과 같다.
먼저, 제1구간(t1부터 t2까지)에서, 인에이블 신호 발생기(50)는 지연 라인 컨트롤러(60)로부터 출력되는 제어신호와 기준 클럭 신호(CLKref)를 수신하고, 수신된 기준 클럭 신호(CLKref)의 상승에지(t1)에 응답하여 제1논리 레벨(예컨대, 하이레벨)을 갖는 인에이블 신호(EN)를 출력한다(S110, 내지 S113).
위상/주파수 조절기(20)는 인에이블 신호(EN)에 응답하여 최소 위상 지연값(delay value)에 상응하는 N-비트 제어코드에 따라 지연 유닛(23)의 개수를 조절하여 출력 클럭 신호(CLKout)를 생성한다. 이때, 상기 최소 위상 지연값(delay value)은 기준 클럭 신호(CLKref)의 한 주기 동안 위상/주파수 조절기(20)가 최소 지연 시간을 갖도록 미리 설정된 지연값이다.
이때, 하강 에지 카운터(40)는 기준 클럭 신호(CLKref)의 한 주기(t1부터 t2까지) 동안 위상/주파수 조절기(20)로부터 출력되는 출력 클럭 신호(CLKout)의 하강 에지의 개수를 카운트하고 카운트 값(CNT=CNT1)을 지연 라인 컨트롤러(60)로 출력한다(S115, 및 S117). 그 후, 인에이블 신호 발생기(50)와 하강 에지 카운터(40) 각각은 디스에이블된다(S119, 및 S121).
제2구간(t2부터 t3까지)에서, 지연 라인 컨트롤러(60)는 하강 에지 카운터(40)로부터 출력되는 카운트 값(CNT=CNT1)을 체배비(M)로 나눈 값(CNT1/M)을 지연 값(delay value) 즉, 초기 위상 지연값으로 재설정하고, 설정된 초기 위상 지연값에 상응하는 K-비트 제어 코드를 생성한다(S123). 이때, 초기 위상 지연값은 기준 클럭 신호(CLKref)의 한 주기 동안 위상/주파수 조절기(20)가 체배비(M)에 가장 근접한 출력 클럭 신호(CLKout)를 생성하기 위한 지연 시간을 갖도록 추정된 지연값이다.
예컨대, 카운트 값(CNT)이 6인 경우, 지연 라인 컨트롤러(60)는 초기 위상 지연 값을 1(6/4=1.25 ≒1)로 설정하고, 설정된 초기 위상 지연 값에 상응하는 K-비트 제어코드 “01”을 출력할 수 있다. 또한, 카운트 값이 8인 경우, 지연 라인 컨트롤러(60)는 초기 위상 지연 값을 2(8/4=2)로 설정하고, 설정된 지연 값에 상응하는 K-비트 제어코드 “10”을 출력할 수 있다. 이때, 위상/주파수 조절기(20)로부터 출력되는 출력 클럭 신호(CLKout)의 주파수는 출력 클럭 신호(CLKout)가 통과하는 지연 유닛(23)의 개수가 증가함에 따라 점차 낮아지고, 출력 클럭 신호(CLKout)가 통과하는 지연 유닛(23)의 개수가 감소함에 따라 점차 높아진다.
코드 변환기(70)는 지연 라인 컨트롤러(60)로부터 출력되는 K-비트 제어코드를 인코드하고, 인코드된 N-비트 제어코드 위상/주파수 조절기(30)로 출력한다.
상술한 바와 같이, 클럭 신호 생성기(10)는 초기 동작시 미리 설정된 최소 위상 지연값에 기초하여 위상/주파수 조절기(20)에 적합한 초기 위상 지연값을 추정하고, 그 후 추정된 초기 위상 지연값에 기초하여 지연 유닛(23)의 개수를 조절할 수 있다. 이와 같은 제1구간(t1부터 t2)과 제2구간(t3부터 t4)을 초기 위상 지연값을 추정 단계라고 한다.
제3구간(t3부터 t4)에서, 인에이블 신호 발생기(50)는 기준클럭신호(CLKref)의 상승에지(t3)에 응답하여 제1논리 레벨(예컨대, 하이레벨)을 갖는 인에이블 신호(EN)를 출력한다. 위상/주파수 조절기(20)는 인에이블 신호(EN)에 응답하여 재설정된 지연값 즉, 초기 위상 지연값에 해당하는 N-비트 제어코드에 따라 출력 클럭 신호(CLKout)를 생성한다. 하강 에지 카운터(40)는 기준 클럭 신호(CLKref)의 한 주기 동안 출력 클럭 신호(CLKout)의 하강 에지의 개수를 카운트하고 카운트 값(CNT=CNT2)을 출력한다(S125 내지 S135).
이때, 위상/주파수 조절기(20)에서 링 오실레이터를 구성하기 위해 추가된 하나의 낸드 게이트와 공정 변동(process variation)으로 인하여 초기 위상 지연값에 오류가 발생할 수 있다. 즉, 카운트값(CNT=CNT2)과 체배비(M)가 동일하더라도 기준 클럭 신호(CLKref)와 출력 클럭 신호(CLKout)의 위상이 동기되지 않아 체배비(M)에 상응하는 출력 클럭 신호(CLKout)가 생성되지 않을 수 있다.
그러나 본 발명의 실시 예에 따른 클럭 신호 생성기(10)는 이러한 오류가 코스 지연보다 크더라도 아래의 S137 내지 S143의 동작을 수행함으로써 출력 클럭 신호(CLKout)가 통과하는 지연 유닛(23)의 개수를 조절하여 오류의 크기가 하나의 코스 지연 안으로 들어오게 할 수 있다.
예컨대, 도 4에 도시된 바와 같이 체배비(M)가 4인 경우에 카운트 값 역시 4가 되어야하나 초기 위상 지연값의 오류로 인하여 3밖에 카운트 되지 않을 수 있다. 이 경우, 클럭 신호 생성기(10)는 아래와 같은 동작을 반복적으로 수행함으로써 카운트 값이 4가 되도록 제어할 수 있다
지연 라인 컨트롤러(60)는 상기 카운트 값(CNT=CNT2)과 체배비(M)를 비교하고, 비교 결과에 따라 지연값의 증가 또는 감소를 판별할 수 있다(S137).
판단 결과, 카운트 값(CNT=CNT2)이 체배비(M)보다 큰 경우, 지연 라인 컨트롤러(60)는 위상/주파수 조절기(20)로부터 출력되는 출력 클럭 신호(CLKout)의 주파수가 원하는 출력 클럭 신호의 주파수보다 높다고 판단하고, 판단 결과에 따라 출력 클럭 신호(CLKout)를 통과시키는 지연 유닛(23)의 개수를 증가시키기 위하여 지연값을 증가시킬수 있다(S139).
또한, 카운트 값(CNT=CNT2)이 체배비(M)보다 작은 경우, 지연 라인 컨트롤 러(60)는 위상/주파수 조절기(20)로부터 출력되는 출력 클럭 신호(CLKout)의 주파수가 원하는 출려 클럭 신호의 주파수보다 낮다고 판단하고, 판단 결과에 따라 출력 클럭 신호(CLKout)를 통과시키는 지연 유닛(23)의 개수를 감소시키기 위하여 지연값을 감소시킬 수 있다(S141).
상기와 같이, 지연 라인 컨트롤러(60)는 S125 내지 S143의 동작을 수행함으로써 지연 유닛(23)의 개수를 조절하여 출력 클럭 신호(CLKout)의 주파수를 제어할수 있다. 이와 같이, 초기 위상 지연값에 기초하여 출력 클럭 신호(CLKout0의 주파수를 제어하는 구간(t4 내지 t6)을 코스 지연 제어(coarse delay control) 단계라 한다.
위상 검출기(30)는 기준 클럭 신호(CLKref)의 상승에지와 이전 주기의 출력 클럭 신호(CLKout)의 상승에지를 비교하고, 두 신호의 위상 차이가 기준 위상(C) 보다 작은 상태가 유지되는 경우 위상 락 신호(LOCK)를 발생한다(S145, 및 S155).
상기 기준 위상(C)은 디자인 룰(design rule)에 의해서 미리 설정된 값으로서, 출력 클럭 신호(CLKout)와 기준 클럭 신호(CLKref)의 위상 차이(또는, 시간 차이)가 기준 위상(C)보다 작은 상태가 상기 기준 클럭 신호(CLKref)의 적어도 반 주기의 간격 동안 유지된다면 상기 출력 클럭 신호는 상기 기준 클럭 신호(CLKref)에 락킹(Locking)된 것으로 볼 수 있다.
또한, 두 신호의 위상 차이가 기준 위상(C) 보다 큰 경우, 위상 검출기(30)는 기준 클럭 신호(CLKref)의 상승 에지에서 샘플된 출력 클럭 신호(CLKout)의 논리값에 따라 지연증가신호(UP) 또는 지연감소신호(DN)를 출력할 수 있다(S147, 및 S149).
예컨대, 위상 검출기(30)는 샘플된 출력 클럭 신호(CLKout)가 제1논리 레벨(예컨대, 하이레벨)을 갖는 경우 지연증가신호(UP)를 출력하고, 샘플된 출력 클럭 신호(CLKout)가 제2논리 레벨(예컨대, 로우레벨)을 갖는 경우 지연감소신호(DN)를 출력할 수 있다.
지연 라인 컨트롤러(60)는 위상 검출기(30)의 출력신호 예컨대, 지연증가신호(UP) 또는 지연감소신호(DN)에 응답하여 출력 클럭 신호(CLKout)의 위상이 빠른지 또는 느린지를 판단하고, 판단 결과에 따라 전압 제어신호들을 생성한다.
출력 클럭 신호(CLKout)의 위상이 빠른 경우, 바이어스 전압 조절기(65)는 다수의 지연 유닛들(23)의 지연 시간을 증가시키기 위하여 전압 제어신호들에 응답하여 NMOSFET의 바디 바이어스 전압(NBIAS)을 감소시키고 PMOSFET의 바디 바이어스 전압(PBIAS)을 증가시킨다(S151). 이 경우, 상기 NMOSFET과 PMOSFET 각각의 문턱 전압이 높아짐에 따라, 다수의 지연 유닛들(23) 각각의 지연량은 균등하게 증가되어 지연 시간이 늘어난다.
또한, 출력 클럭 신호(CLKout)의 위상이 느린 경우, 바이어스 전압 조절기(65)는 다수의 지연 유닛들(23)의 지연 시간을 줄이기 위하여 전압 제어신호들에 응답하여 NMOSFET의 바디 바이어스 전압(NBIAS)을 증가시키고 PMOSFET의 바디 바이어스 전압(PBIAS)을 감소시킨다(S153). 이 경우, 상기 NMOSFET과 PMOSFET 각각의 문턱 전압이 낮아짐에 따라, 다수의 지연 유닛들(23) 각각의 지연량은 균등하게 감소되어 지연 시간이 줄어든다. 이때, 바이어스 전압 조절기(65)는 두 신호의 위상 차이에 상응하는 만큼 바디 바이어스 전압들이 증가 또는 감소되도록 조절한다. 이와 같이, 기준 클럭 신호(CLKref)와 출력 클럭 신호(CLKout)의 위상차에 따라 다수의 지연 유닛들(23) 각각의 바디 바이어스 전압을 제어하여 출력 클럭 신호(CLKout)의 위상을 조절하는 구간(t6 내지 t9)을 미세 지연 제어(fine delay control) 단계라 한다.
상술한 바와 같이, 본 발명의 실시 예에 따른 클럭 신호 생성기(10)는 먼저, 코스 지연 제어 단계에서 초기 위상 지연값을 이용하여 출력 클럭 신호(CLKout)의 주파수를 조절하고, 그후 미세 조정 제어 단계에서 위상/주파수 조절기(20)의 바디 바이어스 전압(PBIAS 및 NBIAS)을 조절하여 출력 클럭 신호(CLKout)의 위상을 조절한다.
종래의 DLL 회로에서는 하모닉 락킹(harmonic locking) 문제를 해결하기 위하여, 초기값을 최소 지연값(minimum delay)으로 사용하거나 VSAR, TDC등의 기법이 사용되어 왔다. 그러나 이러한 기법들은 락킹 시간(locking time), 제어의 복잡성(control complexity), 오버헤드(area overhead)등에 취약한 문제점들이 있었다.
그러나, 본 발명에 따른 클럭 신호 생성기(10)는 링 오실레이터와 하강 에지 카운터로 구성된 초기 지연 추정부(initial delay estimator)를 통하여 주파수에 따른 초기 위상 지연값을 적절하게 예측함으써, 비교적 간단한 구조와 적은 면적소모와 락킹 시간을 빠르게 하면서 동시에 하모닉 락킹 문제를 해결할 수 있는 효과가 있다.
다시말해, 클럭 신호 생성기(10)는 기준 클럭 신호(CLKref)를 이용하지 않고 인에이블 신호에 응답하여 N-비트 제어코드에 따라 출력 클럭 신호(CLKout)가 통과하는 지연 유닛(23)의 개수를 조절하여 재생성된 출력 클럭 신호(CLKout)를 생성한다. 따라서, 상기 출력 클럭 신호(CLKout)는 기준 클럭 신호(CLKref)의 왜곡 예컨대, 노이즈, 위상 지연등에 상관없이 일정한 듀티비를 유지할 수 있다.
그러므로, 본 발명의 실시 예에 따른 클럭 신호 생성기(10)는 빠른 락킹 타임을 갖음으로 불필요한 대기 전류와 전력 소모를 줄일 수 있으며, 링 오실레이터를 이용하여 출력 클럭 신호(CLKout)를 재생성하므로 50%의 듀티비를 맞추기 위한 추가적인 DCC 회로가 필요하지 않다.
상술한 바와 같이, 본 발명의 실시 예에 따른 클럭 신호 생성기(10)는 가변적인 지연 유닛들과 링 오실레이터를 이용하여 디지털 DLL 회로에서 클럭 체배(clock multiplication) 기능을 구현함으로써 딥-서브 마이크론 프로세스 기술(deep-sub micron process technology)에서의 구현이 보다 용이하다. 또한, 본 발명에서는 지연 라인부의 바디 바이어스 전압을 제어하여 미세 지연을 조정하는 구조를 취하고 있으며, 이를 통하여 기존 방법들의 단점을 극복할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 클럭 신호 생성기의 개략적인 블록도를 나타낸다.
도 2는 일반적인 인버터의 회로도를 나타낸다.
도 3은 일반적인 낸드 게이트의 회로도를 나타낸다.
도 4은 본 발명의 실시 예에 따른 클럭 신호 생성기를 락킹하는 방법을 설명하기 위한 타이밍 도를 나타낸다.
도 5는 본 발명의 실시 예에 따른 클럭 신호 생성기를 락킹하는 방법을 설명하기 위한 순서도를 나타낸다.

Claims (6)

  1. K(K는 자연수)-비트 제어코드를 인코드하고, 인코드된 N(N은 2이상의 자연수)-비트 제어코드를 출력하기 위한 코드 변환기; 및
    다수의 지연 유닛들을 포함하며, 인에이블 신호에 응답하여 상기 인코드된 N-비트 제어코드에 따라 출력 클럭 신호를 통과시키는 지연 유닛의 개수를 조절하여 상기 출력 클럭 신호의 위상 및 주파수 각각을 조절하여 재생성된 출력 클럭 신호를 발생하는 위상/주파수 조절기를 포함하며,
    상기 N은 상기 K보다 큰 자연수인 클럭 신호 생성기.
  2. 제1항에 있어서, 상기 클럭 신호 생성기는,
    전압 제어신호들에 응답하여 상기 다수의 지연 유닛들 각각에 포함된 서로 다른 타입의 MOSFET들의 바디 바이어스 전압들을 조절하기 위한 바이어스 전압 조절기를 더 포함하는 클럭 신호 생성기.
  3. 제2항에 있어서, 상기 클럭 신호 생성기는,
    기준 클럭 신호의 위상과 상기 출력 클럭 신호의 위상을 비교하고 비교 신호를 출력하기 위한 위상 검출기;
    상기 기준 클럭 신호의 한 주기 동안 상기 출력 클럭 신호의 하강 에지의 개수를 카운트하고 카운트값을 출력하기 위한 하강 에지 하강 에지 카운터;
    상기 기준 클럭 신호의 상승 에지에 응답하여 상기 인에이블 신호를 생성하 기 위한 인에이블 신호 발생기; 및
    상기 비교 신호, 상기 카운트 값, 및 체배비에 기초하여 상기 K-비트 제어코드와 상기 전압 제어신호들을 생성하기 위한 지연 라인 컨트롤러를 포함하는 클럭 신호 생성기.
  4. 제3항에 있어서, 상기 K-비트 제어코드는 상기 다수의 지연 유닛들 각각의 동작을 제어하며, 초기 동작시 상기 카운트 값을 상기 체배비로 나눈값에 해당하는 바이너리 코드이고, 그 이후에는 지연 라인 컨트롤러로부터 출력되는 바이너리 코드인 클럭 신호 생성기.
  5. 제1항에 있어서,
    상기 N-비트 제어코드는 N-비트 써모미터 코드인 클럭 신호 생성기.
  6. 제1항에 있어서, 상기 클럭 신호 생성기는 디지털 지연 고정 루프(Delay Locked Loop; DLL) 회로로 구현되는 클럭 신호 생성기.
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