JP4821749B2 - クロック供給制御回路 - Google Patents

Description

本発明は、電源電圧の変化を監視して、ロジック回路に対するクロック信号の供給を制御するクロック供給制御回路に関する。

従来、デジタル回路に対して供給される電源の瞬断に対応するため、バックアップ用のコンデンサを設け、そのコンデンサには、電流の逆流を防止するためのダイオードを介して電源を供給する構成がある。そして、特許文献１では、上記のダイオードに替えてＭＯＳＦＥＴを挿入し、通常動作時には低抵抗として、電源の遮断時にはダイオードとして機能させる構成を採用することで、通常の電源供給時にダイオードによる順方向電圧分の電圧降下が発生するのを防止している。
また、特許文献１の図５には、デジタル回路２０Ａに対してクロック信号を供給する発振器１６についても電源遮断時に動作を停止させることで、バックアップ時における消費電力を低減させる構成が開示されている。

図３は、上記の発振器１６と同様の機能をなす回路の構成例を示す。電源ＶＤＤは、ダイオード１（ＭＯＳ１，２に対応）を介してロジック回路２（デジタル回路２０Ａに対応）に供給されている。ロジック回路２にはバックアップコンデンサ３が並列に接続されており、バックアップコンデンサ３は、電源ＶＤＤにより充電されて断電時の動作用電源をバックアップする。
発振回路４は、クロック信号ＣＬＫを発振出力し、ＡＮＤゲート５を介してロジック回路２に供給する。電圧低下検出回路６は、電源ＶＤＤの電圧が下限値を下回ったことを検出すると、電圧低下検出信号ＶＬ（ロウアクティブ）をＡＮＤゲート５の他方の入力端子に出力する。特許文献１の発振器１６は、発振回路４，ＡＮＤゲート５及び電圧低下検出回路６に対応していると推察される。
国際公開第２００５／０２９６７５号パンフレット

特許文献１の構成では、電源の瞬断が発生して発振器１６が動作を停止する場合に、その時点で出力しているクロック信号のクロックパルス幅を保証する構成となっていない。図４は、図３の構成に対応する動作の一例を示すタイミングチャートである。電源ＶＤＤの電圧が低下し、下限値を下回ると電圧低下検出信号ＶＬがアクティブになり、その後、電源電圧が上昇に転じて下限値を上回ると電圧低下検出信号ＶＬはインアクティブになる（図４（ａ），（ｂ）参照）。発振回路４が出力するクロック信号ＣＬＫのハイレベルは、電源ＶＤＤの下降，上昇に応じて変化する（図４（ｃ）参照）。

ＡＮＤゲート５を介してロジック回路２に供給されるクロック信号ＣＬＫ＿ＯＵＴは、電圧低下検出信号ＶＬがアクティブである期間に供給が停止される（図４（ｄ）参照）。そして、電圧低下検出信号ＶＬのレベルが変化するタイミングはクロック信号ＣＬＫとは非同期であるため、場合によっては、図４（ｄ）に示すようにクロックパルス幅が保証されなくなる。
このようにクロックパルス幅が保証されない状態でその供給が停止されたり、供給が再開されたりすると、ロジック回路２に入力される信号の変化状態が、内部のロジックゲートの入力段から出力段まで伝達されず、動作が不安定になることがある。すると、クロック信号ＣＬＫ＿ＯＵＴの供給が停止されている間、デジタル回路２の内部状態がバックアップコンデンサ３により保持されたとしても、再開された動作の継続性が不確実になるおそれがある。

本発明は上記事情に鑑みてなされたものであり、その目的は、電源電圧が変動した場合に、クロックパルス幅を保証しつつクロック信号の供給を停止でき、またクロック信号の供給再開ができるクロック供給制御回路を提供することにある。

請求項１記載のクロック供給制御回路によれば、制御回路は、ロジック回路に対してクロック信号の供給を停止させるタイミングを当該クロック信号の立下がりエッジに同期させ、クロック信号の供給を再開させるタイミングを当該クロック信号の立上がりエッジに同期させる。斯様に構成すれば、クロック信号の供給が停止されるタイミングと、その供給が再開されるタイミングとにおいて、クロックパルスは周波数やデューティ比に応じて決まる適正な幅になる。したがって、ロジック回路は、電源電圧の低下時にバックアップを行なう手段により内部状態が保持された後、クロック信号の供給が再開された場合に、動作停止前の状態から確実に動作を継続することができる。

請求項２記載のクロック供給制御回路によれば、制御回路を、フリップフロップと、ＥＸＯＲゲートと、ＡＮＤゲートとで構成する。電圧低下検出信号がロウアクティブであると仮定すると、当該信号がインアクティブであれば、その期間内では、ＥＸＯＲゲートの出力信号（フリップフロップのクロック入力）は、クロック信号の立下がりに同期して出力される。従って、電圧低下検出信号（フリップフロップのデータ入力）のレベルがハイからロウに変化すると、フリップフロップの出力信号は、その次のクロック信号の立下がりに同期してロウレベルに変化するので、ロジック回路に対するクロック信号の供給は、ハイレベルパルス幅が確保された後に停止される。

一方、電圧低下検出信号がアクティブである期間は、ＥＸＯＲゲートの出力信号は、クロック信号の立上がりに同期して出力されるので、電圧低下検出信号のレベルがロウからハイに変化すると、フリップフロップの出力信号は、その次のクロック信号の立上がりに同期してハイレベルに変化するので、ロジック回路に対するクロック信号の供給は、ハイレベルパルス幅が確保されるように開始される。従って、本願発明の制御回路を極めて簡単に構成することができる。

以下、本発明の一実施例について図１及び図２を参照して説明する。尚、図３と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図１は、クロック供給制御回路１１の構成を示すものであり、図３に示すＡＮＤゲート５に替えて、クロック停止タイミング生成回路（制御回路）１２を配置して構成されている。但し、タイミング生成回路１２は、ＡＮＤゲート５を含むと共に、ＥＸＯＲゲート１３，フリップフロップ１４を加えて構成されている。

電圧低下検出信号ＶＬは、フリップフロップ１４のデータ入力端子Ｄに与えられており、フリップフロップ１４のデータ出力端子Ｑ（供給制御信号ＶＣ）は、ＡＮＤゲート５の入力端子の一方に与えられていると共に、ＥＸＯＲゲート１３の入力端子の一方に与えられている。クロック信号ＣＬＫは、ＡＮＤゲート５の入力端子の他方と共に、ＥＸＯＲゲート１３の入力端子の他方に与えられており、ＥＸＯＲゲート１３の出力端子は、フリップフロップ１４のクロック入力端子Ｃに接続されている。

尚、ロジック回路２は、例えば、ゲートアレイやカスタムロジックＩＣ，ＣＰＵなどである。また、電圧低下検出回路６に設定される下限値は、電源ＶＤＤの電圧が低下する傾向を示した時点から、より低い電圧レベルにおいて図示しないパワーオンリセット回路が作動するまでの間にバックアップが可能となるよう、所定の時間余裕を持たせるように設定されている。

次に、本実施例の作用について図２も参照して説明する。電源電圧ＶＤＤが図４（ａ）と同様に変化すると、電圧低下検出信号ＶＬがハイレベルの期間は、ＥＸＯＲゲート１３の出力信号（フリップフロップ１４のクロック入力端子Ｃ）は、クロック信号ＣＬＫの立下がりに同期して（厳密には、ハイレベルからロウレベルに変化したタイミングで）出力される。従って、電圧低下検出信号ＶＬ（フリップフロップ１４のデータ入力Ｄ）のレベルがハイからロウに変化すると（図２（ｃ）参照）、フリップフロップ１４のデータ出力Ｑ（供給制御信号ＶＣ）は、その次のクロック信号ＣＬＫの立下がりに同期してロウレベルに変化するので、ロジック回路２に供給されるクロック信号ＣＬＫ＿ＯＵＴは、ハイレベルパルス幅が確保された後に停止される（図２（ｄ），（ｅ）参照）。

一方、電圧低下検出信号ＶＬがロウレベルである期間は、ＥＸＯＲゲート１３の出力信号は、クロック信号ＣＬＫの立上がりに同期して（厳密には、ロウレベルからハイレベルに変化したタイミングで）出力されるので、電圧低下検出信号ＶＬのレベルがロウからハイに変化すると、フリップフロップ１４の出力信号は、その次のクロック信号ＣＬＫの立上がりに同期してハイレベルに変化するので、ロジック回路２に対するクロック信号ＣＬＫ＿ＯＵＴの供給は、ハイレベルパルス幅が確保されるように開始される。

以上のように本実施例によれば、クロック停止タイミング生成回路１２は、ロジック回路２に対してクロック信号ＣＬＫの供給を停止させるタイミングをクロック信号ＣＬＫの立下がりエッジに同期させ、その供給を再開させるタイミングをクロック信号ＣＬＫの立上がりエッジに同期させるので、クロック信号ＣＬＫの供給停止タイミングと、その供給が再開されるタイミングとにおいて、クロックパルスは周波数やデューティ比に応じて決まる適正な幅になる。

従って、ロジック回路２は、電源ＶＤＤに瞬断が発生したケースのように電圧レベルが変動し、ダイオード１及びバックアップコンデンサ３（バックアップ手段）により内部状態が保持された後、クロック信号ＣＬＫ＿ＯＵＴの供給が再開された場合に、動作停止前の状態から確実に動作を継続することができる。そして、クロック停止タイミング生成回路１２を、フリップフロップ１４，ＥＸＯＲゲート１３及びＡＮＤゲート５により、極めて簡単な構成にすることができる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
制御回路の構成は、タイミング生成回路１２に限ることはなく、要はクロック信号ＣＬＫの供給を停止させるタイミングをその立下がりエッジに同期させ、供給を再開させるタイミングをその立上がりエッジに同期させる構成であれば良い。
電圧低下検出信号ＶＬがハイアクティブの場合は、ＥＸＯＲゲート１３の対応する入力端子にＮＯＴゲートを挿入すれば良い。

本願発明の一実施例であり、クロック供給制御回路の構成を示す図 クロック供給制御回路の動作を説明するタイミングチャート 従来技術を示す図１相当図 図２相当図

符号の説明

図面中、１はダイオード（バックアップ手段）、２はロジック回路、３はバックアップコンデンサ（バックアップ手段）、４は発振回路、５はＡＮＤゲート、６は電圧低下検出回路、１１はクロック供給制御回路、１２はクロック停止タイミング生成回路（制御回路）、１３はＥＸＯＲゲート、１４はフリップフロップを示す。

Claims (2)

1. 電源電圧が下限値を下回ると電圧低下検出信号を出力する電圧低下検出回路と、
   ロジック回路にクロック信号を供給する発振回路と、
   前記電圧低下検出信号が出力されると、前記クロック信号の供給を停止させるように制御する制御回路とを備え、
   前記制御回路は、前記クロック信号の供給を停止させるタイミングを前記クロック信号の立下がりエッジに同期させ、前記クロック信号の供給を再開させるタイミングを、前記クロック信号の立上がりエッジに同期させることを特徴とするクロック供給制御回路。
2. 前記制御回路は、フリップフロップと、ＥＸＯＲゲートと、ＡＮＤゲートとで構成され、
   前記フリップフロップには、前記電圧低下検出信号がデータとして入力されると共に、前記ＥＸＯＲゲートの出力信号がクロックとして入力され、
   前記ＥＸＯＲゲート並びに前記ＡＮＤゲートには、前記フリップフロップの出力信号と、前記発振回路により出力されるクロック信号とが入力され、
   前記ＡＮＤゲートを介して、前記ロジック回路にクロック信号が供給されることを特徴とする請求項１記載のクロック供給制御回路。

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