JP2010154294A - 同期化回路 - Google Patents

Abstract

【課題】アイソレーションセルの固定値による制御値の書き換えを防ぎ、かつ、待機時電流が増大しない同期化回路を提供する。
【解決手段】同期化回路１は、電源遮断が可能な内部部分電源遮断回路部１１と、電源遮断の制御を行う内部部分電源遮断制御回路部１２と、内部部分電源遮断回路部１１が電源遮断された場合に、内部部分電源遮断回路部１１からの出力を固定値として出力するアイソレーションセル１３及び１４とを有する。内部部分電源遮断回路部１１は、電源遮断の制御用のデータを出力するデータ送信レジスタ２２と、イネーブル信号を出力するクロックイネーブル制御レジスタ２４とを有し、内部部分電源遮断制御回路部１２は、イネーブル信号に基づいて、クロックの制御を行うゲーティッドクロックバッファ２５と、この制御されたクロックに基づいて、データを取り込むデータ受信レジスタ２６とを有する。
【選択図】図１

Description

本発明は、同期化回路に関し、特に、電源遮断時の低消費電力化を行うことができる同期化回路に関する。

近年、半導体の発展に伴いLSIの大規模化及び高機能化が進んでいる。一方で、ポータブル機器やセンサーネットワーク等では待機時電力の削減が求められている。高機能LSIにおいては機能の全てが常時動作しておらず、動作していない回路部の動作を止めることで低消費電力化を実現できる。よく知られた手法としてはゲーティッドクロック手法があるが、近年、ゲーティッドクロック手法より効果的な内部部分電源遮断技術が注目されている。

内部部分電源遮断技術とは、LSIの電源線あるいはグランド線にスイッチやレギュレータを挿入することにより、LSI内部の一部分のみの電源供給を止める技術である。

例えば、内部部分電源遮断回路部である機能ブロックに対して、電源供給または遮断を制御する半導体集積回路装置が提案されている（例えば、特許文献１参照）。

この提案の半導体集積回路装置は、機能ブロックの電源供給状態を示す情報を保持する電源制御レジスタを備え、この電源制御レジスタに保持された情報に応じて機能ブロックへの電源供給または遮断を制御する電源制御回路を有している。例えば、電源制御回路にタイマー機能を持たせることで、「電源遮断後から何分後に電源復帰を行う」ということが可能となる。

ところで、内部部分電源遮断制御回路部である電源制御回路は、内部部分電源遮断回路部が電源遮断されている状態からの復帰制御も行うため、常に電源が供給されている回路である。そのため、内部部分電源遮断回路部の電源が遮断されている場合、回路全体の待機時電力は、内部部分電源遮断制御回路部の動作電力となる。よって、ポータブル機器あるいはセンサーネット等の待機時電力が重要となる用途におけるLSIでは、内部部分電源遮断制御回路部の動作電力を下げることが重要となる。

また、内部部分電源遮断制御回路部は、電源の復帰制御を行うため、プロセッサからバス及びバスインタフェースを介して、あるいは、割り込み回路を介して、データが入力される。バスインタフェース及び割り込み回路も内部部分電源遮断回路であるため、内部部分電源遮断制御回路部へのデータパスにアイソレーションセルを挿入する必要がある。このアイソレーションセルは、ANDゲート又はORゲートにより構成され、不定が伝搬しないように、出力を“０”又は“１”に固定する。したがって、内部部分電源遮断制御回路部では、この“０”又は“１”に固定された固定値によって、制御レジスタにおいて意図しないデータの更新がされてしまうという問題があった。また、意図しないデータの更新を防ぐ対策を行うと、内部部分電源遮断制御回路部の回路規模が増大する。

さらに、上述したように、バスインタフェース及び割り込み回路は、内部部分電源遮断回路であり、内部部分電源遮断制御回路部よりも早い周波数のクロックにより動作する。そのため、内部部分電源遮断回路から内部部分電源遮断制御回路部へのデータパスは、非同期データパスとなり、同期化回路設計が必要となる。

非同期データパスを保障する同期化回路としてよく知られている手法の１つとして、データ受け取り側において複数段のフリップフロップを用意する手法がある（例えば、非特許文献１参照）。しかし、非特許文献１に記載されている同期化回路では、受け取り側の回路規模が増大する問題がある。内部部分電源遮断回路部のように動作電力を下げたい回路に適用すると、回路規模が増大するため、待機時電流が増大するという問題がある。

このように、従来では、内部部分電源遮断回路から内部部分電源遮断制御回路への非同期データパスにおいて、アイソレーションセルの固定値によって制御値が書き換えられるという問題があった。また、非同期データパスを同期化設計すると内部部分電源遮断制御回路の回路規模が増大するため、待機時電流が増大するという問題があった。
特開２００６−２３７１８９号公報 Atrenta,Inc. "Spyglass Clock-Reset Rules Reference Version 3.9.2" (P98〜114) January 2008

本発明は、アイソレーションセルの固定値による制御値の書き換えを防ぎ、かつ、待機時電流が増大しない同期化回路を提供することを目的とする。

本発明の一態様によれば、電源遮断が可能な電源遮断可能回路部と、前記電源遮断の制御を行う電源遮断制御回路部と、前記電源遮断可能回路部が電源遮断された場合に、前記電源遮断可能回路部からの出力を固定値として出力するゲート回路と、を有して構成され、前記電源遮断可能回路部は、前記電源遮断の制御用のデータを出力する第１のデータ送信レジスタと、クロックの制御を行うためのクロックイネーブル信号を出力するクロックイネーブル制御レジスタとを有し、前記電源遮断制御回路部は、前記クロックイネーブル信号に基づいて、前記クロックの制御を行うゲーティッドクロックバッファと、前記ゲーティッドクロックバッファにより制御された前記クロックに基づいて、前記第１のデータ送信レジスタから出力された前記データを取り込む第１のデータ受信レジスタとを有することを特徴とする同期化回路を提供することができる。

本発明の同期化回路によれば、アイソレーションセルの固定値による制御値の書き換えを防ぎ、かつ、待機時電流が増大しない。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

（第１の実施の形態）
まず、図１に基づき、本発明の第１の実施の形態に係る同期化回路の構成について説明する。図１は、本発明の第１の実施の形態に係る同期化回路の構成を示すブロック図である。図１に示すように、同期化回路１は、100MHz等の早い周波数によって駆動する内部部分電源遮断回路部１１と、32kHz等の遅い周波数によって駆動する内部部分電源遮断制御回路部１２と、内部部分電源遮断回路部１１と内部部分電源遮断制御回路部１２との間の信号線に挿入されるAND型のアイソレーションセル１３及び１４とを有して構成されている。

内部部分電源遮断回路部１１は、電源遮断が可能な電源遮断可能回路部であって、データ送信レジスタ制御回路部２１と、データ送信レジスタ２２と、論理回路２３と、クロックイネーブル制御レジスタ２４とを有して構成されている。この内部部分電源遮断回路部１１は、内部部分電源遮断制御回路部１２に電源遮断用のデータ、言い換えると、電源遮断用の制御値を送信するバスインタフェースあるいは割り込み回路等の機能ブロックである。

内部部分電源遮断制御回路部１２は、内部部分電源遮断回路部１１への電源遮断の制御を行う電源遮断制御回路部であって、ゲーティッドクロックバッファ２５と、データ受信レジスタ２６とを有して構成されている。内部部分電源遮断制御回路部１２は、内部部分電源遮断回路部１１からの電源遮断用のデータに基づいて、内部部分電源遮断回路１１の電源遮断の制御、及び、アイソレーション制御信号の制御を行う。なお、内部部分電源遮断制御回路部１２は、説明を簡単にするため図示を省略しているが、この電源遮断用のデータに基づいて、図示しない１以上の内部部分電源遮断回路の電源遮断の制御を行う。

データ送信レジスタ制御回路部２１は、データ送信レジスタ２２におけるデータの更新タイミングを制御すると共に、データの更新がある場合、論理回路２３に更新制御信号を出力する。

データ送信レジスタ２２は、100MHzのクロックの立ち上がりにおいて、データを取り込み、取り込んだデータをアイソレーションセル１３に出力する。

論理回路２３は、更新制御信号を受け取ると、データ送信レジスタ２２とデータ受信レジスタ２６との間において、不定が伝搬しないタイミングにより32kHzクロックのON/OFFを制御するための信号をクロックイネーブル制御レジスタ２４に出力する。

クロックイネーブル制御レジスタ２４は、この信号を100MHzのクロックの立ち上がりにおいて取り込み、取り込んだ信号をクロックイネーブル信号としてアイソレーションセル１４に出力する。

アイソレーションセル１３及び１４のそれぞれには、アイソレーション制御信号が供給されている。アイソレーション制御信号は、内部部分電源遮断回路部１１の電源がONの場合は“１”となり、内部部分電源遮断回路部１１の電源がOFFの場合は“０”となる。即ち、アイソレーションセル１３は、内部部分電源遮断回路部１１の電源がONの場合、データ送信レジスタ２２の出力をデータ受信レジスタ２６に供給し、内部部分電源遮断回路部１１の電源がOFFの場合、“０”をデータ受信レジスタ２６に供給する。同様に、アイソレーションセル１４は、内部部分電源遮断回路部１１の電源がONの場合、クロックイネーブル制御レジスタ２４の出力をゲーティッドクロックバッファ２５に供給し、内部部分電源遮断回路部１１の電源がOFFの場合、“０”をゲーティッドクロックバッファ２５に供給する。このように、アイソレーションセル１３及び１４は、内部部分電源遮断回路部１１の出力を固定値として出力するゲート回路である。

ゲーティッドクロックバッファ２５は、アイソレーションセル１４の出力に基づいて、32kHzのクロックのON/OFFを制御し、制御した32kHzのクロックをデータ受信レジスタ２６に供給する。

データ受信レジスタ２６は、この制御された32kHzのクロックの立ち上がりにおいて、アイソレーションセル１３の出力を取り込み、データの更新を行う。

上述したように、内部部分電源遮断制御回路部１２は、このデータの更新に基づいて、内部部分電源遮断回路１１、あるいは、図示しない内部部分電源遮断回路の電源遮断の制御、及び、アイソレーション制御信号の制御を行う。

次に、このように構成された本実施の形態の動作について説明する。
まず、内部部分電源遮断回路部１１に電源が供給されている場合について説明する。データ送信レジスタ２２においてデータ、即ち、値の更新が発生した場合、データ受信レジスタ２６の値も更新する必要がある。

データ送信レジスタ２２の値が更新されると同時に、論理回路２３に更新制御信号が供給される。論理回路２３は、データ受信レジスタ２６のセットアップタイム及びホールドタイムが満たせる場合、データ送信レジスタ２２の値が更新されると同時に、クロックイネーブル制御レジスタ２４をONにする。その後、論理回路２３は、データ受信レジスタ２６のホールドタイムを満たすタイミングにおいて、クロックイネーブル制御レジスタ２４をOFFにする。

しかし、データ送信レジスタ２２とデータ受信レジスタとの間は非同期データパスであるため、データ受信レジスタ２６のセットアップタイム及びホールドタイムが満たせない場合、データ受信レジスタ２６において不定が発生する。そこで、論理回路２３は、データ受信レジスタ２６のセットアップタイム及びホールドタイムが満たせないタイミングでは、クロックイネーブル制御レジスタ２４をOFFに保持する。その後、不定が発生しないタイミング、即ち、データ受信レジスタ２６のセットアップタイムを満たすタイミングにおいて、クロックイネーブル制御レジスタ２４をONにする。更に、論理回路２３は、データ受信レジスタ２６のホールドタイムを満たすタイミングにおいて、クロックイネーブル制御レジスタ２４をOFFにする。

図２は、セットアップタイムを満たす場合の同期化回路１の動作の例を示すタイミングチャートである。

図２に示すように、データ送信レジスタ２２の更新タイミングが、32kHzクロックのセットアップタイムより長い場合は、データ送信レジスタ２２のデータ更新と同時にクロックイネーブル制御レジスタ２４をON、即ち、Highにする。その後、32kHzクロックのホールドタイムが経過した後、クロックイネーブル制御レジスタ２４をOFF、即ち、Lowにする。以上より、データ受信レジスタ２６は、不定を発生されることなく、データ送信レジスタ２２において更新された値を取り込むことができる。

図３は、セットアップタイムを満たさない場合の同期化回路１の動作の例を示すタイミングチャートである。

図３に示すように、データ送信レジスタ２２の更新タイミングが32kHzクロックのセットアップタイムより短い場合は、データ送信レジスタ２２のデータが更新されてもクロックイネーブル制御レジスタ２４をOFFのまま保持する。32kHzクロックのホールドタイムが経過した後、クロックイネーブル制御レジスタ２４をONにする。その後、次の32kHzクロックのホールドタイムが経過した後、クロックイネーブル制御レジスタ２４をOFFにする。以上により、データ受信レジスタ２６は、不定を発生させることなく、データ送信レジスタ２２において更新された値を取り込むことができる。

一方、内部部分電源遮断回路部１１に電源が供給されていない場合について説明する。このとき、クロックイネーブル制御レジスタ２４の出力は、不定となる。しかし、アイソレーションセル１４にアイソレーション制御信号として“０”が供給されているため、アイソレーションセル１４によって、クロックイネーブル制御レジスタ２４から出力される不定は、“０”、即ちOFFに固定される。これに伴い、ゲーティッドクロックバッファ２５では、32kHzクロックが停止される。データ送信レジスタ２２の値もアイソレーションセル１３によって“０”に固定されるが、上述したようにデータ受信レジスタ２６の32kHzクロックは停止しているので、データ受信レジスタ２６の値が“０”に書き換えられることはない。

さらに、内部部分電源遮断回路部１１が電源復帰時を考える。内部部分電源遮断回路部１１のデータ送信レジスタ２２及びクロックイネーブル制御レジスタ２４は、電源復帰時にリセットされるため、データ送信レジスタ２２は初期値、クロックイネーブル制御レジスタ２４はOFFに初期化される。クロックイネーブル制御レジスタ２４は、データ送信レジスタ２２が更新されるときのみONとなるため、データ送信レジスタ２２の初期値によってデータ受信レジスタ２６の値が書き換えられることはない。

このように、データ送信レジスタ２２を更新するときのみクロックイネーブル制御レジスタ２４をONとするため、意図しないデータの更新による誤動作を防ぐことができる。

以上のように、同期化回路１は、クロックイネーブル制御レジスタ２４及び制御線上のアイソレーションセル１４の働きによって、データ受信レジスタ２６の値が誤って書き換えられることを防ぐことができる。また、内部部分電源遮断制御回路部１２の回路構成がゲーティッドクロックバッファ２５とデータ受信レジスタ２６という非常に簡素な構成で実現できるため、待機時電力の低消費電力化をすることができる。

よって、このように構成された同期化回路１によれば、アイソレーションセルの固定値による制御値の書き換えを防ぎ、かつ、待機時電流が増大しない。

次に、不定が伝搬しないタイミングにより32kHzクロックのON/OFFを制御するための信号をクロックイネーブル制御レジスタ２４に出力する論理回路２３の具体的な構成について説明する。図４は、論理回路２３の構成の例を示すブロック図である。図４に示すように、論理回路２３は、同期検出部３１と、更新制御信号保持部３２と、同期検出が有効の時のみクロックイネーブル制御レジスタ２４をトグルさせる論理回路３３とを有して構成されている。

同期検出部３１には、内部部分電源遮断制御回路部１２と同一の32kHzのクロックと、内部部分電源遮断回路部１１において使用される100MHzのクロックとが供給される。同期検出部３１は、供給される32kHzクロックと100MHzクロックとから、同期有効区間を検出して同期有効区間信号を出力する。ここで、同期有効区間とは、“32kHzクロック側FFのセットアップタイムとホールドタイムが保障可能な区間”と定義する。

一方、更新制御信号保持部３２には、データ送信レジスタ２２を更新するタイミングを制御する更新制御信号と、同期検出部３１からの同期有効区間信号とが入力される。更新制御信号保持部３２は、同期有効区間信号が無効のときは更新制御信号を保持する機能を有する。なお、更新制御信号は、データ送信レジスタ２２の更新タイミングが判別できる信号であれば、どのような信号でもよい。例えば、図示しないバスからのライトイネーブル信号、データ送信レジスタ２２用のゲーティッドクロックイネーブル信号、あるいは、データ送信レジスタ２２のデータ入力側の値とデータ出力側の値との比較結果、即ち、入力側の値と出力側の値が違うときONとなる信号等である。

論理回路３３は、同期検出が有効の場合のみ、クロックイネーブル制御レジスタ２４をトグルさせる信号をクロックイネーブル制御レジスタ２４に出力する。

図５は、同期検出部３１の動作の例を示すタイミングチャートである。32kHzクロックのセットアップタイム及びホールドタイムが保障不可能な区間では、同期有効区間信号はLowとなり、同期検出が無効であることを示す。この同期検出が無効な区間は、セットアップタイムより長い時間、及び、ホールドタイムより長い時間をそれぞれ保障する。同期検出が無効な区間以外の区間では、同期有効区間新はHighとなり、同期検出が有効であることを示す。論理回路３３は、同期検出部３１による同期有効区間信号が有効な場合のみ、クロックイネーブル制御レジスタ２４のトグル動作を許可する。これにより、32kHzクロック側のセットアップタイム及びホールドタイムを保障することができる。

図６は、データ転送時に同期有効区間が有効の場合の動作の例を示すタイミングチャートである。まず、更新制御信号が有効の場合、100MHzクロックの立ち上がりにおいて、データ送信レジスタ２２の値が更新される。このとき、同期検出部３１による同期有効区間は有効であるため、クロックイネーブル制御レジスタ２４をすぐにONにする。続いて、同期有効区間が無効となった後、32kHzクロックが立ち上がることでデータ受信レジスタ２６の値が更新される。同期有効区間が有効となったことを確認してから、クロックイネーブル制御レジスタ２４をOFFにすることで、32kHzクロックのセットアップタイム及びホールドタイムを保障する。同期有効区間が無効の間は、データ送信レジスタ２２及びクロックイネーブル制御レジスタ２４が変化しないため、データ受信レジスタ２６は、セットアップタイム違反やホールドタイム違反を起こすことはない。

図７は、データ転送時に同期有効区間が無効の場合の動作の例を示すタイミングチャートである。まず、更新制御信号が有効の場合、100MHzクロックの立ち上がりにおいて、データ送信レジスタ２２の値が更新される。このとき、同期検出部３１による同期有効区間は無効であるので、クロックイネーブル制御レジスタ２４をONにすることはできない。

そこで、更新制御信号保持部３２において更新フラグを更新制御保持信号として保持する。同期有効区間が有効に戻った時点で、更新制御保持信号が有効である場合、クロックイネーブル制御レジスタ２４をONにする。このように、更新制御信号保持部３２の機能によって、同期有効区間が無効の場合でも更新フラグの取りこぼしを防ぐことができる。なお、同期有効区間が無効のタイミングにおいて、データ送信レジスタ２２が更新されているが、クロックイネーブル制御レジスタ２４がOFFのため、データ受信レジスタ２６のクロック供給は停止している。そのため、セットアップタイム違反及びホールドタイム違反を起こすことはない。

このように、同期検出部３１の機能により、32kHz側セットアップタイム、ホールドタイムの保障が可能となる。また、更新制御信号保持部３２の機能により、同期検出が無効の場合のデータ更新も取りこぼさず、かつ、セットアップタイム違反やホールドタイム違反を起こすことなく、データの転送が可能となる。

以上により、同期化回路１は、データを取りこぼすことなく、また、セットアップタイム違反やホールドタイム違反を起こすことなく、データ送信レジスタ２２及びデータ受信レジスタ２６間のデータ転送を完了することができる。

次に、32kHzクロックと100MHzクロックとに基づき、同期有効区間を検出して同期有効区間信号を出力する同期検出部３１の具体的な構成について説明する。図８は、同期検出部３１の構成の例を示すブロック図である。図８に示すように、同期検出部３１は、32kHzトグル回路４１と、２段FFによる同期化部４２と、32kHzエッジ検出回路４３と、32kHz側セットアップタイム保障回路４４とを有して構成されている。

32kHzトグル回路４１は、FF５１と、インバータ５２と含んで構成され、同期化部４２は、FF５３及び５４を含んで構成され、32kHzエッジ検出回路４３は、FF５５と、XOR回路５６とを含んで構成されている。また、32kHz側セットアップタイム保障回路４４は、組合せ回路５７と、カウンタ５８と、カウンタ終了値レジスタ５９と、カウンタ５８とカウンタ終了値レジスタ５９との比較を行う比較器６０とを含んで構成される。同期検出部３１の出力として、上述したように同期有効区間信号が出力される。

32kHzトグル回路４１は、32kHzのクロックに同期してHigh、Lowを繰り返しトグルし、このトグル出力を同期化部４２に出力する。これは、後段の同期化部４２において、32kHzクロックを入力として使わないための対策であり、通常、クロックを入力として使用すると、正しくクロックツリーシンセシスが行われないという問題が発生するためである。このクロックツリーシンセンスとは、PLL等のクロックの根元から各FFのクロックポートまでのクロック線の遅延を、バッファ挿入などにより等しくすることで、FF間の同期を保障する技術である。

同期化部４２は、従来技術でも挙げた複数段のFFによる同期化設計である。32kHzのHigh、Lowのトグル出力を100MHzのFF出力に同期化して出力している。なお、同期化部４２は、２段のFF５３及び５４により構成しているが、３段以上のFFにより構成してもよい。即ち、クロック周波数あるいはFFの仕様によっては、３段以上のFFが必要になることもあるためである。

32kHzエッジ検出回路４３はHigh、Lowのトグルのエッジを観測することで、32kHzの立ち上がりエッジを検出する。正確には、同期化部４２において使用したFFの段数分遅れてエッジを検出することになる。この数段分の遅れを、32kHz側ホールドタイムの保障に利用する。

32kHz側セットアップタイム保障回路４４は、32kHzエッジ検出を起点にカウンタ動作を開始し、32kHz側セットアップタイム前に動作を止める回路である。例えば、32kHzのクロック周期を100MHzのクロック周期で除算を行うと、約3125サイクルとなる。そこで、エッジ検出を起点としたカウンタ５８により、例えばカウンタ値3114を検出することで、32kHzクロックのエッジより約11サイクル前の位置を知ることができる。これにより、32kHz側セットアップタイム保障回路４４では、32kHz側セットアップタイムの保障が可能となる。

具体的には、32kHzエッジ検出回路４３によりエッジを検出すると、組み合わせ回路５７は、同期有効区間信号をONにすると共に、カウンタ５８にエッジを検出したことを通知する。カウンタ５８は、エッジを検出したことが通知されると、100MHzのクロックをカウントする。このカウントされた値、即ち、カウント値は、比較器６０に供給される。また、比較器６０には、カウンタ終了値レジスタ５９からカウント終了値が供給される。比較器６０は、このカウント値とカウント終了値とを比較し、一致した場合に組み合わせ回路５７にカウント値とカウント終了値が一致したことを通知する。組み合わせ回路５７は、比較器６０によりカウント値とカウント終了値が一致したことが通知されると、同期有効区間信号をOFFにする。

図９は、同期検出部３１の動作の例を示すタイミングチャートである。図９に示すように、32kHzトグル回路４１による32kHzクロックのトグル出力が、同期化部４２のFF５３及び５４によって同期化される。その後、32kHzエッジ検出回路４３のFF５５とXOR回路５６との出力によって、32kHzクロックの立ち上がりエッジが検出される。100MHzクロックの数段分遅れてXOR回路５６がHighとなっており、32kHzクロックのホールドタイムの保障に十分な時間を確保できる。32kHzクロックのホールドタイムの保障に十分な時間を確保できない場合は、32kHzクロックのホールドタイムの保障に十分な時間を確保できるように、同期化部４２内のFFの段数を増やせばよい。

このXOR回路５６の出力を起点に、同期有効区間信号がHighとなる。これと同時に、カウンタ５８によって100MHzクロックのカウントが開始される。カウンタ５８のカウント値がカウンタ終了値レジスタ５９に設定されたカウント終了値に達した時点で、同期有効区間信号がLowになる。カウンタ終了値レジスタ５９の設定値、即ち、カウント終了値は、32kHzクロックのセットアップタイムより十分前になるように設定する。これにより、同期有効区間信号がHighの間、同期検出が有効となる。

このように構成された同期検出部３１の特徴として、セットアップタイムとホールドタイムの保障区間の自由度の高さが挙げられる。即ち、セットアップタイムの保障のタイミングを変更したい場合は、カウンタ終了値レジスタ５９のカウント終了値を書き換えればよい。また、ホールドタイムの保障のタイミングを変更したい場合は、同期化部４２のFFの段数を変更すればよい。さらに、同期させるクロック周波数が可変なシステムでも、カウンタ終了値レジスタ５９のカウント終了値を書き換えるだけで対応できるため、同期検出部３１は、LSI内部の様々な箇所に適用が可能である。

（第２の実施の形態）
次に、第２の実施の形態について説明する。図１０は、本発明の第２の実施の形態に係る同期化回路の構成を示すブロック図である。なお、図１０において図４と同様の構成については、同一の符号を付して説明を省略する。

第１の実施の形態では、内部部分電源遮断回路部１１から内部部分電源遮断制御回路部１２への非同期データパスの同期化について説明したが、本実施の形態では、内部部分電源遮断制御回路部１２から内部部分電源遮断回路部１１への非同期データパスの同期化について説明する。

図１０に示すように、本実施の形態の同期化回路１ａは、第１の実施の形態の内部部分電源遮断制御回路部１２内にデータ送信レジスタ６１と、内部部分電源遮断回路部１１内にデータ受信レジスタ６２とが追加され構成されている。また、本実施の形態の同期化回路１ａは、第１の実施の形態のデータ送信レジスタ制御回路部２１及び同期検出部３１に代わり、それぞれデータ送信レジスタ制御回路部２１ａ及び同期検出部３１ａを用いて構成されている。

データ送信レジスタ制御回路部２１ａは、ゲーティッドクロックバッファ６３を含んで構成されている。同期検出部３１ａは、同期有効区間スタート信号をゲーティッドクロックバッファ６３に出力する。なお、同期検出部３１ａの構成は、後述する図１１を用いて詳細に説明する。

ゲーティッドクロックバッファ６３は、この同期有効区間スタート信号に基づいて、データ受信レジスタ６２用の100MHzクロックを制御する。データ受信レジスタ６２は、ゲーティッドクロックバッファ６３によって制御された100MHzクロックの立ち上がりで、データ送信レジスタ６１からのデータを取り込み、データの更新を行う。

図１１は、同期検出部３１ａの構成の例を示すブロック図である。なお、図１１において図８と同様の構成については、同一の符号を付して説明を省略する。

図１１に示すように、本実施の形態の同期検出部３１ａは、第１の実施の形態の同期検出部３１にFF７１を追加して構成されている。FF７１は、32kHzエッジ検出回路４３のXOR回路５６の出力を100MHzのクロックの立ち上がりにおいて取り込み、取り込んだ出力を同期有効区間スタート信号として、上述したようにゲーティッドクロックバッファ６３に出力する。

図１２は、同期検出部３１ａの動作の例を示すタイミングチャートである。
同期有効区間スタート信号は、100MHzクロックの１クロックの分のパルス信号になる。データ送信レジスタ６１は、32kHzのクロックに同期して更新される。データ受信レジスタ６２は、同期有効区間スタート信号がHighのときに100MHzに同期して更新される（１５０２）。同期有効区間スタート信号は、32kHzクロックに対して十分に遅延、図１２では100MHzクロックにおいて３クロック分の遅延があるため、データ送信レジスタ６１のセットアップタイムを満たすことができる（１５０３）。ホールドタイムは、同期有効区間スタート信号がHighのタイミングでは更新されないので全く問題ない。よって、同期化回路１ａは、内部部分電源遮断制御回路部１２から内部部分電源遮断回路部１１への非同期データ転送を保障でき同期化回路となっている。

このように、同期検出部３１ａにFF７１を１つ追加するだけで、内部部分電源遮断制御回路部１２から内部部分電源遮断回路部１１への非同期データ転送を保障できる同期化回路を実現することができる。

（第３の実施の形態）
次に、第３の実施の形態について説明する。図１３は、本発明の第３の実施の形態に係る同期化回路の構成を示すブロック図である。なお、図１３において図１０と同様の構成については、同一の符号を付して説明を省略する。第３の実施の形態の同期化回路１ｂは、内部部分電源遮断回路部１１及び内部部分電源遮断制御回路部１２間の双方向非同期データ転送を保障する同期化回路である。

図１３に示すように、本実施の形態の同期化回路１ｂは、第２の実施の形態の同期化回路１ａのデータ送信レジスタ制御回路部２１ａに代わり、データ送信レジスタ制御回路部２１ｂを用いて構成されている。また、第３の実施の形態の同期化回路１ｂは、第２の実施の形態の同期化回路１ａのデータ送信レジスタ２２及びデータ受信レジスタ６２に代わり、100MHzクロックにより駆動する送受信用のデータレジスタ８３を用い、データ受信レジスタ２６及びデータ送信レジスタ６１に代わり、32kHzクロックにより駆動する送受信用のデータレジスタ８４を用いて構成されている。

データ送信レジスタ制御回路部２１ｂは、データ送信レジスタ制御回路部２１ａにマルチプレクサ８１と、OR回路８２とを加えて構成されている。

ここで、データレジスタ８３のデータの更新について説明する。なお、データレジスタ８４のデータの更新については、第１の実施の形態と同様のため、説明を省略する。

データ送信レジスタ制御回路部２１ｂのマルチプレクサ８１には、通常の書き込みデータパスからのライトデータと、内部部分電源遮断制御回路部１２内のデータレジスタ８４からのフィードバックデータとが供給される。マルチプレクサ８１は、通常のライトデータの書き込みと、データレジスタ８４からのフィードバックデータの書き込みとの切り換えを行う。マルチプレクサ８１は、更新制御信号が有効のときはライトデータを、同期有効区間スタート信号が有効のときはフィードバックデータを選択し、選択したライトデータあるいはフィードバックデータをデータレジスタ８３に出力する。

OR回路８２には、更新制御信号と、同期検出部３１ａからの同期有効区間スタート信号とが入力される。OR回路８２は、更新制御信号と同期有効区間スタート信号との論理和をゲーティッドクロックバッファ６３に出力する。ゲーティッドクロックバッファ６３は、この論理和出力に基づいて、100MHzクロックを制御し、制御した100MHzクロックをデータレジスタ８３に出力する。

データレジスタ８３は、ゲーティッドクロックバッファ６３により制御された100MHzクロックに基づいて、マルチプレクサ８１からのライトデータあるいはフィードバックデータを取り込み、データの更新を行う。

データの更新のタイミングについては、第１及び第２の実施の形態で述べたとおりである。なお、更新制御信号と同期有効区間スタート信号が同時に有効になった場合に、どちらのデータを優先するかは、機能あるいは設計方針によって異なるたま、ここでは定義しない。

以上より、第３の実施の形態の同期化回路１ｂは、双方向非同期データ転送を保障する同期化回路を実現することができる。

本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。

本発明の第１の実施の形態に係る同期化回路の構成を示すブロック図である。 セットアップタイムを満たす場合の同期化回路１の動作の例を示すタイミングチャートである。 セットアップタイムを満たさない場合の同期化回路１の動作の例を示すタイミングチャートである。 論理回路２３の構成の例を示すブロック図である。 同期検出部３１の動作の例を示すタイミングチャートである。 データ転送時に同期有効区間が有効の場合の動作の例を示すタイミングチャートである。 データ転送時に同期有効区間が無効の場合の動作の例を示すタイミングチャートである。 同期検出部３１の構成の例を示すブロック図である。 同期検出部３１の動作の例を示すタイミングチャートである。 本発明の第２の実施の形態に係る同期化回路の構成を示すブロック図である。 同期検出部３１ａの構成の例を示すブロック図である。 同期検出部３１ａの動作の例を示すタイミングチャートである。 本発明の第３の実施の形態に係る同期化回路の構成を示すブロック図である。

符号の説明

１，１ａ，１ｂ…同期化回路、１１…内部部分電源遮断回路部、１２…内部部分電源遮断制御回路部、１３，１４…アイソレーションセル、２１，２１ａ，２１ｂ・・・データ送信レジスタ制御回路部、２２…データ送信レジスタ、２３…論理回路、２４…クロックイネーブル制御レジスタ、２５…ゲーティッドクロックバッファ、２６…データ送信レジスタ、３１，３１ａ…同期検出部、３２…更新制御信号保持部、３３…論理回路、４１…32kHzトグル回路、４２…同期化部、４３…32kHzエッジ検出回路、４４…32kHzセットアップタイム保障回路、６１…データ送信レジスタ、６２…データ受信レジスタ、６３…ゲーティッドクロックバッファ、８１…マルチプレクサ、８２…OR回路、８３，８４…データレジスタ。

Claims (5)

1. 電源遮断が可能な電源遮断可能回路部と、
   前記電源遮断の制御を行う電源遮断制御回路部と、
   前記電源遮断可能回路部が電源遮断された場合に、前記電源遮断可能回路部からの出力を固定値として出力するゲート回路と、
   を有して構成され、
   前記電源遮断可能回路部は、前記電源遮断の制御用のデータを出力する第１のデータ送信レジスタと、クロックの制御を行うためのクロックイネーブル信号を出力するクロックイネーブル制御レジスタとを有し、
   前記電源遮断制御回路部は、前記クロックイネーブル信号に基づいて、前記クロックの制御を行うゲーティッドクロックバッファと、前記ゲーティッドクロックバッファにより制御された前記クロックに基づいて、前記第１のデータ送信レジスタから出力された前記データを取り込む第１のデータ受信レジスタとを有することを特徴とする同期化回路。
2. 前記電源遮断可能回路部は、所定の周波数の第１のクロックで動作し、前記電源遮断制御回路部は、前記所定の周波数より低い周波数の第２のクロックで動作し、
   前記電源遮断可能回路部は、前記第１及び前記第２のクロックに基づいて、前記電源遮断制御回路部におけるセットアップタイムとホールドタイムを保障する同期有効区間信号を生成することにより、同期検出を行う同期検出部と、
   前記同期検出が無効な区間において、前記第１のデータ送信レジスタにおける前記データの更新が発生した場合、前記データの更新が発生したことを示す更新制御信号を前記同期検出が有効となるまで保持する更新制御信号保持部と、
   前記同期検出が有効であるときのみ前記クロックイネーブル信号のトグルを許可するトグル許可信号を前記クロックイネーブル制御レジスタに出力する論理回路と、
   を有することを特徴とする請求項２に記載の同期化回路。
3. 前記同期検出部は、前記第２のクロックに同期してトグルするトグル信号を出力するトグル回路と、
   前記トグル信号を前記第１のクロックで動作する複数段のフリップフロップにより同期化して出力する同期化部と、
   前記同期化部の出力を前記第１のクロックにより取り込むことにより、前記トグル信号のエッジを検出するエッジ検出回路と、
   前記エッジ検出回路のエッジの検出を起点として前記同期検出を有効とし、かつ、前記エッジの検出を起点として前記第１のクロックをカウントし、前記カウントした値がカウント終了値に達すると、前記同期検出を無効とすることにより、前記電源遮断制御回路部側のセットアップタイムを保障するセットアップタイム保障回路と、
   を有することを特徴とする請求項２に記載の同期化回路。
4. 前記電源遮断制御回路部は、第２のデータ送信レジスタを有し、
   前記電源遮断可能回路部は、前記第２のデータ送信レジスタからのデータを受信する第２のデータ受信レジスタを有し、
   前記同期検出部は、前記同期検出が有効になると、前記第１のクロックの１クロック分のみ有効となる同期有効区間スタート信号を生成し、
   前記第２のデータ受信レジスタは、前記同期有効区間スタート信号が有効の場合に、前記第２のデータ送信レジスタからの前記データを受信することを特徴とする請求項３に記載の同期化回路。
5. 前記第１のデータ送信レジスタ及び前記第２のデータ受信レジスタは、送信と受信を入れ換えて使用する第１のデータレジスタであり、前記第１のデータ受信レジスタ及び前記第２のデータ送信レジスタは、送信と受信を入れ換えて使用する第２のデータレジスタであって、
   前記同期有効区間スタート信号が有効な場合、前記第２のデータレジスタからの前記データを選択し、前記更新制御信号が有効な場合、ライトデータを選択して前記第１のデータレジスタに出力する選択部を有し、
   前記第１のデータレジスタは、前記同期有効区間スタート信号と前記更新制御信号との論理和出力により制御された前記第１のクロックに基づいて、前記選択部からの出力を取り込むことを特徴とする請求項４に記載の同期化回路。

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