JP2006237189A - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP2006237189A JP2006237189A JP2005048297A JP2005048297A JP2006237189A JP 2006237189 A JP2006237189 A JP 2006237189A JP 2005048297 A JP2005048297 A JP 2005048297A JP 2005048297 A JP2005048297 A JP 2005048297A JP 2006237189 A JP2006237189 A JP 2006237189A
- Authority
- JP
- Japan
- Prior art keywords
- power
- functional block
- interrupt
- power supply
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Power Sources (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】本発明は、複数のIPを含む半導体集積回路において、IPの処理終了を示す割込み信号を用いて、電源供給と遮断の制御を行う。電源制御レジスタ5はIP単位で電源供給と遮断を制御するビットを持ち、割り込み信号による動的あるいは、ソフトウェアによる静的な電源制御を行うことができる。既存の割込みコントローラ3を利用するため、小さいハードウェア規模で電源遮断制御が実現可能である。
【選択図】図1
Description
ところで、動作時の電流の削減としては、IPへのクロック制御をきめ細かく行うのが有効である。動的、静的に電源制御を行う方法と同様の手法を用いることで、IPへ静的、動的にクロック制御を行うことができる。そこで、電源制御と同様の手法で、IPへのクロック制御を行うことのできる半導体集積回路を得ることを第三の目的とする。
本発明の前記の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
また、IPの数が非常に多いときもIPのIDを用いて割込み信号と電源制御信号をバス化することにより、配線数を削減することができる。
システムオンチップ(SOC)1は、メインプロセッサとしての中央処理装置(CPU)2、割込みコントローラ(INTC)3、電源制御コントローラ(PWRC)4、キャッシュ(CCH)5、一例として3つの機能モジュールIP1の6、IP2の7、IP3の8、システムバス9を有する。IP1は割込みコントローラ(INTC)3とは、割込みリスエスト信号int1_rと割込みアクノリッジ信号int1_aを介して接続され、電源制御コントローラとは電源制御リスエスト信号pwr1_rと電源制御アクノリッジ信号pwr1_aを介して接続され、システムバスとも接続される。
一例として、3つの機能モジュールIP1、IP2、IP3をまとめてエリア1と称するとすると、エリア単位での電源制御を行うための信号としてエリア1と電源制御コントローラ(PWRC)4間に電源制御エリアリクエスト信号pwra1_rと電源制御エリアアクノリッジ信号pwra1_aを設ける。
割込みコントローラ(INTC)3は、割り込みの優先順位を判定する割込み優先順位判定回路(PRI−JDG)10と割込み信号と割込みマスクとの比較器(COMP)11を備える。
電源制御コントローラ(PWRC)には、電源制御レジスタ(PCTR)4Aを備える。電源制御レジスタはメモリマップドのレジスタで、I/O空間アドレスのアドレスを持つ。ロードストア命令を用いてリードライトできる。レジスタはエリア単位で設けられ、各ビットがそのエリアに属するIPの電源制御ビットとなっている。エリアが複数あるときは、電源制御レジスタは複数用意される。各ビットはIP単位での0(電源遮断)、1(電源供給)の状態を表す。エリアの電源状態は、各ビットのORで表される。すなわち、あるエリアにおいていずれかのIPのビットが1(電源供給)のときは電源供給状態となり、すべてのIPのビットが0(電源遮断)のときエリアが電源遮断状態となる。ここで、一つのエリアに電源制御レジスタが複数あることやビットが反転していることは特に制限されない。電源制御レジスタ(PCTR)4Aは2つの方法で値を書き換えることができる。
IP1からの割込みリクエスト信号int1_rがCPUに受理されたとき、割込みコントローラ(INTC)はIPに割込みアクノリッジ信号int1_aをアサートすると同時に、電源制御コントローラ(PWRC)に電源制御信号pctl1をアサートする。電源制御信号は電源トリガ信号と電源状態信号の2ビットで構成される。電源状態信号は0が電源遮断、1が電源供給である。
IPが自分の電源状態を把握する手段としては、IPには常に電源が供給されるグルー論理部があり、グルー論理部が本体のブロック部の電源状態を把握することにより、電源制御リクエストで、電源供給と遮断を行うことができる。
電源制御レジスタはアドレスのI/O空間にマッピングされているため、システムバスを介しソフトウェアのロードストア命令を用いて、リード、ライトすることができる。電源制御コントローラ(PWRC)は、システムバス上のデータを電源制御レジスタにライトする際、割込みコントローラ(INTC)からの電源制御信号と同様の制御信号を内部で生成し、割込みコントローラと同様の手続きとする。すなわち、システムバス上のデータを電源制御レジスタにライトするとき、電源制御コントローラ(PWRC)は、電源制御レジスタ単位で2ビットのシステムバス用電源制御信号を生成する。その2ビットとは電源トリガ信号と電源状態信号で、電源状態信号は0が電源遮断、1が電源供給である。割込みコントローラからの電源制御信号との差異は、割り込みコントローラは一つのIPの電源制御を行うのに対し、ソフトウェアの場合はレジスタ単位なのでレジスタに存在するIP全体の電源制御を行う点が異なる。これは、レジスタに存在する全てのIPに電源制御リクエスト信号を出力し、電源制御アクノリッジ信号を全て受取った後にライトが完了する。各ビットは電源制御アクノリッジ信号を受取り次第、ライトできる。
別の方法として構成レジスタの内容をメモリに退避回復することにより、ブロック部にある構成レジスタ部をそのまま用いることができる。その方法について図4を用いて説明する。
図4はソフトウェア割込みルーチンの処理フローである。前提としてこの方法を用いるためには、図3の電源モード保持用フリップフロップが変更される。
以上、図4の割込みルーチンでの処理を行うことによりソフトウェアによる制御レジスタのメモリへの退避回復が可能である。
不揮発FFの制御用に不揮発FF制御コントローラ50を備える。
上記、第二の実施例のIPの内部割込み信号を利用し、IPの処理状態を把握する手法は、電源遮断以外にも応用できる。
クロック制御に関しては、IPからのアクノリッジ信号を受ける必要がないため、クロックリクエスト信号(cstp)のみとし、クロックパルスジェネレータ部ではIDはエンコード(ID−ENC)のみとした。
このシステムにより、IPの動作不要時に適切な電源遮断を行うために低消費電力となり、携帯情報システムの付加価値を高めることができる。
2…中央処理装置(CPU)、
3…割込みコントローラ(INTC)、
4…電源制御コントローラ(PWRC)、
4A…電源制御レジスタ(PCTR)、
5…キャッシュ(CCH)、
6,7,8…機能モジュールIP1〜IP3、
9…システムバス、
10…割込み優先順位判定回路(PRI−JDG)、
11…割込み信号と割込みマスクとの比較器(COMP)、
31…ブロック部、
32…グルー論理部、
35…源スイッチコントローラ
36…電源遮断用の電源スイッチ、
38…制御部、
39…ゲート、
40…マイクロIO、
42…電源モード保持用フリップフロップ、
50…不揮発FF制御コントローラ、
81…ベースバンドプロセッサとの接続インターフェース(I/F)、
82…周辺インターフェース(PPH)、
83…カメラ(CMR)、
84…メモリカード(CARD)、
85…音源部(SOD)、
86…キーボード(KEY)、
87…液晶ディスプレイ(LCD)、
88,91…メモリ(MRYa),メモリ(MRYb)、
89…ベースバンドプロセッサ(BBP)、
90…高周波部(RF)、
92…MPEG IP、
93…3DグラフィックスIP、
94…2DグラフィックスIP、
int1_r…割込みIP1リスエスト信号、
int1_a…割込みIP1アクノリッジ信号、
pwr1_r…電源制御IP1リクエスト信号、
pwr1_a…電源制御IP1アクノリッジ信号、
pwra1_r…電源制御エリアリクエスト信号、
pwra1_a…電源制御エリアアクノリッジ信号、
intmsk…割込みマスク、
intreq…CPUに割込みリクエスト、
cstp…クロックリクエスト信号、
Int−bus…割込みバス、
Pwr−bus…電源制御バス。
Claims (12)
- 少なくとも一つの機能ブロックと、
前記機能ブロックの電源供給状態を示す情報を保持する電源制御レジスタを備え、前記電源制御レジスタに保持された情報に応じて前記機能ブロックへの電源供給または遮断を制御する電源制御回路と、
前記機能ブロックから通知される処理終了を示す割り込み信号を受信する割り込み制御回路と、を有し、
前記割り込み信号に基づいて前記割り込み制御回路から通知される信号により、前記電源制御レジスタに保持されている電源供給状態を書き換える半導体集積回路装置。 - 前記機能ブロックから通知される割り込み信号により、前記機能ブロックの電源供給および電源遮断を行う請求項1記載の半導体集積回路装置。
- 前記機能ブロックから通知される処理終了を示す割り込み信号を前記割り込み制御回路を介して受信するCPUをさらに有し、
前記電源制御レジスタはアドレスを持ち、
前記電源制御レジスタに保持された情報値の書き換えは、前記アドレスを指定した命令を用いて前記CPUから行う請求項1記載の半導体集積回路装置。 - 前記機能ブロックは、
所望の処理機能を有するブロック部と、前記機能ブロックとバスとの接続および前記機能ブロックの電源管理を行うグルー論理部とからなり、
前記グルー論理部は、前記ブロック部の電源遮断を行う電源制御部を有する請求項1記載の半導体集積回路装置。 - さらに、前記機能ブロックの電源遮断時に、電源遮断された回路に接続される回路に流れる貫通電流を防止するインターフェース回路を有する請求項4記載の半導体集積回路装置。
- 前記機能ブロックは、
所望の処理機能を有するブロック部と、前記機能ブロックとバスとの接続および前記機能ブロックの電源管理を行うグルー論理部とからなり、
前記グルー論理部は、前記機能ブロックの動作モードを規定する情報を保持するフリップフロップを有する請求項1記載の半導体集積回路装置。 - 前記機能ブロックは、
所望の処理機能を有するブロック部と、前記機能ブロックとバスとの接続および前記機能ブロックの電源管理を行うグルー論理部とからなり、
前記グルー論理部は、前記機能ブロックの動作モードを規定する情報を保持する構成レジスタを有する請求項1記載の半導体集積回路装置。 - 前記機能ブロックの電源遮断時に前記構成レジスタ内に保持された情報を記憶するメモリ部を有する請求項6または請求項7記載の半導体集積回路装置。
- 前記ブロック部は、フリップフロップ回路を有する請求項6または請求項7記載の半導体集積回路装置。
- 前記フリップフロップ回路は、不揮発フリップフロップで構成される請求項9記載の半導体集積回路装置。
- 複数の機能ブロックと、
前記複数の機能ブロック毎の識別子と前記機能ブロックから通知される処理終了を示す割り込み信号とを伝達する割り込みバスと、
前記割り込み信号の優先度判定を行う割り込みコントローラと、
前記機能ブロック毎に供給する電源の供給状態を示す電源制御レジスタと、
前記機能ブロックの識別子と電源制御情報を伝達する電源制御バスとを有し、
前記割り込み信号に基づき、前記電源制御レジスタを書き換える半導体集積回路装置。 - アンテナと、
前記アンテナから得られる信号を符号処理する第1情報処理装置と、
前記第1情報処理装置の情報を記憶する第1主記憶装置と、
前記第1情報処理装置と前記第1主記憶装置を接続する第1バスと、
前記第1バスにインターフェース回路を介して接続された第2バスと、前記第2バスに接続された複数の機能ブロックと、前記バスに接続された割り込みコントローラおよび電源制御回路とを有する第2情報処理装置と、
前記第2情報処理装置の情報を記憶する第2主記憶装置とを有し、
前記電源制御回路により、前記機能ブロックの動作不要時に電源を遮断し、
動作必要時に電源を供給する携帯情報システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005048297A JP4713901B2 (ja) | 2005-02-24 | 2005-02-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005048297A JP4713901B2 (ja) | 2005-02-24 | 2005-02-24 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006237189A true JP2006237189A (ja) | 2006-09-07 |
JP4713901B2 JP4713901B2 (ja) | 2011-06-29 |
Family
ID=37044528
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005048297A Expired - Fee Related JP4713901B2 (ja) | 2005-02-24 | 2005-02-24 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4713901B2 (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2151738A1 (en) | 2008-08-01 | 2010-02-10 | NEC Electronics Corporation | Semiconductor integrated circuit |
JP2010154294A (ja) * | 2008-12-25 | 2010-07-08 | Toshiba Corp | 同期化回路 |
US7795955B2 (en) | 2008-01-30 | 2010-09-14 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and power control method |
JP2011172214A (ja) * | 2010-01-20 | 2011-09-01 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2011175625A (ja) * | 2010-02-25 | 2011-09-08 | Samsung Electronics Co Ltd | インターラプトプロキシ機能を具備したシステムオンチップ及びそのインターラプトプロキシ処理方法 |
JP2011238231A (ja) * | 2010-05-07 | 2011-11-24 | Samsung Electronics Co Ltd | システムオンチップ、それを含む装置、及び該システムオンチップの電力制御方法 |
US8140875B2 (en) | 2007-11-30 | 2012-03-20 | Fujitsu Semiconductor Limited | Integrated circuit apparatus |
JP2013045453A (ja) * | 2011-08-20 | 2013-03-04 | Freescale Semiconductor Inc | ウェイクアップユニットを有する半導体デバイス |
JP2013093038A (ja) * | 2007-06-27 | 2013-05-16 | Qualcomm Inc | マルチメディア処理電力管理のためのパワーゲーティング |
KR101835615B1 (ko) * | 2010-05-07 | 2018-03-09 | 삼성전자주식회사 | 시스템 온 칩, 이를 포함하는 장치들, 및 상기 시스템 온 칩의 전력 제어 방법 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63126018A (ja) * | 1986-11-17 | 1988-05-30 | Hitachi Ltd | 半導体集積回路 |
JPH07141074A (ja) * | 1993-06-28 | 1995-06-02 | Mitsubishi Electric Corp | 半導体集積回路 |
WO2003085501A1 (fr) * | 2002-04-04 | 2003-10-16 | Matsushita Electric Industrial Co., Ltd. | Circuit integre semi-conducteur a sources de puissance multiples |
-
2005
- 2005-02-24 JP JP2005048297A patent/JP4713901B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63126018A (ja) * | 1986-11-17 | 1988-05-30 | Hitachi Ltd | 半導体集積回路 |
JPH07141074A (ja) * | 1993-06-28 | 1995-06-02 | Mitsubishi Electric Corp | 半導体集積回路 |
WO2003085501A1 (fr) * | 2002-04-04 | 2003-10-16 | Matsushita Electric Industrial Co., Ltd. | Circuit integre semi-conducteur a sources de puissance multiples |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013093038A (ja) * | 2007-06-27 | 2013-05-16 | Qualcomm Inc | マルチメディア処理電力管理のためのパワーゲーティング |
US8140875B2 (en) | 2007-11-30 | 2012-03-20 | Fujitsu Semiconductor Limited | Integrated circuit apparatus |
US7795955B2 (en) | 2008-01-30 | 2010-09-14 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and power control method |
EP2151738A1 (en) | 2008-08-01 | 2010-02-10 | NEC Electronics Corporation | Semiconductor integrated circuit |
US8214668B2 (en) | 2008-12-25 | 2012-07-03 | Kabushiki Kaisha Toshiba | Synchronizing circuit |
JP2010154294A (ja) * | 2008-12-25 | 2010-07-08 | Toshiba Corp | 同期化回路 |
JP2011172214A (ja) * | 2010-01-20 | 2011-09-01 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US9614097B2 (en) | 2010-01-20 | 2017-04-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US10454475B2 (en) | 2010-01-20 | 2019-10-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
JP2011175625A (ja) * | 2010-02-25 | 2011-09-08 | Samsung Electronics Co Ltd | インターラプトプロキシ機能を具備したシステムオンチップ及びそのインターラプトプロキシ処理方法 |
JP2011238231A (ja) * | 2010-05-07 | 2011-11-24 | Samsung Electronics Co Ltd | システムオンチップ、それを含む装置、及び該システムオンチップの電力制御方法 |
KR101835615B1 (ko) * | 2010-05-07 | 2018-03-09 | 삼성전자주식회사 | 시스템 온 칩, 이를 포함하는 장치들, 및 상기 시스템 온 칩의 전력 제어 방법 |
JP2013045453A (ja) * | 2011-08-20 | 2013-03-04 | Freescale Semiconductor Inc | ウェイクアップユニットを有する半導体デバイス |
Also Published As
Publication number | Publication date |
---|---|
JP4713901B2 (ja) | 2011-06-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4713901B2 (ja) | 半導体集積回路装置 | |
JP4974202B2 (ja) | 半導体集積回路 | |
KR100505638B1 (ko) | 워킹 콘텍스트 저장 및 복구 장치 및 방법 | |
JP4621113B2 (ja) | 半導体集積回路装置 | |
US7529958B2 (en) | Programmable power transition counter | |
TWI412993B (zh) | 增加於多核心處理器上的一個或多個核心之工作量效能 | |
US7206954B2 (en) | Reduced power consumption for embedded processor | |
JP4515093B2 (ja) | Cpuのパワーダウン方法及びそのための装置 | |
TWI425348B (zh) | 使用保持輸入/輸出裝置之系統單晶片嵌入睡眠模式 | |
KR101543581B1 (ko) | 시스템 온 칩 및 이를 포함하는 전자 시스템 | |
JP2002196846A (ja) | Lsiのリーク電流低減方法 | |
US7100033B2 (en) | Controlling the timing of test modes in a multiple processor system | |
JPH048809B2 (ja) | ||
JP6072661B2 (ja) | データ処理装置、マイクロコントローラ、及び半導体装置 | |
US20150316971A1 (en) | Method and apparatus to reduce power consumption of mobile and portable devices with non-volatile memories | |
US7617339B2 (en) | Serial interface circuit for data transfer | |
JP4820632B2 (ja) | 半導体集積回路装置及び情報システム | |
JP5574461B2 (ja) | 半導体集積回路 | |
US6973004B2 (en) | Memory device including backup memory for saving data in standby mode | |
JP5408743B2 (ja) | 携帯電話 | |
JP5704669B2 (ja) | 半導体装置 | |
JP2003005871A (ja) | データ処理装置のデータバックアップ方法および装置 | |
JPH11110297A (ja) | メモリ内蔵型1チップコンピュータ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080207 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20080207 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100510 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101221 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101222 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110221 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110308 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110325 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |