JPH048809B2 - - Google Patents

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JPH048809B2
JPH048809B2 JP59234012A JP23401284A JPH048809B2 JP H048809 B2 JPH048809 B2 JP H048809B2 JP 59234012 A JP59234012 A JP 59234012A JP 23401284 A JP23401284 A JP 23401284A JP H048809 B2 JPH048809 B2 JP H048809B2
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
    • G06F9/30083—Power or thermal control instructions

Description

【発明の詳細な説明】 技術的分野 本発明は、一般的にはデータプロセツサに関す
るものであり、更に詳しく云うとデータプロセツ
サにおいてパワーダウン命令を選択的に使用禁止
にする方法および回路に関する。
背景技術 １人以上のユーザを同時にサポートできるデー
タ処理システムには、プログラム制御の下でプロ
セツサをパワーダウンするためにユーザアクセス
できる機構が備えられている。従つて例えばデジ
タルエクイツプメント社のPDP11／70およびイ
ンターナシヨナルビジネスマシン社のシステム
370のようなメインフレーム形プロセツサには、
パワーダウン命令は備えられていない。
単一のユーザをサポートできるこれらのシステ
ムにおいてさえも、プロセツサに一般に用いられ
る回路のダイナミツクな性質がパワーダウン命令
の実施を妨げる。そのようなシステムのなかの代
表的なものは、インテル8080又はモトローラ社の
6800のようにプロセツサがＮチヤネルMOSトラ
ンジスタのみを用いて製作されているシングルチ
ツプマイクロプロセツサであるシステムである。
これらの形のマイクロプロセツサにおける論理は
スタテイツクではなくて主としてダイナミツクで
あるので、プロセツサのレジスタに記憶されてい
る“現在の”状態情報および“データ”はパワー
ダウンの場合に失われる。
相補ＰチヤネルおよびＮチヤネルMOSトラン
ジスタを用いて大規模集積が可能となるところま
でMOS技術が進歩したので、スタテイツク論理
を用いてマイクロプロセツサを製作することがで
きるようになつた。世界で最初のCMOSマイク
ロプロセツサであるモトローラ社のMC146805E2
の導入によつて、ユーザはプログラム制御の下で
プロセツサをパワーダウンさせる能力を初めて与
えられた。このプロセツサにおいては、ユーザは
２つの異なるパワーダウンレベルの選択権さえ与
えられた。例えば、“待機”命令を用いるとユー
ザは、オンチツプ発振器によつて与えられるクロ
ツク出力を使用禁止にするとともに発振器の動作
継続を可能にすることによつて動作電力
（operating power）を大幅に減らすことができ
た。これとは対照的に、“停止”命令を用いると
ユーザは発振器自体を使用禁止にし最大動作電力
を節約する（save）することができた。いずれ
の場合にもクロツク／発振器は手動で発生させた
リセツト信号又は周辺装置が発生させた割込信号
に応答して再び使用可能にされてプロセツサを再
開させる。
これらのパワーダウン命令の利用性はユーザの
間で広く受け入れられ他のマイクロプロセツサメ
ーカーによつてしばしばコピーされたが、きわめ
て高い信頼性を要求するこれらの応用例はきわめ
て慎重に設計されきびしい検査をうけ、特に停止
命令がプログラムエラー条件の場合にも不注意に
よつて実行されることが決してないようにしなけ
ればならない。しかし、すぐれたプログラミング
のやり方を用いデバツキングおよび検査によつ
て、ペースメーカのような注文が多い応用例やそ
の他の侵襲的な医学的環境においてさえこの形の
マイクロプロセツサを利用できるようになつてい
る。他方、そのようなパワーダウン命令を絶対的
に又は選択的に使用禁止にするためにこれまでは
利用できなかつた何らかの機構を備えれば、ユー
ザの危険を更に減少することができる。
発明の要約 従つて、本発明の目的はパワーダウン命令を有
するデータプロセツサに用いてそのパワーダウン
命令を使用禁止にする方法および回路を提供する
ことである。
本発明のもう１つの目的は、パワーダウン命令
を有するデータプロセツサに用いてそのパワーダ
ウン命令を選択的に使用禁止にする方法および回
路を提供することである。
本発明の更にもう１つの目的は、パワーダウン
命令を有するデータプロセツサのユーザがプログ
ラム制御の下でそのパワーダウン命令を選択的に
使用禁止にすることができる方法および回路を提
供することである。
本発明の上記の、およびその他の目的および利
点は、 パワーダウン信号の受信に応答する場合を除い
て周期的クロツク信号を与える発振器と、 所定の状態に応答してリセツト信号を与えるリ
セツト論理と、 クロツク信号と同期して動作し命令ストリーム
を構成する複数の相異なる命令の各々を受けと
り、命令ストリームのなかの所定のパワーダウン
命令を受けとるとそれに応答してリセツト論理が
次にリセツト信号を与えるまでパワーダウン信号
を発振器に与えてクロツク信号を与えるので、ク
ロツク信号が再開した場合にのみ命令実行制御論
理が命令ストリームのなかの次の命令に進む命令
実行制御論理とを含むデータプロセツサにおいて
達成される。
本発明によると、プロセツサは、 命令実行制御論理が命令ストリームの命令の別
の所定の１つを受けとるとそれに応答して所定の
制御符号を記憶する制御レジスタと、 命令実行制御論理がパワーダウン命令に応答し
てパワーダウン命令を発振器に与えることにより
制御レジスタに記憶されている制御符号に応答す
るので、発振器はクロツクを与え続け命令実行制
御論理は単に命令ストリームのうちの次の命令に
進むだけの追加制御論理と、を具えるパワーダウ
ン命令を選択的に使用禁止にする回路を含む。
発明の説明 パワーダウン命令を有する従来のデータプロセ
ツサでは、そのようなパワーダウン命令が実行の
ためプロセツサにロードされると、パワーダウン
信号が実行（assert）されてプロセツサをパワー
ダウンさせる。一般的にはパワーダウン信号はシ
ステムクロツクを与える責任のある発振器を使用
禁止にする。命令実行順序付けを制御するクロツ
クがないと、プロセツサはパワーダウン信号が実
行された時に存在した同じ状態にとどまつてい
る。しかし、主リセツト回路のようなプロセツサ
の一部の部分、および多くの場合においては外部
供給源からの割込信号を監視する責任のある周辺
インタフエース回路は尚それぞれの状態に応答す
る。これらの特別な事象のうちのどれかが起きる
と、パワーダウン信号は否定されて発振器を使用
可能にして再びシステムクロツクを与える。更新
されたクロツク順序のうちの適当な箇所において
次の命令がプロセツサにロードされて実行され
る。
第１図に示されている好ましい方法では、パワ
ーダウン命令のための命令実行制御順序は修正さ
れているので、プロセツサはパワーダウン命令が
実行のためプロセツサにロードされた直後にパワ
ーダウン制御ビツト“Ｐ”の状態を検査する。Ｐ
ビツトが特定の状態、例えば“セツト”状態にあ
ると決定される場合、パワーダウン命令があたか
も“ノーオペレーシヨン”であつたかのようにプ
ロセツサは進行し次の命令をロードするだけであ
る。他方、もしＰビツトが“クリア”であれば、
プロセツサは従来のパワーダウン順序を行う。従
つてパワーダウン命令は、Ｐビツトを“セツト”
するのに必要ないかなるステツプをとることによ
つても使用禁止にすることができる。
当業者にとつてはＰビツトを“セツト”するい
ろいろな機構がすぐに浮ぶと思うが、大部分のそ
のような技術は２〜３の基本的設計の変形にすぎ
ない。例えば、もしユーザがパワーダウン命令を
永久的に使用禁止にしたいと思うならば、メーカ
ーは製作前に適当なマスクオプシヨン（mask
option）を選択するなどして永久的にセツトされ
たＰビツトをもつマイクロプロセツサを製作すれ
ばよい。他方、もしユーザが異なる応用、即ち１
つはパワーダウン命令を必要とする応用、もう１
つはパワーダウン命令のないことを要求する応用
に同じマイクロプロセツサを用いる選択を望むな
らば、Ｐビツトを“セツト”するためのユーザが
アクセスできる機構を備えればよい。例えば、永
久的機構はＰビツトを外部から起動させるヒユー
ザブルリンク（fuseable link）として又はプロ
グラマブル固定メモリセルとして実行することに
よつて実現してもよく、一方半永久的機構は
EPROM又はEEPROMのようないくつかの形の
修正可能な固定メモリのうちの１つを用いること
によつて備えてもよい。しかし、ユーザの応用が
プロセツサが或る１つのモードで動作しつつある
間はパワーダウン命令が所望されるがプロセツサ
が別のモードで動作しつつある間にはパワーダウ
ン命令は受入れ不可能なほど危険であるような場
合には、これらの技術はすべて不適当である。
第２図には、プログラム制御の下において選択
的に使用禁止にされるパワーダウン命令を有する
データプロセツサ１０の関連部分が示されてい
る。図示されている形においては、発振器１２は
プロセツサ１０のいくつかの動作成分の各々に対
して周期的システムクロツク（第３図のφ1およ
びφ2）を与える。一般にクロツクと同期して動
作する状態（state）マシン１４は命令レジスタ
のスレープ部分１６にロードされた各命令操作符
号（opcode）に対して従来の方法で応答する。
一般的に状態マシン１４は制御論理１８を用いて
プロセツサ１０の動作を調整し順序付けをするの
で、特定の命令に適当なすべてのタイミングおよ
び制御命令は適当な時に発生する。各命令実行順
序の終りに、状態マシン１４／制御論理１８はロ
ード命令LI信号を与えてプログラムカウンタ２
０を使用可能にし、アドレスバス２４を介して命
令ストリームのなかの次の命令のアドレスをメモ
リ２２に与える。φ2遅延の後に、状態マシン１
４／制御論理１８は命令レジスタ制御信号LI′を
与えて命令レジスタのマスタ部分２６を使用可能
にし、データバス２８上にメモリ２２によつて与
えられたばかりの次の命令をロードする。その次
のφ1によつて状態マシン１４／制御論理１８は
命令デコーダ制御信号LI″を与えて命令デコーダ
３０を使用可能にし、新たな命令を復号する。ほ
とんど同じ時間に、状態マシン１４／制御論理１
８は制御信号LI′を否定し、それによつてスレー
ブ部分１６を使用可能にして次の命令をロードす
る。状態マシン１４はデコーダ３０からの出力を
用いて新たな命令にとつて適当な初期状態を選択
し、新たな命令の実行を開始する。
パワーダウン（PD）信号を状態マシン１４に
実行する（assert）することによつてマスタ部分
２６にロードされたばかりの命令がパワーダウン
命令であることをデコーダ３０の図示した部分が
信号で知らせるものと仮定する。同時に、LI″信
号はラツチ３２を使用可能にし、パワーダウン信
号の状態をラツチする。パワーダウン信号が実行
されるので、ラツチ３２は使用禁止
（DISABLE）信号を実行する。従来のプロセツ
サ１０では、使用禁止信号は発振器１２に直接に
結合され、それによつてクロツクを終了させるリ
セツト又は割込信号を受信した場合にのみラツチ
３２はリセツトされる。ひとたびラツチ３２がリ
セツトし使用禁止信号を否定すると、発振器１２
は再びクロツクを与える。
しかし好ましい実施例では、ノアゲート３４が
ラツチ３２と発振器１２との間におかれていて、
制御レジスタ３６のパワーダウンビツト“Ｐ”の
状態が“セツト”されていると使用禁止信号が発
振器１２に達しないようにする。従つて、パワー
ダウン命令はユーザが状態レジスタ３６の“Ｐ”
ビツト位置に２進数１をロードするだけで選択的
に使用禁止にされる。図示されている形において
は、このことは従来の命令を用いて時にはアキユ
ムレータとも云われる特別なデータレジスタ３８
に適当な２進ビツトパターンをロードすることに
よつて行われる。その直後に、特別の“アキユム
レータをプロセツサ制御レジスタへ転送する
（TAP）命令を実行して状態マシン１６／制御論
理１８にTAP信号を与えさせ、データレジスタ
３８からビツトパターンをデータバス２８を介し
て制御レジスタ３２に転送できるようにしなけれ
ばならない。これら２つの命令が間違つたプログ
ラムによつて連続して実行される確率は僅か1600
万分の１にすぎないので、この機構は大部分の応
用の場合に不注意によるパワーダウンに対してき
わめて満足すべき保護を与える。
本発明を好ましい実施例に関連して上記に説明
したが、本発明は多くの方法で変形することがで
き、上記に具体的に示し説明した実施例以外の多
くの実施例の形をとりうることは当業者には明ら
かであろう。従つて、本発明の真の精神および範
囲内に入る本発明のあらゆる変形を含むことが添
付の特許請求の範囲によつて意図されている。
【図面の簡単な説明】
第１図は、本発明によるパワーダウン命令を選
択的に使用禁止にする好ましい方法を示すフロー
チヤートである。第２図は、CMOSマイクロプ
ロセツサにおいて第１図に示した方法を実施する
好ましい回路である。第３図は、第２図の回路の
動作を理解するのに有用なタイミング図である。 第２図において、１０はデータプロセツサ、１
２は発振器、１４は状態マシン・制御論理、１６
は命令レジスタ（スレーブ）、２０はプログラム
カウンタ、２２はプログラムメモリ、２４はアド
レスバス、２６は命令レジスタ（マスタ）、３０
は命令デコーダ、３４はノアゲート、３６は制御
レジスタ、３８はデータレジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ パワーダウン信号の受信に応答する場合を除
    いて周期的クロツク信号を与える発振器手段と、 所定の状態に応答してリセツト信号を与えるリ
    セツト手段と、 前記クロツク信号と同期して動作し命令ストリ
    ームを構成する複数の相異なる命令の各々を受け
    とり、前記命令ストリームのなかの所定のパワー
    ダウン名令を受けとるとそれに応答し前記リセツ
    ト手段が次に前記リセツト信号を与えるまで前記
    パワーダウン信号を前記発振器手段に与えて前記
    クロツク信号を終了させ、前記クロツク信号が再
    開した時にのみ前記命令ストリームのなかの次の
    命令に進む命令実行制御手段と，を具えるデータ
    プロセツサにおいて、 前記命令実行制御手段が前記命令ストリームの
    前記命令のうちの別の所定の１つを受けとるとそ
    れに応答して所定の制御符号を記憶する制御レジ
    スタ手段と、 前記制御符号が前記制御手段に記憶されるとそ
    れに応答し、前記命令実行制御手段が前記パワー
    ダウン命令に応答して前記発振器に前記パワーダ
    ウン信号を与えるのを防止し、それにより前記命
    令実行制御手段が前記命令ストリームのなかの前
    記の次の命令に進むだけである論理手段と、を具
    備することを特徴とする 前記パワーダウン命令を選択的に使用禁止にす
    る回路。 ２ パワーダウン命令の実行に応答してパワーダ
    ウンするデータプロセツサにおいて， 制御符号を所定の位置に選択的に記憶し、前記
    パワーダウン命令が使用禁止にされることを示す
    ステツプと、 前記制御符号が前記の所定の位置に記憶されて
    いると前記命令の実行に応答して前記プロセツサ
    がパワーダウンするのを防止するステツプと，を
    具える 前記パワーダウン命令を選択的に使用禁止にす
    る方法。 ３ パワーダウン信号の受信に応答する場合を除
    いて周期的クロツク信号を与える発振器手段と、 所定の状態に応答してリセツト信号を与えるリ
    セツト手段と、 前記クロツク信号と同期して動作して命令スト
    リームを構成する複数の相異なる命令の各々を受
    けとり、前記命令ストリームのなかの所定のパワ
    ーダウン命令を受けとるとそれに応答し前記リセ
    ツト手段が次に前記リセツト信号を与えるまで前
    記パワーダウン信号を前記発振手段に与えて前記
    クロツク信号を終了させ、前記クロツク信号が再
    発した時にのみ前記命令ストリームのなかの次の
    命令に進む命令実行制御手段と、を具えるデータ
    プロセツサにおいて、 前記命令実行制御手段が前記命令ストリームの
    前記命令のうちの別の所定の１つを受けとるとそ
    れに応答して所定の制御符号を記憶するステツプ
    と、 前記制御符号が前記制御レジスタ手段に記憶さ
    れるとそれに応答し、前記命令実行制御手段が前
    記パワーダウン命令に応答して前記パワーダウン
    信号を前記発振器に与えることを防止するステツ
    プと、を具える 前記パワーダウン命令を選択的に使用禁止にす
    る方法。
JP59234012A 1983-11-07 1984-11-06 データプロセツサにおいて、パワーダウン命令を選択的に使用禁止にする方法及び装置 Granted JPS60116019A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/549,957 US4573117A (en) 1983-11-07 1983-11-07 Method and apparatus in a data processor for selectively disabling a power-down instruction
US549957 1983-11-07

Publications (2)

Publication Number Publication Date
JPS60116019A JPS60116019A (ja) 1985-06-22
JPH048809B2 true JPH048809B2 (ja) 1992-02-18

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JP59234012A Granted JPS60116019A (ja) 1983-11-07 1984-11-06 データプロセツサにおいて、パワーダウン命令を選択的に使用禁止にする方法及び装置

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