JPH0329421A - 位相同期ループ - Google Patents
位相同期ループInfo
- Publication number
- JPH0329421A JPH0329421A JP1164945A JP16494589A JPH0329421A JP H0329421 A JPH0329421 A JP H0329421A JP 1164945 A JP1164945 A JP 1164945A JP 16494589 A JP16494589 A JP 16494589A JP H0329421 A JPH0329421 A JP H0329421A
- Authority
- JP
- Japan
- Prior art keywords
- output signal
- vcxo
- phase
- frequency divider
- frequency
- Prior art date
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 13
- 239000013078 crystal Substances 0.000 claims description 4
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 25
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は周波数シンセサイザ等に用いられる位相同期
ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：以下Ｐ
ＬＬと記す）に関するものである． 〔従来の技術〕 第２図は、電圧制御水晶発振器（Ｖｏｌｔａｇｅ Ｃｏ
ｎｔｒｏｌｌｅｄ Ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔ
ｏｒ：以下ｖｃｘｏと記す）を用いて構成された従来の
ＰＬＬを示す図であり、図において、１は位相比較器、
２は位相比較器１の出力電圧を平滑化するループフィル
タ、３はＶＣＸ０１、４はＶＣＸＯ２、５はＶＣＸＯ３
、６はＶＣＸＯＩ−３，ＶＣＸＯ２−４，ＶＣＸＯ３−
５の出力を選択するセレクタ、７はセレクタ６の出力を
Ｎ分周するＮ分周器である。
ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：以下Ｐ
ＬＬと記す）に関するものである． 〔従来の技術〕 第２図は、電圧制御水晶発振器（Ｖｏｌｔａｇｅ Ｃｏ
ｎｔｒｏｌｌｅｄ Ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔ
ｏｒ：以下ｖｃｘｏと記す）を用いて構成された従来の
ＰＬＬを示す図であり、図において、１は位相比較器、
２は位相比較器１の出力電圧を平滑化するループフィル
タ、３はＶＣＸ０１、４はＶＣＸＯ２、５はＶＣＸＯ３
、６はＶＣＸＯＩ−３，ＶＣＸＯ２−４，ＶＣＸＯ３−
５の出力を選択するセレクタ、７はセレクタ６の出力を
Ｎ分周するＮ分周器である。
次に動作について説明する。
入力信号は位相比較器１によりＮ分周器７の出力信号と
位相比較され、位相誤差に応じた電圧が発生する。この
電圧はループフィルタ２によって平滑化され、ＶＣＸＯ
Ｉ−３，ＶＣＸＯ２−４ＶＣＸＯ３−５（７）制御電圧
トナル。ＶＣＸＯＩ−３，ＶＣＸＯ２−４，ＶＣＸＯ３
−５（７）出力信号はセレクタ６によりそのうちのいず
れかが選択された後、Ｎ分周器７によってＮ分周され、
位相比較器１にフィードバックされる。以上はｖｃｘｏ
が３個あり、その出力をセレクタ６で選択している点を
除いてよく知られたＰＬＬと全く同一のものである。
位相比較され、位相誤差に応じた電圧が発生する。この
電圧はループフィルタ２によって平滑化され、ＶＣＸＯ
Ｉ−３，ＶＣＸＯ２−４ＶＣＸＯ３−５（７）制御電圧
トナル。ＶＣＸＯＩ−３，ＶＣＸＯ２−４，ＶＣＸＯ３
−５（７）出力信号はセレクタ６によりそのうちのいず
れかが選択された後、Ｎ分周器７によってＮ分周され、
位相比較器１にフィードバックされる。以上はｖｃｘｏ
が３個あり、その出力をセレクタ６で選択している点を
除いてよく知られたＰＬＬと全く同一のものである。
ここで、入力信号がＩＭＨＺ，２ＭＨＺ，３ＭＨｚ，４
ＭＨＺ，５ＭＨＺの５通りある場合を考える．入力信号
が存在しない場合にはＶＣＸＯ １〜３−３〜５は自走
状熊となるが、ｖｃｘｏの可変範囲はたかだか数百ＰＰ
Ｍであるので、発振周波数の中心周波数からのずれは小
さく、信号が入力された時の高速同期が可能である。ｖ
ｃｘｏの発振周波数は入力信号周波数のＮ倍（Ｎは自然
数）である必要があるが、入力信号がｌＭＨｚ，２ＭＨ
ｚ，３ＭＨｚ，４ＭＨＺ，５ＭＨＺの５通りある場合に
はｖｃｘｏを１個で実現しようとすると、最低６０ＭＨ
ｚ （ＩＭＨｚ．２ＭＨｚ，３ＭＨｚ，４ＭＨｚ，５Ｍ
Ｈｚの最小公倍数）の発振周波数が必要となる。ところ
が、ｖｃｘｏの実現可能な発振周波数はたかだか１０Ｍ
Ｈｚであるので、上記ＩＭＨｚ〜５ＭＨｚの入力信号全
てに対応するためにはｖｃｘｏを３個切り替えて使用す
る必要がある．各入力信号に対するｖｃｘｏの発振周波
数とＮの値を第１表に示す． 第 １ 表 〔発明が解決しようとする課題〕 従来のＰＬＬは以上のように構成されているので、ｖｃ
ｘｏを３個使用しなければならず、入力信号の種類が増
えるとｖｃｘｏＯ数がさらに増加するという問題点があ
った． この発明は上記のような問題点を解消するためになされ
たもので、１個のｖｃｘｏにより多くの入力信号に対応
可能なＰＬＬを得ることを目的とする。
ＭＨＺ，５ＭＨＺの５通りある場合を考える．入力信号
が存在しない場合にはＶＣＸＯ １〜３−３〜５は自走
状熊となるが、ｖｃｘｏの可変範囲はたかだか数百ＰＰ
Ｍであるので、発振周波数の中心周波数からのずれは小
さく、信号が入力された時の高速同期が可能である。ｖ
ｃｘｏの発振周波数は入力信号周波数のＮ倍（Ｎは自然
数）である必要があるが、入力信号がｌＭＨｚ，２ＭＨ
ｚ，３ＭＨｚ，４ＭＨＺ，５ＭＨＺの５通りある場合に
はｖｃｘｏを１個で実現しようとすると、最低６０ＭＨ
ｚ （ＩＭＨｚ．２ＭＨｚ，３ＭＨｚ，４ＭＨｚ，５Ｍ
Ｈｚの最小公倍数）の発振周波数が必要となる。ところ
が、ｖｃｘｏの実現可能な発振周波数はたかだか１０Ｍ
Ｈｚであるので、上記ＩＭＨｚ〜５ＭＨｚの入力信号全
てに対応するためにはｖｃｘｏを３個切り替えて使用す
る必要がある．各入力信号に対するｖｃｘｏの発振周波
数とＮの値を第１表に示す． 第 １ 表 〔発明が解決しようとする課題〕 従来のＰＬＬは以上のように構成されているので、ｖｃ
ｘｏを３個使用しなければならず、入力信号の種類が増
えるとｖｃｘｏＯ数がさらに増加するという問題点があ
った． この発明は上記のような問題点を解消するためになされ
たもので、１個のｖｃｘｏにより多くの入力信号に対応
可能なＰＬＬを得ることを目的とする。
この発明に係るＰＬＬは、ｖｃｘｏ出力信号を入力とす
る、可変周波数範囲の広い電圧制御発振器を用いて構成
された内部ＰＬＬを備え、該内部ＰＬＬの出力信号をＮ
分周器の入力とするようにしたものである。
る、可変周波数範囲の広い電圧制御発振器を用いて構成
された内部ＰＬＬを備え、該内部ＰＬＬの出力信号をＮ
分周器の入力とするようにしたものである。
この発明においては、常にｖｃｘｏの出力信号に同期し
ており、入力信号周波数に応じた発振周波数をＮ分周器
に供給する内部ＰＬＬを備えた構戒としたから、１個の
ｖｃｘｏにより多くの入力信号に対応可能となる． 〔実施例〕 以下、この発明の一実施例を図について説明する。
ており、入力信号周波数に応じた発振周波数をＮ分周器
に供給する内部ＰＬＬを備えた構戒としたから、１個の
ｖｃｘｏにより多くの入力信号に対応可能となる． 〔実施例〕 以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるＰＬＬの構或を示すブ
ロック図であり、図において、１は位相比較器、２は位
相比較器１の出力電圧を平滑化するループフィルタ、３
はループフィルタ２の出力電圧により発振周波数を制御
されるｖｃｘｏ、８はＶＣＸＯ３の出力信号にロックす
る内部ＰＬＬで、内部位相比較器８ａ，内部ループフィ
ルタ８ｂ，電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔ
ｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：以下ＶＣＯと記
す）８ｃ，Ｍ分周器８ｄより構成されている．７は内部
ＰＬＬ８の出力信号をＮ分周するＮ分周器である． 次に動作にウいて説明する．入力信号は位相比較器１に
よりＮ分周器７の出力信号と位相比較され、位相誤差に
応じた電圧が発生する．この電圧はループフィルタ２に
より平滑化された後、ｖＣＸＯ３の制御電圧となる．内
部ＰＬＬ８はＶＣＸＯ３の出力信号に常にロックしてお
り、出力信号をＮ分周器７に供給する．内部ＰＬＬ８は
内部位相比較器８ａにおいて、ＶＣＸＯ３の出力信号を
Ｍ分周器８ｄの出力信号と位相比較し、位相誤差に応じ
た電圧を発生した後、内部ループフィルタ８ｂで平滑化
してＶ Ｃ．０ ８ ｃを制御する．ＶＣ０３Ｃの出力
信号はＮ分周器７に供給されるとともにＭ分周器８ｄに
よりＭ分周（Ｍは自然数）された後、内部位相比較器８
ａに供給される．入力信号をＩＭＨｚ．２ＭＨｚ，３Ｍ
Ｈｚ，４ＭＨ！，５ＭＨｚとした場合のＶＣＸ○３，Ｖ
ＣＯ８ｃの発振周波数とＭ，Ｎの値を第ｌ表に示す．第
２ 表 ここでＶＣＯ８ｃの発振周波数は８ＭＨｚ〜１０ＭＨｚ
まで変化しているが、一般にｖＣ○はＶＣＸＯに比べて
発振周波数可変範囲が広く、１個のｖＣＯで８ＭＨｚ〜
１０ＭＨｚをカバーすることは可能である．また、入力
信号が存在しない場合でも内部ＰＬＬ８はＶＣＸＯ３出
力信号にロックしているため、内部ＰＬＬ８の出力信号
周波数と入力信号が存在する場合の周波数とのずれは小
さくてすむ。
ロック図であり、図において、１は位相比較器、２は位
相比較器１の出力電圧を平滑化するループフィルタ、３
はループフィルタ２の出力電圧により発振周波数を制御
されるｖｃｘｏ、８はＶＣＸＯ３の出力信号にロックす
る内部ＰＬＬで、内部位相比較器８ａ，内部ループフィ
ルタ８ｂ，電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔ
ｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：以下ＶＣＯと記
す）８ｃ，Ｍ分周器８ｄより構成されている．７は内部
ＰＬＬ８の出力信号をＮ分周するＮ分周器である． 次に動作にウいて説明する．入力信号は位相比較器１に
よりＮ分周器７の出力信号と位相比較され、位相誤差に
応じた電圧が発生する．この電圧はループフィルタ２に
より平滑化された後、ｖＣＸＯ３の制御電圧となる．内
部ＰＬＬ８はＶＣＸＯ３の出力信号に常にロックしてお
り、出力信号をＮ分周器７に供給する．内部ＰＬＬ８は
内部位相比較器８ａにおいて、ＶＣＸＯ３の出力信号を
Ｍ分周器８ｄの出力信号と位相比較し、位相誤差に応じ
た電圧を発生した後、内部ループフィルタ８ｂで平滑化
してＶ Ｃ．０ ８ ｃを制御する．ＶＣ０３Ｃの出力
信号はＮ分周器７に供給されるとともにＭ分周器８ｄに
よりＭ分周（Ｍは自然数）された後、内部位相比較器８
ａに供給される．入力信号をＩＭＨｚ．２ＭＨｚ，３Ｍ
Ｈｚ，４ＭＨ！，５ＭＨｚとした場合のＶＣＸ○３，Ｖ
ＣＯ８ｃの発振周波数とＭ，Ｎの値を第ｌ表に示す．第
２ 表 ここでＶＣＯ８ｃの発振周波数は８ＭＨｚ〜１０ＭＨｚ
まで変化しているが、一般にｖＣ○はＶＣＸＯに比べて
発振周波数可変範囲が広く、１個のｖＣＯで８ＭＨｚ〜
１０ＭＨｚをカバーすることは可能である．また、入力
信号が存在しない場合でも内部ＰＬＬ８はＶＣＸＯ３出
力信号にロックしているため、内部ＰＬＬ８の出力信号
周波数と入力信号が存在する場合の周波数とのずれは小
さくてすむ。
このように本実施例では、ｖｃｘｏ出力信号にロックし
ている内部ＰＬＬを、発振周波数可変範囲の広いＶＣ○
を用いて構成し、この出力信号をＮ分周する構成とした
から、１つのｖｃｘｏで多種類の入力信号に対応できる
ＰＬＬを実現できる。
ている内部ＰＬＬを、発振周波数可変範囲の広いＶＣ○
を用いて構成し、この出力信号をＮ分周する構成とした
から、１つのｖｃｘｏで多種類の入力信号に対応できる
ＰＬＬを実現できる。
以上のように、この発明によればｖｃｘｏ出力信号に常
にロックしている内部ＰＬＬを備え、この内部ＰＬＬの
出力信号をＮ分周器の入力信号としたので、ｖｃｘｏＯ
数を１個にでき、さらに入力信号の種類が増加しても同
一の構成でＰＬＬを実現できる効果がある。
にロックしている内部ＰＬＬを備え、この内部ＰＬＬの
出力信号をＮ分周器の入力信号としたので、ｖｃｘｏＯ
数を１個にでき、さらに入力信号の種類が増加しても同
一の構成でＰＬＬを実現できる効果がある。
第１図はこの発明の一実施例によるＰＬＬを示す図、第
２図は従来のＰＬＬを示す図である。
２図は従来のＰＬＬを示す図である。
Claims (1)
- （１）位相比較器と、 上記位相比較器出力を平滑化するループフィルタと、 上記ループフィルタにより発振周波数を制御される電圧
制御水晶発振器と、 上記電圧制御水晶発振器の出力にロックし、内部位相比
較器、該内部位相比較器出力を平滑化する内部ループフ
ィルタ、該内部ループフィルタにより発振周波数を制御
される電圧制御発振器、該電圧制御発振器の出力をＭ分
周するＭ分周器より構成される内部位相同期ループと、 上記内部位相同期ループの出力信号をＮ分周するＮ分周
器とを備えたことを特徴する位相同期ループ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164945A JPH0329421A (ja) | 1989-06-26 | 1989-06-26 | 位相同期ループ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164945A JPH0329421A (ja) | 1989-06-26 | 1989-06-26 | 位相同期ループ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0329421A true JPH0329421A (ja) | 1991-02-07 |
Family
ID=15802838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1164945A Pending JPH0329421A (ja) | 1989-06-26 | 1989-06-26 | 位相同期ループ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0329421A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008099097A (ja) * | 2006-10-13 | 2008-04-24 | Mitsubishi Electric Corp | クロック位相シフト装置 |
| JP2009016973A (ja) * | 2007-07-02 | 2009-01-22 | Japan Radio Co Ltd | シンセサイザ |
-
1989
- 1989-06-26 JP JP1164945A patent/JPH0329421A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008099097A (ja) * | 2006-10-13 | 2008-04-24 | Mitsubishi Electric Corp | クロック位相シフト装置 |
| JP4686432B2 (ja) * | 2006-10-13 | 2011-05-25 | 三菱電機株式会社 | クロック位相シフト装置 |
| JP2009016973A (ja) * | 2007-07-02 | 2009-01-22 | Japan Radio Co Ltd | シンセサイザ |
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