DE4305244C2 - Bit-Synchronisierer zum Einsatz in Systemen mit sehr hohen Taktraten - Google Patents

Description

Die Erfindung bezieht sich auf Bit-Synchronisierer zum Einsatz in Systemen mit sehr hohen Taktraten durch Korrektur von Phasendifferenzen zwischen gleichfrequenten Signalen. Die Phasenanpassung erfolgt schon nach Auswertung von einer einzigen Datenflanke. Somit ermöglicht diese Schaltung eine sehr schnelle Taktsynchronisierung z. B. in digitalen Kommunikationssystemen. Notwendig ist eine Synchronisierungspreambel von nur einer einzigen Taktperiode.

Bei der gemeinsamen Verarbeitung von digitalen Signalen, die örtlich getrennt aber mit gleicher Frequenz erzeugt worden sind, müssen die beteiligten Signale zunächst phasenmäßig aneinander angepaßt, d. h. synchronisiert werden. Die Bit- Flanken beider Datenströme werden aneinander angepaßt. Herkömmliche Bit- Synchronisierer können zwar Bit-Signale synchronisieren, sie haben aber meistens eine hohe Verzögerungszeit, so daß es nicht möglich ist, aus einer einzigen Datenflanke ein Synchronisierungssignal auszuwerten, um die Datenphasen genau zu steuern. So werden in den herkömmlichen Synchronisierern oftmals PLL-Regelkreise verwendet, die eine längere Zeit brauchen, bis die Datenphasen eingeregelt werden.

Um die Verzögerungszeit wesentlich zu verringern, wird der neue Bit- Synchronisierer entwickelt. Er besteht aus zwei Teilen, die auf einem ASIC-Chip integriert werden können, einem Datenphasendetektor, mit dem der Phasenunterschied zwischen den beiden Eingangssignalen festgestellt wird, und einem Phasenschieber, der zum Verändern der Phase eines der beiden Signale dient.

Der Kernteil der Erfindung ist der neuartige Phasendetektor, der den wichtigsten Teil des Synchronisierers bildet.

Der Phasendetektor hat die Aufgabe, ein Ausgangssignal zu liefern, das in definierter Weise von der Phasendifferenz zweier Eingangssignale abhängt. Man unterscheidet zwischen analogen und digitalen Phasenvergleichs-Schaltungen. Bei analogen Phasendetektoren wird konventionell ein Analog-Multiplizierer verwendet. Dabei muß anschließend ein Tiefpaß-Filter nachgeschaltet werden, da unerwünschte höherfrequente Spannungsanteile auftreten. Die Ausgangsfrequenz der Schaltung muß sehr klein sein, damit die Welligkeit der Ausgangsspannung genügend klein ist. Unerwünschte Eigenschaften von Multiplizierern sind Übersprechen, das mit wachsender Frequenz zunimmt, und die begrenzte Bandbreite. Digitale Phasendetektoren werden mit digitalen Elementen aufgebaut (UND-Gatter, Ex-Oder- Gatter, Flipflops usw.). Ihr Ausgangssignal ist von der Flanke der Wellenform abhängig. Eine höhere Genauigkeit ist bei größerer Geschwindigkeit sehr schwer erreichbar. In den bisher entwickelten Synchronisierungsschaltungen erfolgt die Synchronisierung der beiden Takt- oder Datensignale dann nach mehreren Taktperioden.

Die Erfindung beschreibt einen analogen Phasendetektor, der eine der Eingangsphasendifferenz direkt proportionale Ausgangsspannung erzeugt. Die Synchronisierung soll nach der Auswertung einer einzigen Datenflanke erfolgen. Gegenüber dem digitalen Phasendetektor hat er zwei wesentliche Vorteile:

1. höhere Genauigkeit: Eine einzige positive Flanke kann an mehreren Zeitpunkten abgetastet werden;

2. größere Geschwindigkeit: Die abgetasteten Signale werden dann direkt auf die DC- Ebene umgesetzt.

Da die Synchronisierung nach der Auswertung der ersten Datenflanke erfolgt, ist die Einschwingzeit der Ausgangsspannung sehr gering. Die Akquisitionszeit beträgt bis zu 1 ns. Es gibt keine Gatter-Verzögerungen wie bei digitalen Schaltungen. Darüber hinaus hat die Schaltung eine größere Empfindlichkeit bei der Phasendetektion. Sie erzeugt eine der Eingangsphasendifferenz direkt proportionale Ausgangsspannung mit einem größeren Verstärkungsfaktor. Die Differenz kann kontinuierlich als Funktion der Zeit detektiert werden.

Auch gegenüber dem konventionellen Analog-Multiplizierer hat die Schaltung Vorteile: Sie hat kein Übersprechen und bietet eine höhere Bandbreite. Nachgeschaltete Filterkomponenten sind nicht notwendig.

Der Datenphasendetektor besteht aus zwei Integratoren, an deren Eingängen jeweils eines der beiden Signale anliegt, einem Komparator, an dessen beiden Eingängen zwei Referenzspannungen und das Integrationssignal anliegen, einem Differenzverstärker und einem Abtast-Halteglied, damit ein der Phasendifferenz der beiden Signale proportionales Steuersignal als Eingang für den gesteuerten Phasenschieber zur Verfügung steht.

Bei einem bekannten Bit-Synchronisiersystem für die Impuls- Signalübertragung (US 4 320 527) geht es darum, mit Hilfe eines PLL die Frequenz von zwei Signalen miteinander zu synchronisieren, und zwar mit Hilfe von Integratoren und eines Komparators. Voraussetzung ist dabei, daß die Signale gleichphasig sind. Hierbei wird zunächst einmal das Eingangssignal codier und zwar durch einen "restricted code". Es wird dann die größte Zahl von aufeinander folgenden gleichen Impulsen auf zwei begrenzt. Ferner wird ein Begrenzungselement eingesetzt, um die Wellenform in ein genaues Rechteckwellensignal umzuformen. Erst dann geht das entsprechende Signal zum Integrator und schließlich zu einem Schaltungselement, um den Spitzenwert der Integration festzustellen. Dieser Spitzenwert gelangt dann zu dem Komparator. Es ist ein Multivibrator vorgesehen, dessen Frequenz über die angelegte Spannung geregelt wird. Der Ausgang des Multivibrators wird in entsprechender Weise an ein Begrenzungselement, einen Integrator und ein Element zum Feststellen des Spitzenwertes in der bereits beschriebenen Art und Weise angelegt. Der Komparator vergleicht somit die ihm zugeführten Spitzenwerte, und wenn die Frequenz des Eingangssignals gleich derjenigen des Multivibrators ist, liegt am Komparator ein Signal mit einer dreifachen und ein Signal mit einer doppelten Amplitude an. Aufgrund des verwendeten Codes ist die Amplitude umgekehrt proportional zur Frequenz. Mit Hilfe des Komparators kann die Frequenz des Multivibrators gleich der des Eingangssignals gemacht werden, wobei der Ausgang des Multivibrators über ein Tiefpaßfilter geführt werden muß und erst dann als Eingang dem Multivibrator zur Verfügung gestellt werden kann. Zur Phasensynchronisation wird ein Nulldurchgangsdetektor eingesetzt, welcher jedesmal dann einen Impuls gibt, wenn das Eingangssignal sich in seiner Polarität ändert. Entsprechend wird ein Nulldurchgangsdetektor eingesetzt, der jedesmal dann einen Impuls gibt, wenn der Ausgang des Multivibrators seine Polarität wechselt. Die Ausgänge der Nulldurchgangsdetektoren werden an einen Verzögerungs-Flip-Flop angelegt. Der Ausgang des Verzögerungs- Flip-Flops wird zur Phasensteuerung an den spannungsgesteuerten Multivibrator über ein Tiefpaßfilter mit Differenzialverstärker angelegt.

Fig. 1 zeigt ein Blockdiagramm eines Phasendetektors mit Integratoren.

Fig. 2 zeigt den zeitlichen Signalverlauf des Phasendetektors nach Fig. 1.

Fig. 3 zeigt eine modifizierte Ausführungsform eines Phasendetektors mit Integratoren.

Fig. 4 zeigt den Zeitverlauf der Signale zu dem in Fig. 3 gezeigten Phasendetektor.

Fig. 5 zeigt den zeitlichen Signalverlauf mit Dateneingang.

Fig. 6 zeigt ein Blockdiagramm eines Phasendetektors mit höherer Genauigkeit.

Fig. 7 zeigt einen Bit-Synchronisierer für sehr hohe Taktraten, bei welchem ein Phasenschieber für das ankommende Datensignal eingesetzt wird.

Fig. 8 zeigt einen Bit-Synchronisierer für sehr hohe Taktraten, bei welchem ein Phasenschieber für das loklae Taktsignal eingesetzt wird.

Fig. 1 zeigt ein Prinzipschaltbild des Phasendetektors. Er besteht aus zwei Integratoren, einem Fensterkomparator, einem Differenzverstärker und einem Abtast- Halteglied.

Zunächst wird die Funktionweise anhand von Taktsignalen CLK_ref und CLK_in gezeigt, deren Phasendifferenz bestimmt werden soll. Ihre Zeitverläufe sind in Fig. 2 dargestellt. Die Phasendifferenz der digitalen Signale CLK_ref und CLK_in beträgt Δξ=(t₀/T) · 2π. Die Signale haben die gleiche Frequenz. Sie werden durch Integration in die rampenförmigen Signale CLK_ref* und CLK_in* überführt. Im Bereich der Rampen ist die Spannungsdifferenz (U_PD) dieser Signale proportional zu ihrer Phasendifferenz. U_PD wird zu einem Zeitpunkt t₁ mit t₁=T/4+t₀ am Ausgang des Differenzverstärkers abgetastet und anschließend gehalten. U_PD ist proportional zur Eingangsphasendifferenz. Der Abtastpuls wird mit Hilfe des Fensterkomparators erzeugt: Solange die integrierte Eingangsspannung CLK_ in* zwischen den Werten U_1a und U_1b liegt, folgt die Ausgangsspannung des Abtast-Halteglieds der des Differenzverstärkers. Anschließend wird der Spannungswert gehalten. Der zeitlich um Δt=(T+t₀-t₁) verzögerte Abtastpuls dient dazu, den Integrator I₁ zurückzusetzen. Der Integrator I₂ wird mit der positiven Flanke des invertierten Taktsignals CLK_ref zurückgesetzt. Es ergibt sich ein linearer Zusammenhang zwischen Eingangsphasendifferenz Δξ und Ausgangsspannung U_PD im Bereich -T/4<t₀<T/4 entsprechend -π/2<Δξ<π/2.

Um den Funktionsbereich zu erweitern, wird in dem Integrator I₂ über CLK_ref und sein invertiertes Taktsignal integriert. Ferner wird I₂ mit der positiven Flanke des Taktsignals CLK_ref zurückgesetzt. So entsteht das rampenförmige Signal CLK*, dessen Maximalwert U₀ beträgt. Fig. 3 zeigt das modifizierte Blockschaltbild. Die Zeitverläufe der Signale sind in Fig. 4 wiedergegeben. Auf diese Weise liefert der Phasendetektor im gesamten Bereich, d. h. für jede Eingangsphasendifferenz, eine eindeutige, der Phasendifferenz proportionale Ausgangsspannung.

Der in Fig. 3 dargestellte Phasendetektor läßt sich ohne weitere Veränderungen in dem Bit-Synchronisierer verwenden, in dem beliebige, digitale Eingangsdaten Data_in auf ein lokales Taktsignal CLK_ref synchronisiert werden. Fig. 5 zeigt die Signalverläufe als Funktion der Zeit, dabei bezeichnet Data* das Ausgangssignal des Integrators I₁. Zur Verbesserung der Funktionsweise wurden die Eckwerte des Fensterkomparators U_1a und U_1b von etwa U₀/4 (in den Fig. 2 und Fig. 4) auf ungefähr U₀/2 angehoben, das entspricht einer Veränderung des Abtastzeitpunktes t₁ auf t₁=T/2 +t₀.

Das zum Zurücksetzen des Integrators I₁ notwendige Signal kann auch mit Hilfe eines Komparators erzeugt werden, der die integrierte Eingangsspannung CLK_in* bzw. Data* mit einem Wert U*=U₀ - ΔU vergleicht. Dabei liegt U* etwas unter dem maximalen Spannungswert U₀. Sobald CLK_in* bzw. Data* den Wert U* erreichen, wird der Integrator I₁ zurückgesetzt.

Die Schaltungen in den Fig. 1 und Fig. 3 liefern für eine Phasendifferenz von 0° eine Ausgangsspannung von 0 V. Oftmals wird auch ein Nulldurchgang der Ausgangsspannung bei Δξ=180° bzw. π gewünscht. Um das zu erreichen, muß in der Schaltung von Fig. 3 zur Zurücksetzung des Integrators I₂ lediglich die positive Flanke des invertierten Taktsignals verwendet werden anstelle des Signals CLK_ref.

Zur Erhöhung der Genauigkeit kann der Spannungswert am Ausgang des Differenzverstärkers auch an zwei oder drei Zeitpunkten pro Taktzyklus abgetastet werden. Eine Schaltung mit den zwei Abtastzeitpunkten t₁ und t₂ ist in Fig. 6 wiedergegeben. Die Eingangsspannung Data_in wird in den Integratoren I₁ und I₃ aufintegriert. Sobald das Ausgangssignal Data_in* von I₁ zwischen den Werten U_1a und U_1b liegt, tastet ein Abtast-Halteglied die Spannungsdifferenz zwischen Data_in* und CLK* ab. Ein zweiter Fensterkomparator vergleicht das Ausgangssignal Data_in** des Integrators I₃ mit den Spannungswerten U_2a und U_2b und steuert ein zweites Abtast-Halteglied, das die Spannungsdifferenz zwischen Data_in** und dem um Δt zeitlich verzögerten Signal CLK* abtastet und hält. Wenn Δt=t₂-t₁ gewählt wird, dann ergibt sich für U_PD1 und U_PD2 der gleiche Zusammenhang zwischen Phasendifferenz und Eingangsspannung. Dann können U_PD1 und U_PD2 z. B. addiert werden. Im Vergleich zu U_PD1 weist U_PD2 bei Δξ=0° eine Offsetspannung von ΔU= U_2b-U_1b auf, die in der vorliegenden Schaltung von der Summenspannung abgezogen wird. Andere Auswertungsverfahren der zwei Spannungen z. B. ohne das Verzögerungsglied sind möglich.

In Fig. 7 ist der Bit-Synchronisierer dargestellt, der sich zum Einsatz in Systemen mit sehr hohen Taktraten eignet. Mit dem vorgestellten Phasendetektor wird eine der Eingangsphasendifferenz proportionale Ausgangsspannung erzeugt. Diese Spannung steuert einen Phasenschieber, der die ankommenden Datenphasen geeignet verschiebt. Um die Einschwingzeit der Ausgangsspannung weiter zu reduzieren, werden Rückkopplungen wie bei den üblichen PLL-Regelkreisen in dem Synchronisierer nicht benutzt.

Der in Fig. 8 abgebildete Bit-Synchronisierer arbeitet nach dem gleichen Prinzip, aber anstelle der Eingangsdaten wird das lokale Taktsignal in einem spannungsgesteuerten Phasenschieber in der Phase an die ankommenden Daten angepaßt. Die Synchronisierung erfolgt nach Auswertung von einer einzigen Datenflanke.

Claims (1)

1. Bit-Synchronisierer zum Einsatz in Systemen mit sehr hohen Taktraten durch Korrektur von Phasendifferenzen zwischen gleichfrequenten Signalen, aufweisend

   • - je einen Phasendetektor und einen Phasenschieber,
   • - zwei Integratoren, an deren Eingängen jeweils eines der beiden Signale direkt anliegt,
   • - eine Komparatorschaltung, bestehend aus einem Komparator für die Integrationssignale und einem Fensterkomparator, an dessen beiden Eingängen zwei Referenzspannungen (U1a, U1b) und eines der Integrationssignale anliegen und der einen Abtastimpuls abgibt,
   • - einem Abtasthalteglied, dem die Ausgangssignale des Integrationssignal-Komparators und des Fensterkomparators zugeführt werden, wobei der Phasenschieber durch das Ausgangssignal des Abtast- Halte-Gliedes angesteuert eines der beiden Eingangssignale geeignet verschiebt.