DE3633768C2 - - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Erzeugung eines zeitlich mittelwertfreien binären Signals gemäß dem Oberbegriff des Patentanspruchs 1 sowie eine Anordnung zur Durchführung des Verfahrens.

Die Binarisierung eines Analogsignals erfolgt dadurch, daß das Analogsignal mit einer Binarisierungsschwelle verglichen wird und dem binären Signal bei Überschreitung der Binarisierungsschwelle der eine Signalwert und bei Unterschreitung der Binarisierungsschwelle der andere Signalwert erteilt wird. Ein periodisch abgetastetes binäres Signal kann dadurch erhalten werden, daß anstelle des Analogsignals periodische Abtastwerte des Analogsignals mit der Binarisierungsschwelle verglichen werden, oder daß das durch Binarisierung des Analogsignals erhaltene binäre Signal periodisch abgetastet wird. In allen Fällen kennzeichnet das binäre Signal nur die Polarität oder das Vorzeichen des Analogsignals in bezug auf die Binarisierungsschwelle.

Bei Signalauswerteverfahren, die nur die Polarität eines Signals verwenden, wird in vielen Fällen die Mittelwertfreiheit des Signals vorausgesetzt. Die Mittelwertfreiheit eines Analogsignals ist dadurch definiert, daß der Gleichsignalanteil (Gleichwert) Null ist, was gleichbedeutend damit ist, daß die über und unter der Nullinie liegenden Flächen gleich groß sind. Die Mittelwertfreiheit eines binären Signals ist dagegen dadurch definiert, daß die Gesamtzeiten, in denen das binäre Signal den einen bzw. den anderen Zustand annimmt, im Mittel gleich groß sind. Bei einem periodischen binären Signal ist dies gleichbedeutend damit, daß das binäre Signal die beiden Zustände gleich häufig annimmt. Es handelt sich hierbei also um einen zeitlichen Mittelwert, im Gegensatz zu dem durch den Gleichsignalanteil bestimmten Spannungsmittelwert, der auch bei einem in diesem Sinne zeitlich mittelwertfreien binären Signal in der Regel von Null verschieden ist.

Aus den DE-OS 33 22 850 und 32 40 853 ist es bekannt, den Gleichsignalanteil des durch Binarisierung des Analogsignals erhaltenen binären Signals zu ermitteln und die Binarisierungsschwelle in Abhängigkeit von diesem Gleichsignalanteil so einzustellen, daß der Gleichsignalanteil gleich dem Spannungsmittelwert zwischen den beiden Signalpegeln des binären Signals gehalten wird. Zu diesem Zweck wird das binäre Signal integriert, die durch die Integration erhaltene Gleichsignalkomponente wird mit einer von einer Spannungsquelle gelieferten Sollwertspannung verglichen, und die Binarisierungsschwelle wird in Abhängigkeit von dem Vergleichsergebnis eingestellt. Dieses Verfahren setzt voraus, daß die Sollwertspannung stets in einer genau definierten Beziehung zu dem Spannungsmittelwert zwischen den beiden Signalpegeln des binären Signals steht. Bei Schwankungen der Sollwertspannung oder der Signalpegel ist diese Bedingung nicht erfüllt, so daß das erhaltene binäre Signal dann nicht exakt zeitlich mittelwertfrei ist. Die zur Vermeidung solcher Spannungsschwankungen erforderlichen Stabilsierungsmaßnahmen sind aufwendig. Änderungen der Signalpegel des binären Signals können ferner auch durch Fertigungsstreuungen, Temperaturabhängigkeiten oder Alterungserscheinungen von Bauteilen verursacht werden, über die das binäre Signal übertragen wird.

Aufgabe der Erfindung ist die Schaffung eines Verfahrens, das bei der Binarisierung eines Analogsignals mit geringem Aufwand stets mit großer Genauigkeit ein zeitlich mittelwertfreies binäres Binärsignal ergibt.

Diese Aufgabe wird nach der Erfindung durch die Merkmale des Patentanspruchs 1 gelöst.

Da bei dem erfindungsgemäßen Verfahren das Sollwertsignal seinerseits aus einem zeitlich mittelwertfreien binären Signal erzeugt wird, das die gleichen Signalpegel hat wie das durch Binarisierung des Analogsignals erhaltene binäre Signal, entspricht das Sollwertsignal, unabhängig von Schwankungen der Signalpegel, stets exakt dem Spannungsmittelwert der beiden binären Signale. Es entfällt die Notwendigkeit einer eigenen Spannungsquelle für die Lieferung des Sollwertsignals sowie der Stabilisierung dieser Spannungsquelle oder der Signalpegel. Durch geeignete Maßnahmen kann erreicht werden, daß sich äußere Einflüsse, wie Temperaturschwankungen, sowie Fertigungsstreuungen und Alterungserscheinungen in gleicher Weise auf die Bauteile auswirken, die die Signalpegel der beiden binären Signale bestimmen, so daß sich diese Fehlerursachen gegenseitig kompensieren. Dies kann gemäß einer bevorzugten Weiterbildung der Erfindung insbesondere dadurch erreicht werden, daß die Bauteile, die die Signalpegel der beiden binären Signale vor der Feststellung der Abweichung bestimmen, Bestandteile eines gemeinsamen integrierten Bausteins sind.

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt. In der Zeichnung zeigt

Fig. 1 das Blockschaltbild einer Schaltung zur Erzeugung eines mittelwertfreien Signals nach der Erfindung und

Fig. 2 eine abgeänderte Ausführungsform der Schaltung von Fig. 1.

Die in Fig. 1 dargestellte Schaltung empfängt an den Eingangsklemmen 10, 11 ein zeitlich veränderliches Analogsignal x(t) und gibt am Ausgang 12 ein binäres Signal sx ab, das durch Binarisierung aus dem Analogsignal x(t) erhalten wird. Das binäre Signal sx kann nur zwei mögliche Signalwerte annehmen, die nach der üblichen Terminologie als H-Pegel und L-Pegel bezeichnet werden.

Das Analogsignal x(t) wird über einen Summierwiderstand 13 an den invertierenden Eingang eines Summierverstärkers 14 angelegt, in dessen Rückkopplungskreis ein den Verstär­ kungsfaktor bestimmender Widerstand 15 liegt. In der Ver­ bindung zwischen dem Eingang 10, 11 und dem Summierver­ stärker 14 kann ein erstes Übertragungsglied 16 liegen.

Der Ausgang des Summierverstärkers 14 ist mit dem Signal­ eingang 17 a eines Schwellwert-Komparators 17 verbunden, an dessen Referenzeingang 17 b eine Schwellwertspannung U _S anliegt. In der Verbindung zwischen dem Summierverstärker 14 und dem Schwellwert-Komparator 17 kann ein zweites Über­ tragungsglied 18 liegen.

Der Schwellwert-Komparator 17 ist so ausgebildet, daß sein Ausgangssignal den L-Pegel hat, wenn das am Signaleingang 17 a anliegende Signal über der Schwellwertspannung U _S liegt, während es den H-Pegel hat, wenn das am Signal­ eingang 17 a anliegende Signal unter der Schwellwertspan­ nung U _S liegt. Somit bewirkt der Schwellwertkomparator 16 die Binarisierung des ggf. durch die Übertragungsglieder 16 und 18 modifizierten Analogsignals x(t), und sein Ausgangssignal stellt das binäre Signal sx dar. Die­ ses binäre Signal sx kennzeichnet das Vorzeichen oder die Polarität des Analogsignals in bezug auf die durch die Schwellwertspannung U _S bestimmte Binarisierungsschwelle.

Die beiden Pegel des binären Signals sx sind beliebig wählbar. Sehr oft entspricht der L-Pegel dem Nullpegel (Massepotential) und der H-Pegel einem gegenüber dem Massepotential positiven Potential. Diese Wahl ist aber nicht zwingend.

Bei vielen Verfahren zur Auswertung binarisierter Signale, insbesondere von Vorzeichensignalen, wird vorausgesetzt, daß das binäre Signal mittelwertfrei ist. Als "mittelwert­ frei" wird ein Binärsignal bezeichnet, das im Mittel die beiden möglichen Signalwerte für die gleiche Zeitdauer annimmt. Die "Mittelwertfreiheit" des binären Signals be­ trifft also den zeitlichen Mittelwert, der von dem "Span­ nungsmittelwert" im üblichen Sinne zu unterscheiden ist. Es besteht jedoch zwischen diesen Mittelwerten ein ein­ deutiger Zusammenhang: Das binäre Signal ist zeitlich mittelwertfrei, wenn der Spannungsmittelwert genau in der Mitte zwischen dem H-Pegel und dem L-Pegel liegt.

Bei der dargestellten Schaltung wird die geforderte zeit­ liche Mittelwertfreiheit des binären Signals durch einen Regelkreis 20 erzielt. Der Regelkreis 20 enthält einen Differenz-Integrator 21, der durch einen Operationsver­ stärker 22 gebildet ist, in dessen zum invertierenden Eingang führenden Rückkopplungszweig ein Kondensator 23 liegt. An den invertierenden Eingang ist das Ausgangssi­ gnal des Schwellwertkomparators 17 über eine Pufferstufe 24 und einen Widerstand 25 angelegt. Der Ausgang des Ope­ rationsverstärkers 22 ist über einen Summierwiderstand 26 mit dem Summierpunkt am invertierenden Eingang des Sum­ mierverstärkers 14 verbunden.

Am nichtinvertierenden Eingang des Operationsverstärkers 22 liegt eine Sollwertspannung U _M an. Der Differenz- Integrator 21 integriert die Differenz zwischen der Sollwertspannung und dem binären Signal sx und gibt am Ausgang eine Gleichspannung ab, die ihren Wert proportional zu dieser Differenz ändert. Diese Gleichspannung wird im Summierverstärker 14 zu dem Analogsignal addiert; sie ändert sich mit negativem Vorzeichen, wenn der Mittelwert des binären Signals sx größer als die Sollwertspannung U _M ist, und mit positivem Vorzeichen, wenn der Mittelwert kleiner als die Sollwertspannung U _M ist. Durch die Addition dieser Gleichspannung wird dem Analogsignal vor seiner Binarisierung eine Gleichsi­ gnalkomponente überlagert, so daß der Mittelwert des Ana­ logsignals gegenüber der Binarisierungsschwelle verschoben wird. Da sich diese Verschiebung des Mittelwerts des Ana­ logsignals auf die Umschaltzeiten zwischen den Signalwer­ ten des binären Signals sx auswirkt, besteht eine den zeitlichen Mittelwert des binären Signals sx bestimmende geschlossene Regelschleife.

Die Sollwertspannung U _M ist so bemessen, daß das binäre Ausgangssignal sx durch die Regelung den H-Pegel und den L-Pegel im Mittel jeweils für gleiche Gesamtzeiten an­ nimmt. Aus dieser Bedingung läßt sich der erforderliche Wert der Sollwertspannung U _M leicht ableiten. Der Span­ nungsmittelwert eines binären Signals, das im Mittel den H-Pegel und den L-Pegel für gleiche Gesamtzeiten annimmt, liegt genau in der Mitte zwischen dem H-Pegel und dem L-Pegel. Bezeichnet man die Spannung des H-Pegels mit U _H und die Spannung des L-Pegels mit U _L , so gilt:

U _M = ½ (U _H + U _L )

Wenn die Sollwertspannung U _M am nichtinvertierenden Ein­ gang des Operationsverstärkers 22 diesen Wert hat, ergibt sich durch die Regelwirkung am Ausgang des Schwellwert- Komparators 17 ein binäres Signal sx, dessen Spannungs­ mittelwert gleich der Sollwertspannung U _M ist. Dies bedeu­ tet, daß die Gesamtzeit, in der das binäre Signal sx den H-Pegel hat, im Mittel gleich der Gesamtzeit ist, in der es den L-Pegel hat. Das binäre Signal sx ist dann zeitlich mittelwertfrei.

Die Sollwertspannung U _M kann auf beliebige Weise erzeugt werden. In Fig. 1 ist jedoch eine Anordnung zur Erzeugung der Sollwertspannung U _M dargestellt, die besonders günstig ist. Diese Anordnung enthält ein D-Flipflop 27, an dessen Takteingang eine periodische Taktimpulsfolge angelegt ist. Der Ausgang des D-Flipflops ist mit dessen Eingang D verbunden. Da ein D-Flipflop bekanntlich bei jedem an den Takteingang angelegten Impuls den Zustand annimmt, der durch den am Eingang D anliegenden Signalwert bestimmt ist, wechselt das in der dargestellten Weise beschaltete D-Flipflop bei jedem Taktimpuls seinen Zustand. Demzufolge erscheint am Ausgang Q des D-Flipflops 27 eine Rechteck­ impulsfolge, deren Folgefrequenz gleich der halben Folge­ frequenz der Taktimpulse ist, wobei in der Rechteckimpuls­ folge die Dauer jedes Rechteckimpulses genau gleich der Dauer jeder Impulspause zwischen zwei Rechteckimpulsen ist. Die Rechteckimpulsfolge hat also das Tastverhältnis 1 : 2, da als Tastverhältnis das Verhältnis der Impulsdauer zur Periodendauer bezeichnet wird. Es ist bekannt, ein D-Flip­ flop in der beschriebenen Weise als Frequenzteilerstufe zu verwenden. Im vorliegenden Fall dient das D-Flipflop als Rechteckimpulsgenerator.

Der Ausgang Q des D-Flipflops 27 ist über eine Pufferstufe 28 mit einem integrierenden RC-Glied aus einem Widerstand 29 und einem Kondensator 30 verbunden. An den Abgriff des RC-Glieds ist der nichtinvertierende Eingang des Opera­ tionsverstärkers 22 angeschlossen.

Die beiden Pufferstufen 24 und 28 stehen symbolisch für zwei äquivalente Ausgänge einer integrierten digitalen Schaltung, wie in Fig. 1 durch den strichpunktierten Rah­ men angedeutet ist. Es kann sich dabei beispielsweise um zwei in dem gleichen integrierten Baustein gebildete Puf­ ferverstärker oder Inverter handeln. Durch diese Ausbil­ dung ist sichergestellt, daß die binären Ausgangssignale der beiden Pufferstufen 24 und 28 den H-Pegel und den L-Pegel unter genau gleichen Bedingungen annehmen, unab­ hängig von Fertigungstoleranzen, Spannungsschwankungen oder äußeren Einflüssen.

Das Ausgangssignal der Pufferstufe 28 nimmt abwechselnd den H-Pegel und den L-Pegel jeweils für genau die gleiche Zeitdauer an. Am Kondensator 30 des integrierenden RC- Glieds 29, 30 besteht daher eine Spannung U _M , die exakt den zuvor angegebenen Spannungsmittelwert zwischen der Spannung U _H des H-Pegels und der Spannung U _L des L-Pegels hat. Der Regelkreis 20 verschiebt den Mittelwert des zu binarisierenden Analogsignals in der Weise, daß das binä­ re Signal am Ausgang der Pufferstufe 24 den gleichen Spannungsmittelwert wie das Ausgangssignal der Puffer­ stufe 28 annimmt, daß also dieses binäre Signal im Mittel den H-Pegel und den L-Pegel jeweils für die gleiche Zeit­ dauer annimmt. Dadurch ist die Forderung erfüllt, daß das binäre Signal sx zeitlich mittelwertfrei ist.

Ein besonderer Vorteil der beschriebenen Schaltung besteht darin, daß die Mittelwertfreiheit unabhängig von gewollten oder ungewollten Nichtlinearitäten im Analogkanal eintritt. Es ist daher ohne Nachteil möglich, vor der Regelstrecke das Übertragungsglied 16 oder in die Regelstrecke das Übertragungsglied 18 einzufügen, wobei jedes dieser Über­ tragungsglieder einen beliebigen nichtlinearen Verlauf der Amplituden-Übertragungsfunktion besitzen kann, mit der einzigen Einschränkung, daß dieser Verlauf monoton stei­ gend oder monoton fallend sein muß. Dabei ist darauf zu achten, daß das Vorzeichen der Regelschleife im Sinne der richtigen Funktionsweise erhalten bleibt.

Die beschriebene Schaltung hat die weitere vorteilhafte Eigenschaft, daß neben der Korrektur des Mittelwerts alle Offsetspannungen, wie die Offsetspannung des Summierver­ stärkers 14, Offsetverschiebungen im Übertragungsglied 18 sowie die Offsetspannung des Schwellwert-Komparators 17 durch die Regelung kompensiert werden. Lediglich die Off­ setspannung des Differenz-Integrators 21 bleibt als Off­ setfehler bestehen; sie kann aber im Verhältnis zu den Ausgangspegeln der digitalen Pufferstufen vernachlässig­ bar klein gehalten werden. Daher ist ein Offsetabgleich der gesamten Schaltung nicht erforderlich.

Es gibt Anwendungsfälle, in denen das am Ausgang des Schwellwert-Komparators 17 erscheinende binäre Signal nicht unmittelbar verwendbar ist, weil periodische binäre Abtastwerte des Analogsignals benötigt werden. Dies ist beispielsweise bei der digitalen Polaritätskorrelation der Fall, wobei ebenfalls die Forderung besteht, daß die periodischen binären Signale mittelwertfrei sind. Die be­ schriebene Schaltung eignet sich auch für diesen Fall, indem einfach dem Schwellwert-Komparator 17 eine Abtast­ schaltung nachgeschaltet wird und die Regelung aufgrund der durch die Abtastung erhaltenen binären Impulse vorge­ nommen wird.

Fig. 2 zeigt eine für diesen Zweck geeignete Abänderung der Schaltung von Fig. 1. Alle Schaltungsbestandteile, die die gleiche Funktion wie in Fig. 1 haben, sind mit den gleichen Bezugszeichen wie in Fig. 1 bezeichnet und werden nicht nochmals beschrieben.

Im Unterschied zu Fig. 1 ist der Ausgang des Schwellwert- Komparators 17 mit dem Eingang D eines D-Flipflops 31 ver­ bunden, das am Takteingang die Taktimpulsfolge empfängt, die auch das D-Flipflop 27 steuert. Das D-Flipflop 31 nimmt bei jedem Taktimpuls den Zustand an, der durch den im Zeitpunkt des Taktimpulses bestehenden Signalwert am Ausgang des Schwellwert-Komparators 17 bestimmt ist. Das D-Flipflop 31 bildet also in diesem Fall eine digitale Abtastschaltung. Am Ausgang Q des D-Flipflops 31 erscheint somit wieder ein binäres Signal, das durch Binarisierung aus dem Analogsignal x(t) abgeleitet ist und zwischen dem H-Pegel und dem L-Pegel wechselt, doch sind nunmehr die Zeitpunkte der Pegelübergänge nicht mehr allein durch den Schwellwert-Komparator 17, sondern auch durch das Taktsi­ gnal bestimmt; die Zeitabschnitte, in denen das binäre Signal den H-Pegel oder den L-Pegel hat, sind nunmehr ganzzahlige Vielfache der Periodendauer des Taktsignals.

Als weitere Abänderung gegenüber der Schaltung von Fig. 1 ist in Fig. 2 dargestellt, daß die beiden D-Flipflops 27 und 31 selbst in dem gleichen integrierten Baustein gebil­ det sind und daher die Rolle der Pufferstufen 24 und 28 übernehmen können, so daß diese Pufferstufen entfallen.

Der Differenz-Integrator 21 empfängt an seinem invertie­ renden Eingang das binäre Signal vom Ausgang Q des D-Flip­ flops 31, so daß der Regelkreis 20 nunmehr dafür sorgt, daß dieses binäre Signal den H-Pegel und den L-Pegel im Mittel jeweils für gleiche Gesamtzeiten annimmt. Da das binäre Signal nunmehr periodisch abgetastet ist, ist dies gleichbedeutend damit, daß es die beiden möglichen Zustän­ de im Mittel gleich häufig annimmt. Damit enthält das bi­ näre Signal die maximal mögliche Information für eine Polaritätskorrelation.

Das binäre Ausgangssignal sx kann am Ausgang Q des D-Flip­ flops 31 abgenommen werden oder, wie in Fig. 2 dargestellt, zur besseren Entkopplung am Ausgang .

Es sind verschiedene Abänderungen der dargestellten Schal­ tungsanordnungen möglich, ohne daß dadurch das angewendete Verfahren zur Erzeugung eines mittelwertfreien binären Signals beeinträchtigt wird.

So können periodisch abgetastete binäre Abtastwerte an­ statt durch einen dem Schwellwert-Komparator 17 nachge­ schalteten digitalen Abtaster 31, wie in Fig. 2, auch da­ durch erhalten werden, daß dem Schwellwert-Komparator 17 ein Analogsignal-Abtaster vorgeschaltet wird. Der Schwell­ wert-Komparator 17 binarisiert in diesem Fall nicht das vollständige Analogsignal, sondern nur die analogen Ab­ tastwerte. Das Ausgangssignal des Schwellwert-Komparators 17 stellt dann unmittelbar ein periodisch abgetastetes binäres Signal dar. Wenn dann das Ausgangssignal des Schwellwert-Komparators 17, wie in Fig. 1, dem Differenz- Integrator 21 zugeführt wird, wird das binäre Ausgangssi­ gnal durch die Regelung mittelwertfrei gemacht.

Bei allen bisher beschriebenen Ausführungsbeispielen wird die Mittelwertfreiheit des binären Signals dadurch erhal­ ten, daß das Analogsignal x(t) durch die Überlagerung des Gleichsignals im Summierverstärker 14 relativ zu der durch die Schwellwertspannung U _S bestimmten festen Bina­ risierungsschwelle verschoben wird. Dieses Vorgehen ist nicht zwingend, denn es kommt nur auf die gegenseitige Lage von Analogsignal und Binarisierungsschwelle an. Die gleiche Wirkung kann daher auch dadurch erhalten werden, daß die Binarisierungsschwelle durch die Regelung verän­ dert wird, während das Analogsignal unbeeinflußt bleibt. Die Änderung der Binarisierungsschwelle kann dadurch er­ folgen, daß die Schwellwertspannung U _S in Abhängigkeit vom Gleichsignal verändert wird. Die hierfür erforder­ lichen Schaltungsmaßnahmen sind für den Fachmann aufgrund seines Fachwissens ohne weiteres ersichtlich.

Claims (14)

1. Verfahren zur Erzeugung eines zeitlich mittelwertfreien binären Signals durch Binarisierung eines Analogsignals in bezug auf eine Binarisierungsschwelle, bei welchem der Gleichsignalanteil des durch Binarisierung des Analogsignals erhaltenen binären Signals durch Einstellung der Lage des Analogsignals relativ zur Binarisierungsschwelle gleich dem Spannungsmittelwert zwischen den beiden Signalpegeln des binären Signals gehalten wird, dadurch gekennzeichnet, daß durch Integration eines zeitlich mittelwertfreien zweiten binären Signals, das die gleichen Signalpegel hat wie das durch Binarisierung des Analogsignals erhaltene erste binäre Signal (sx), ein Sollwertsignal (U _M ) erzeugt wird, daß das erste binäre Signal (sx) mit dem Sollwertsignal (U _M ) zur Feststellung der Abweichung verglichen wird, und daß die Verschiebung der Lage des Analogsignals (x(t)) relativ zur Binarisierungsschwelle (U _S ) durch ein der integrierten Abweichung entsprechendes Signal in solchem Sinne erfolgt, daß der Mittelwert der Abweichung zu Null geregelt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das der integrierten Abweichung entsprechende Signal dem Analogsignal (x(t)) vor der Binarisierung überlagert wird.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Binarisierungsschwelle durch das der integrierten Abweichung entsprechende Signal geändert wird.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das zweite binäre Signal, aus dem das Sollwertsignal (U _M ) durch Integration erzeugt wird, periodisch ist und in jeder Periode jeden Signalwert für die Hälfte der Periodendauer annimmt.

5. Anordnung zur Durchführung des Verfahrens nach einem der vorhergehenden Ansprüche, mit einer Binarisierungsschaltung, die das zu binarisierende Analogsignal empfängt und am Ausgang das erste binäre Signal abgibt, dadurch gekennzeichnet, daß an den Ausgang der Binarisierungsschaltung ein Regelkreis (20) angeschlossen ist, der einen Differenz-Integrator (21) enthält, der am ersten Eingang das erste binäre Signal (sx) und am zweiten Eingang das Sollwertsignal (U _M ) empfängt.

6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Ausgang des Differenz-Integrators (21) mit dem Eingang einer der Binarisierungsschaltung (17) vorgeschalteten Summierschaltung (14) verbunden ist, die am anderen Eingang das Analogsignal (x(t)) empfängt.

7. Anordnung nach Anspruch 6, gekennzeichnet durch einen Rechteckimpulsgenerator (27), der eine periodische Folge von Rechteckimpulsen erzeugt, in der die Dauer jedes Rechteckimpulses gleich der Dauer jeder Impulspause ist, und daß die Rechteckimpulsfolge als das zweite binäre Signal dem zweiten Eingang des Differenz-Integrators (21) zugeführt wird.

8. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß zwischen den Ausgang des Rechteckimpulsgenerators (27) und den zweiten Eingang des Differenz-Integrators (21) ein RC- Integrationsglied (29, 30) eingefügt ist.

9. Anordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der Rechteckimpulsgenerator (27) durch ein als Frequenzteilerstufe geschaltetes D-Flipflop gebildet ist, an dessen Takteingang eine periodische Taktimpulsfolge angelegt ist.

10. Anordnung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß dem Ausgang der Binarisierungsschaltung (17) und dem Ausgang des Rechteckimpulsgenerators (27) jeweils eine digitale Pufferstufe (24 bzw. 28) nachgeschaltet ist, und daß die beiden digitalen Pufferstufen (24, 28) Bestandteile eines gemeinsamen integrierten Bausteins sind.

11. Anordnung nach einem der Ansprüche 5 bis 10, dadurch gekennzeichnet, daß die Binarisierungsschaltung (17) durch einen Schwellwert-Komparator gebildet ist.

12. Anordnung nach Anspruch 11, dadurch gekennzeichnet, daß dem Schwellwert-Komparator (17) eine durch ein periodisches Taktsignal gesteuerte digitale Abtastschaltung (31) nachgeschaltet ist.

13. Anordnung nach Anspruch 12, dadurch gekennzeichnet, daß die digitale Abtastschaltung (31) durch ein D-Flipflop gebildet ist.

14. Anordnung nach den Ansprüchen 9 bis 12, dadurch gekennzeichnet, daß die beiden den Rechteckimpulsgenerator und die digitale Abtastschaltung bildenden D-Flipflops (27, 31) Bestandteile eines gemeinsamen integrierten Bausteins sind.