DE2713443A1 - Analog-digital-wandler, der ein pulsdichtemoduliertes ausgangssignal liefert - Google Patents

Analog-digital-wandler, der ein pulsdichtemoduliertes ausgangssignal liefert

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DE2713443A1 DE19772713443 DE2713443A DE2713443A1 DE 2713443 A1 DE2713443 A1 DE 2713443A1 DE 19772713443 DE19772713443 DE 19772713443 DE 2713443 A DE2713443 A DE 2713443A DE 2713443 A1 DE2713443 A1 DE 2713443A1
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Description

£.H.Lambourn-1O
Analog/Digital-Wander, der ein pulsdichtemoduliertes Ausgangssignal liefert
Die Erfindung betrifft einen Analog/Digital-Wandler, der ein pulsdichtemoduliertes Ausgangssignal liefert.
Aus der DT-OS 24 39 712 ist es bekannt, bei digitalen Sprachübertragungssystemen, die mit Einzelkanalkodierung arbeiten, das zu kodierende analoge Signal zunächst in ein pulsdichtemoduliertes digitales Signal und darauf dieses in ein pulscodemoduliertes (PCM) Signal umzuwandeln.
Aufgabe
Es ist die Aufgabe der Erfindung, einen hierfür geeigneten Analog/Digital-Wandler anzugeben, der ein pulsdichtemoduliertes Ausgangssignal liefert.
Lösung
Die Aufgabe wird mit den im Patentanspruch angegebenen Mitteln gelöst. Weiterbildungen ergeben sich aus den Unteransprüchen.
Beschreibung
Die Erfindung wird nun anhand der Zeichnungen beispielsweise näher erläutert.
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Es zeigen:
Fig.1 einen einfachen Analog-Digital-Wandler gemäß der Erfindung;
Fig.2 eine Abwandlung des A/D-Wandlers nach Fig.1, die eine Stabilisierung der Verstärkung und eine
Temperaturkompensation bewirkt;
Fig. 3 eine weitere Abwandlung des A/D-Wandlers zur automatischen Nullpunktsregelung des analogen Eingangssignals;
Fig.4 die Wirkung eines gezielt eingeführten Gleichspannungsversatzes des analogen Eingangssignals, und
Fig. 5 eine Schaltungsanordnung zur Fig.3 zur Einführung eines bestimmten Gleichspannungsversatzes.
Bei der Schaltungsanordnung nach Fig.1 wird ein analoges Eingangssignal über Widerstände R4, R1 und einen Spannungsvergleicher 10 dem D-Eingang eines D-Flipflops 11 zugeführt, das an seinem Q-Ausgang ein Signal mit dem gleichen Vorzeichen wie sein D-Eingangssignal und an seinem Q-Ausgang ein Signal entgegengesetzten Vorzeichens abgibt, wenn es durch ein Taktsignal f getriggert wird. Über eine Rück-
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kopplungsschleife, die einen Widerstand R2 enthält, ist der Q-Ausgang mit dem einen Eingang des Spannungsvergleichers 10 verbunden. Dieser Eingang ist außerdem mit einem Kondensator C1 verbunden, der an seinem anderen Anschluß geerdet ist. Der Q-Ausgang des D-Flipflops 11 ist mit dem D-Eingang eines ähnlichen D-Flipflops 12 verbunden, dessen Q-Ausgang über eine zweite RUckkopplungsschleife, die einen Widerstand R3 enthält, mit dem Verbindungspunkt der Widerstände R4 und R1 verbunden ist.
Dieser Punkt ist auch mit einem Kondensator C2 verbunden, dessen anderer Anschluß geerdet ist. Das D-Flipflop 12 erhält dasselbe Taktsignal f wie das D-Flipflop 11. Am zweiten Eingang des Spannungsvergleichers 10 liegt eine Bezugsspannung V .
Es sei zunächst die Arbeiteweise dieser Schaltung betrachtet, wenn kein Eingangssignal anliegt.. Die Spannung e über dem Kondensator C1 wird allein durch das Q-Ausgangssignal hervorgerufen. Wenn dieses Signal positiv wird, steigt die Spannung e und übersteigt die Triggerspannung V des Flipflops 11. Wenn darauf das Flipflop 11 seinen nächsten Taktimpuls erhält, so bewirkt die positive Spannung am D-Eingang, daß das Q-Ausgangssignal negativ wird. Darauf wird die Spannung über dem Kondensator C1 negativ, und das Q-Ausgangssignal wird daher mit dem nächsten Taktimpuls positiv. Die Zeitkonstanten sind dabei so gewählt, daß das Q-Ausgangssignal mit jedem Taktimpuls sein Vorzeichen wechselt.
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Nun sei der Fall betrachtet, daß ein positives Eingangssignal über den Widerstand R1 der Schaltungsanordnung zugeführt wird. Die Widerstände R3 und R4, der Kondensator C2 und das D-Flipflop 12 werden vorerst noch außer acht gelassen. Ein Strom fließt in diesem Fall in R1, und eine positive Spannung wird zu den positiv werdenden Spannungen am Q-Ausgang addiert. Die Schaltungsanordnung hält daher eine positiv werdende Spannung am D-Eingang aufrecht, und das Q-Ausgangssignal bleibt so lange negativ, bis genügend Zeit verstrichen ist, um die Eingangsspannung e des Vergleichers 11 gerade wieder unter die Triggerspannung V
zu bringen. Q wird dann wieder positiv für einen Taktimpuls, worauf die Summenspannung aus dem Eingangssignal und dem kurzen positiven Q-Impuls wiederum bewirkt, daß die Spannung e die Triggerspannung V übersteigt, bis die negative Q-Spannung die Spannung e zurück unter die Triggerspannung V_ bringt. Das Q-Auegangssignal ist daher eine Impulsfolge, bei der das Verhältnis von Impulspausen zu Impulsen gegenüber dem 1:1-Verhältnis des eingangsfreien
Zustandes erhöht ist. Das Verhältnis von Impulspausen zu
Impulsen ist der Amplitude des Eingangssignals proportional. Bei einem negativen Eingangssignal ist die Lage entgegengesetzt. Die Zahl der Impulse ist dabei größer als die Zahl der Impulspausen.
Nur eine sehr kleine Schwankung der Eingangsspannung bewirkt, daß die Impulsfolge am Q-Ausgang des D-Flipflops 11 so
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moduliert wird, daß der mittlere Strom im Widerstand R2 gleich und entgegengesetzt zu dem in R1 ist. Diese Schwankung muß in den Grenzen + V und - V der Triggerspannung des Flipflops 11 gehalten werden. Unter der Voraussetzung, daß das Eingangssignal innerhalb dieser Grenzen gehalten wird, hat die Impulsfolge Q bei jedem vorgegebenen Eingangswert einen mittleren Analogwert, der dem Eingangswert äquivalent ist (wenn R1 gleich R2 ist), und ist pulsdichtemoduliert.
Die maximale Eingangsspannung ist auf - V beschränkt, da bei diesen Werten das Q-Ausgangssignal ein konstantes Signal entweder mit den Impuls- oder mit dem Pausenpegel ist. Eingangssignale, die diese Grenzen Überschreiten, werden vollständig abgeschnitten. Die Zeitkonstante T= RC/2 (wenn R1 gleich R2 ist), ist so gewählt, daß die maximale Signalfrequenz den Wert 1/2 πτο nicht übersteigt.
Der Dynamikbereich der bisher beschriebenen Schaltungsanordnung ist durch den gröbsten Quantisierungsschritt beschränkt, der normalerweise in der Mitte des Bereiches (bei Leerlauf des Eingangs) auftritt. Diese Beschränkung wird durch den Rest der in Fig.1 gezeigten Schaltung überwunden, nämlich durch das zweite Flipflop 12 und seine Rückkopplungsschleife. Der Q-Ausgang des Flipflops 12 entspricht dem Q-Ausgang des Flipflops 11, ist jedoch davon gleichspannungsmäßig isoliert. Das Q-Ausgangssignal des Flipflops 12 wird durch einen Widerstand R3 und einen Kondensator C2 gefiltert,
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so daß ein Analogsignal entsteht/ das phasenverkehrt zum über den Widerstand R4 angelegten analogen Eingangssignal 1st. Das am Widerstand R1 liegende Signal 1st also das über R4 zugeführte analoge Eingangssignal moduliert durch eine negative Rückkopplung. Die Widerstände R3 und R4 sind so gewählt, daß das resultierende Eingangssignal des Widerstandes R1 viel kleiner als das dem Widerstand R4 zugeführte ursprüngliche Analogsignal ist.
Wenn jedoch der grobe Quantisierungsschritt in der Mitte des Dynamikbereichs auftritt, dann bewirkt der zeitweilige Stillstand des ablaufenden Digitalisierungsprozesses, daß das resultierende Signal aufgrund des Ausbleibens des Rückkopplungssignals beträchtlich anwächst. Dies hat zur Folge, daß das D-Flipflop 11 getriggert wird, obwohl das Analogsignal angewachsen ist, jedoch wirkt diesem Effekt die Rückkopplung über R3 entgegen. Tatsächlich wird das ursprüngliche Eingangesignal schließlich als Modulation übertragen, die höherfrequenten Signalen auferlegt ist, die sich aus schnellen Übergängen um den mittleren Schritt ζusammeη-setzen und um irgendwelche anderen Schritte, die im gesamten Bereich auftreten können.
Die Verstärkung der gesamten Schaltung ist sehr stark durch das Verhältnis von R3 zu R4 bestimmt und durch die Amplitude der am Ausgang Q des zweiten D-Flipflops 12 erscheinenden Impulse.
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Wenn daher die Amplitude der Impulse stabilisiert wird, kann die Verstärkung innerhalb schmaler Grenzen durch die Wahl von zwei hochstabilen Widerständen bestimmt werden. Dies läßt sich durch die in Fig.2 gezeigte Abwandlung der Schaltungsanordnung erreichen. Die Rückkopplungssignale von den Q- und Q-Ausgängen des Flipflops 12 werden dazu verwendet, einen konstanten Strom zu schalten, um statt des vorher über R3 zurückgekoppelten unstabilisierten pulsierenden Stromes nun einen stabilisierten pulsierenden strom am Verbindungspunkt zwischen R4 und R1 einzuspeisen. Der Q-Ausgang des D-Flipflops 12 ist mit der Basis eines Transistors T3 und der Q-Ausgang mit der Basis eines Transistors T4 verbunden, die als Stromschalter arbeiten. Den definierten Konstantstrom für den Stromschalter bestimmt eine stabilisierte Spannung, die über einen hochstabilen Widerstand R6 zugeführt wird. Die Temperaturkompensation erfolgt mittels zweier Transistoren T1 und T2, die beide ähnliche Ströme durchlassen und auf demselben Chip angeordnet sind. Der Emitter von T2 liegt daher immer beinahe auf Massepotential. Jede Schwankung der Basis-Emitter-Spannung bei Ti aufgrund einer Temperaturschwankung ist genau so groß wie diejenige bei T2. Der Emitter von T1 bleibt nahezu auf Massepotential.
Von dem A/D-Wandler mit einem endlichen Dynamikbereich sollte man verlangen, daß er den Bereich zum Eingangssignalpegel null symmetrisch hält. Wenn man ein Wandern des Bereichs bezüglich des Eingangssignalpegels null zuläßt, so werden Signale abgeschnitten. Um den Bereich immer richtig symmetrisch
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zu halten, wird die in Fig.3 gezeigte Abwandlung verwendet. Der Q-Ausgang des D-Flipflops 12 wird außer mit der Basis des Transistors T4 mit einem n-Bit-Zähler 13 verbunden, der ein Teil einer externen Einrichtung sein kann. Die puladichtemodulierte Impulsfolge, die zur Ausgangsimpulsfolge vom Ausgang Q des Kodierers komplementär ist, wird in n-Bit-Wörter umgewandelt, deren Folgefrequenz ein Bruchteil der Taktfrequenz f ist, d.h. sie ist viel niedriger als die Taktfrequenz f . Das höchstwertige Bit (MSB) des n-Blt-Wortes wird über ein weiteres D-Flipflop zurückgekoppelt, das durch ein Taktsignal —£ getriggert wird. Diese vierte Rückkopplungsschleife enthält ein Integrationsglied R7, C3 mit einer sehr langen Zeitkonstanten. Somit wird über dem Kondensator C3 eine Gleichspannung bewirkt, deren Wert vom Impuls-Pausen-Verhältnis der höchstwertigen Bits MSB abhängt. Der Ausgang des Integrationsgliedes R7, C3 ist über einen Widerstand R9 mit dem Verbindungspunkt R1, R2, C1 und mit dem Eingang des Spannungsvergleichers verbunden. Diese Schaltung ist sehr empfindlich gegenüber Signalen mit niedrigen Pegeln oder beim Zustand mit dem Eingangssignal null, bei dem das unvermeidliche Geräusch vorhanden ist. Wenn der A/D-Wandler genau symmetrisch eingestellt ist, ist das Impuls-Pausen-Verhältnis 1:1 und die Spannung am Kondensator C3 gleich null. Eine sehr kleine Abweichung des Dynamikbereichs von seiner Symmetrie bezüglich des Eingangssignals null hat zur Folge, daß das Impuls-Pausen-Verhältnis ungleich 1:1 wird, und eine Spannung der einen oder anderen Polarität, je nach der Polarität der Abweichung, entsteht am Kondensator C3. Diese Spannung,
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die über R9 zurückgeführt wird, zieht den Arbeitspunkt des A/D-Wandlers zurück auf die Mitte des Bereichs Vorausgesetzt, daß die richtige Phase verwendet wird).
Die Schleifenverstärkung unter dieser Bedingung ist hoch, aufgrund des Multiplikationseffektes des Zählers 13. Eine alternative, jedoch weniger empfindliche Anordnung, wäre eine solche, die zur Ansteuerung des Integrationsgliedes R7, C3 das Q-Ausgangssignal des D-Flipflops 12 verwendet.
Unter der Voraussetzung, daß es annehmbar ist, den Spitze-Spitze-
Signalbereich des Pulsdichtemodulators um 0,5 dB zu reduzieren, ist es möglich, die Mitte gezielt zu versetzen, so daß ein vergleichsweise großes Eingangssignal von nur -26 dB unterhalb des Spitzenwertes notwendig wäre, um den mittleren Schritt zu erreichen. Dies ist in Fig.4 gezeigt.
Das Signal mit der vollen Amplitude (Kurve a) ist symmetrisch zur echten Mittellinie X. Wenn die Spitze-Spitze-Amplitude um -0,5 dB herabgesetzt wird (Kurve b) so kann der gesamte, jeodch herabgesetzte/Bereich versetzt werden (Kurve c). Wenn auch der Versatz nur 0,5 dB, bezogen auf den maximalen Pegel des Eingangssignals/beträgt, so ist er doch groß genug, um ein Eingangssignal, dessen Spitzenwert um -26 dB unterhalb des maximalen Signalpegels liegt (Kurve d), vollständig unterzubringen. Dies bedeutet, daß die Eingangssignale mit niedrigeren Pegeln mit einem größeren Geräuschabstand digi talisiert und übertragen werden können, als wenn man die Mittellinie X schneiden würde. Außerdem bedeutet es, daß
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das Geräusch beim Eingangssignal null (Leerlauf) auf ähnliche Weise vermindert würde.
Es wird also ein großer Vorteil für Signale mit niedrigen Pegeln erzielt auf Kosten einer kleinen Einschränkung des Dynamikbereiches.
Früher ließ sich dies nur schwierig erreichen/ weil immer ein Wandern der Gleichspannung auftrat. Eine einfache Möglichkeit, einen definierten Versatz vorzusehen, besteht darin, die sich selbst symmetrisch einstellende Anordnung nach Fig.3 in einer in Fig.5 gezeigten Abwandlung zu verwenden .
Der pulsdichtemodulierte Datenstrom hat ein Impuls-Pausen-Verhältnis, das den Gleichstrompegel des Eingangssignals über eine vorgegebene Zeit darstellt. Wenn das Eingangs signal ein Wechselstrom ist, so ändert sich das Impuls- Pausen-Verhältnis offensichtlich laufend. Aber der A/D-Wandler sendet ein Gleichstromsignal aus, wenn kein Wechselstromsignal anliegt, und dieses wird als der Zustand mit dem Eingangssignal null betrachtet. Wenn der n-Bit-Zähler immer auf null aurückgesetzt wird, so ändert sich das höchstwertige Bit MSB, wenn die Zahl der Impulse in einer vorgegebenen Periode den Wert 2n~ - 1 überschritten hat und wenn das Ausgangssignal ein Impuls-Pausen-Verhältnis von 1:1 hat.
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Wenn nun der Zähler 13 auf eine Zahl m statt auf null aurückgesetzt wird, dann ändert sich das höchstwertige Bit MSB, nachdem 2n~ - 1 - m Impulse aufgetreten sind. Somit wird automatisch durch den bereits beschriebenen Mechanismus die Mittellinie X in Fig.4 auf den geforderten Arbeitspunkt gezogen. Der Wert von m wird entsprechend dem gewünschten Versatz gewählt.
Wenn der Zähler dazu eingerichtet ist,auf n+1 Bits zu zählen und wenn das zusätzliche Bit zusammen mit dem η-ten Bit (MSB) einer ODER-Schaltung 15 zugeführt wird, deren Ausgang mit dem D-Eingang des D-Flipflops 14 verbunden ist, so wird dadurch ein Überlaufen des Zählers verhindert.
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Lee
6> rseite

Claims (7)

Dipl.-Phys.Leo Thul Kurze Str.8 7 Stuttgart 30 E.H.Lambourn-10 INTERNATIONAL STANDARD ELECTRIC CORPORATION, NEW YORK Patentansprüche
1. Analog/Digital-Wandler, der ein pulsdichtemoduliertes Ausgangssignal liefert, dadurch gekennzeichnet, daß ein erstes taktgesteuertes D-Flipflop (11) und Mittel (R4, R1, R10) vorgesehen sind, um das zu digitalisierende Analogsignal dem D-Eingang des D-Flipflops (11) zuzuführen, daß eine erste Rückkopplungsschleife vom Q-Ausgang zum D-Eingang des D-Flipflops (11) vorgesehen ist, die integrierende Mittel (R2, C1) enthält, daß ein zweites taktgesteuertes D-Flipflop (12) vorgesehen ist, dessen D-Eingang mit dem Q-Ausgang des ersten D-Flipflops verbunden ist, daß eine zweite Rückkopplungsschleife vom Q-Ausgang des zweiten D-Flipflops (12) zu den Mitteln (R4, R1, 10) vorgesehen ist, die das zu digitalisierende Analogsignal dem ersten D-Flipflop (11) zuführen, wobei diese zweite
Rückkopplungsschleife ein Filter (R3, C2) enthält, und daß
die erste und die zweite Rückkopplungsschleife derart bemessen sind, daß die Signalamplitude in der zweiten Rückkopplungsschleife wesentlich niedriger ist als die des analogen Eingangssignals.
Kg/Scho 18.3.1977
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2. A/D-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die Mittel, die das zu digitalisierende Analogsignal dem D-Eingang des ersten D-Flipflops (11) zuführen, einen Spannungsvergleicher (10) enthalten, dessen einem Eingang das Analogsignal und dessen anderem Eingang eine Schwellenspannung (Vc) zugeführt wird und dessen Ausgang mit dem D-Eingang des ersten D-Flipflops (11) verbunden ist.
3. A/D-Wandler nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zweite Rückkopplungsschleife vom Q-Ausgang des zweiten D-Flipflops (12) mit der Basis eines ersten Transistors (T3) verbunden ist, und daß eine dritte Rückkopplungsschleife vom Q-Ausgang des zweiten D-Flipflops (12) vorgesehen ist, die mit der Basis eines zweiten Transistors (T4) verbunden ist, wobei der erste (T3) und der zweite Transistor (T4) als Stromschalter geschaltet sind, der von einer Konstantstromquelle (+V, -V) gespeist wird, und daß der Kollektorausgang des zweiten Transistors (T4) mit den Mitteln verbunden ist, die das zu digitalisierende Analogsignal dem D-Eingang des ersten D-Flipilops (11) zuführen (Fig.2).
4. A/D-Wandler nach Anspruch 3, dadurch gekennzeichnet, daß Mittel (T1, T2, R6) zur Temperaturkompensation der Konstantstromquelle (+V, -V) vorgesehen sind.
5. A/D-Wandler nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß dem Q-Ausgang des zweiten D-Flipflops (12) ein n-Bit-Zähler (13, Fig.3) nachgeschaltet ist, von
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dem aus eine vierte Rückkopplungsschleife zu den Mitteln zurückführt, die das zu digitalisierende Analogsignal dem D-Eingang des ersten D-Flipflops (11) zuführen, daß jeweils das höchstwertige Bit (MSB) von n-Bit-WÖrtern ausgewählt wird, deren Folgefrequenz (f /2n) ein Bruchteil der Frequenz (f ) der an dem ersten (11) und an dem zweiten D-Flipflop (12) anliegenden Taktsignale ist, daß die die höchstwertigen Bits darstellenden Signale in einem in der vierten RUckkopplungsschleife enthaltenen Integrierglied (R7, C3) integriert werden und daß der n-Bit-Zähler (13) nach jedem n-Bit-Wort zurückgestellt wird.
6. A/D-Wandler nach Anspruch 5, dadurch gekennzeichnet, daß der n-Bit-Zähler (13) auf einen zwischen 0 und η liegenden Wert m zurückgestellt wird.
7. A/D-Wandler nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß zur Auswahl des höchstwertigen Bits (MSB) jedes n-Bit-Wortes ein drittes D-Flipflop (14) vorgesehen ist, dessen D-Eingang mit der höchstwertigen Zählerstufe (MSB) des n-Bit-Zählers (13) verbunden ist und dem Taktsignale mit einer Frequenz f /2n zugeführt werden, wobei f die Frequenz der Taktsignale des ersten (11) und des zweiten D-Flipflops (12) ist und daß der Q-Ausgang des dritten D-Flipflops (14) mit dem Integrierglied (R7, C3) der vierten Rückkopplungsschleife verbunden ist.
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A/D-Wandler nach Anspruch 7, dadurch gekennzeichnet, daß der n-Bit-Zähler (13) um eine weitere Zählstufe zu einem (n+1)-Bit-Zähler erweitert ist, und daß die Ausgänge der η-ten (MSB) und der (n+1)-ten Stufe über eine ODER-Schaltung (15) mit dem D-Eingang des dritten D-Flipflops (14) verbunden sind (Fig.5).
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DE2713443A 1976-04-01 1977-03-26 Analog-Digital-Wandler, der ein pulsdichtemoduliertes Ausgangssignal liefert Expired DE2713443C2 (de)

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