DE2713443C2 - Analog-Digital-Wandler, der ein pulsdichtemoduliertes Ausgangssignal liefert - Google Patents

Description

(ζ D-Flipflops 11 zugeführt, das an seinem Q-Ausgang ein L- Signal mit dem gleichen Vorzeichen wie sein D-Ein- i.'_: gangssignal und an seinem Q-Ausgang ein Signal entge-■i gengesetzten Vorzeichens abgibt, wenn es durch ein Taktsignal /i-getriggert wird. Oher eine Rückkopplungs-_L; schleife, die einen Widerstand R 2 enthält, ist der Q-Aus- > gang mit dem einen Eingang des Spannungsvergleichers Γ 10 verbunden. Dieser Eingang ist außerdem mit einem Kondensator Ci verbunden, der an seinem anderen Anschluß geerdet ist Der Q-Ausgang des D-Flipflops 11 ist mit dem D-Eingang eines ähnlichen D-Flipflops 12 verbunden, dessen (^-Ausgang über eine zweite Rückkopplungsschleife, die einen Widerstand R 3 enthält mit dem Verbindungspunkt der Widerstände R 4 und R 1 verbunden ist

Dieser Punkt ist auch mit einem Kondensator C 2 verbunden, dessen anderer Anschluß geerdet ist Das D-FIipflop 12 erhält dasselbe Taktsignal f_c wie das D-Flipflop 11. Am zweiten Eingang des Spannungsvergleichers 10 lis^t eine Bezugsspannung V&

Es sei zunächst die Arbeitsweise dieser Schalung betrachtet, wenn kein Eingangssignal anliegt Die Spanf:i nung e über dem Kondensator C1 wird allein durch das jü <?-Ausgangssignal hervorgerufen. Wenn dieses Signal U₁ positiv wird, steigt die Spannung e und übersteigt die i_;; Triggerspannung V_c des Flipflops 11. Wenn darauf das W Flipflop 11 seinen nächsten Taktimpuls erhält so be- Pl wirkt die positive Spannung am D-Eingang, daß das »Ι <?-Ausgangssignal negativ wird. Darauf wird die Span-I" nung über dem Kondensator Ci negativ, und das Q- |i Ausgangssignal wird daher mit dem nächsten Taktim- ?; puls positiv. Die Zeitkonstanten sind dabei so gewählt, ·.-. daß das (?-Ausgangssignal mit jedem Taktimpuls sein :V Vorzeichen wechselt.

& Nun sei der Fall betrachtet daß ein positives Ein- Ψ; gangssignal über den Widerstand R 1 der Schaltungsanordnung zugeführt wird. Die Widerstände A3 und R4, _;-_r der Kondensator C2 und das D-Flipflop 12 werden vorerst noch auße. acht gelassen. Ein Strom fließt in diesem Fall in R 1, und eine positive Spannung wird zu den positiv werdenden Spannungen am (^-Ausgang addiert. ;'··. Die Schaltungsanordnung hält daher eine positiv wer^r dende Spannung am D-Eingang aufrecht, und das Q-Ausgangssignal bleibt so lange negativ, bis genügend • Zeit verstrichen ist, um die Eingangs^pannung e des [■;·■ Vergleichers 11 gerade wieder unter die Triggerspan-■■ nung Kczu bringen. (? wird dann wieder positiv für einen ^: Taktimpuls, worauf die Summenspannung aus dem Ein- r: gangssignal und dem kurzen positiven Q-Impuls wieder- ]'.r um bewirkt, daß die Spannung e die Triggerspannung '■■' V₁- übersteigt bis die negative (^-Spannung die Span- : nung e zurück unter die Triggerspannung V_c bringt. Das . : <?-Ausgangssignal ist daher eine Impulsfolge, bei der das Verhältnis von Impulspausen zu Impulsen gegenüber dem I : 1-Verhältnis des eingangsfreien Zustandes erhöht ist Das Verhältnis von Impulspausen zu Impulsen ist der Amplitude des Eingangssignals proportional. ^! Bei einem negativen Eingangssignal ist die Lage entge- ( gengesetzt Die Zahl der Impulse ist dabei größer als die ; Zahl der Impulspausen.

·.'.-.: Nur eine sehr kleine Schwankung der Eingangsspannung bewirkt, daß die Impulsfolge am (^-Ausgang des D-Flipflops 11 so moduliert wird, daß der mittlere Strom im Widerstand R 2 gleich und entgegengesetzt zu '■ dem in R 1 ist. Diese Schwankung muß in den Grenzen ■ -I- Vp und — Vp der Trigger jpannung des Flipflops 11 gehalten werden. Unter der Voraussetzung, daß das Eingangssignal innerhalb dieser Grenzen gehalten wird, hat die Impulsfolge Q bei jedem vorgegebenen Eingangswert einen mittleren Analogwert der dem Eingangswert äquivalent ist (wenn R1 gleich R2 ist), und ist pulsdichtemoduliert

Die maximale Eingangsspannung ist auf ± V_p beschränkt da bei diesen Werten das Q-Ausgangssignal ein konstantes Signal entweder mit dem Impuls- oder mit dem Pausenpegel ist Eingangssignale, die diese Grenzen überschreiten, werden vollständig abgeschnitten. Die Zeitkonstante T₀ = RCIl (wenn R 1 gleich R 2 ist), ist so gewählt daß die maximale Signalfrequenz den V/ert 1/2 πΤ_α nicht übersteigt

Der Dynamikbereich der bisher beschriebenen Schaltungsanordnung ist durch den gröbsten Quantisierungsschritt beschränkt der normalerweise in der Mitte des Bereiches (bei Leerlauf des Eingangs) a ή tritt Diese Beschränkung wird durch den Rest der in F i g. 1 gezeigten Schaltung überwunden, nämlich durch das zweite Flipflop 12 und seine Rückkopplungssch'/iie. Der Q-Aus- gang des Flipflops 12 entspricht dem v-Ausgang des Flipflops 11, ist jedoch davon gleichspannungsmäßig isoliert Das <?-Ausgangssignal des Flipflops 12 wird durch einen Widerstand R 3 und einen Kondensator C2 gefiltert, so daß ein Analogsignal entsteht das phasenverkehrt zum über den Widerstand R 4 angelegten analogen Eingangssignal ist Das am Widerstand R1 liegende Signal ist also das über R 4 zugeführte analoge Eingangssignal, moduliert durch eine negative Rückkopplung. Die Widerstände R 3 und R 4 sind so gewählt daß das resultierende Eingangssignal des Widerstandes R 1 viel kleiner als das dem Widerstand RA zugeführte ursprüngliche Analogsignal ist

Wenn jedoch der grobe Quantisierungsschritt in der Mitte des Dynamikbereichs auftritt, dann bewirkt der zeitweilige Stillstand des ablaufenden Digitalisierungsprozesses, daß das resultierende Signal aufgrund des Ausbleibens des Rückkopplungssignals beträchtlich anwächst. Dies hat zur Folge, daß das D-Flipflop 11 getriggert wird, obwohl das Analogsignal angewachsen ist, jedocf: wirkt diesem Effekt die Rückkopplung über R 3 entgegen. Tatsächlich wird das ursprüngliche Eingangssignal schließlich als Modulation übertragen, die höherfrequenten Signalen auferlegt ist, die sich aus schnellen Übergängen um den mittleren Schritt zusammensetzen und um irgendwelche anderen Schritte, die im gesamten Bereich auftreten können.

Die Verstärkung der gesamten Schaltung ist sehr stark durch das Verhältnis von R 3 zu R 4 bestimmt und durch die Amplitude der am Ausgang Q des zweiten

so D-Flipflops 12 erscheinenden Impulse.

Wenn daher die Amplitude der Impulse stabilisiert wird, kann die Verstärkung innerhalb schmaler Grenzen durch die Wahl von zwei hochstabilen Widerständen bestimmt werden. Di^s läßt sich durch die in F i g. 2 gezeigte Abwandlung der Schaltungsanordnung errejchen. Die Rückkopplungssignale von den Q- und Q-Ausgängen des Flipflops 12 werden dazu verwendet, einen konstanten Strom zu schalten, um statt des vorher über R 3 zurückgekoppelten unstabilisierten pulsierenden Stromes nun einen stabilisierten pulsierenden Strom am Verbindungspunkt zwischen R 4 uiid R 1 einzuspeisen. Der (^-Ausgang des D-Flipflops 12 ist mit der Basis eines Transistors 73 und der (^-Ausgang mit der Basis eines Transistors T4 verbunden, die als Stromschalter arbeiten. Den definierten Konstantstrom für den Stromschalter bestimmt eine stabilisierte Spannung, die über einen hochstabilen Widerstand R 6 zugeführt wird. Die Temperaturkompensation erfolgt mittels

zweier Transistoren Ti und T2, die beide ähnliche Ströme durchlassen und auf demselben Chip angeordnet sind. Der Emitter von T2 liegt daher immer beinahe auf Massepotential. Jede Schwankung der Basis-Emitter-Spannung bei 7Ί aufgrund einer Temperatur-Schwankung ist genau so groß wie diejenige bei T2. Der Emitter von Ti bleibt nahezu auf Massepotential.

Von dem A/D-Wandler mit einem endlichen Dynamikbereich sollte man verlangen, daß er den Bereich zum Eingangssignalpegel null symmetrisch hält. Wenn man ein Wandern des Bereichs bezüglich des Eingangssignalpegels null zuläßt, so werden Signale abgeschnitten. Um den Bereich immer richtig symmetrisch zu halten, wird die in F i g. 3 gezeigte Abwandlung verwendet. Der (^-Ausgang des D-Flipflops 12 wird außer mit der Basis des Transistors T4 mit einem n-Bit-Zähler 13 verbunden, der ein Teil einer externen Einrichtung sein kann. Die pulsdichtemodulierte Impulsfolge, die zur Ausgangsirripuisfcigc vom Ausgang Q des Kuuierers komplementär ist, wird in Λ-Bit-Wörter umgewandelt, deren Folgefrequenz ein Bruchteil der Taktfrequenz f_c ist, d. h. sie ist viel niedriger als die Taktfrequenz fc. Das höchstwertige Bit (MSB)des n-Bit-Wortes wird über ein weiteres D-Flipflop 14 zurückgekoppelt, das durch ein Taktsignal ^ getriggert wird. Diese vierte Rückkopp- ^2j lungsschleife enthält ein Integrationsglied R 7, Ci mit einer sehr langen Zeitkonstanten. Somit wird über dem Kondensator Ci eine Gleichspannung bewirkt, deren Wert vom Impuls-Pausen-Verhältnis der höchstwertigen Bits MSB abhängt. Der Ausgang des Integrationsgliedes R 7, Ci ist über einen Widerstand R9 mit dem Verbindungspunkt Ri, R 2, Ci und mit dem Eingang des Spannungsvergleich^« 10 verbunden. Diese Schaltung ist sehr empfindlich gegenüber Signalen mit niedrigen Pegeln oder beim Zustand mit dem Eingangssignal null, bei dem das unvermeidliche Geräusch vorhanden ist Wenn der A/D-Wandler genau symmetrisch eingestellt ist, ist das Impuls-Pausen-Verhältnis 1 :1 und die Spannung am Kondensator Ci gleich null. Eine sehr kleine Abweichung des Dynamikbereichs von seiner Symmetrie bezüglich des Eingangssignals null hat zur Folge, daß das Impuls-Pausen-Verhältnis ungleich 1 :1 wird, und eine Spannung der einen oder anderen Polarität, je nach der Polarität der Abweichung, entsteht am Kondensator Ci. Diese Spannung, die über R 9 zurückgeführt wird, zieht den Arbeitspunkt des A/D-Wandlers zurück auf die Mitte des Bereichs (vorausgesetzt, daß die richtige Phase verwendet wird).

Die Schleifenverstärkung unter dieser Bedingung ist hoch, aufgrund des Multiplikationseffektes des Zählers 13. Eine alternative, jedoch weniger empfindliche Anordnung, wäre eine solche, die zur Ansteuerung des Integrationsgliedes R 7, Ci das O-Ausgangssignal des D-Flipflops 12 verwendet.

Unter der Voraussetzung, daß es annehmbar ist, den Spitze-Spitze-Signalbereich des Pulsdichtemodulators um 0,5 dB zu reduzieren, ist es möglich, die Mitte gezielt zu versetzen, so daß ein vergleichsweise großes Eingangssignal von nur —26 dB unterhalb des Spitzenwertes notwendig wärt "im den mittleren Schritt zu erreichen. Dies ist in F i g. * gezeigt Das Signal mit der vollen Amplitude (Kurve a^ist symmetrisch zur echten Mittellinie X. Wenn die Spitze-Spitze-Amplitude um —04 dB herabgesetzt wird (Kurve b). so kann der gesamte, jedoch herabgesetzte. Bereich versetzt werden (Kurve c). Wenn auch der Versatz nur 0,5 dB, bezogen auf den maximalen Pegel des Eingangssignals, beträgt, so ist er doch groß genug, um ein Eingangssignal, dessen Spitzenwert um —26 dB unterhalb des maximalen Signalpegels liegt (Kurve d), vollständig unterzubringen. Dies bedeutet, daß die Eingangssignale mit niedrigeren Pegeln mit einem größeren Geräuschabstand digitalisiert und übertragen werden können, als wenn man die Mittellinie X schneiden würde. Außerdem bedeutet es, daß das Geräusch beim Eingangssignal null (Leerlauf) auf ähnliche Weise vermindert würde.

Es wird also ein großer Vorteil für Signale mit niedrigen Pegeln erzielt auf Kosten einer kleinen Einschränkung des Dynamikbereiches.

Früher ließ sich dies nur schwierig erreichen, weil immer ein Wandern der Gleichspannung auftrat. Eine einfache Möglichkeit, einen definierten Versatz vorzusehen, besteht darin, die sich selbst symmetrisch einstellende Anordnung nach F i g. 3 in einer in F i g. 5 gezeigten Abwandlung zu verwenden.

Der puisdichtemoduiierte Datenstrom hat ein Impuls-Pausen-Verhältnis, das den Gleichstrompegel des Eingangssignals über eine vorgegebene Zeit darstellt. Wenn das Eingangssignal ein Wechselstrom ist, so ändert sich das Impuls-Pausen-Verhältnis offensichtlich laufend. Aber der A/D-Wandler sendet ein Gleichstromsignal aus, wenn kein Wechseistromsignai anliegt, und dieses wird als der Zustand mit dem Eingangssignal null betrachtet. Wenn der n-Bit-Zähler 13 immer auf null zurückgesetzt wird, so ändert sich das höchstwertige Bit MSB, wenn die Zahl der Impulse in einer vorgegebenen Periode den Wert 2"-' —1 überschritten hat und wenn das Ausgangssignal sin Impuls-Pausen-Verhältnis von 1 :1 hat.

Wenn nun der Zähler 13 auf eine Zahl m statt auf null zurückgesetzt wird, dann ändert sich das höchstwertige Bit MSB, nachdem 2"-' —1—/77 impulse aufgetreten sind. Somit wird automatisch durch den bereits beschriebenen Mechanismus die Mittellinie X in F i g. 4 auf den geforderten Arbeitspunkt gezogen. Der Wert von m wird entsprechend dem gewünschten Versatz gewählt.

Wenn der Zähler dazu eingerichtet ist, auf η + I Bits zu zählen und wenn das zusätzliche Bit zusammen mit dem Λ-ten Bit (MSB) einer ODER-Schaltung 15 zugeführt wird, deren Ausgang mit dem D-Eingang des D-Flipflops 14 verbunden ist, so wird dadurch ein Überlaufen des Zählers verhindert

Hierzu 5 Blatt Zeichnungen

Claims (1)

1 2

6. A/D-Wandler nach Anspruch 5, dadurch gePatentansprüche: kennzeichnet, daß der n-Bit-Zähler (13) auf einen

zwischen O und η liegenden Wert m zurückgestellt

1. Analog/Digital-Wandler, der ein pulsdichtemo- wird.

duliertes Ausgangssignal liefert, dadurch ge- 5 7. A/D-Wandler nach Anspruch 5 oder 6, dadurch

kennzeichnet, daß ein erstes taktgesteuertes gekennzeichnet, daß zur Auswahl des höchstwerti-

D-Flipflop (11) und Mittel (R 4, Ri, R10) vorgese- gen Bits (MSB) jedes n-Bit-Wortes ein drittes D-

hen sind, um das zu digitalisierende Analogsignal Flipflop (14) vorgesehen ist, dessen D-Eingang mit

dem D-Eingang des D-Flipflops (11) zuzuführen, daß der höchstwertigen Zählerstufe (MSB) des n-Bit-

eine erste Rückkopplungsschleife vom Q-Ausgang io Zählers (13) verbunden ist und dem Taktsignale mit

zum D-Eingang des D-Flipflops (11) vorgesehen ist, einer Frequenz fji" zugeführt werden, wobei f_c die

die integrierende Mittel (R 2, Cl) enthält, daß ein Frequenz der Taktsignale des ersten (11) und des

zweites taktgesteuertes D-Flipflop (12) vorgesehen zweiten D-Flipflops (12) ist und daß der (^-Ausgang

ist, dessen D-Eingang mit dem (^-Ausgang des ersten des dritten D-Flipflops (14) mit dem Integrierglied

D-FIipflops verbunden ist, daß eine zweite Rück- 15 (RT, C3) der vierten Rückkopplungsschteife ver-

kopplungsschleife vom Q-Ausgang des zweiten D- bunden ist

Flipflops (12) zu den Mitteln (R 4, R1,10) vorgese- 8. A/D-Wandler nach Anspruch 7, dadurch gehen ist, die das zu digitalisierende Analogsignal dem kennzeichnet, daß der n-Bit-Zähler (13) um eine weiersten D-Flipflop (11) zuführen, wobei diese zweite tere Zählstufe zu einem (n + 1)-Bit-Zähler erweitert Rückkoppfcugsschleife ein Filter (R 3, C2) enthält, 20 ist und daß die Ausgänge der n-ten (MSB) und der und daß di& erste und die zweite Rückkopplungs- (n + l)-ien Stufe über eine ODER-Schaltung (15) schleife derart bemessen sind, daß die Signalamplitu- mit dem D-Eingang des dritten D-Flipflops (14) verde in der zweiten Rückkopplungsschleife wesentlich bunden sind (F i g. 5).
niedriger ist als die des analogen Eingangssignals.

Z A/D-Wandler nach Anspruch 1, dadurch ge- 25

kennzeichnet, daß die Mittel, die das zu digitalisierende Analogsignal dem D-Eingang des ersten D-

Flipflops (11) zuführen, einen Spannungsvergleicher Die Erfindung betrifft einen Analog/Digital-Wandler,

(10) enthalten, dessen einem Eingang das Analogst- der ein pulsdichtemoduliertes Ausgangssignal liefert,

gnal und dessen anderem Eingang eine Schwellen- 30 Aus der DE-OS 24 39 712 ist es bekannt, bei digitalen

spannung (V-* zugeführt wird und dessen Ausgang Spachübertragungssystemen, die mit Einzelkanalkodie-

mit dem D-Eingang des ersten D-Flipflops (11) ver- rung arbeiten, das zu kodierende analoge Signal zu-

bunden ist nächst in ein pulsdichtemoduliertes digitales Signal und

3. A/D-Wandler nach An.',pruch 1 oder 2, dadurch darauf dieses in ein pulscodemoduliertes (PCM) Signal gekennzeichnet, daß die zweite Rückkopplungs- 35 umzuwandeln.

schleife vom O-Ausgang des zweiten D-Flipflops

(12) mit der Basis eines ersten Transistors (TZ) ver- Aufgabe
bunden ist und daß eine dritte Rückkopplungsschleife vom Q-Ausgang des zweiten D-Flipflops (12) vor- Es ist die Aufgabe der Erfindung, feiten hierfür geeiggesehen ist, die mit der Basis eines zweiten Transi- 40 neten Analog/Digital-Wandler anzugeben, der ein pulsstors (T4) verbunden ist, wobei der erste (T3) und dichtemoduliertes Ausgangssignal liefert

der zweite Tranistor (TA) als Stromschalter geschaltet sind, der von einer Konstantstromquelle (+ V₁ Lösung

— V) gespeist wird, und daß der Kollektorausgang

des zweiten Transistors (T4) mit den Mitteln ver- 45 Die Aufgabe wird mit den im Patentanspruch angegebunden ist, die das zu digitalisierende Analogsignal benen Mitteln gelöst Weiterbildungen ergeben sich aus dem D-Eingang des ersten D-Flipflops (11) zuführen den Unteransprüchen.
(F ig· 2).

4. A/D-Wandler nach Anspruch 3, dadurch ge- Beschreibung
kennzeichnet, daß Mittel (Ti, T2, R 6) zur Tempera- 50

turkompensation der Konstantstromquelle (+V, Die Erfindung wird nun anhand der Zeichnungen bei-

— V) vorgesehen sind. spislsweise näher erläutert.

5. A/D- Wandler nach einem der vorhergehenden Es zeigt

Ansprüche, dadurch gekennzeichnet, daß dem Q- Fig. 1 einen einfachen Analog/Digital-Wandler geAusgang des zweiten D-Flipflops (12) ein /j-Bit-Zäh- 55 maß der Erfindung;

ler (13, Fig.3) nachgeschaltet ist, von dem aus eine Fig.2 eine Abwandlung des A/D-Wandlers nach

vierte Rückkopplungsschleife zu den Mitteln zu- F i g. 1, die eine Stabilisierung der Verstärkung und eine

rückführt, die das zu digitalisierende Analogsignal Temperaturkompensation bewirkt;

dem D-Eingang des ersten D-Flipflops (11) zuführen, F i g. 3 eine weitere Abwandlung des A/D-Wandlers

daß jeweils das höchstwertige Bit (MSB) von n- Bit- 60 zur automatischen Nullpunktsregelung des analogen

Wörtern ausgewählt wird, deren Folgefrequenz Eingangssignals;

(fr/2") ein Bruchteil der Frequenz {f_c) der an dem F i g. 4 die Wirkung eines gezielt eingeführten Gleichersten (11) und an dem zweiten D-Flipflop (12) anlie- Spannungsversatzes des analogen Eingangssignah und
genden Taktsignale ist, daß die die höchstwertigen F i g. 5 eine Schaltungsanordnung zur F i g. 3 zur EinBits darstellenden Signale in einem in der vierten 65 führung eines bestimmten Gleichspannungsversatzes.
Rückkopplungsschleife enthaltenen Integrierglied Bei der Schaltungsanordnung nach F i g. 1 wird ein (R 7, C3) integriert werden und daß der n-Bit-Zähler analoges Eingangssignal über Widerstände R 4, R 1 und

(13) nach jedem n-Bit-Wort zurückgestellt wird. einen Spannungsvergleicher 10 dem D-Eingang eines