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Aus der DD-PS 1 35 144 ist eine Fotoempfängerschaltung bekannt, bei
der zur Störsignalunterdrückung eine Integrierschaltung und ein flankengesteuertes
Flipflop in Reihe geschaltet sind. Diese bekannte Schaltungsanordnung gibt Ausgangssignale
ab, die nicht den von den Störsignalen befreiten Eingangssignalen entsprechen. Die
Abstände der Flanken der Ausgangssignale entsprechen nicht den Abständen der Flanken
der Nutzsignale in den Eingangssignalen. Außerdem
erfolgt die Steuerung
des Flipflops nicht asynchron, sondern synchron unter Verwendung von.Taktimpulsen,
die von einem zusätzlich erforderlichen Taktgenerator abgegeben werden. Hierdurch
kann es ebenfalls zu Verschiebungen der Abstände der Flanken kommen.
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Es wäre denkbar, die Störbefreiung der Binärsignale unter Verwendung
von zwei Integriergliedern durchzuführen, denen die Binärsignale als Eingangssignale
invertiert und nichtinvertiert zugeführt werden. Wenn die Eingangssignale einen
ersten Binärwert annehmen, wird das erste Integrierglied aufgeladen, während das
zweite Integrierglied unter Verwendung eines Schalters ständig entladen wird. Wenn
die Spannung am ersten Integrierglied einen vorgegebenen Schwellenwert erreicht,
erzeugt ein erster Komparator ein Ausgangssignal, das ein nachgeschaltetes Flipflop
setzt. Wenn das Eingangssignal den zweiten Binärwert annimmt, wird das erste Integrierglied
unter Verwendung eines Schalters entladen und das zweite Integrierglied wird aufgeladen.
Wenn die Spannung am zweiten Integrierglied den Schwellenwert erreicht, gibt ein
zweiter Komparator ein Signal ab, mit dem das Flipflop zurückgesetzt wird.
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Wenn die Eingangssignale kurze Störimpulse enthalten, erreichen die
Spannungen an den Integriergliedern nicht die Schwellenwerte und die Ausgangssignale
behalten ihre Werte bei, so daß die Ausgangssignale die von Störimpulsen befreiten
Eingangssignale darstellen.
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Auch bei dieser denkbaren Schaltungsanordnung können die Flanken
der Ausgangssignale infolge von Bauelementetoleranzen von den Abständen der Flanken
der Eingangssignale verschieden sein. Außerdem erfordert die Schaltungsanordnung
einen verhältnismäßig großen Aufwand, da zwei Integrierglieder, zwei Schalter und
zwei Komparatoren erforderlich sind.
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Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung
zur Störbefreiung von Binärsignalen anzugeben, die einerseits einen verhältnismäßig
kleinen Aufwand erfordert und die andererseits die Abstände der Flanken der Binärsignale
möglichst wenig verändert.
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Erfindungsgemäß wird die Aufgabe bei der Schaltungsanordnung der
eingangs genannten Art durch die im Patentanspruch 1 angegebenen Merkmale gelöst.
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Die Schaltungsanordnung gemäß der Erfindung hat den Vorteil, daß
sie verhältnismäßig wenig analog arbeitende Bauelemente enthält und damit weitgehend
als integrierte Schaltung herstellbar ist. Weiterhin hat die Schaltungsanordnung
den Vorteil, daß sich die Ausgangssignale sehr gut für eine Taktierung und Bewertung
eignen, da die Abstände der Flanken der Binärsignale praktisch nicht verändert werden.
Die Zeitkonstante, entsprechend der das Integrierglied aufgeladen wird, wird so
gewählt, daß der Schwellenwert nach einer Zeitdauer erreicht wird, die geeignet
ist, um einen Phasendetektor eines nachgeschalteten Phasenregelkreises anzusteuern.
Die Schaltungsanordnung gemäß der Erfindung erfüllt daher außer der Entstöraufgabe
auch noch die eines Verzögerungsglieds für digitale Signale. Ein Verzögerungsglied
ist Zur Decodierung winkelmontierter Signale mittels eines Phasenregelkreises zwingend
erforderlich. Selbstverständlich darf die Zeitkonstante nicht zü groß gewählt werden,
damit noch eine Unterscheidung zwischen den Störimpulsen und den Nutzsignalen getroffen
werden kann.
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Als Vergleicher wird zweckmäßigerweise ein Äquivalenzglied oder ein
Antivalenzglied verwendet, das die
Eingangssignale mit den Ausgangssignalen bzw.
den invertierten Ausgangssignalen verknüpft. Zur Vermeidung von Fehlschaltungen
für den Fall, daß zwei Flanken der Störimpulse einen Abstand aufweisen, der genau
der Aufladezeitdauer des Integrierglieds bis zum Erreichen des Schwellenwerts entspricht,
ist es zweckmäßig, zur Erzeugung einer Hysterese den Eingang des - Komparators,
an dem der Schwellenwert anliegt, über eine Diode mit dem Ausgang zu verbinden und
andererseits dem Steuereingang des Schalters' ein UND-Glied bzw. ein ODER-Glied
vorzuschalten, an dessen ersten Eingang das Ausgangssignal des Äquivalenzgliedes
bzw. des Antivalenzglieds und an dessen zweiten Eingang das Ausgangssignal des Komparators
bzw. das invertierte Ausgangssignal des Komparators anliegt. Als Schalter wird zweckmäßigerweise
ein Feldeffekttransistor verwendet, an dessen Steuereingang eine Diode angeordnet
ist.
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Im folgenden werden Ausführungsbeispiele der Schaltungsanordnung
anhand von Zeichnungen näher erläutert. Es zeigt F i g. 1 ein Blockschaltbild der
Schaltungsanordnung, F i g. 2 Zeitdiagramme von Signalen an verschiedenen Punkten
der Schaltungsanordnung, Fig. 3 ein erstes Ausführungsbeispiel der Schaltungsanordnung
und Fig.4 ein zweites Ausführungsbeispiel der Schaltungsanordnung.
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Bei dem in F i g. 1 dargestellten Blockschaltbild werden die Binärsignale
als Eingangssignale E der Schaltungsanordnung zugeführt. Die Eingangssignale E können
Störimpulse enthalten, deren Dauer klein ist im Vergleich zu den Abständen der Flanken
der Nutzsignale in den Binärsignalen. Die Schaltungsanordnung gibt an ihrem Ausgang
Ausgangssignale A ab, die den Eingangssignalen E entsprechen und die von den Störimpulsen
befreit sind.
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Die Schaltungsanordnung enthält einen Vergleicher V, der die Binärwerte
der Eingangssignale E und der Ausgangssignale A vergleicht und in Abhängigkeit vom
Vergleich ein Signal S1 als Steuersignal an einen Schalter S abgibt. Der Schalter
S ist an einer Stromquelle ST und. an einem Integrierglied I angeschlossen, das
aus einem Kondensator C1 gebildet wird. Bei Gleichheit der Binärwerte der Eingangssignale
E und der Ausgangssignale A wird der Schalter S geschlossen und eine Aufladung des
Kondensators C1 wird verhindert. Bei Ungleichheit der Binärwerte ist der Schalter
Sgeöffnet und der Kondensator C1 wird durch die Stromquelle ST aufgeladen. Die Spannung
S2 am Integrierglied Iwird in einem Komparator K mit einem Schwellenwert SWverglichen.
Wenn die Spannung 52 den Schwellenwert SWerreicht, gibt der Komparator K ein Signal
S3 ab, das ein Flipflop F in die jeweils entgegengesetzte Lage kippt. Am Ausgang
des Flipflops F werden die Ausgangssignale A abgegeben.
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Weitere Einzelheiten der Schaltungsanordnung werden im folgenden
zusammen mit den in F i g. 2 dargestellten Zeitdiagrammen beschrieben.
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Bei den in F i g. 2 dargestellten Zeitdiagrammen sind in Abszissenrichtung
die Zeit t und in Ordinatenrichtung die Momentanwerte von Signalen an verschiedenen
Punkten der Schaltungsanordnung dargestellt.
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Es wird angenommen, daß die Eingangssignale Eund die Ausgangssignale
A zum Zeitpunkt t 0 die Binärwerte 0 aufweisen. Der Vergleicher V erkennt die Gleichheit
der Binärwerte und das Signal S1 hat den Binärwert 1. Der Schalter S ist geschlossen
und eine
Aufladung des Integrierglieds I wird yerhindert. Zum Zeitpunkt
t 1 nimmt das Eingangssignal E den Binärwert t an. Damit nimmt das Signal S1 den
BinärwertO an und öffnet den Schalter S. Über die Stromquelle ST wird- der Kondensator
C I im Integrierglied I aufgeladen. Zum Zeitpunkt t2 erreicht die Spannung S2-am
Kondensator C1 den Schwellenwert SWund das Signal S3 nimmt den Binärwert 1 an.
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Durch die Änderung des Binärwerts des Signals S3 wird das Flipflop
F in die entgegengesetzte Lage gekippt, so daß das Ausgangssignal A den Binärwert
1 annimmt.
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Damit stimmt der Binärwert des Ausgangssignals A mit dem des Eingangssignals
E überein und das Signal S1 nimmt wieder den Binärwert 1 an. Der Schalter Swird
damit wieder geschlossen und der Kondensator C1 wird über den Schalter S entladen.
Die Spannung S2 wird kleiner als der Schwellenwert SW so daß das Signal S3 wieder
den Binärwert 0 annimmt. Dieselben Vorgänge wie zwischen den Zeitpunkten~tt und
t2 laufen zwischen den Zeitpunkten t 4 und t5, t8 und t9 und t 12 und t 13 ab.
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Zum Zeitpunkt t6 wird angenommen, daß ein Störimpuls ST auftritt,
dessen Dauer kleiner ist als die Abstände zwischen den Flanken der Eingangssignale
bei der Übertragung ungestörter Nutzsignale. Der Vergleicher Stellt nach dem Zeitpunkt
t6 Ungleichheit zwischen dem Eingangssignal E und dem Ausgangssignal A fest und
öffnet den Schalter S, Der Kondensator C 1. wird wieder aufgeladen. Zum Zeitpunkt
t7, vor Erreichen der Schwelle SW ist der Störimpuls beendet und das Eingangssignal
E weist den gleichen Binärwert auf wie das Ausgangssignal A.
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Damit wird der Schalter Wieder geschlossen und der Kondensator C1
wird entladen. Vom Komparator K wird in diesem Fall kein Signal S3 abgegeben, so
daß die Lage des. Flipflops F unverändert bleibt und damit auch das Ausgangssignal
A nicht verändert wird. Die gleichen Vorgänge wie zwischen den Zeitpunkten t6 und
t 7 wiederholen sich bei den Störimpulsen SI zwischen den Zeitpunkten t 10 und tll
und zwischen den Zeitpunkten t 14 und t 15.
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Die Ausgangssignale A entsprechen den Eingangssignalen In, sind jedoch
um die Verzögerungszeit t 2 - t 1, die der Aufladezeitdauer des Kondensators C I
entspricht, verzögert und weisen keine Störimpulse auf.
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Bei dem in F i g. 3 dargestellten Schaltbild eines ersten Ausführungsbeispiels
der Schaltungsanordnung wird die Stromquelle ST aus einem an einer Spannungsquelle
U angeschlossenen Widerstand R 1 und einem Widerstand R 2 gebildet. Zur Stabilisierung
von kurzzeitigen Spannungsschwankungen ist eih Kondensator C2 vorgesehen. Der Schwellenwert
SW wird unter Verwendung eines Spannungsteilers erzeugt, der aus zwei Widerständen
R 3 und R 4 gebildet wird, die parallel zum Kondensator C2 angeordnet sind.
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Der Vergleicher V wird in dem dargestellten Ausführungsbeispiel aus
einem Antivalenzglied A 1 gebildet, dem ein ODER-Glied 0 nachgeschaltet ist.
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Dem ODER-Glied 0 wird auch das Signal S3 zugeführt.
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Es gibt an seinem Ausgang das Signal S1 an den Schalter Stab, der
aus einem Transistor T, vorzugsweise einem Feldeffekttransistor gebildet wird. Zum
Schutz gegen Zerstörung durch statische Aufladung ist an seinem Steuereingang eine
Diode D1 angeschlossen.
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Das ODER-Glied 0 verhindert Fehlschaltungen für den Fall, daß zwei
Flanken des Eingangssignales im Abstand von genau einer Verzögerungszeit t 2 - t
1 aufeinanderfolgen. Zum Schutz gegen Fehlschaltungen durch Überkoppeln des digitalen
Ausgangssignals des Komparators K auf das Integrierglied list derjenige Eingang
des Komparators K, an dem der Schwellenwert SW anliegt, über eine Diode D2 mit dem
Ausgang verbunden. Unter Verwendung dieser Diode D 2 wird ein hystereseartiges Verhalten
des Komparators K erzeugt.
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Dem Komperator K ist ein Inverter N nachgeschaltet, der an seinem
Ausgang die Signale S3 mit der in F i g. 2 dargestellten Polarität erzeugt. Mit
der ansteigenden Flanke dieser Signale S3 wird das Flipflop F gekippt. Das Flipflop
Fist vorzugsweise als sogenanntes D-Flipflop ausgebildet, dessen Dateneingang D
mit dem invertierenden Ausgang Q verbunden ist. An diesem invertierenden Ausgang
Q ist auch das Antivalenzglied A 1 angeschlossen. Die Ausgangssignale A werden am
nichtinvertierenden Ausgang Q abgegeben.
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Das in F i g. 4 dargestellte Ausführungsbeispiel der Schaltungsanordnung
unterscheidet sich von dem in Fig.3 dargestellten Ausführungsbeispiel im wesentlichen
dadurch, daß der Inverter N nicht vorgesehen ist, daß anstelle des Antivalenzgliedes
A 1 ein Äquivalenzglied A 2 vorgesehen ist, das anstelle des ODER-Gliedes O ein
UND-Glied G vorgesehen ist und daß die Ausgangssignale A dem Äquivalenzglied A 2
zugeführt werden. Auch hier dient das UND-Glied G zum Verhindern der oben genannten
Fehlschaltungen.
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Da der Inverter N bei dem in F i g. 4 dargestellten Ausführungsbeispiel
nicht vorhanden ist, ist das Signal 53 invertiert, wie es in Fig. 2 als Signal 53'
dargestellt ist Da das Flipflop F jeweils durch die ansteigende Flanke des Signals
53' gekippt wird, wird es in diesem Fall jeweils mit der Rückflanke der Signale
53' gekippt, so daß die zugehörigen Ausgangssignale A' um die Dauer der impulsförmigen
Signale S3 verzögert werden. Dies ist für die Auswertung der Ausgangssignale A'
jedoch ohne Bedeutung, da alle- Flanken der Ausgangssignale A' um- diese Zeitdauer
verzögert werden. Die Abstände der einzelnen Flanken werden hierdurch nicht verändert.
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Falls es die Folgefrequenzen der Eingangssignale E zuläßt, kann die
Schaltungsanordnung auch ausschließlich aus digitalen Bauelementen aufgebaut werden.
In diesem Fall wird das Integrierglied I aus einem Zähler gebildet, der durch einen
entsprechend hochfrequenten Takt fortgeschaltet wird. Der Schwellenwert SW entspricht
einem vorgegebenen Zählerstand. Der Komparator K entspricht einem digitalen Vergleicher,
der ständig den vom Zähler abgegebenen Zählerstand mit dem vorgegebenen Zählerstand
vergleicht. Der Schalter S entspricht einem Eingang des Zählers, mit dem dieser
jeweils auf seinen Ausgangswert zurückgesetzt wird.
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Eine derart ausgebildete Schaltungsanordnung hat den Vorteil, daß
sie vollständig als integrierte Schaltung herstellbar ist und durch einfache Änderung
,der Zähltaktfrequenz an unterschiedliche Impulsdauern der Störimpulse SI angepaßt
werden kann. Die Schaltungsanordnung kann damit als ein Tiefpaß aufgefaßt werden,
dessen Grenzfrequenz veränderbar ist