CN100379151C - 用于修正时钟信号的方法及时钟信号输入/输出装置 - Google Patents

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Abstract

本发明涉及一种时钟信号修正方法以及一种时钟信号输入/输出装置(1，101)，将时钟信号(CLK)或从时钟信号(CLK)中获得的信号输入到该时钟信号输入/输出装置(1，101)中并且转送到分频器设备(4，104)上，其中将由分频器设备(4，104)输出的信号(clk2)或从信号(clk2)中获得的信号转送到信号积分设备(6，106)上，并且其中将由信号积分设备(6，106)输出的信号(I2)或从信号(I2)中获得的信号转送到第一信号比较电路(8，108b)上，其中将由分频器设备(4，104)输出的信号(clk2)或从信号(clk2)中获得的信号附加地转送到第二信号比较电路(9，109a)上，并且其中时钟信号输入/输出装置(1)附加地具有频率恢复电路(11，111)，用于根据由第一信号比较电路(8，108)输出的信号(rIclk)或从信号(rIclk)中获得的信号和由第二信号比较电路(9，109a)输出的信号(rclk)或从信号(rclk)中获得的信号输出时钟输出信号(clk50)。

Description

用于修正时钟信号的方法及时钟信号输入/输出装置
技术领域
本发明涉及一种尤其是用于修正时钟信号的时钟信号输入/输出装置以及一种时钟信号修正方法。
背景技术
在半导体器件中，尤其是在如基于CMOS技术的DRAM(DRAM＝动态随机存取存储器或动态读写存储器)的存储器件中，将所谓的时钟信号用于在时间上协调数据的处理或转接。
在此，在常规的半导体器件中一般采用施加在单个线路上的单个时钟信号(即所谓的“单端”时钟信号)。
于是可以分别在单个时钟信号的上升的时钟脉冲边沿上(或替代地，例如，分别在下降的单个时钟信号边沿上)转接数据。
此外在现有技术中已经公开了所谓的DDR器件、尤其是DDR-DRAM(DDR-DRAM＝双倍数据速率DRAM或具有双倍数据速率的DRAM)。
在DDR器件中，代替单个的、施加在单个线路上的时钟信号(“单端”时钟信号)，采用两个施加在两个分开的线路上的差分的相对反相的时钟信号。
例如，当两个时钟信号中的第一时钟信号从状态“逻辑高”(例如高的电压电平)变化为状态“逻辑低”(例如低的电压电平)时，第二时钟信号则总是(基本上同时)将它的状态从“逻辑低”改变为“逻辑高”(例如从低的电压电平改变为高的电压电平)。
相反地，当第一时钟信号从状态“逻辑低”(例如低的电压电平)变化为状态“逻辑高”(例如高的电压电平)时，第二时钟信号则总是(又基本上同时)将它的状态从“逻辑高”改变为“逻辑低”(例如从高的电压电平改变为低的电压电平)。
在DDR器件中，一般不仅在第一时钟信号的上升沿上而且也在第二时钟信号的上升沿上(或不仅在第一时钟信号的下降沿上而且也在第二时钟信号的下降沿上)转接数据。
因此，在DDR器件中，比在具有单个时钟信号或“单端”时钟信号的相应的常规器件中更频繁地或更快地(尤其是频繁一倍或快一倍地)进行数据的转接，也即数据速率更高，尤其是比在相应的常规器件中高一倍。
在器件中(在内部)被用于数据的处理或转接的时间协调的时钟信号(“DQS”信号或“数据选通”信号)(或在来用差分的相对反相的时钟信号的情况下内部的时钟信号DQS和与时钟信号DQS相对反相的时钟信号BDQS)必须与从外部输入到器件中的时钟信号(“clk”信号或“clock”信号)同步(或与从外部输入到器件中的差分时钟信号clk、bclk同步)。
由与器件相连接的相应的外部时钟信号发生器生成这个或这些外部时钟信号clk、bclk。
将时钟信号同步设备、例如DLL电路(DLL＝延时锁定回路)用于使内部生成的时钟信号DQS或内部生成的时钟信号DQS、BDQS与这个或这些外部时钟信号clk、bclk同步。例如在EP 964517中公开了这种电路。
例如，时钟信号同步设备可以具有第一延迟装置，将这个或这些外部时钟信号clk、bclk输入到该第一延迟装置中，并且该第一延迟装置(根据由相位比较设备输出的拉制信号)对这个或这些所输入的时钟信号clk、bclk施加(通过控制信号可调节的、可变的)延迟时间tvar。
这个或这些由第一延迟装置输出的信号可以在器件中(在内部)被用于数据的处理或转接的时间协调(即作为(内部)时钟信号DQS或BDQS)。
将由第一延迟装置输出的信号DQS输送给第二延迟装置，该第二延迟装置对所输入的信号DQS施加(固定的)延迟时间tconst，该延迟时间tconst大致对应于由一个或多个接收机(“接收机延迟”)、相应的数据路径(“数据路径延迟”)和一个或多个片外驱动器(“OCD延迟”)所引起的信号延迟的总和。
将由第二延迟装置输出的信号(FB信号或“反馈信号”)输送给上述的相位比较设备，并且在那里将FB信号的相位与(同样被输入到相位比较设备中的)clk信号的那个相位进行比较。根据FB信号的相位是否超前或尾随于clk信号的那个相位，由相位比较设备输出增量信号(INC信号)或减量信号(DEC信号)(作为上述第一延迟装置的控制信号)，这些信号导致，(在INC信号的情况下)增大或(在DEC信号的情况下)减小由第一信号延迟装置引起的clk信号的延迟tvar，使得最终使clk信号和FB信号同步，即“锁定了”时钟信号同步设备。
尤其是在高频时，可能出现(由上述的外部时钟信号发生器提供的)时钟信号clk(或外部提供的差分时钟信号clk、bclk)的相对强的失真。例如，这些失真导致，clk信号的“逻辑低”状态比clk信号的“逻辑高”状态持续更短(或例如更长)的时间(并且例如bclk信号的“逻辑低”状态比bclk信号的“逻辑高”状态持续更长(或例如更短)的时间)。这具有以下后果，即由上述的时钟信号同步设备、例如DLL电路从外部时钟信号clk或bclk获得的(内部)时钟信号DQS或BDQS也相对强地失真。
发明内容
因此，本发明的任务在于，提供一种(新颖的)时钟信号输入/输出装置以及一种新颖的时钟信号修正方法，尤其是这样一种装置和这样一种方法，利用其可以从(失真的)外部时钟信号clk、bclk中获得较少失真或基本上不失真的时钟信号。
本发明通过时钟信号输入/输出装置、时钟信号修正方法来实现该目标和其他目标。
在从属权利要求中说明了本发明的有利的改进方案。
根据本发明的基本思路，提供一种时钟信号输入/输出装置，将时钟信号(clk)或从时钟信号(CLK)获得的信号输入到该时钟信号输入/输出装置中并转送到分频器设备上，其中将由该分频器设备输出的信号(clk2)或从信号(clk2)中获得的信号转送到信号积分设备上，并且其中将由该信号积分设备输出的信号(I2)或从信号(I2)中获得的转送到第一信号比较电路上，其中将由分频器设备输出的信号(clk2)或从信号(clk2)中获得的信号附加地转送到第二信号比较电路上，并且其中时钟信号输入/输出装置附加地具有频率恢复电路，用于根据由第一信号比较电路输出的信号(rIclk)或从信号(rIclk)中获得的信号、和由第二信号比较电路输出的信号(rclk)或从信号(rclk)中获得的信号输出时钟输出信号(clk50)。
附图说明
以下借助实施例和附图来更详细地阐述本发明。在附图中：
图1展示了根据本发明的一个实施例的时钟信号输入/输出装置的示意图；
图2展示了根据本发明的另一实施例的时钟信号输入/输出装置的示意图；
图3展示了被输入到图1中或图2中所展示的时钟信号输入/输出装置中的信号clk或bclk、在该装置内部生成的信号和由该装置输出的信号的时间流程图；
图4展示了根据本发明实施例的用于修正时钟信号的系统的示意图；以及
图5展示了图1和图2中所展示的频率恢复电路的详细示图。
实施方式
在图1中展示了根据本发明的一个实施例的时钟信号输入/输出装置1或时钟信号修正装置1的示意图。
该时钟信号输入/输出装置1具有一个分频器设备4、一个信号积分设备6、两个(相同地或基本上相同地构造的)信号比较电路或信号接收机电路8、9和一个频率恢复电路11。
例如，该时钟信号输入/输出装置1可以设置在半导体器件、尤其是诸知(例如基于CMOS技术的)DRAM(DRAM＝动态随机存取存储器或动态读写存储器)、例如DDR-DRAM(DDR-DRAM＝双倍数据速率DRAM或具有双倍数据速率的DRAM)的存储器件上。
相应的半导体器件具有(外部)连接端子2a(例如相应的焊点或相应的引脚)，(为了在该半导体器件中在时间上协调数据的处理或转接，)由外部时钟信号发生器将外部时钟信号clk施加在该连接端子2a上。
此外，该器件具有相应的(其它的)外部连接端子2b(例如相应的其它的焊点或相应的其它的引脚)，(例如由上述的外部时钟信号发生器)将其它的外部时钟信号bclk施加在该连接端于2b上。时钟信号clk、bclk可以是彼此相对反相的(即所述时钟信号可以是所谓的“差分”时钟信号clk、bclk)。
例如，在该器件内部，可以分别不仅在clk时钟信号的上升沿上、而且在bclk时钟信号的上升沿上(或不仅在从clk时钟信号中获得的DQS信号的上升沿上，而且在从bclk时钟信号中获得的BDQS信号的上升沿上)(或替代地分别在相应信号的下降的时钟脉冲边沿上)转接数据。
如图1中所展示的那样，施加在半导体器件的连接端子2a上的clk信号(必要时通过相应的接收机电路的中间连接)经由线路3a输送给分频器设备4的第一输入端。
此外，施加在半导体器件的连接端子2b上的bclk信号(必要时同样通过上述的接收机电路的中间连接)经由线路3b输送给分频器设备4的第二输入端。
分频器设备4的第一输出端(在该第一输出端上输出相对于信号clk的频率f具有一半频率f/2的信号clk2)通过线路5a连接到信号积分设备6的第一输入端上。
通过由分频器设备4获得的分频来实现，(如图3中展示的那样)信号clk2分别在clk信号的正边沿上改变它的状态(例如，在clk信号的第一正边沿上从“逻辑低”变化为“逻辑高”，而在clk信号的随后的第二正边沿上从“逻辑高”返回到“逻辑低″)。
此外，分频器设备4的第二输出端(在该第二输出端上输出相对信号bclk的频率f具有一半频率f/2的、与信号clk2相对反相的信号bclk2)通过线路5b连接到信号积分设备6的第二输入端上。
通过由分频器设备4获得的分频来实现，(如图3中展示的那样)信号bclk2分别在clk信号的正边沿上改变它的状态(例如，信号bclk2在clk信号的第一正边沿上(与信号clk2相反地)从“逻辑高”变化为“逻辑低”，而在clk信号的随后的第二正边沿上(与信号clk2相反地)从“逻辑低”返回到“逻辑高”)。
如从图1中进一步得知的那样，信号积分设备6的第一输出端(例如，在该第一输入端上输出通过相应的积分由信号clk获得的信号I2)通过线路7a连接到上述的信号比较电路8的第一输入端上。
此外，信号积分设备6的第二输出端(例如，在该第二输入端上输出通过相应的积分由信号bclk获得的、相对于信号I2反相分布的信号bI2)通过线路7b连接到上述的信号比较电路8的第二输入端上。
原则上，可以将任意的信号比较电路或信号接收机电路、相应地类似于相应的常规的时钟接收机电路所构造的、例如具有四个交叉耦合的晶体管(例如第一和第二p沟道场效应晶体管以及第一和第二n沟道场效应晶体管)的接收机电路用作信号比较电路或信号接收机电路8、9。
例如，第一和第二n沟道场效应晶体管的源极可以连接到例如与地电位相连接的(直流或恒定)电流源上。
此外，例如，第一n沟道场效应晶体管的栅极可以与相应电路8、9的上述的(第一)输入端相连接，而第二n沟道场效应晶体管的栅极可以与相应电路8、9的上述的(第二)输入端相连接。
例如，第一n沟道场效应晶体管的漏极可以连接到第一和第二p沟道场效应晶体管的栅极上，并连接到第一p沟道场效应晶体管的漏极上，以及例如，连接到相应电路8、9的(第一)输出端上(在该输出端上(如在图1中示出的那样)可以截取信号rIclk或信号rclk)。
例如，第二n沟道场效应晶体管的漏极可以按相应的方式连接到第二p沟道场效应晶体管的漏极上，以及例如，连接到相应电路8、9的(第二)输出端上(在该输出端上(如在图1中示出的那样)可以截取与信号rIclk或rclk反相的信号brIclk或brclk)。
例如，第一和第二p沟道场效应晶体管的源极可以分别连接到电源电压上。
如在图1中所展示的那样，信号比较电路8的第一输出端(例如通过相应的线路对10a的第一线路)连接到上述的频率恢复电路11上。
按相应的方式，信号比较电路8的第二输出端(例如通过上述的线路对10a的第二线路)连接到上述的频率恢复电路11上。
如从图1中进一步得知的那样，除了通过线路5a输送到信号积分设备6的第一输入端上之外，上述的(相对于信号clk的频率f具有一半频率f/2的)信号clk2还附加地通过连接到线路5a上的线路5c输送到上述的(第二)信号比较电路9的第一输入端上。
此外，除了通过线路5b输送到信号积分设备6的第二输入端上之外，上述的(相对于信号bclk的频率f具有一半频率f/2的)信号bclk2还附加地通过连接到线路5b上的线路5d输送到上述的(第二)信号比较电路9的第二输入端上。
信号比较电路9的第一输出端(例如通过相应的其它的线路对10b的第一线路)连接到上述的频率恢复电路11上。
信号比较电路9的第二输出端也按相应的方式(例如通过上述的线路10b的第二线路)连接到频率恢复电路11上。
如图3中说明的那样并且如上面已经提及的那样，由信号积分设备6对施加在线路5a或5b上的信号clk2或bclk2进行积分。
因此，线路7a上由信号积分设备6输出的信号I2的电平(从在信号clk2中出现负边沿的时刻起)总是线性斜坡状地继续上升，直至在信号clk2中出现正边沿的时刻为止，这导致，(直至clk2信号的下一个负边沿为止)线路7a上由信号积分设备6输出的信号I2的电平总是线性斜坡状地继续下降。
相应地反相地，线路7b上由信号积分设备6输出的信号bI2的电平(从在信号clk2中出现负(或在信号bclk2中出现正)边沿的时刻起)总是线性斜坡状地继续下降，直至在信号clk2中出现正(或在信号bclk2中出现负)边沿的时刻为止，这导致，(直至clk2信号的下一个负边沿为止)线路7b上由信号积分设备6输出的信号bI2的电平总是线性斜坡状地继续上升。
如从图3中进一步得知的那样，当信号I2的电平大于信号bI2的电平时，则总是由信号比较电路8在(第一)输出端上(并且因此在上述线路对10a的第一线路上)输出“逻辑低”信号rIclk，并且当信号I2的电平小于信号bI2的电平时，则总是在(第一)输出端上(并且因此在上述线路对10a的第一线路上)输出“逻辑高”信号rIclk。
相应地相反地，当信号I2的电平小于信号bI2的电平时，则总是由信号比较电路8在(第二)输出端上(并且因此在上述线路对10a的第二线路上)输出“逻辑低”信号brIclk，并且当信号I2的电平大于信号bI2的电平时，则总是在(第二)输出端上(并且因此在上述线路对10a的第二线路上)输出“逻辑高”信号brIclk。
相应地类似地，(如同样从图3中得知的那样，)当信号clk2的电平大于信号bclk2的电平时，则总是由信号比较电路9在(第一)输出端上(并且因此在上述线路对10b的第一线路上)输出“逻辑高”信号rclk，并且当信号clk2的电平小于信号bclk2的电平时，则总是在(第一)输出端上(并且因此在上述线路对10b的第一线路上)输出“逻辑低”信号rclk。
相应地相反地，当信号clk2的电平小于信号bclk2的电平时，则总是由信号比较电路9在(第二)输出端上(并且因此在上述线路对10b的第二线路上)输出“逻辑高”信号brclk，并且当信号clk2的电平大于信号bclk2的电平时，则总是在(第二)输出端上(并且因此在上述线路对10b的第二线路上)输出“逻辑低”信号brclk。
如从图3中进一步得知的那样，当施加在线路对10b的第一线路上的信号rclk将它的状态从“逻辑低”改变为“逻辑高”时，由频率恢复电路11在线路12a上输出的信号clk50则将它的状态从“逻辑低”改变为“逻辑高”，而当施加在线路对10a的第一线路上的信号rIclk将它的状态从“逻辑低”改变为“逻辑高”时，则已经重新返回到“逻辑低”。此外，当施加在线路对10b的第二线路上的信号brclk将它的状态从“逻辑低”改变为“逻辑高”时，由频率恢复电路11在线路12a上输出的信号clk50则已经重新将它的状态从“逻辑低”改变为“逻辑高”，而当施加在线路对10a的第二线路上的信号brIclk将它的状态从“逻辑低”改变为“逻辑高”时，则已经重新返回到“逻辑低”(换而言之，当信号rclk、rIclk、brclk或brIclk中的一个具有正的时钟脉冲边沿时，则在信号clk50中总是发生信号状态改变)。
如进一步从图3中得知的那样，当施加在线路对10b的第一线路上的信号rclk将它的状态从“逻辑低”改变为“逻辑高”(或信号brclk从“逻辑高”改变为“逻辑低”)时，(相应地相反地)由频率恢复电路11在线路12b上输出的信号bclk50则将它的状态从“逻辑高”改变为“逻辑低”，而当施加在线路对10a的第一线路上的信号rIclk将它的状态从“逻辑低”改变为“逻辑高”(或信号brIclk从“逻辑高”改变为“逻辑低”)时，则已经重新返回到“逻辑高”。此外，当施加在线路对10b的第二线路上的信号brclk将它的状态从“逻辑低”改变为“逻辑高”(或信号rclk从“逻辑高”改变为“逻辑低”)时，由频率恢复电路11在线路12b上输出的信号bclk50则已经重新将它的状态从“逻辑高”改变为“逻辑低”，而当施加在线路对10a的第二线路上的信号brIclk将它的状态从“逻辑低”改变为“逻辑高”(或信号rIclk从“逻辑高”改变为“逻辑低”)时，则已经重新返回到“逻辑高”(换而言之，当信号rclk、rIclk、brclk或brIclk中的一个具有正的时钟脉冲边沿(或替代地负的时钟脉冲边沿)时，在信号bclk50中则总是发生信号状态改变)。
在图5中展示了频率恢复电路11的详细示图。
该频率恢复电路11具有四个(对于四个被输入到频率恢复电路11中的信号中的每一个来说)基本上相同的、平行的电路段301a、301b、301c、301d。
每个电路段301a、301b、301c、301d分别具有一个延迟装置302a、302b、302c、302d(它们分别由奇数数量的反相器组成)、一个NAND(与非)门303a、303b、303c、303d、一个(附加的)反相器304a、304b、304c、304d和两个(互补连接的)传输门305a、305b、305c、305d或306a、306b、306c、306d。
如从图5中得知的那样，上述信号rclk、rIclk、brclk或brIclk分别被直接转接到各个NAND门303a、303b、303c、303d的第一输入端上，并且附加地通过相应的延迟装置302a、302b、302c、302d的中间连接(即按照延迟由延迟装置所引起的延迟时间ΔT的方式)被转接到各个NAND门303a、303b、303c、303d的第二输入端上。
因此，只有当施加在各个NAND门303a、303b、303c、303d的第一输入端上的信号rclk、rIclk、brclk或brIclk将其状态从“逻辑低”改变为“逻辑高”(并且仅在相对短的(相当于上述延迟时间ΔT的)持续时间内，因为在上述延迟时间ΔT之后，施加在各个NAND门303a、303b、303c、303d的第二输入端上的信号将其状态从“逻辑高”改变为“逻辑低”)，在各个NAND门303a、303b、303c、303d的输出端上输出的信号rclk’、rlclk’、brclk’或brIclk’才变成“逻辑低”。换而言之，通过由各个NAND门303a、303b、303c、303d输出的信号rclk’、rIclk‘、brclk’或brIclk’表明，相应的信号rclk、rIclk、brclk或brIclk具有正的时钟脉冲边沿。
如从图5中进一步得知的那样，将传输门305a、305b、306c、306d的输入端连接到电源电压(电源电平VDLL)上，而将传输306a、306b、306c、306d的输入端接地(地电平VSSDL)。
传输门305a、305b、305c、305d的输出端是互相连接的，并且连接到锁存器3O7b的输入端上，该锁存器3O7b的输出端连接到上述的线路12b上。
传输门3O6a、306b、306c、306d的输出端按相应类似的方式互相连接，并且连接到锁存器307a的输入端上，该锁存器3O7a的输出端连接到上述的线路12a上。
每个锁存器307a、307b可以具有第一和第二反相器，其中第一反相器的输出通过第二反相器反馈到第一反相器的输入端上。
在四个电路段301a、301b、301c、301d的每一个中，将上述的(由各个NAND门303a、303b、303c、303d输出的)信号rclk’、rIclk’、brclk’或brIclk’分别直接输送到各个传输门305a、306a或305b、306b或305c、306c或305d、306d的第一控制输入端上，并且(通过各个反相器304a、304b、304c、304d的中间连接)输送到与各个传输门305a、306a或305b、306b或305c、306c或305d、306d的第一控制输入端反相的第二传输门控制输入端上。
当上述的信号rclk′、rIclk′、brclk′或brIclk′之一(短时地)变成“逻辑低”(即相应的信号rclk、rIclk、brclk或brIclk具有正的时钟脉冲边沿)时，则总是相应地(短时地)转换相应的传输门(即阻断先前导通的传输门，并且导通先前阻断的传输门)，其中给所述相应的传输门输送各个信号rclk′、rIclk′、brclk′或brIclk′。
将相应的由此生成的(正或负)脉冲信号(bD0)或与其反相的(负或正)脉冲信号(D0)转送到锁存器307a或307b的输入端上，使得相应地转换在各个锁存器307a、307b的输出端上输出的信号(clk50或bclk50)(即其状态从“逻辑高”改变为“逻辑低”或从“逻辑低”改变为“逻辑高”)。
由于锁存器307a、307b的作用，相应的信号clk50、bclk50则一直在那时所达到的状态中保持不变，直至信号rclk′、rIclk′、brclk′或brIclk′中的下一个信号(短时地)变成“逻辑低”(即相应的信号rclk、rIclk、brclk或brIclk具有正的时钟脉冲边沿)。
如从图3中得知的那样，在信号clk50或信号bclk50中(不同于在信号clk或bclk中)，“逻辑低”状态的持续时间基本上与“逻辑高”状态的持续时间一样长。
借助时钟信号输入/输出装置1，因此可以由(失真的)外部时钟信号clk、bclk获得较少失真或基本上不失真的(时钟)信号clk50或bclk50。
例如可以将信号clk50和/或信号bclk50输送给相应的时钟信号同步设备、例如DLL电路(DLL＝延时锁定回路)，该时钟信号同步设备根据clk50信号或bclk50信号生成相应的(与此同步的)时钟信号DQS或BDQS，一个或多个时钟信号DQS或BDQS被用于半导体器件中的数据的处理或转接的时间协调。
在图2中展示了根据本发明另一个实施例的时钟信号输入/输出装置101或时钟信号修正装置101的示意图。
该时钟信号输入/输出装置101具有一个分频器设备104、一个信号积分设备106、四个(相同地或基本上相同地构造的)信号比较电路或信号接收机电路108a、108b、109a、109b和一个频率恢复电路111。
例如，该频率恢复电路111可以与图5中展示的频率恢复电路111相应地类似地或相同地构造。
时钟信号输入/输出装置101可以被设置在半导体器件、尤其是诸如(例如基于CMOS技术的)DRAM(DRAM＝动态随机存取存储器或动态读写存储器)、例如DDR-DRAM(DDR-DRAM＝双倍数据速率DRAM或具有双倍数据速率的DRAM)的存储器件上。
相应的半导体器件具有(外部)连接端子102a(例如相应的焊点或相应的引脚)，在该连接端102a上(为了在半导体器件中在时间上协调数据的处理或转接)由外部时钟信号发生器施加外部时钟信号clk。
此外，该器件具有相应的(其它的这里未示出的)外部连接端子(例如相应的其它的焊点或相应的其它的引脚)，在该连接端子上(例如由上述的外部时钟信号发生器)施加其它的外部时钟信号bclk。时钟信号clk、bclk可以是彼此相对反相的(即这些时钟信号可以是所谓的“差分”时钟信号clk、bclk)。
在该器件内部，例如可以分别不仅在clk时钟信号的上升沿上而且在bclk信号的上升沿上转接数据(或不仅在从clk时钟信号中获得的DQS信号的上升沿上，而且还在从bclk信号中获得的BDQS信号的上升沿上(或替代地例如分别在相应信号的下降的时钟脉冲边沿上))。
如图2中展示的那样，施加在半导体器件的连接端子102a上的clk信号(必要时通过相应接收机电路的中间连接)经由线路103a输送给分频器设备104的输入端。
分频器设备104的第一输出端(在该第一输出端上输出相对于信号clk的频率f具有一丰频率f/2的信号clk2)通过线路105a连接到信号积分设备106的第一输入端上。
通过由分频器设备4获得的分频来实现，(如图3中展示的那样)信号clk2分别在clk信号的正边沿上改变它的状态(例如在clk信号的第一正边沿上从“逻辑低”到“逻辑高”，而在clk信号的随后的第二正边沿上从“逻辑高”返回到“逻辑低”)。
分频器设备104的第二输出端(在该第二输出端上输出相对于信号clk的频率f其有一半频率f/2的、与信号clk2相对反相的信号bclk2)通过线路105b连接到信号积分设备106的第二输入端上。
如从图2中得知的那样，在那里所展示的实施例中(不同于在图1中所展示的实施例中)，不是(直接)由施加在上述外部的半导体器件连接端子上的bclk信号、而是(间接)由与bclk信号反相的clk信号获得在线路105b上输出的信号bclk2。
通过由分频器设备4获得的分频来实现，(如图3中展示的那样)信号bclk2分别在clk信号的正边沿上改变它的状态(例如信号bclk2在clk信号的第一正边沿上(与信号clk2相反地)从“逻辑高”改变为“逻辑低”，而在clk信号的随后的第二正边沿上(与信号clk2相反地)从“逻辑低”返回到“逻辑高″)。
如从图2中进一步得知的那样，信号积分设备106的第一输出端(例如，在该第一输出端上输出通过相应的积分由信clk获得的信号I2)通过线路107a和与该线路107a相连接的线路107c连接到上述信号比较电路108a的(第二)输入端上。
如从图2中进一步得知的那样，信号积分设备106的第一输出端附加地(通过上述线路107a)连接到上述信号比较电路108b的(与上述信号比较电路108a的上述第二输入端反相的)第一输入端上。
此外，信号积分设备106的第二输出端(例如，在该第二输出端上输出通过相应的积分由信号bclk获得的、与信号I2反相分布的信号bI2)通过线路107b和与该线路107b连接的线路107d连接到上述信号比较电路108a的第一输入端上。
如从图2中进一步得知的那样，信号积分设备106的第二输出端附加地(通过上述线路107b)连接到上述信号比较电路108b的第二输入端上。
作为信号比较电路或信号接收机电路108a、108b、109a、109b，原则上可以采用任意的信号比较电路或信号接收机电路，相应地类似于相应的常规时钟接收机电路所构造的、例如具有四个交叉耦合的晶体管(例如第一和第二p沟道场效应晶体管以及第一和第二n沟道场效应晶体管)的接收机电路。
例如，第一和第二n沟道场效应晶体管的源极可以连接到与地电位相连接的(直流或恒定)电流源上。
此外，例如，第一n沟道场效应晶体管的栅极可以与相应电路108a、108b、109a、109b的上述(第一)输入端相连接，而第二n沟道场效应晶体管的栅极可以与相应电路108a、108b、109a、109b的上述(第二)输入端相连接。
例如，第一n沟道场效应晶体管的漏极可以连接到第一和第二p沟道场效应晶体管的栅极上，并且连接到第一p沟道场效应晶体管的漏极上，以及连接到相应电路108a、108b、109a、109b的(第一)输出端上(在该(第一)输出端上(如图2中示出的那样)在电路108a、108b、109a、109b中可以截取信号brIclk、rIclk、rclk或brclk(在本实施例中不采用相应的、在电路108a或109b的相应第二输出端上输出的信号))。
例如，第二n沟道场效应晶体管的漏极可以按相应的方式连接到第二p沟道场效应晶体管的漏极上，以及连接到相应电路108a、108b、109a、109b的(第二)输出端上(在本实施例中不采用该(第二)输出端)。
第一和第二p沟道场效应晶体管的源极可以分别连接到电源电压上。
信号比较电路108a的第一输出端(通过线路110a)连接到上述的频率恢复电路111上。
信号比较电路108b的上述的第一输出端也按相应的方式通过线路110b连接到上述的颇率恢复电路111上。
如从图2中进一步得知的那样，除了通过线路105a输送到信号积分设备106的第一输入端上之外，上述的(相对于信号clk的频率f具有一半频率f/2的)信号clk2连接到线路105a上的线路105c输送到上述信号比较电还附加地通过路109a的第一输入端上，并且(通过与线路105c相连接的线路105e)输送到上述信号比较电路109b的第二输入端上。
此外，除了通过线路105b输送到信号积分设备6的第二输入端上之外，上述的(相对于信号bclk的颇率f具有一半频率f/2的)信号bclk2还附加地通过连接到线路105b上的线路105d输送到上述信号比较电路109a的第二输入端上，并且(通过与线路105d相连接的线路105f)输送到上述信号比较电路109b的第一输入端上。
信号比较电路109a的第一输出端(通过线路110c)连接到上述的频率恢复电路111上。
信号比较电路109b的第一输出端也按相应的方式通过线路110d连接到上述的频率恢复电路111上。
如图3中所说明的那样，并且如上面已经提及的那样，由信号积分设备106对施加在线路105a或105b上的信号clk2或bclk2进行积分。
因此，线路107a上由信号积分设备106输出的信号I2的电平(从在信号clk2中出现负边沿的时刻起)总是线性斜坡状地继续上升，直至在信号clk2中出现正边沿的时刻为止，这导致，(直至clk2信号的下一个负边沿为止)线路107a上由信号积分设备106输出的信号I2的电平总是线性斜坡状地继续下降。
相应地反相地，线路107b上由信号积分设备106输出的信号bI2的电平(从在信号clk2中出现负(或在信号bclk2中出现正)边沿的时刻起)总是线性斜坡状地继续下降，直至在信号clk2中出现正(或在信号bclk2中出现负)边沿的时刻为止，这导致，(直至clk2信号的下一个负边沿为止)线路107b上由信号积分设备106输出的信号bI2的电平总是线性斜坡状地继续上升。
如从图3中进一步得知的那样，当施加在线路110c上的信号rclk将它的状态从“逻辑低”改变为“逻辑高”时，由频率恢复电路111在线路112a上输出的信号clk50则将它的状态从“逻辑低”改变为“逻辑高”，而当施加在线路110b上的信号rIclk将它的状态从“逻辑低”改变为“逻辑高”时，则已经重新返回到“逻辑低”。此外，当施加在线路110d上的信号brclk将它的状态从“逻辑低”改变为“逻辑高”时，由频率恢复电路111在线路112a上输出的信号clk50则已经重新将它的状态从“逻辑低”改变为“逻辑高”，而当施加在线路110a上的信号brIclk将它的状态从“逻辑低”改变为“逻辑高”时，则已经重新返回到“逻辑低”(换而言之，当信号rclk、rIclk、brclk或brIclk中的一个具有正的时钟脉冲边沿时，则在信号clk50中总是发生信号状态改变)。
与上面针对信号clk50所阐述的相应地相反的内容适用于由频率恢复电路111在线路112b上输出的信号bclk50。
因此，除了信号brIclk和rIclk或rclk和brclk分别由两个不同的、代替分别由同一个信号比较电路或接收机电路108a、108b、109a、109b来生成之外，图2中所展示的时钟信号输入/输出装置101的工作方式基本上对应于图1中所展示的时钟信号输入/输出装置1的工作方式，其中接收机电路108a、108b、109a、109b的(这里所采用的)输出信号brIclk和rIclk或rclk和brclk的所有正边沿分别仅仅由控制接收机电路108a、108b、109a、109b的相应信号(I2和bI2或clk2和bclk2)的相应正边沿(而绝不是要么由控制信号I2和bI2或clk2和bclk2的正边沿，要么由控制信号I2和bI2或clk2和bclk2的负边沿)来触发。
由此可以防止，由于在控制信号I2和bI2或clk2和bclk2的正和负边沿的情况下信号时延可能不同，而由接收机电路108a、108b、109a、109b引起由频率恢复电路111输出的信号clk50、bclk50的失真。
如从图4中得知的那样，可以将多个对应于图1和/或2中所展示的时钟信号输入/输出装置1、101的时钟信号输入/输出装置1、101(例如两个或三个等等时钟信号输入/输出装置1、101)串联连接。
在此情况下，将由第一时钟信号输入/输出装置1、101输出的信号clk50、bclk50用作连接到第一时钟信号输入/输出装置1、101之后的第二时钟信号输入/输出装置1、101的输入信号，使得还可以由(第二)时钟信号输入/输出装置1、101进一步降低还可能包含在信号clk50、bclk50中的失真。
附图标记列表
1     时钟信号输入/输出装置
2a    连接端子
2b    连接端子
3a    线路
3b    线路
4     分频器设备
5a    线路
5b    线路
5c    线路
5d    线路
6     信号积分设备
7a    线路
7b    线路
8     信号比较电路
9     信号比较电路
10a   线路对
10b   线路对
11    频率恢复电路
12a   线路
12b   线路
101   时钟信号输入/输出装置
102a  连接端子
103a  线路
104   分频器设备
105a  线路
105b  线路
105c  线路
105d  线路
105e  线路
105f  线路
106   信号积分设备
107a  线路
107b  线路
107c  线路
107d  线路
108a  信号比较电路
108b  信号比较电路
109a  信号比较电路
109b  信号比较电路
110a  线路
110b  线路
110c  线路
110d  线路
111   频率恢复电路
112a  线路
112b  线路
201   时钟信号输入/输出系统
301a  电路段
301b  电路段
301c  电路段
301d  电路段
302a  延迟装置
302b  延迟装置
302c  延迟装置
302d  延迟装置
303a  NAND门
303b  NAND门
303c  NAND门
303d  NAND门
304a  反相器
304b  反相器
304c  反相器
304d  反相器
305a  传输门
305b  传输门
305c  传输门
305d  传输门
306a  传输门
306b  传输门
306c  传输门
306d  传输门
307a  锁存器
307b  锁存器

Claims (10)

1.一种时钟信号输入/输出装置(1，101)，将时钟信号(CLK)或从所述时钟信号(CLK)中获得的信号输入到该时钟信号输入/输出装置(1，101)中并且转送到分频器设备(4，104)上，其中将由所述分频器设备(4，104)输出的信号(clk2)或从所述信号(clk2)中获得的信号转送到信号积分设备(6，106)上，并且其中将由所述信号积分设备(6，106)输出的信号(I2)或从所述信号(I2)中获得的信号转送到第一信号比较电路(8，108b)上，其中将由所述分频器设备(4，104)输出的信号(clk2)或从所述信号(clk2)中获得的所述信号附加地转送到第二信号比较电路(9，109a)上，并且其中所述时钟信号输入/输出装置(1)附加地具有频率恢复电路(11，111)，用于根据由所述第一信号比较电路(8，108)输出的信号(rIclk)或从所述信号(rIclk)中获得的信号和由所述第二信号比较电路(9，109a)输出的信号(rclk)或从所述信号(rclk)中获得的信号输出时钟输出信号(clk50)。
2.按权利要求1的时钟信号输入/输出装置(1)，其中，由所述频率恢复电路(11)输出的时钟输出信号(clk50)附加地依赖于由所述第一信号比较电路(8)输出的其它信号(brIclk)或从所述其它信号(brIclk)中获得的信号和由所述第二信号比较电路(9)输出的其它信号(brclk)或从所述其它信号(brclk)中获得的信号。
3.按权利要求1的时钟信号输入/输出装置(101)，其中，由所述频率恢复电路(11)输出的时钟输出信号(clk50)附加地依赖于由第三信号比较电路(108a)输出的信号(brIclk)或从信号(brIclk)中获得的信号和由第四信号比较电路(109b)输出的信号(brclk)或从所述信号(brclk)中获得的信号。
4.按以上权利要求之一的时钟信号输入/输出装置(1)，其中，所述信号比较电路(8，9，108b，109a)中的一个或多个是接收机电路。
5.按权利要求4的时钟信号输入/输出装置(1)，其中，所述一个或多个接收机电路(8，9，108b，109a)具有交叉耦合的晶体管。
6.按权利要求1的时钟信号输入/输出装置(1)，其中，由所述信号输出电路(11，111)输出的时钟输出信号(clk50)在由所述第二信号比较电路(9，109a)输出的信号(rclk)或从所述信号(rclk)中获得的所述信号的正边沿上将它的状态从“逻辑低”改变为“逻辑高”或相反地从“逻辑高”改变为“逻辑低”，而在随后的由所述第一信号比较电路(8，108b)输出的信号(rIclk)或从所述信号(rIclk)中获得的所述信号的正边沿上返回到“逻辑低”或“逻辑高”。
7.按权利要求1的时钟信号输入/输出装置(1)，其中，由所述频率恢复电路(11，111)输出的时钟输出信号(clk50)在由所述第二信号比较电路(9，109a)输出的信号(rclk)或从所述信号(rclk)中获得的所述信号的负边沿上将它的状态从“逻辑低”改变为“逻辑高”或相反地从“逻辑高”改变为“逻辑低”，而在随后的由所述第一信号比较电路(8，108b)输出的信号(rIclk)或从所述信号(rIclk)中获得的所述信号的负边沿上返回到“逻辑低”或“逻辑高”。
8.一种时钟信号修正方法，该时钟信号修正方法具有以下步骤：
-对时钟信号(CLK)或从所述时钟信号(CLK)获得的信号进行分频，以致获得相对于所述时钟信号(CLK)的频率具有更低频率的信号(clk2)；
-对所述具有更低频率的信号(clk2)进行积分，以致获得积分信号(I2)；
-将所述具有更低频率的信号(clk2)和与其反相的信号(bclk2)进行比较，以获得第一比较信号(rclk)；以及
-将所述积分信号(I2)和与其反相的信号(bI2)进行比较，以获得第二比较信号(rIclk)；以及
-作为所述第一比较信号(rclk)和所述第二比较信号(rIclk)的函数，输出时钟输出信号(clk50)。
9.一种时钟信号输入/输出装置(1，101)，将时钟信号(CLK)或从所述时钟信号(CLK)获得的信号输入到该时钟信号输入/输出装置(1，101)中并且转送到分频器设备(4，104)上，其中将由所述分频器设备(4，104)输出的信号(clk2)或从所述信号(clk2)中获得的信号转送到信号积分设备(6，106)上，并且其中将由所述信号积分设备(6，106)输出的信号(I2)或从所述信号(I2)获得的信号转送到第一信号比较电路(8，108b)上，其中将由所述分频器设备(4，104)输出的信号(clk2)或从所述信号(I2)获得的所述信号附加地转送到第二信号比较电路(9，109a)上，并且其中所述时钟信号输入/输出装置(1)附加地具有频率恢复电路(11，111)，用于根据由所述第一信号比较电路(8，108)输出的信号(rIclk)或从所述信号(rIclk)中获得的信号和由所述第二信号比较电路(9，109a)输出的信号(rclk)或从所述信号(rclk)中获得的信号输出时钟输出信号(clk50)，其中通过由所述第二信号比较电路(9，109a)输出的信号(rclk)或从所述信号(rclk)中获得的所述信号的信号边沿来触发所述时钟输出信号(clk50)的朝第一方向延伸的信号边沿，并且通过由所述第一信号比较电路(8，108)输出的信号(rIclk)或从所述信号(rIclk)中获得的所述信号的信号边沿来触发所述时钟输出信号(clk50)的朝与所述第一方向相反的第二方向延伸的信号边沿。
10.一种时钟信号修正方法，该时钟信号修正方法具有以下步骤：
-对时钟信号(CLK)或从所述时钟信号(CLK)获得的信号进行分频，以致获得相对于所述时钟信号(CLK)的频率具有更低频率的信号(clk2)；
-对所述具有更低频率的信号(clk2)进行积分，以致获得积分信号(I2)；
-将所述具有更低频率的信号(clk2)和与其反相的信号(bclk2)进行比较，以致获得第一比较信号(rclk)；
-将所述积分信号(I2)和与其反相的信号(bI2)进行比较，以致获得第二比较信号(rIclk)；以及
-输出时钟输出信号(clk50)，其中通过所述第一比较信号(rclk)的信号边沿来触发所述时钟输出信号(clk50)的朝第一方向延伸的信号边沿，并且通过所述第二比较信号(rIclk)的信号边沿来触发所述时钟输出信号(clk50)的朝与所述第一方向相反的第二方向延伸的信号边沿。
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