WO2005050845A1 - Taktsignal-ein-/ausgabevorrichtung, insbesondere zur korrektur von taktsignalen - Google Patents

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WO2005050845A1
WO2005050845A1 PCT/EP2004/052937 EP2004052937W WO2005050845A1 WO 2005050845 A1 WO2005050845 A1 WO 2005050845A1 EP 2004052937 W EP2004052937 W EP 2004052937W WO 2005050845 A1 WO2005050845 A1 WO 2005050845A1
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signal
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clock
input
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PCT/EP2004/052937
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Alessandro Minzoni
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Infineon Technologies Ag
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    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

Definitions

  • the invention relates to a clock signal input / output device, in particular for correcting clock signals, and a clock signal correction method.
  • DRAM Dynamic Random Access Memory or dynamic random access memory
  • clock signals are used to coordinate the processing or switching of the data.
  • a single clock signal present on a single line is used (i.e. a so-called “single ended” clock signal).
  • the data can then e.g. be switched on each time on the rising clock edge of the individual clock signal (or alternatively, for example, each time on the falling single clock signal edge).
  • DDR DRAM double data rate - DRAM or DRAM with double data rate
  • Clock signals from a "logic high” state e.g. a high voltage level
  • a "logic low” state for example a low voltage level
  • the second clock signal changes its state from “logic low” to "logic high” (for example from a low to a high voltage level) substantially simultaneously.
  • the second clock signal changes its state from “again essentially simultaneously” logic high “to” logic low “(eg from a high to a low voltage level).
  • the data is generally switched on both on the rising edge of the first clock signal and on the rising edge of the second clock signal (or both on the falling edge of the first clock signal and on the falling edge of the second clock signal).
  • the data is thus passed on more frequently or faster in a DDR component (in particular twice as often or twice as quickly) as in the case of corresponding conventional components with a single or "single ended" clock signal - ie the data rate higher, in particular twice as high, as with corresponding, conventional components.
  • the clock signal (“DQS” or “data strobe” signal used internally in the component for the temporal coordination of the processing or further switching of the data) (or - when using differential, counter-inverse clock signals - the internal clock signal DQS , and the clock signal BDQS, which is inverse to the clock signal DQS, must be synchronous with a clock signal (“clk” - or “Clock” signal) (or in synchronism with the differential clock signals clk, bclk entered externally into the component).
  • clk clock signal
  • the one or more external clock signals clk, bclk is or are generated by a corresponding external clock signal transmitter connected to the component.
  • DLL Delay-Locked-Loop
  • a clock signal synchronization device can have, for example, a first delay device into which the external clock signal (s) clk, bclk are input and which input clock signal (s) clk, bclk - depending on a control signal output by a phase comparison device - with - by the control signal adjustable, variable - delay time t va r applied.
  • the signal (s) output by the first delay device can be - internally - in
  • Component for the temporal coordination of the processing or further switching of the data can be used (i.e. as - internal (s) - clock signal (s) DQS or BDQS).
  • the signal DQS output by the first delay device is fed to a second delay device which applies a - fixed - delay time t const to the input signal DQS, which is approximately the sum corresponds to the signal delays caused by the receiver or receivers (“receiver delay”), the respective data path (“data path delay”), and the off-chip driver (s) (“OCD delay”).
  • receiver delay the signal delays caused by the receiver or receivers
  • data path delay the respective data path
  • OCD delay off-chip driver
  • the signal output by the second delay device (FB signal or “feedback signal”) is fed to the above-mentioned phase comparison device, and there the phase position of the FB signal is compared with that of the clk signal, which is also input into the phase comparison device.
  • phase comparison device - determines whether the phase of the FB signal leads or lags that of the clk signal is determined by the phase comparison device - as a control signal for the above-mentioned first delay device - an increment signal (INC signal) or a decrement signal (DEC signal ) are output, which lead to the fact that the delay t va r of the clk signal caused by the first signal delay device - with an INC signal - is increased or - with a DEC signal - is reduced, so that the clk and the FB signal synchronized, ie the clock signal synchronization device is “locked”.
  • IRC signal increment signal
  • DEC signal decrement signal
  • the clock signal clk (or the differential clock signals clk, bclk provided by the above-mentioned external clock signal generator).
  • the "logically low" state of the clk signal lasts, for example, shorter (or, for example, longer) than the "logically high” state of the clk signal (and, for example, the "logically low” state of the bclk signal longer (or shorter, for example) than the "logically high” state of the bclk signal).
  • the clock signal synchronization device for example the DLL Circuit internal clock signal DQS or BDQS obtained from the external clock signal clk or bclk are relatively strongly distorted.
  • the object of the invention is therefore to provide a - novel - clock signal input / output device and a novel clock signal correction method, in particular a device and a method with which - distorted - external clock signals clk, bclk less distorted or essentially undistorted clock signals can be obtained.
  • a clock signal input / output device into which a clock signal (clk) or a signal obtained therefrom is input and forwarded to a frequency divider device, an output from the frequency divider device, or a signal (clk2) obtained therefrom is forwarded to a signal integrating device, and wherein a signal output from the signal integrating device, or a signal (12) obtained therefrom is forwarded to a first signal comparison circuit, the The signal (clk2) output by the frequency divider device, or the signal obtained therefrom, is additionally passed on to a second signal comparison circuit, and the clock signal input / output device additionally has a signal output circuit for outputting a clock signal.
  • Output signal (clk50) as a function of a signal (riclk) output or obtained from the first signal comparison circuit, and of a signal (rclk) output or obtained from the second signal comparison circuit.
  • Figure 1 is a schematic representation of a clock signal input / output device according to an embodiment of the invention.
  • FIG. 2 shows a schematic illustration of a clock signal input / output device according to a further exemplary embodiment of the invention
  • FIG. 3 shows timing diagrams of the signals clk and bclk, respectively, input to the clock signal input / output device shown in FIG. 1 and FIG. 2, the signals generated internally in the device, and the signals output by the device;
  • FIG. 4 shows a schematic illustration of a system for correcting clock signals according to an exemplary embodiment of the invention.
  • FIG. 5 shows a detailed illustration of the frequency restoration circuit shown in FIG. 1 and FIG. 2.
  • FIG. 1 shows a schematic illustration of a clock signal input / output device 1 or a clock signal correction device 1 according to an exemplary embodiment of the invention.
  • This has a frequency divider device 4, a signal integrating device 6, two - identical or essentially identical - signal comparison or signal receiver circuits 8, 9, and a frequency restoring circuit 11 ,
  • DRAM Dynamic Random Access Memory or dynamic random access memory
  • DDRDRAM Double Data Rate - DRAM or DRAM with double data rate
  • the corresponding semiconductor component has an - external - connection 2a, (for example a corresponding pad or a corresponding pin) on which - for the temporal coordination of the processing or further switching of the data in the semiconductor component - by an external clock signal transmitter an external clock signal clk is applied.
  • an external clock signal clk for example a corresponding pad or a corresponding pin
  • the component has a corresponding - further - external connection 2b (for example a corresponding further pad or a corresponding further pin), to which a further external clock signal bclk is applied, for example by the above-mentioned external clock signal transmitter.
  • the clock signals clk, bclk can be opposite-inverse to each other (ie in the Clock signals can be so-called "differential" clock signals clk, bclk).
  • the data can e.g. both on the rising edge of the clk and the rising edge of the bclk clock signal (or both the rising edge of a DQS signal obtained therefrom and the rising edge of a BDQS signal obtained therefrom are switched on (or - alternatively - for example with the falling clock edges of the corresponding signals)).
  • the clk signal present at the connection 2a of the semiconductor component - possibly with the interposition of a corresponding receiver circuit - is fed via a line 3a to a first input of the frequency divider device 4.
  • connection 2b of the semiconductor component is - possibly also with the interposition of the above.
  • Receiver circuit - fed via a line 3b to a second input of the frequency divider device 4.
  • Frequency f / 2 signal clk2 is output - is via a line 5a to a first input of the.
  • Signal integrator 6 connected.
  • Frequency division is achieved such that - as shown in FIG. 3 - the signal clk2 changes its state (for example with a first positive edge of the clk signal from “logic low” to “logic high”, and on a second, subsequent positive edge of the clk signal back from “logic high” to “logic low”).
  • a second output of the frequency divider device 4 (at which a signal bclk2 which is half the frequency f / 2 compared to the frequency f of the signal bclk and is inverse to the signal clk2) is output via a line 5b to a second input of the Signal integrator ⁇ connected.
  • the frequency division achieved by the frequency divider device 4 ensures that - as shown in FIG. 3 - e.g.
  • the signal bclk2 changes its state on a positive edge of the clk signal (for example the signal bclk2 changes on a first positive edge of the clk signal - vice versa like the signal clk2 - from “logic high” to “logic low”, and at a second, subsequent positive edge of the clk signal - vice versa like the signal clk2 - back from "logic low” to "logic high”).
  • Signal 12 is output - via a line 7a to a first input of the above.
  • Signal comparison circuit 8 connected.
  • any signal comparison or signal receiver circuits can be used as signal comparison or signal receiver circuits 8, 9, e.g. correspondingly constructed similarly to corresponding conventional clock receiver circuits, e.g. four cross-coupled transistors (e.g. a first and a second p-channel field effect transistor, and a first and a second n-channel field effect transistor) having receiver circuits.
  • cross-coupled transistors e.g. a first and a second p-channel field effect transistor, and a first and a second n-channel field effect transistor
  • the source of the first and second n-channel field effect transistors can e.g. be connected to a (direct or constant) current source, e.g. is connected to the ground potential.
  • the drain of the first n-channel field effect transistor can e.g. to the gate of the first and second p-channel
  • Field effect transistor can be connected, and to the drain of the first p-channel field effect transistor, and to a (first) output of the respective circuit 8, 9 (at which - as shown in FIG. 1 - a signal riclk or a signal rclk are picked up, for example can).
  • the drain of the second n-channel field effect transistor can be connected, for example, to the drain of the second p-channel Field-effect transistors can be connected, as well as to a (second) output of the respective circuit 8, 9 (at which - as shown in FIG. 1 - a signal brlclk or brclk, for example, which is inverse to the signal riclk or rclk, can be tapped).
  • the sources of the first and second p-channel field effect transistors can e.g. each connected to the supply voltage.
  • the first output of the signal comparison circuit 8 - e.g. via a first line of a corresponding line pair 10a - to the above Frequency recovery circuit 11 connected.
  • the second exit is the
  • Signal comparison circuit 8 - e.g. via a second line from the above Line pairs 10a - to the above Frequency recovery circuit 11 connected.
  • Signal integrating device 6 additionally via a line 5d connected to line 5b to a second one Input of the above - second - signal comparison circuit 9 supplied.
  • a first output of the signal comparison circuit 9 is - e.g. via a first line of a corresponding, further line pair 10b - to the above Frequency recovery circuit 11 connected.
  • the signals clk2 and bclk2 present on the line 5a and 5b are integrated by the signal integrating device 6.
  • the level of the signal 12 output on the line 7a by the signal integrating device 6 therefore rises - starting from the point in time at which a negative edge occurs with the signal clk2 - in a linear ramp-like manner until a point in time at which Signal clk2 a positive edge occurs, which leads to the fact that - until the next negative edge of the clk2 signal - the level of the signal 12 output on the line 7a by the signal integrating device 6 continues to decrease in a linear ramp manner.
  • the level of the signal bl2 output on the line 7b by the signal integrating device 6 falls correspondingly inversely - starting from the point in time at which a negative edge (or a positive edge at the signal bclk2) occurs - in a linear, ramped manner from to a point in time in which a positive edge (or a negative bclk2 signal) occurs with the signal clk2, which leads to the fact that - until the next negative edge of the clk2 signal - the level of the signal integrator 6 on line 7b output signal bl2 continues to rise linearly in ramp form.
  • the signal comparison circuit 8 always, when the level of the signal 12 is greater than the level of the signal bl2, at the (first) output - and thus on the first line of the above.
  • Line pairs 10a - a "logic low" signal riclk output, and whenever the level of signal 12 is lower than the level of signal bl2, at the (first) output - and thus on the first line of the above.
  • Line pairs 10a - a "logic high" signal riclk are Line pairs 10a - a "logic high" signal riclk.
  • the signal comparison circuit 8 whenever the level of the signal 12 is lower than the level of the signal bl2 at the (second) output - and thus on the second line of the above.
  • Line pairs 10a - a "logic low” signal brlclk is output, and whenever the level of signal 12 is greater than the level of signal bl2, a (second) output - and thus on the second line of the above-mentioned line pair 10a - turns on "Logically high" signal brlclk.
  • the signal comparison circuit 9 whenever the level of the signal clk2 is lower than the level of the signal bclk2 at the (second) output - and thus on the second line of the above.
  • Line pairs 10b - a “logically high” signal brclk is output, and whenever the level of the signal clk2 is greater than the level of the signal bclk2, it is connected to the (second) output - and thus to the second line of the above-mentioned line pair 10b "Logic low" signal brclk.
  • a signal clk50 output by the frequency restoration circuit 11 on a line 12a changes its state from “logic low” to “logic high” when the signal rclk present on the first line of line pair 10b changes its state from “logically low” to “logically high”, and then back to “logically low” when the signal riclk present on the first line of line pair 10a changes its state from “logically low” to “logically high” Furthermore, this changes from the frequency
  • a signal bclk50 output on a line 12b by the frequency restoration circuit 11 then changes its state from “logic high” to “logic low” when this occurs on the first line of the line pair 10b present signal rclk changes its state from “logically low” to “logically high” (or the signal brclk from “logically high” to “logically low”), and then back again to "logically high” if that at the Signal riclk present on the first line of line pair 10a changes its state from “logic low” to “logic high” (or the signal brlclk changes from "logic high” to “logic low”).
  • FIG. 5 shows a detailed representation of the frequency restoration circuit 11.
  • Each circuit section 301a, 301b, 301c, 301d each has a delay device 302a, 302b, 302c, 302d (each consisting of an odd number of inverters), a NAND gate 303a, 303b, 303c, 303d, an (additional) inverter 304a, 304b, 304c, 304d, and two - complementarily connected - transmission gates 305a, 305b, 305c, 305d and 306a, 306b, 30 ⁇ c, 306d.
  • a delay device 302a, 302b, 302c, 302d each consisting of an odd number of inverters
  • a NAND gate 303a, 303b, 303c, 303d an (additional) inverter 304a, 304b, 304c, 304d
  • a signal rclk ', riclk', brclk 'or brlclk' which is output at the output of the respective NAND gate 303a, 303b, 303c, 303d therefore only becomes "logic low” if this is the first
  • Input of the respective NAND gate 303a, 303b, 303c, 303d applied signal rclk, riclk, brclk or brlclk changes its state from “logic low” to "logic high” (and only for a relatively short period of time - corresponding to the above-mentioned delay time ⁇ T, because after the above-mentioned delay time ⁇ T the signal present at the second input of the respective NAND gate 303a, 303b, 303c, 303d changes its state from "logically high” to " logically low "changes).
  • the signal rclk ', riclk', brclk 'or brlclk' output by the respective NAND gate 303a, 303b, 303c, 303d indicates that the corresponding signal rclk, riclk, brclk or brlclk has a positive clock edge having.
  • an input of the transmission gates 305a, 305b, 306c, 306d is connected to the supply voltage (Power Supply Level VDLL), and an input of the transmission gates 306a, 306b, 305c, 305d to the ground ( Ground Level VSSDL).
  • Power Supply Level VDLL Power Supply Level VDLL
  • Ground Level VSSDL Ground Level VSSDL
  • the outputs of the transmission gates 305a, 305b, 305c, 305d are connected to one another and connected to an input of a latch 307b, the output of which is connected to the above-mentioned.
  • Line 12b is connected.
  • the outputs of the transmission gates 306a, 306b, 306c, 306d are connected to one another and connected to an input of a latch 307a, the output of which is connected to the above-mentioned.
  • Line 12a is connected.
  • Each latch 307a, 307b can have, for example, a first and a second inverter, the output of the first inverter being fed back to the input of the first inverter via the second inverter.
  • the above-mentioned signal rclk ', riclk', brclk 'or brlclk' which is output by the respective NAND gate 303a, 303b, 303c, 303d, is in each case directly to a first control input to respective transmission gates 305a, 306a or 305b, 30 ⁇ b or 305c, 306c or 305d, 306d, and - with the interposition of the respective inverter 304a, 304b, 304c, 304d - to a second control input of the respective transmission Gates 305a, 306a or 305b, 306b or 305c, 306c or 305d, 306d, and
  • the corresponding (positive or negative) pulse signal (bDO) generated thereby, or the inverse (negative or positive) pulse signal (DO) is forwarded to the input of the latch 307a or 307b, so that the output of the respective latches 307a, 307b, the signal output (clk50 or bclk50) is switched accordingly (ie changes its state from “logic high” to “logic low”, or from "logic low” to “logic high”).
  • the respective signal clk50, bclk50 then remains in the then reached state until the next of the signals rclk ', riclk', brclk 'or brlclk' - for a short time - becomes "logic low" (ie the corresponding signal rclk, riclk, brclk or brlclk has a positive clock edge).
  • clock signal input / output device 1 With the aid of the clock signal input / output device 1, less distorted or essentially undistorted (clock) signals clk50 or bclk50 can be obtained from - distorted - external clock signals clk, bclk.
  • DLL Delay-Locked-Loop
  • FIG. 2 shows a schematic illustration of a clock signal input / output device 101 or a clock signal correction device 101 according to a further exemplary embodiment of the invention.
  • the frequency recovery circuit 111 can e.g. be constructed correspondingly similar or identical to the frequency restoration circuit 111 shown in FIG. 5.
  • the clock signal input / output device 101 can e.g. be provided on a semiconductor component, in particular a memory component such as a - e.g. on CMOS
  • DRAM Dynamic Random Access Memory or dynamic random access memory
  • DDR-DRAM Double Data Rate - DRAM or DRAM with double data rate
  • the corresponding semiconductor component has an - external - connection 102a, (for example a corresponding pad or a corresponding pin), on which - for the temporal coordination of the processing or relaying of the data in the semiconductor component - by an external clock signal transmitter an external clock signal clk is applied.
  • an external clock signal clk for example a corresponding pad or a corresponding pin
  • the component has a corresponding - further, not shown here - external connection (e.g. a corresponding further pad or a corresponding further pin) to which - e.g. from the above external clock signal generator - another external clock signal bclk is applied.
  • the clock signals clk, bclk can be mutually inverse to one another (i.e. the clock signals can be so-called “differential” clock signals clk, bclk).
  • the data can, for example, on both the rising edge of the clk and the rising edge Edge of the bclk clock signal (or both the rising edge of a DQS signal obtained therefrom and the rising edge of a BDQS signal obtained therefrom can be switched on (or - alternatively - for example with the falling clock edges of the corresponding signals)).
  • the clk signal present at the connection 102a of the semiconductor component is fed to an input of the frequency divider device 104 via line 103a, possibly with the interposition of a corresponding receiver circuit.
  • a first output of the frequency divider device 104 - at which a signal clk2 having half the frequency f / 2 compared to the frequency f of the signal clk is output - is connected via a line 105a to a first input of the signal integrating device 106.
  • the frequency division achieved by the frequency divider device 4 ensures that - as shown in FIG. 3 - e.g.
  • the signal clk2 changes its state on a positive edge of the clk signal (for example, on a first positive edge of the clk signal from “logic low” to “logic high”, and on a second, subsequent positive edge of the clk signal back from “logic high” to “logic low”).
  • a second output of the frequency divider device 104 (at which a signal bclk2 which is half the frequency f / 2 compared to the frequency f of the signal clk and is inverse to the signal clk2) is output via a line 105b to a second input of the signal Integrating device 106 connected.
  • the signal bclk2 not output on line 105b is not obtained directly from a bclk signal present at the above-mentioned external semiconductor component connection , but - indirectly - from the inverse clk signal to the bclk signal.
  • Frequency division is achieved that - as shown in Figure 3 - e.g.
  • the signal bclk2 changes its state on a positive edge of the clk signal (for example the signal bclk2 changes on a first positive edge of the clk signal - vice versa like the signal clk2 - from “logic high” to “logic low”, and at a second, subsequent positive edge of the clk signal - vice versa like the signal clk2 - back from "logic low” to "logic high”).
  • the first output of the signal integrating device 106 is - additionally - (via the above-mentioned line 107a) to a - the first input of the above-mentioned signal, which is inverse to the above-mentioned second input of the above-mentioned signal comparison circuit 108a Comparison circuit 108b connected. Furthermore, a second output of the signal integrating device 106 - at which a signal bl2 obtained, for example, by appropriate integration from the signal bclk and running inversely to the signal 12, is output - via a
  • Line 107b and a line 107d connected to this - to a first input of the above.
  • Signal comparison circuit 108a connected.
  • the second output of the signal integrating device 106 is - in addition - (via the above-mentioned line 107b) to a second input of the above-mentioned.
  • Signal comparison circuit 108b connected.
  • any signal comparison or signal receiver circuits can be used as signal comparison or signal receiver circuits 108a, 108b, 109a, 109b, e.g. correspondingly constructed similarly to corresponding conventional clock receiver circuits, e.g. four cross-coupled transistors (e.g. a first and a second p-channel field effect transistor, and a first and a second n-channel field effect transistor) having receiver circuits.
  • cross-coupled transistors e.g. a first and a second p-channel field effect transistor, and a first and a second n-channel field effect transistor
  • the source of the first and second n-channel field effect transistors can e.g. be connected to a (direct or constant) current source, e.g. is connected to the ground potential.
  • the gate of the first n-channel field effect transistor can be connected to the above (first) input of the respective circuit 108a, 108b, 109a, 109b
  • the gate of the second n-channel field effect transistor can be connected to the above (second) input of the respective circuit 108a, 108b, 109a, 109b.
  • the drain of the first n-channel field effect transistor can e.g. to the gate of the first and second p-channel
  • Field effect transistor can be connected, and to the drain of the first p-channel field effect transistor, and to a (first) output of the respective circuit 108a, 108b, 109a, 109b (on which - as shown in Figure 2 - in the circuits 108a, 108b, 109a, 109b, for example, a signal brlclk, riclk, rclk or brclk can be tapped (the corresponding signals output at the respective second output of circuits 108a and 109b are not used in the present exemplary embodiment).
  • the drain of the second n-channel field effect transistor can e.g. be connected to the drain of the second p-channel field-effect transistor and to the (second) output of the respective circuit 108a, 108b, 109a, 109b (which is not used in the present exemplary embodiment)).
  • the sources of the first and second p-channel field effect transistors can e.g. each connected to the supply voltage.
  • the first output of the signal comparison circuit 108a is - via a line 110a - to the above.
  • Frequency recovery circuit 111 connected.
  • the above-mentioned first output of the signal comparison circuit 108b is also connected to the above-mentioned frequency restoration circuit 111 via a line 110b.
  • the above-mentioned signal clk2 which has half the frequency f / 2 compared to the frequency f of the signal clk, is additionally sent via the line 105a to the first input of the signal integrating device 106 via one to the Line 105a connected line 105c to a first input of the above-mentioned signal comparison circuit 109a, and - via a line 105e connected to line 105e - to a second input of the above-mentioned signal comparison circuit 109b.
  • a first output of the signal comparison circuit 109a is - via a line 110c - to the above.
  • Frequency recovery circuit 111 connected.
  • a first output of the signal comparison circuit 109b is also connected to the above via a line 11Od.
  • Frequency recovery circuit 111 connected.
  • the signals clk2 and bclk2 present on the lines 105a and 105b are integrated by the signal integrating device 106.
  • the level of the signal 12 output on the line 107a by the signal integrating device 106 therefore rises - starting from the point in time at which a negative edge occurs with the signal clk2 - in a linear ramp-like manner until a point in time at the Signal clk2 a positive edge occurs, which leads to the fact that - until the next negative edge of the clk2 signal - the level of the signal 12 output on the line 107a by the signal integrating device 106 continues to decrease in a linear ramp manner.
  • the level of the signal bI2 output on the line 107b by the signal integrating device 106 correspondingly inversely decreases - starting from the point in time at which a negative edge (or a positive edge at the signal bclk2) occurs - in a linear, ramped manner down to a point in time at which a positive edge (or a negative signal bclk2) occurs at the signal clk2, which leads to the fact that - until the next negative edge of the clk2 signal - the level of the on line 107b of the signal integrating device 106 output signal bI2 increases linearly in a ramp.
  • a signal clk50 output by the frequency restoration circuit 111 on a line 112a changes its state from “logic low” to “logic high” when the signal rclk on line 110c changes its state from “Logically low” changes to “logically high”, and then back to “logically low” when the signal riclk present on line 110b changes its state from “logically low” to “logically high”.
  • the mode of operation of the clock signal input / output device 101 shown in FIG. 2 thus essentially corresponds to the mode of operation of the clock signal input / output device 1 shown in FIG. 1, except that the signals brlclk and riclk, or rclk and brclk, each from two different ones , instead of being generated by one and the same signal comparison or receiver circuit 108a, 108b, 109a, 109b, all positive edges of the output signals brlclk and riclk used here, or rclk and brclk of the receiver Circuits 108a, 108b, 109a, 109b are each triggered exclusively by corresponding positive edges of the corresponding signals controlling the receiver circuits 108a, 108b, 109a, 109b (12 and bl2 or clk2 and bclk2) (and not either by positive, or from negative edges of the control signals 12 and bl2 or clk2 and bclk2).
  • clock signal input / output devices 1, 101 corresponding to the clock signal input / output devices 1, 101 shown in FIGS. 1 and / or 2 can be connected in series (for example two or three, etc. clock signal inputs / Output devices 1, 101).
  • the signals clk50, bclk50 output by a first clock signal input / output device 1, 101 are used here as input signals for a second clock signal input / output device 1, 101 connected behind the first clock signal input / output device 1, 101 used, so that in the signals clk50, bclk50 any distortions from the - second - clock signal input

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Abstract

Die Erfindung betrifft ein Taktsignal-Korrektur-Verfahren, sowie eine Taktsignal-Ein-/Ausgabevorrichtung (1, 101), in die ein Taktsignal (CLK) oder ein hieraus gewonnenes Signal eingegeben, und an eine Frequenzteiler-Einrichtung (4, 104) weitergeleitet wird, wobei ein von der Frequenzteiler-­Einrichtung (4, 104) ausgegebenes, oder ein hieraus gewonnenes Signal (clk2) an eine Signal-Integrier-Einrichtung (6, 106) weitergeleitet wird, und wobei ein von der Signal­ Integrier-Einrichtung (6, 106) ausgegebenes, oder ein hieraus gewonnenes Signal (12) an eine erste Signal-Vergleichs-­Schaltung (8, 108b) weitergeleitet wird, wobei das von der Frequenzteiler-Einrichtung (4, 104) ausgegebene, oder das hieraus gewonnene Signal (clk2) zusätzlich an eine zweite Signal-Vergleichs-Schaltung (9, 109a) weitergeleitet wird, und wobei die Taktsignal-Ein-/Ausgabevorrichtung (1) zusätzlich eine Signal-Ausgabe-Schaltung (11, 111) aufweist zum Ausgeben eines Takt-Ausgabe-Signals (clk50) in Abhängigkeit von einem von der ersten Signal-Vergleichs­-Schaltung (8, 108) ausgegebenen, oder hieraus gewonnenen Signal (rIclk), und von einem von der zweiten Signal­-Vergleichs-Schaltung (9, 109a) ausgegebenen, oder hieraus gewonnenen Signal (rclk).

Description

Beschreibung
Taktsignal-Ein-/Ausgabevorrichtung, insbesondere zur Korrektur von Taktsignalen
Die Erfindung betrifft eine Taktsignal-Ein- /Ausgabevorrichtung, insbesondere zur Korrektur von Taktsignalen, sowie ein Taktsignal-Korrektur-Verfahren.
Bei Halbleiter-Bauelementen, insbesondere bei
Speicherbauelementen wie - z.B. auf CMOS-Technologie beruhenden - DRAMs (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher) werden - zur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltung der Daten - sog. Taktsignale verwendet.
Bei herkömmlichen Halbleiter-Bauelementen wird dabei i.A. ein - auf einer Einzel-Leitung anliegendes - Einzel-Taktsignal eingesetzt (d.h. ein sog. „Single ended"-Taktsignal) .
Die Daten können dann z.B. jeweils bei der ansteigenden Taktflanke des Einzel-Taktsignals weitergeschaltet werden (oder alternativ z.B. jeweils bei der abfallenden Einzel- Taktsignal-Flanke) .
Des weiteren sind im Stand der Technik bereits sog. DDR- Bauelemente, insbesondere DDR-DRAMs bekannt (DDR-DRAM = Double Data Rate - DRAM bzw. DRAM mit doppelter Datenrate) .
Bei DDR-Bauelementen werden - statt eines einzelnen, auf einer Einzel-Leitung anliegenden Taktsignals („Single ended"- Taktsignal) - zwei auf zwei getrennten Leitungen anliegende, differentielle, gegengleich-inverse Taktsignale verwendet.
Immer dann, wenn z.B. das erste Taktsignal der beiden
Taktsignale von einem Zustand „logisch hoch" (z.B. einem hohen Spannungspegel) auf einen Zustand „logisch niedrig" (z.B. einen niedrigen Spannungspegel) wechselt, ändert das zweite Taktsignal - im wesentlichen gleichzeitig - seinen Zustand von „logisch niedrig" auf „logisch hoch" (z.B. von einem niedrigen auf einen hohen Spannungspegel) .
Umgekehrt ändert immer dann, wenn das erste Taktsignal von einem Zustand „logisch niedrig" (z.B. einem niedrigen Spannungspegel) auf einen Zustand „logisch hoch" (z.B. einen hohen Spannungspegel) wechselt, das zweite Taktsignal (wiederum im wesentlichen gleichzeitig) seinen Zustand von „logisch hoch" auf „logisch niedrig" (z.B. von einem hohen auf einen niedrigen Spannungspegel) .
In DDR-Bauelementen werden die Daten i.A. sowohl bei der ansteigenden Flanke des ersten Taktsignals, als auch bei der ansteigenden Flanke des zweiten TaktSignals (bzw. sowohl bei der abfallenden Flanke des ersten Taktsignals, als auch bei der abfallenden Flanke des zweiten Taktsignals) weitergeschaltet.
Damit erfolgt in einem DDR-Bauelement die Weiterschaltung der Daten häufiger bzw. schneller (insbesondere doppelt so häufig, bzw. doppelt so schnell) , wie bei entsprechenden, herkömmlichen Bauelementen mit Einzel- bzw. „Single ended" - Taktsignal - d.h. die Datenrate ist höher, insbesondere doppelt so hoch, wie bei entsprechenden, herkömmlichen Bauelementen .
Das - intern - im Bauelement zur zeitlichen Koordination der Verarbeitung bzw. WeiterSchaltung der Daten verwendete Taktsignal („DQS"- bzw. „data strobe"-Signal) (bzw. - bei der Verwendung differentieller, gegengleich-inverser Taktsignale - das interne Taktsignal DQS, und das zum Taktsignal DQS gegengleich-inverse Taktsignal BDQS) muß synchron zu einem extern in das Bauelement eingegebenen Taktsignal („clk"- bzw. „clock"-Signal) sein (bzw. synchron zu den extern in das Bauelement eingegebenen, differentiellen Taktsignalen clk, bclk) .
Das oder die externen Taktsignale clk, bclk wird bzw. werden von einem entsprechenden, mit dem Bauelement verbundenen, externen Taktsignal-Geber erzeugt.
Zur Synchronisation des intern erzeugten Taktsignals DQS bzw. der intern erzeugten Taktsignale DQS, BDQS mit dem oder den externen Taktsignalen clk, bclk wird eine Taktsignal- Synchronisationseinrichtung, z.B. eine DLL-Schaltung (DLL = Delay-Locked-Loop) verwendet. Eine solche Schaltung ist z.B. aus der EP 964 517 bekannt.
Eine Taktsignal-Synchronisationseinrichtung kann z.B. eine erste Verzögerungseinrichtung aufweisen, in die das oder die externen Taktsignale clk, bclk eingegeben werden, und die das oder die eingegebenen Taktsignale clk, bclk - abhängig von einem von einer Phasenvergleichseinrichtung ausgegebenen Steuersignal - mit einer - durch das Steuersignal einstellbaren, variablen - Verzögerungszeit tvar beaufschlagt.
Das oder die von der ersten Verzögerungseinrichtung ausgegebenen Signal (e) kann bzw. können - intern - im
Bauelement zur zeitlichen Koordination der Verarbeitung bzw. WeiterSchaltung der Daten verwendet werden (d.h. als - interne (s) - Taktsignal (e) DQS bzw. BDQS).
Das von der ersten Verzögerungseinrichtung ausgegebene Signal DQS wird einer zweiten Verzögerungseinrichtung zugeführt, die das eingegebene Signal DQS mit einer - festen - Verzögerungszeit tconst beaufschlagt, die in etwa der Summe der durch den bzw. die Receiver („Receiver-Delay") , den jeweiligen Datenpfad („data path delay") , und den bzw. die Off-Chip-Driver („OCD-Delay") verursachten Signal- Verzögerungen entspricht.
Das von der zweiten Verzögerungseinrichtung ausgegebene Signal (FB-Signal bzw. „Feedback-Signal") wird der o.g. Phasenvergleichseinrichtung zugeführt, und dort die Phasenlage des FB-Signals mit derjenigen des - ebenfalls in die Phasenvergleichseinrichtung eingegebenen - clk-Signals verglichen. Abhängig davon, ob die Phase des FB-Signal derjenigen des clk-Signals vorauseilt, oder hinterherläuft, wird von der Phasenvergleichseinrichtung - als Steuersignal für die o.g. erste Verzögerungseinrichtung - ein Inkrement- Signal (INC-Signal) , oder ein Dekrement-Signal (DEC-Signal) ausgegeben, die dazu führen, dass die durch die erste Signalverzögerungseinrichtung bewirkte Verzögerung tvar des clk-Signals - bei einem INC-Signal - erhöht, bzw. - bei einem DEC-Signal - verringert wird, sodaß schließlich das clk- und das FB-Signal synchronisiert, d.h. die Taktsignal- Synchronisationseinrichtung „eingerastet" („locked") ist.
Insbesondere bei hohen Frequenzen kann es zu relativ starken Verzerrungen des - vom o.g. externen Taktsignalgeber bereitgestellten - Taktsignals clk (bzw. der - extern bereitgestellten, differentiellen - Taktsignale clk, bclk) kommen. Diese führen z.B. dazu, dass der „logisch niedrige" Zustand des clk-Signals z.B. kürzer (oder z.B. länger) andauert, als der „logisch hohe" Zustand des clk-Signals (und z.B. der „logisch niedrige" Zustand des bclk-Signals z.B. länger (oder z.B. kürzer), als der „logisch hohe" Zustand des bclk-Signals) . Dies hat zur Folge, dass auch das von der o.g. Taktsignal-Synchronisationseinrichtung, z.B. der DLL- Schaltung aus dem externen Taktsignal clk bzw. bclk gewonnene - interne - Taktsignal DQS bzw. BDQS relativ stark verzerrt sind.
Die Aufgabe der Erfindung besteht daher darin, eine - neuartige - Taktsignal-Ein-/Ausgabevorrichtung, sowie ein neuartiges Taktsignal-Korrektur-Verfahren zur Verfügung zu stellen, insbesondere eine Vorrichtung und ein Verfahren, mit denen aus - verzerrten - externen Taktsignalen clk, bclk weniger verzerrte bzw. im wesentlichen unverzerrte Taktsignale gewonnen werden können.
Die Erfindung erreicht dieses und andere Ziele durch den Gegenstand der Ansprüche 1, 8, 9 und 10.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Gemäß einem Grundgedanken der Erfindung wird eine Taktsignal- Ein-/Ausgabevorrichtung zur Verfügung gestellt, in die ein Taktsignal (clk) oder ein hieraus gewonnenes Signal eingegeben, und an eine Frequenzteiler-Einrichtung weitergeleitet wird, wobei ein von der Frequenzteiler- Einrichtung ausgegebenes, oder ein hieraus gewonnenes Signal (clk2) an eine Signal-Integrier-Einrichtung weitergeleitet wird, und wobei ein von der Signal-Integrier-Einrichtung ausgegebenes, oder ein hieraus gewonnenes Signal (12) an eine erste Signal-Vergleichs-Schaltung weitergeleitet wird, wobei das von der Frequenzteiler-Einrichtung ausgegebene, oder das hieraus gewonnene Signal (clk2) zusätzlich an eine zweite Signal-Vergleichs-Schaltung weitergeleitet wird, und wobei die Taktsignal-Ein-/Ausgabevorrichtung zusätzlich eine Signal-Ausgabe-Schaltung aufweist zum Ausgeben eines Takt- Ausgabe-Signals (clk50) in Abhängigkeit von einem von der ersten Signal-Vergleichs-Schaltung ausgegebenen, oder hieraus gewonnenen Signal (riclk) , und von einem von der zweiten Signal-Vergleichs-Schaltung ausgegebenen, oder hieraus gewonnenen Signal (rclk) .
Im folgenden wird die Erfindung anhand von
Ausführungsbeispielen und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigen:
Fig. 1 eine schematische Darstellung einer Taktsignal-Ein- /Ausgabevorrichtung gemäß einem Ausführungsbeispiel der Erfindung;
Fig. 2 eine schematische Darstellung einer Taktsignal-Ein- /Ausgabevorrichtung gemäß einem weiteren Ausführungsbeispiel der Erfindung;
Fig. 3 Zeitablaufdiagramme der in die in Figur 1 bzw. in Figur 2 gezeigte Taktsignal-Ein-/Ausgabevorrichtung eingegebenen Signale clk bzw. bclk, der intern in der Vorrichtung erzeugten, und der von der Vorrichtung ausgegebenen Signale;
Fig. 4 eine schematische Darstellung eines Systems zur Korrektur von Taktsignalen gemäß einem Ausführungsbeispiel der Erfindung; und
Fig. 5 eine Detaildarstellung der in Figur 1 und Figur 2 gezeigten Frequenz-Wiederherstell-Schaltung. In Figur 1 ist eine schematische Darstellung einer Taktsignal-Ein-/Ausgabevorrichtung 1 bzw. einer Taktsignal- Korrektur-Vorrichtung 1 gemäß einem Ausführungsbeispiel der Erfindung gezeigt.
Diese weist eine Frequenzteiler-Einrichtung 4 auf, eine Signal-Integrier-Einrichtung 6, zwei - identisch bzw. im wesentlichen identisch aufgebaute - Signal-Vergleichs- bzw. Signal-Receiver-Schaltungen 8, 9, und eine Frequenz- Wiederherstell-Schaltung 11.
Die Taktsignal-Ein-/Ausgabevorrichtung 1 kann z.B. auf einem Halbleiter-Bauelement vorgesehen sein, insbesondere einem Speicherbauelementen wie einem - z.B. auf CMOS-Technologie beruhenden - DRAM (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher) , z.B. einem DDR-DRAM (DDRDRAM = Double Data Rate - DRAM bzw. DRAM mit doppelter Datenrate) .
Das entsprechende Halbleiter-Bauelement weist einen - externen - Anschluß 2a, auf (z.B. ein entsprechendes Pad bzw. einen entsprechenden Pin) , an dem - zur zeitlichen Koordination der Verarbeitung bzw. WeiterSchaltung der Daten im Halbleiter-Bauelement - von einem externen Taktsignal- Geber ein externes Taktsignal clk angelegt wird.
Des weiteren weist das Bauelement einen entsprechenden - weiteren - externen Anschluß 2b auf (z.B. ein entsprechendes weiteres Pad bzw. einen entsprechenden weiteren Pin), an dem - z.B. vom o.g. externen Taktsignal-Geber - ein weiteres externes Taktsignal bclk angelegt wird. Die Taktsignale clk, bclk können gegengleich-invers zueinander sein (d.h. bei den TaktSignalen kann es sich um sog. „differentielle" Taktsignale clk, bclk handeln) .
Intern im Bauelement können die Daten z.B. jeweils sowohl bei der ansteigenden Flanke des clk- als auch der ansteigenden Flanke des bclk-Taktsignals (bzw. sowohl der ansteigenden Flanke eines hieraus gewonnenen DQS- als auch der ansteigenden Flanke eines hieraus gewonnenen BDQS-Signals weitergeschaltet werden (bzw. - alternativ - z.B. bei jeweils den abfallenden Taktflanken der entsprechenden Signale) ) .
Wie in Figur 1 gezeigt ist, wird das am Anschluß 2a des Halbleiter-Bauelements anliegende clk-Signal - ggf. unter Zwischenschaltung einer entsprechenden Receiver-Schaltung - über eine Leitung 3a einem ersten Eingang der Frequenzteiler- Einrichtung 4 zugeführt.
Des weiteren wird das am Anschluß 2b des Halbleiter- Bauelements anliegende bclk-Signal - ggf. ebenfalls unter Zwischenschaltung der o.g. Receiver-Schaltung - über eine Leitung 3b einem zweiten Eingang der Frequenzteiler- Einrichtung 4 zugeführt.
Ein erster Ausgang der Frequenzteiler-Einrichtung 4 - an dem ein gegenüber der Frequenz f des Signals clk die halbe
Frequenz f/2 aufweisendes Signal clk2 ausgegeben wird - ist über eine Leitung 5a an einen ersten Eingang der . Signal- Integrier-Einrichtung 6 angeschlossen.
Durch die von der Frequenzteiler-Einrichtung 4 erzielte
Frequenzteilung wird erreicht, dass - wie in Figur 3 gezeigt ist - z.B. jeweils bei einer positiven Flanke des clk-Signals das Signal clk2 seinen Zustand wechselt (z.B. bei einer ersten positiven Flanke des clk-Signals von „logisch niedrig" auf „logisch hoch", und bei einer zweiten, darauffolgenden positiven Flanke des clk-Signals zurück von „logisch hoch" auf „logisch niedrig") .
Des weiteren ist ein zweiter Ausgang der Frequenzteiler- Einrichtung 4 (an dem ein gegenüber der Frequenz f des Signals bclk die halbe Frequenz f/2 aufweisendes, zum Signal clk2 gegengleich-inverses Signal bclk2 ausgegeben wird) über eine Leitung 5b an einen zweiten Eingang der Signal- Integrier-Einrichtung β angeschlossen.
Durch die von der Frequenzteiler-Einrichtung 4 erzielte Frequenzteilung wird erreicht, dass - wie in Figur 3 gezeigt ist - z.B. jeweils bei einer positiven Flanke des clk-Signals das Signal bclk2 seinen Zustand wechselt (z.B. wechselt das Signal bclk2 bei einer ersten positiven Flanke des clk- Signals - umgekehrt wie das Signal clk2 - von „logisch hoch" auf „logisch niedrig", und bei einer zweiten, darau folgenden positiven Flanke des clk-Signals - umgekehrt wie das Signal clk2 - zurück von „logisch niedrig" auf „logisch hoch") .
Wie aus Figur 1 weiter hervorgeht, ist ein erster Ausgang der Signal-Integrier-Einrichtung 6 - an dem ein z.B. durch entsprechende Integration aus dem Signal clk gewonnenes
Signal 12 ausgegeben wird - über eine Leitung 7a an einen ersten Eingang der o.g. Signal-Vergleichs-Schaltung 8 angeschlossen.
Des weiteren ist ein zweiter Ausgang der Signal-Integrier- Einrichtung 6 - an dem ein z.B. durch entsprechende Integration aus dem Signal bclk gewonnenes, invers zum Signal 12 verlaufendes Signal bl2 ausgegeben wird - über eine Leitung 7b an einen zweiten Eingang der o.g. Signal- Vergleichs-Schaltung 8 angeschlossen.
Als Signal-Vergleichs- bzw. Signal-Receiver-Schaltungen 8, 9 können im Prinzip beliebige Signal-Vergleichs- bzw. Signal- Receiver-Schaltungen verwendet werden, z.B. entsprechend ähnlich wie entsprechende herkömmliche Takt-Receiver- Schaltungen aufgebaute, z.B. vier kreuzgekoppelte Transistoren (z.B. einen ersten und einen zweiten p-Kanal- Feldeffekttransistor, sowie einen ersten und einen zweiten n- Kanal-Felde fekttransistor) aufweisende Receiver-Schaltungen.
Die Source des ersten und zweiten n-Kanal- Feldeffekttransistors kann z.B. an eine (Gleich- bzw. Konstant-) Strom-Quelle angeschlossen sein, die z.B. mit dem Massepotential verbunden ist.
Des weiteren kann z.B. das Gate des ersten n-Kanal- Feldeffekttransistors mit dem o.g. (ersten) Eingang der jeweiligen Schaltung 8, 9 verbunden sein, und das Gate des zweiten n-Kanal-Feldeffekttransistors mit dem o.g. (zweiten) Eingang der jeweiligen Schaltung 8, 9.
Der Drain des ersten n-Kanal-Feldeffekttransistors kann z.B. an das Gate des ersten und zweiten p-Kanal-
Feldeffekttransistors angeschlossen sein, und an den Drain des ersten p-Kanal-Feldeffekttransistors, sowie an einen (ersten) Ausgang der jeweiligen Schaltung 8, 9 (an dem - wie in Figur 1 dargestellt - z.B. ein Signal riclk bzw. ein Signal rclk abgegriffen werden kann) .
Auf entsprechende Weise kann der Drain des zweiten n-Kanal- Feldeffekttransistors z.B. an den Drain des zweiten p-Kanal- Feldeffekttransistors angeschlossen sein, sowie an einen (zweiten) Ausgang der jeweiligen Schaltung 8, 9 (an dem - wie in Figur 1 dargestellt - z.B. ein zum Signal riclk bzw. rclk inverses Signal brlclk bzw. brclk abgegriffen werden kann) .
Die Sourcen des ersten und zweiten p-Kanal- Feldeffekttransistors können z.B. jeweils an die VersorgungsSpannung angeschlossen sein.
Wie in Figur 1 gezeigt ist, ist der erste Ausgang der Signal- Vergleichs-Schaltung 8 - z.B. über eine erste Leitung eines entsprechenden Leitungspaars 10a - an die o.g. Frequenz- Wiederherstell-Schaltung 11 angeschlossen.
Auf entsprechende Weise ist auch der zweite Ausgang der
Signal-Vergleichs-Schaltung 8 - z.B. über eine zweite Leitung des o.g. Leitungspaars 10a - an die o.g. Frequenz- Wiederherstell-Schaltung 11 angeschlossen.
Wie aus Figur 1 weiter hervorgeht, wird das o.g. - gegenüber der Frequenz f des Signals clk die halbe Frequenz f/2 aufweisende Signal clk2 - außer über die Leitung 5a an den ersten Eingang der Signal-Integrier-Einrichtung 6 zusätzlich noch über eine an die Leitung 5a angeschlossene Leitung 5c an einen ersten Eingang der o.g. - zweiten - Signal-Vergleichs- Schaltung 9 zugeführt.
Des weiteren wird das o.g. - gegenüber der Frequenz f des Signals bclk die halbe Frequenz f/2 aufweisende Signal bclk2 - außer über die Leitung 5b an den zweiten Eingang der
Signal-Integrier-Einrichtung 6 zusätzlich noch über eine an die Leitung 5b angeschlossene Leitung 5d an einen zweiten Eingang der o.g. - zweiten - Signal-Vergleichs-Schaltung 9 zugeführt .
Ein erster Ausgang der Signal-Vergleichs-Schaltung 9 ist - z.B. über eine erste Leitung eines entsprechenden, weiteren Leitungspaars 10b - an die o.g. Frequenz-Wiederherstell- Schaltung 11 angeschlossen.
Auf entsprechende Weise ist auch ein zweiter Ausgang der Signal-Vergleichs-Schaltung 9 - z.B. über eine zweite Leitung des o.g. Leitungspaars 10b - an die Frequenz-Wiederherstell- Schaltung 11 angeschlossen.
Wie in Figur 3 veranschaulicht ist, und wie bereits oben erwähnt wurde, werden die an der Leitung 5a bzw. 5b anliegenden Signale clk2 bzw. bclk2 von der Signal-Integrier- Einrichtung 6 integriert.
Der Pegel des an der Leitung 7a von der Signal-Integrier- Einrichtung 6 ausgegebenen Signals 12 steigt deshalb - ab dem Zeitpunkt, bei dem beim Signal clk2 eine negative Flanke auftritt - linear-rampenförmig immer weiter an, bis zu einem Zeitpunkt, bei dem beim Signal clk2 eine positive Flanke auftritt, was dazu führt, dass - bis zur nächsten negativen Flanke des clk2-Signals - der Pegel des an der Leitung 7a von der Signal-Integrier-Einrichtung 6 ausgegebenen Signals 12 linear-rampenförmig immer weiter abfällt .
Entsprechend invers fällt der Pegel des an der Leitung 7b von der Signal-Integrier-Einrichtung 6 ausgegebenen Signals bl2 - ab dem Zeitpunkt, bei dem beim Signal clk2 eine negative (bzw. beim Signal bclk2 eine positive) Flanke auftritt - linear-rampenförmig immer weiter ab, bis zu einem Zeitpunkt, bei dem beim Signal clk2 eine positive (bzw. beim Signal bclk2 eine negative) Flanke auftritt, was dazu führt, dass - bis zur nächsten negativen Flanke des clk2-Signals - der Pegel des an der Leitung 7b von der Signal-Integrier- Einrichtung 6 ausgegebenen Signals bl2 linear-rampenförmig immer weiter ansteigt.
Wie aus Figur 3 weiter hervorgeht, wird von der Signal- Vergleichs-Schaltung 8 immer dann, wenn der Pegel des Signals 12 größer ist, als der Pegel des Signals bl2, am (ersten) Ausgang - und damit an der ersten Leitung des o.g. Leitungspaars 10a - ein „logisch niedriges" Signal riclk ausgegeben, und immer dann, wenn der Pegel des Signals 12 kleiner ist, als der Pegel des Signals bl2, am (ersten) Ausgang - und damit an der ersten Leitung des o.g.
Leitungspaars 10a - ein „logisch hohes" Signal riclk.
Entsprechend umgekehrt wird von der Signal-Vergleichs- Schaltung 8 immer dann, wenn der Pegel des Signals 12 kleiner ist, als der Pegel des Signals bl2, am (zweiten) Ausgang - und damit an der zweiten Leitung des o.g. Leitungspaars 10a - ein „logisch niedriges" Signal brlclk ausgegeben, und immer dann, wenn der Pegel des Signals 12 größer ist, als der Pegel des Signals bl2, am (zweiten) Ausgang - und damit an der zweiten Leitung des o.g. Leitungspaars 10a - ein „logisch hohes" Signal brlclk.
Entsprechend ähnlich wird - wie ebenfalls aus Figur 3 hervorgeht - von der Signal-Vergleichs-Schaltung 9 immer dann, wenn der Pegel des Signals clk2 größer ist, als der
Pegel des Signals bclk2, am (ersten) Ausgang - und damit an der ersten Leitung des o.g. Leitungspaars 10b - ein „logisch hohes" Signal rclk ausgegeben, und immer dann, wenn der Pegel des Signals clk2 kleiner ist, als der Pegel des Signals bclk2, am (ersten) Ausgang - und damit an der ersten Leitung des o.g. Leitungspaars 10b - ein „logisch niedriges" Signal rclk.
Entsprechend umgekehrt wird von der Signal-Vergleichs- Schaltung 9 immer dann, wenn der Pegel des Signals clk2 kleiner ist, als der Pegel des Signals bclk2, am (zweiten) Ausgang - und damit an der zweiten Leitung des o.g. Leitungspaars 10b - ein „logisch hohes" Signal brclk ausgegeben, und immer dann, wenn der Pegel des Signals clk2 größer ist, als der Pegel des Signals bclk2, am (zweiten) Ausgang - und damit an der zweiten Leitung des o.g. Leitungspaars 10b - ein „logisch niedriges" Signal brclk.
Wie weiter aus Figur 3 hervorgeht, wechselt ein von der Frequenz-Wiederherstell-Schaltung 11 an einer Leitung 12a ausgegebenes Signal clk50 dann seinen Zustand von „logisch niedrig" auf „logisch hoch", wenn das an der ersten Leitung des Leitungspaars 10b anliegende Signal rclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt, und bereits dann wieder zurück auf „logisch niedrig", wenn das an der ersten Leitung des Leitungspaars 10a anliegende Signal riclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt. Des weiteren wechselt das von der Frequenz-
Wiederherstell-Schaltung 11 an der Leitung 12a ausgegebene Signal clk50 bereits dann wieder seinen Zustand von „logisch niedrig" auf „logisch hoch", wenn das an der zweiten Leitung des Leitungspaars 10b anliegende Signal brclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt, und bereits dann wieder zurück auf „logisch niedrig", wenn das an der zweiten Leitung des Leitungspaars 10a anliegende Signal brlclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt (mit anderen Worten findet beim Signal clk50 immer dann ein Signal-Zustandswechsel statt, wenn eines der Signale rclk, riclk, brclk oder brlclk eine positive Taktflanke aufweist) .
Wie weiter aus Figur 3 hervorgeht, wechselt - entsprechend umgekehrt - ein von der Frequenz-Wiederherstell-Schaltung 11 an einer Leitung 12b ausgegebenes Signal bclk50 dann seinen Zustand von „logisch hoch" auf „logisch niedrig", wenn das an der ersten Leitung des Leitungspaars 10b anliegende Signal rclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt (bzw. das Signal brclk von „logisch hoch" auf „logisch niedrig") , und bereits dann wieder zurück auf „logisch hoch", wenn das an der ersten Leitung des Leitungspaars 10a anliegende Signal riclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt (bzw. das Signal brlclk von „logisch hoch" auf „logisch niedrig") . Des weiteren wechselt das von der Frequenz-Wiederherstell- Schaltung 11 an der Leitung 12b ausgegebene Signal bclk50 bereits dann wieder seinen Zustand von „logisch hoch" auf „logisch niedrig", wenn das an der zweiten Leitung des Leitungspaars 10b anliegende Signal brclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt (bzw. das Signal rclk von „logisch hoch" auf „logisch niedrig") , und bereits dann wieder zurück auf „logisch hoch", wenn das an der zweiten Leitung des Leitungspaars 10a anliegende Signal brlclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt (bzw. das Signal riclk von „logisch hoch" auf „logisch niedrig") (mit anderen Worten findet beim Signal bclk50 immer dann ein Signal-Zustandswechsel statt, wenn eines der Signale rclk, riclk, brclk oder brlclk eine positive Taktflanke aufweist (oder - alternativ - eine negative Taktflanke) ) . In Figur 5 ist eine Detaildarstellung der Frequenz- Wiederherstell-Schaltung 11 gezeigt.
Diese weist vier - für jedes der vier in die Frequenz- Wiederherstell-Schaltung 11 eingegebenen Signale - im wesentlichen identische, parallele Schaltungsabschnitte 301a, 301b, 301c, 301d auf.
Jeder Schaltungsabschnitt 301a, 301b, 301c, 301d weist jeweils eine Verzögerungseinrichtung 302a, 302b, 302c, 302d auf (die jeweils aus einer ungeraden Anzahl von Invertern bestehen) , ein NAND-Gatter 303a, 303b, 303c, 303d, einen (zusätzlichen) Inverter 304a, 304b, 304c, 304d, und zwei - komplementär verschaltete - Transmission-Gates 305a, 305b, 305c, 305d bzw. 306a, 306b, 30βc, 306d.
Wie aus Figur 5 hervorgeht, werden die o.g. Signale rclk, riclk, brclk oder brlclk jeweils direkt an einen ersten Eingang des jeweiligen NAND-Gatters 303a, 303b, 303c, 303d weitergeleitet, und zusätzlich - unter Zwischenschaltung der jeweiligen Verzögerungseinrichtung 302a, 302b, 302c, 302d - (d.h. auf eine um die durch die Verzögerungseinrichtung bewirkte Verzögerungszeit ΔT verzögerte Weise) an einen zweiten Eingang des jeweiligen NAND-Gatters 303a, 303b, 303c, 303d.
Ein am Ausgang des jeweiligen NAND-Gatters 303a, 303b, 303c, 303d ausgegebenes Signal rclk', riclk', brclk' bzw. brlclk' wird also nur dann „logisch niedrig", wenn das am ersten
Eingang des jeweiligen NAND-Gatters 303a, 303b, 303c, 303d anliegende Signal rclk, riclk, brclk bzw. brlclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt (und zwar nur für eine relativ kurze - der o.g. Verzögerungszeit ΔT entsprechende - Zeitdauer, weil nach der o.g. Verzögerungszeit ΔT das am zweiten Eingang des jeweiligen NAND-Gatters 303a, 303b, 303c, 303d anliegende Signal seinen Zustand von „logisch hoch" auf „logisch niedrig" wechselt) . Mit anderen Worten wird durch das von dem jeweiligen NAND-Gatter 303a, 303b, 303c, 303d ausgegebene Signal rclk', riclk' , brclk' bzw. brlclk' angezeigt, dass das entsprechende Signal rclk, riclk, brclk bzw. brlclk eine positive Taktflanke aufweist.
Wie aus Figur 5 weiter hervorgeht, ist ein Eingang der Transmission-Gates 305a, 305b, 306c, 306d an die Versorgungsspannung (Power Supply Level VDLL) angeschlossen, und ein Eingang der Transmission-Gates 306a, 306b, 305c, 305d an die Masse (Ground Level VSSDL) .
Die Ausgänge der Transmission-Gates 305a, 305b, 305c, 305d sind miteinander verbunden, und an einen Eingang eines Latches 307b angeschlossen, dessen Ausgang an die o.g. Leitung 12b angeschlossen ist.
Auf entsprechend ähnliche Weise sind auch die Ausgänge der Transmission-Gates 306a, 306b, 306c, 306d miteinander verbunden, und an einen Eingang eines Latches 307a angeschlossen, dessen Ausgang an die o.g. Leitung 12a angeschlossen ist.
Jedes Latch 307a, 307b kann z.B. einen ersten und zweiten Inverter aufweisen, wobei der Ausgang des ersten Inverters über den zweiten Inverter an den Eingang des ersten Inverters rückgekoppelt ist. Bei jedem der vier Schaltungsabschnitte 301a, 301b, 301c, 301d wird das o.g. - vom jeweiligen NAND-Gatter 303a, 303b, 303c, 303d ausgegebene - Signal rclk', riclk', brclk' bzw. brlclk' jeweils direkt an einen ersten Steuereingang der jeweiligen Transmission-Gates 305a, 306a bzw. 305b, 30βb bzw. 305c, 306c bzw. 305d, 306d zugeführt, und - unter Zwischenschaltung des jeweiligen Inverters 304a, 304b, 304c, 304d - an einen zweiten, zum ersten Steuereingang der jeweiligen Transmission-Gates 305a, 306a bzw. 305b, 306b bzw. 305c, 306c bzw. 305d, 306d inversen Transmission-Gate- Steuereingang.
Immer dann, wenn eines der o.g. Signale rclk', riclk', brclk' bzw. brlclk' - für kurze Zeit - „logisch niedrig" wird (d.h. das entsprechende Signal rclk, riclk, brclk bzw. brlclk eine positive Taktflanke aufweist) , werden die entsprechenden die Transmission-Gates, denen das jeweilige Signal rclk', riclk', brclk' bzw. brlclk' zugeführt wird, entsprechend - für kurze Zeit - umgeschaltet (d.h. das vorher leitende Transmission- Gate sperrt, und das vorher sperrende Transmission-Gate leitet) .
Das entsprechende, hierdurch erzeugte (positive oder negative) Puls-Signal (bDO) , bzw. das hierzu inverse (negative oder positive) Puls-Signal (DO) wird an den Eingang des Latches 307a bzw. 307b weitergeleitet, sodaß das am Ausgang des jeweiligen Latches 307a, 307b ausgegebene Signal (clk50 bzw. bclk50) entsprechend umgeschaltet wird (d.h. seinen Zustand von „logisch hoch" auf „logisch niedrig", oder von „logisch niedrig" auf „logisch hoch" ändert) .
Aufgrund der Wirkung des Latches 307a, 307b verbleibt das jeweilige Signal clk50, bclk50 dann so lange in dem dann erreichten Zustand, bis das nächste der Signale rclk' , riclk', brclk' bzw. brlclk' - für kurze Zeit - „logisch niedrig" wird (d.h. das entsprechende Signal rclk, riclk, brclk bzw. brlclk eine positive Taktflanke aufweist) .
Wie aus Figur 3 hervorgeht, dauert bei dem Signal clk50 bzw. dem Signal bclk50 - anders als bei dem Signal clk bzw. bclk - der „logisch niedrige" Zustand im wesentlichen gleich lang, wie der „logisch hohe" Zustand.
Mit Hilfe der Taktsignal-Ein-/Ausgabevorrichtung 1 können also aus - verzerrten - externen Taktsignalen clk, bclk weniger verzerrte bzw. im wesentlichen unverzerrte (Takt- ) Signale clk50 bzw. bclk50 gewonnen werden.
Das Signal clk50 und/oder das Signal bclk50 kann z.B. einer entsprechenden Taktsignal-Synchronisationseinrichtung, z.B. einer DLL-Schaltung (DLL = Delay-Locked-Loop) zugeführt werden, die aus dem clk50- bzw. bclk50-Signal ein entsprechendes - hiermit synchronisiertes - Taktsignal DQS bzw. BDQS erzeugt, welches bzw. welche zur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltung der Daten im Halbleiter-Bauelement verwendet wird bzw. werden.
In Figur 2 ist eine schematische Darstellung einer Taktsignal-Ein-/Ausgabevorrichtung 101 bzw. einer Taktsignal- Korrektur-Vorrichtung 101 gemäß einem weiteren Ausführungsbeispiel der Erfindung gezeigt.
Diese weist eine Frequenzteiler-Einrichtung 104 auf, eine Signal-Integrier-Einrichtung 106, vier - identisch bzw. im wesentlichen identisch aufgebaute - Signal-Vergleichs- bzw. Signal-Receiver-Schaltungen 108a, 108b, 109a, 109b, und eine Frequenz-Wiederherstell-Schaltung 111.
Die Frequenz-Wiederherstell-Schaltung 111 kann z.B. entsprechend ähnlich oder identisch aufgebaut sein, wie die in Figur 5 gezeigte Frequenz-Wiederherstell-Schaltung 111.
Die Taktsignal-Ein-/Ausgabevorrichtung 101 kann z.B. auf einem Halbleiter-Bauelement vorgesehen sein, insbesondere einem Speicherbauelementen wie einem - z.B. auf CMOS-
Technologie beruhenden - DRAM (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher) , z.B. einem DDR-DRAM (DDR-DRAM = Double Data Rate - DRAM bzw. DRAM mit doppelter Datenrate) .
Das entsprechende Halbleiter-Bauelement weist einen - externen - Anschluß 102a, auf (z.B. ein entsprechendes Pad bzw. einen entsprechenden Pin) , an dem - zur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltung der Daten im Halbleiter-Bauelement - von einem externen Taktsignal- Geber ein externes Taktsignal clk angelegt wird.
Des weiteren weist das Bauelement einen entsprechenden - weiteren, hier nicht dargestellten - externen Anschluß auf (z.B. ein entsprechendes weiteres Pad bzw. einen entsprechenden weiteren Pin), an dem - z.B. vom o.g. externen Taktsignal-Geber - ein weiteres externes Taktsignal bclk angelegt wird. Die Taktsignale clk, bclk können gegengleich- invers zueinander sein (d.h. es bei den Taktsignalen kann es sich um sog. „differentielle" Taktsignale clk, bclk handeln) .
Intern im Bauelement können die Daten z.B. jeweils sowohl bei der ansteigenden Flanke des clk- als auch der ansteigenden Flanke des bclk-Taktsignals (bzw. sowohl der ansteigenden Flanke eines hieraus gewonnenen DQS- als auch der ansteigenden Flanke eines hieraus gewonnenen BDQS-Signals weitergeschaltet werden (bzw. - alternativ - z.B. bei jeweils den abfallenden Taktflanken der entsprechenden Signale) ) .
Wie in Figur 2 gezeigt ist, wird das am Anschluß 102a des Halbleiter-Bauelements anliegende clk-Signal - ggf. unter Zwischenschaltung einer entsprechenden Receiver-Schaltung - über eine Leitung 103a einem Eingang der Frequenzteiler- Einrichtung 104 zugeführt.
Ein erster Ausgang der Frequenzteiler-Einrichtung 104 - an dem ein gegenüber der Frequenz f des Signals clk die halbe Frequenz f/2 aufweisendes Signal clk2 ausgegeben wird - ist über eine Leitung 105a an einen ersten Eingang der Signal- Integrier-Einrichtung 106 angeschlossen.
Durch die von der Frequenzteiler-Einrichtung 4 erzielte Frequenzteilung wird erreicht, dass - wie in Figur 3 gezeigt ist - z.B. jeweils bei einer positiven Flanke des clk-Signals das Signal clk2 seinen Zustand wechselt (z.B. bei einer ersten positiven Flanke des clk-Signals von „logisch niedrig" auf „logisch hoch", und bei einer zweiten, darauffolgenden positiven Flanke des clk-Signals zurück von „logisch hoch" auf „logisch niedrig") .
Ein zweiter Ausgang der Frequenzteiler-Einrichtung 104 (an dem ein gegenüber der Frequenz f des Signals clk die halbe Frequenz f/2 aufweisendes, zum Signal clk2 gegengleich- inverses Signal bclk2 ausgegeben wird) ist über eine Leitung 105b an einen zweiten Eingang der Signal-Integrier- Einrichtung 106 angeschlossen. Wie sich aus Figur 2 ergibt, wird beim dort gezeigten Ausführungsbeispiel - anders als bei dem in Figur 1 gezeigten Ausführungsbeispiel - das an der Leitung 105b ausgegebene Signal bclk2 nicht - direkt - aus einem am o.g. externen Halbleiter-Bauelement-Anschluß anliegenden bclk-Signal gewonnen, sondern - indirekt - aus dem zum bclk-Signal inversen clk-Signal.
Durch die von der Frequenzteiler-Einrichtung 104 erzielte
Frequenzteilung wird erreicht, dass - wie in Figur 3 gezeigt ist - z.B. jeweils bei einer positiven Flanke des clk-Signals das Signal bclk2 seinen Zustand wechselt (z.B. wechselt das Signal bclk2 bei einer ersten positiven Flanke des clk- Signals - umgekehrt wie das Signal clk2 - von „logisch hoch" auf „logisch niedrig", und bei einer zweiten, darauffolgenden positiven Flanke des clk-Signals - umgekehrt wie das Signal clk2 - zurück von „logisch niedrig" auf „logisch hoch") .
Wie aus Figur 2 weiter hervorgeht, ist ein erster Ausgang der Signal-Integrier-Einrichtung 106 - an dem ein z.B. durch entsprechende Integration aus dem Signal clk gewonnenes Signal 12 ausgegeben wird - über eine Leitung 107a, und eine mit dieser verbundenen Leitung 107c an einen (zweiten) Eingang der o.g. Signal-Vergleichs-Schaltung 108a angeschlossen.
Wie aus Figur 2 weiter hervorgeht, ist der erste Ausgang der Signal-Integrier-Einrichtung 106 - zusätzlich - (über die o.g. Leitung 107a) an einen - zum o.g. zweiten Eingang der o.g. Signal-Vergleichs-Schaltung 108a inversen - ersten Eingang der o.g. Signal-Vergleichs-Schaltung 108b angeschlossen. Des weiteren ist ein zweiter Ausgang der Signal-Integrier- Einrichtung 106 - an dem ein z.B. durch entsprechende Integration aus dem Signal bclk gewonnenes, invers zum Signal 12 verlaufendes Signal bl2 ausgegeben wird - über eine
Leitung 107b, und eine mit dieser verbundenen Leitung 107d - an einen ersten Eingang der o.g. Signal-Vergleichs-Schaltung 108a angeschlossen.
Wie aus Figur 2 weiter hervorgeht, ist der zweite Ausgang der Signal-Integrier-Einrichtung 106 - zusätzlich - (über die o.g. Leitung 107b) an einen zweiten Eingang der o.g. Signal- Vergleichs-Schaltung 108b angeschlossen.
Als Signal-Vergleichs- bzw. Signal-Receiver-Schaltungen 108a, 108b, 109a, 109b können im Prinzip beliebige Signal- Vergleichs- bzw. Signal-Receiver-Schaltungen verwendet werden, z.B. entsprechend ähnlich wie entsprechende herkömmliche Takt-Receiver-Schaltungen aufgebaute, z.B. vier kreuzgekoppelte Transistoren (z.B. einen ersten und einen zweiten p-Kanal-Feldeffekttransistor, sowie einen ersten und einen zweiten n-Kanal-Feldeffekttransistor) aufweisende Receiver-Schaltungen.
Die Source des ersten und zweiten n-Kanal- Feldeffekttransistors kann z.B. an eine (Gleich- bzw. Konstant-) Strom-Quelle angeschlossen sein, die z.B. mit dem Massepotential verbunden ist.
Des weiteren kann z.B. das Gate des ersten n-Kanal- Feldeffekttransistors mit dem o.g. (ersten) Eingang der jeweiligen Schaltung 108a, 108b, 109a, 109b verbunden sein, und das Gate des zweiten n-Kanal-Feldeffekttransistors mit dem o.g. (zweiten) Eingang der jeweiligen Schaltung 108a, 108b, 109a, 109b.
Der Drain des ersten n-Kanal-Feldeffekttransistors kann z.B. an das Gate des ersten und zweiten p-Kanal-
Feldeffekttransistors angeschlossen sein, und an den Drain des ersten p-Kanal-Feldeffekttransistors, sowie an einen (ersten) Ausgang der jeweiligen Schaltung 108a, 108b, 109a, 109b (an dem - wie in Figur 2 dargestellt - bei den Schaltungen 108a, 108b, 109a, 109b z.B. ein Signal brlclk, riclk, rclk bzw. brclk abgegriffen werden kann (die entsprechenden, am jeweiligen zweiten Ausgang der Schaltungen 108a bzw. 109b ausgegebenen Signale werden beim vorliegenden Ausführungsbeispiel nicht verwendet) ) .
Auf entsprechende Weise kann der Drain des zweiten n-Kanal- Feldeffekttransistors z.B. an den Drain des zweiten p-Kanal- Feldeffekttransistors angeschlossen sein, sowie an den (zweiten) Ausgang der jeweiligen Schaltung 108a, 108b, 109a, 109b (der beim vorliegenden Ausführungsbeispiel nicht verwendet wird) ) .
Die Sourcen des ersten und zweiten p-Kanal- Feldeffekttransistors können z.B. jeweils an die VersorgungsSpannung angeschlossen sein.
Der erste Ausgang der Signal-Vergleichs-Schaltung 108a ist - über eine Leitung 110a - an die o.g. Frequenz-Wiederherstell- Schaltung 111 angeschlossen.
Auf entsprechende Weise ist auch der o.g. erste Ausgang der Signal-Vergleichs-Schaltung 108b über eine Leitung 110b an die o.g. Frequenz-Wiederherstell-Schaltung 111 angeschlossen, Wie aus Figur 2 weiter hervorgeht, wird das o.g. - gegenüber der Frequenz f des Signals clk die halbe Frequenz f/2 aufweisende Signal clk2 - außer über die Leitung 105a an den ersten Eingang der Signal-Integrier-Einrichtung 106 zusätzlich noch über eine an die Leitung 105a angeschlossene Leitung 105c an einen ersten Eingang der o.g. Signal- Vergleichs-Schaltung 109a zugeführt, und - über eine mit der Leitung 105c verbundene Leitung 105e - an einen zweiten Eingang der o.g. Signal-Vergleichs-Schaltung 109b.
Des weiteren wird das o.g. - gegenüber der Frequenz f des Signals bclk die halbe Frequenz f/2 aufweisende Signal bclk2
- außer über die Leitung 105b an den zweiten Eingang der Signal-Integrier-Einrichtung 6 zusätzlich noch über eine an die Leitung 105b angeschlossene Leitung 105d an einen zweiten Eingang der o.g. Signal-Vergleichs-Schaltung 109a zugeführt, und - über eine mit der Leitung 105d verbundene Leitung 105f
- einen ersten Eingang der o.g. Signal-Vergleichs-Schaltung 109b.
Ein erster Ausgang der Signal-Vergleichs-Schaltung 109a ist - über eine Leitung 110c - an die o.g. Frequenz-Wiederherstell- Schaltung 111 angeschlossen.
Auf entsprechende Weise ist auch ein erster Ausgang der Signal-Vergleichs-Schaltung 109b über eine Leitung llOd an die o.g. Frequenz-Wiederherstell-Schaltung 111 angeschlossen.
Wie in Figur 3 veranschaulicht ist, und wie bereits oben erwähnt wurde, werden die an der Leitung 105a bzw. 105b anliegenden Signale clk2 bzw. bclk2 von der Signal-Integrier- Einrichtung 106 integriert. Der Pegel des an der Leitung 107a von der Signal-Integrier- Einrichtung 106 ausgegebenen Signals 12 steigt deshalb - ab dem Zeitpunkt, bei dem beim Signal clk2 eine negative Flanke auftritt - linear-rampenförmig immer weiter an, bis zu einem Zeitpunkt, bei dem beim Signal clk2 eine positive Flanke auftritt, was dazu führt, dass - bis zur nächsten negativen Flanke des clk2-Signals - der Pegel des an der Leitung 107a von der Signal-Integrier-Einrichtung 106 ausgegebenen Signals 12 linear-rampenförmig immer weiter abfällt.
Entsprechend invers fällt der Pegel des an der Leitung 107b von der Signal-Integrier-Einrichtung 106 ausgegebenen Signals bI2 - ab dem Zeitpunkt, bei dem beim Signal clk2 eine negative (bzw. beim Signal bclk2 eine positive) Flanke auftritt - linear-rampenförmig immer weiter ab, bis zu einem Zeitpunkt, bei dem beim Signal clk2 eine positive (bzw. beim Signal bclk2 eine negative) Flanke auftritt, was dazu führt, dass - bis zur nächsten negativen Flanke des clk2-Signals - der Pegel des an der Leitung 107b von der Signal-Integrier- Einrichtung 106 ausgegebenen Signals bI2 linear-rampenförmig immer weiter ansteigt.
Wie weiter aus Figur 3 hervorgeht, wechselt ein von der Frequenz-Wiederherstell-Schaltung 111 an einer Leitung 112a ausgegebenes Signal clk50 dann seinen Zustand von „logisch niedrig" auf „logisch hoch", wenn das an der Leitung 110c anliegende Signal rclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt, und bereits dann wieder zurück auf „logisch niedrig", wenn das an der Leitung 110b anliegende Signal riclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt. Des weiteren wechselt das von der Frequenz-Wiederherstell-Schaltung 111 an der Leitung 112a ausgegebene Signal clk50 bereits dann wieder seinen Zustand von „logisch niedrig" auf „logisch hoch", wenn das an der Leitung llOd anliegende Signal brclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt, und bereits dann wieder zurück auf „logisch niedrig", wenn das an der Leitung 110a anliegende Signal brlclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt (mit anderen Worten findet beim Signal clk50 immer dann ein Signal- Zustandswechsel statt, wenn eines der Signale rclk, riclk, brclk oder brlclk eine positive Taktflanke aufweist) .
Für das von der Frequenz-Wiederherstell-Schaltung 111 an einer Leitung 112b ausgegebene Signal bclk50 gilt das entsprechend umgekehrte, wie oben für das Signal clk50 erläutert.
Die Funktionsweise der in Figur 2 gezeigten Taktsignal-Ein- /Ausgabevorrichtung 101 entspricht somit im wesentlichen der Funktionsweise der in Figur 1 gezeigten Taktsignal-Ein- /Ausgabevorrichtung 1, außer dass die Signale brlclk und riclk, bzw. rclk und brclk jeweils von zwei verschiedenen, statt jeweils von ein- und derselben Signal-Vergleichs- bzw. Receiver-Schaltung 108a, 108b, 109a, 109b erzeugt werden, wobei sämtliche positive Flanken der - hier verwendeten - Ausgangs-Signale brlclk und riclk, bzw. rclk und brclk der Receiver-Schaltungen 108a, 108b, 109a, 109b jeweils ausschließlich von entsprechenden positiven Flanken der entsprechenden die Receiver-Schaltungen 108a, 108b, 109a, 109b steuernden Signale (12 und bl2 bzw. clk2 und bclk2) getriggert werden (und nicht etwa entweder von positiven, oder von negativen Flanken der Steuer-Signale 12 und bl2 bzw. clk2 und bclk2) . Hierdurch kann verhindert werden, dass durch bei positiven und negativen Flanken der Steuer-Signale 12 und bI2 bzw. clk2 und bclk2 ggf. unterschiedliche Signal-Laufzeiten durch die Receiver-Schaltungen 108a, 108b, 109a, 109b Verzerrungen bei den von der Frequenz-Wiederherstell-Schaltung 111 ausgegebenen Signalen clk50, bclk50 hervorgerufen werden.
Wie aus Figur 4 hervorgeht, können mehrere den in Figur 1 und/oder 2 gezeigten Taktsignal-Ein-/Ausgabevorrichtungen 1, 101 entsprechende Taktsignal-Ein-/Ausgabevorrichtungen 1, 101 hintereinandergeschaltet werden (z.B. zwei oder drei, etc. Taktsignal-Ein-/Ausgabevorrichtungen 1, 101) .
Die von einer ersten Taktsignal-Ein-/Ausgabevorrichtungen 1, 101 ausgegebenen Signale clk50, bclk50 werden hierbei als Eingangs-Signale für eine zweite, hinter die erste Taktsignal-Ein-/Ausgabevorrichtung 1, 101 geschaltete Taktsignal-Ein-/Ausgabevorrichtung 1, 101 verwendet, so dass in den Signalen clk50, bclk50 ggf. noch enthaltene Verzerrungen von der - zweiten - Taktsignal-Ein-
/Ausgabevorrichtung 1, 101 noch weiter reduziert werden können.
Bezugszeichenliste
I Taktsignal-Ein-/Ausgabevorrichtung 2a Anschluß
2b Anschluß
3a Leitung
3b Leitung
4 Frequenzteiler-Einrichtung 5a Leitung
5b Leitung
5c Leitung
5d Leitung
6 Signal-Integrier-Einrichtung 7a Leitung
7b Leitung
8 Signal-Vergleichs-Schaltung
9 Signal-Vergleichs-Schaltung 10a Leitungspaar 10b Leitungspaar
II Frequenz-Wiederherstell-Schaltung 12a Leitung
12b Leitung
101 Taktsignal-Ein-/Ausgabevorrichtung 102a Anschluß
103a Leitung
104 Frequenzteiler-Einrichtung
105a Leitung
105b Leitung 105c Leitung
105d Leitung
105e Leitung
105f Leitung 106 Signal-Integrier-Einrichtung
107a Leitung
107b Leitung
107c Leitung 107d Leitung
108a Signal-Vergleichs-Schaltung
108b Signal-Vergleichs-Schaltung
109a Signal-Vergleichs-Schaltung
109b Signal-Vergleichs-Schaltung 110a Leitung
110b Leitung
110c Leitung
11Od Leitung
111 Frequenz-Wiederherstell-Schaltung 112a Leitung
112b Leitung
201 Taktsignal-Ein-/Ausgabe-System
301a Schaltungsabschnitt
301b Schaltungsabschnitt 301c Schaltungsabschnitt
301d Schaltungsabschnitt
302a Verzögerungseinrichtung
302b Verzögerungseinrichtung
302c Verzögerungseinrichtung 302d Verzögerungseinrichtung
303a NAND-Gatter
303b NAND-Gatter
303c NAND-Gatter
303d NAND-Gatter 304a Inverter
304b Inverter
304c Inverter
304d Inverter 305a Transmission-Gate 305b Transmission-Gate 305c Transmission-Gate 305d Transmission-Gate 306a Transmission-Gate 306b Transmission-Gate 306c Transmission-Gate 306d Transmission-Gate 307a Latch 307b Latch

Claims

Patentansprüche
1. Taktsignal-Ein-/Ausgabevorrichtung (1, 101), in die ein Taktsignal (CLK) oder ein hieraus gewonnenes Signal eingegeben, und an eine Frequenzteiler-Einrichtung (4, 104) weitergeleitet wird, wobei ein von der Frequenzteiler- Einrichtung (4, 104) ausgegebenes, oder ein hieraus gewonnenes Signal (clk2) an eine Signal-Integrier-Einrichtung (6, 106) weitergeleitet wird, und wobei ein von der Signal- Integrier-Einrichtung (6, 106) ausgegebenes, oder ein hieraus gewonnenes Signal (12) an eine erste Signal-Vergleichs- Schaltung (8, 108b) weitergeleitet wird, wobei das von der Frequenzteiler-Einrichtung (4, 104) ausgegebene, oder das hieraus gewonnene Signal (clk2) zusätzlich an eine zweite Signal-Vergleichs-Schaltung (9, 109a) weitergeleitet wird, und wobei die Taktsignal-Ein-/Ausgabevorrichtung (1) zusätzlich eine Signal-Ausgabe-Schaltung (11, 111) aufweist zum Ausgeben eines Takt-Ausgabe-Signals (clk50) in Abhängigkeit von einem von der ersten Signal-Vergleichs- Schaltung (8, 108) ausgegebenen, oder hieraus gewonnenen Signal (riclk) , und von einem von der zweiten Signal- Vergleichs-Schaltung (9, 109a) ausgegebenen, oder hieraus gewonnenen Signal (rclk) .
2. Taktsignal-Ein-/Ausgabevorrichtung (1) nach Anspruch 1, bei welcher das von der Signal-Ausgabe-Schaltung (11) ausgegebene Takt-Ausgabe-Signal (clk50) zusätzlich abhängt von einem weiteren von der ersten Signal-Vergleichs-Schaltung (8) ausgegebenen, oder hieraus gewonnenen Signal (brlclk) , und von einem weiteren von der zweiten Signal-Vergleichs- Schaltung (9) ausgegebenen, oder hieraus gewonnenen Signal (brclk) .
3. Taktsignal-Ein-/Ausgabevorrichtung (101) nach Anspruch 1, bei welcher das von der Signal-Ausgabe-Schaltung (111) ausgegebene Takt-Ausgabe-Signal (clk50) zusätzlich abhängt von einem von einer dritten Signal-Vergleichs-Schaltung (108a) ausgegebenen, oder hieraus gewonnenen Signal (brlclk) , und von einem von einer vierten Signal-Vergleichs-Schaltung (109b) ausgegebenen, oder hieraus gewonnenen Signal (brclk) .
4. Taktsignal-Ein-/Ausgabevorrichtung (1) nach einem der vorhergehenden Ansprüche, bei welcher eine oder mehrere der
Signal-Vergleichs-Schaltungen (8, 9, 108b, 109a) Receiver- Schaltungen sind.
5. Taktsignal-Ein-/Ausgabevorrichtung (1) nach Anspruch 4, bei welcher die eine oder die mehreren Receiver-Schaltungen (8, 9, 108b, 109a) kreuzgekoppelte Transistoren aufweisen.
6. Taktsignal-Ein-/Ausgabevorrichtung (1) nach einem der vorhergehenden Ansprüche, bei welcher das von der Signal- Ausgabe-Schaltung (11, 111) ausgegebene Takt-Ausgabe-Signal (clk50) seinen Zustand bei einer positiven Flanke des von der zweiten Signal-Vergleichs-Schaltung (9, 109a) ausgegebenen, oder des hieraus gewonnenen Signals (rclk) von „logisch niedrig" auf „logisch hoch" ändert, oder umgekehrt von „logisch hoch" auf „logisch niedrig", und bei einer darauffolgenden positiven Flanke des von der ersten Signal- Vergleichs-Schaltung (8, 108b) ausgegebenen, oder des hieraus gewonnenen Signals (riclk) zurück auf „logisch niedrig" oder „logisch hoch".
7. Taktsignal-Ein-/Ausgabevorrichtung (1) nach einem der Ansprüche 1 bis 5, bei welcher das von der Signal-Ausgabe- Schaltung (11, 111) ausgegebene Takt-Ausgabe-Signal (clk50) seinen Zustand bei einer negativen Flanke des von der zweiten Signal-Vergleichs-Schaltung (9, 109a) ausgegebenen, oder des hieraus gewonnenen Signals (rclk) von „logisch niedrig" auf „logisch hoch" ändert, oder umgekehrt von „logisch hoch" auf „logisch niedrig", und bei einer darauffolgenden negativen Flanke des von der ersten Signal-Vergleichs-Schaltung (8, 108b) ausgegebenen, oder des hieraus gewonnenen Signals (riclk) zurück auf „logisch niedrig" oder „logisch hoch".
8. Taktsignal-Korrektur-Verfahren, welches die Schritte aufweist: Teilen der Frequenz eines Taktsignals (CLK) , oder eines hieraus gewonnenen Signals, so dass ein Signal (clk2) mit einer gegenüber der Frequenz des Taktsignals (CLK) niedereren Frequenz erhalten wird; Integrieren des Signals (clk2) mit der niedereren Frequenz, so dass ein Integrations-Signal (12) erhalten wird; Vergleichen des Signals (clk2) mit der niedereren Frequenz mit einem hierzu inversen Signal (bclk2) ; und - Vergleichen des Integrations-Signals (12) mit einem hierzu inversen Signal (bI2) .
9. Taktsignal-Ein-/Ausgabevorrichtung (1, 101), in die ein Taktsignal (CLK) oder ein hieraus gewonnenes Signal eingegeben, und an eine Frequenzteiler-Einrichtung (4, 104) weitergeleitet wird, wobei ein von der Frequenzteiler- Einrichtung (4, 104) ausgegebenes, oder ein hieraus gewonnenes Signal (clk2) an eine Signal-Integrier-Einrichtung (6, 106) weitergeleitet wird, und wobei ein von der Signal- Integrier-Einrichtung (6, 106) ausgegebenes, oder ein hieraus gewonnenes Signal (12) an eine erste Signal-Vergleichs- Schaltung (8, 108b) weitergeleitet wird, wobei das von der Frequenzteiler-Einrichtung (4, 104) ausgegebene, oder das hieraus gewonnene Signal (clk2) zusätzlich an eine zweite Signal-Vergleichs-Schaltung (9, 109a) weitergeleitet wird, und wobei die Taktsignal-Ein-/Ausgabevorrichtung (1) zusätzlich eine Signal-Ausgabe-Schaltung (11, 111) aufweist zum Ausgeben eines Takt-Ausgäbe-Signals (clk50) in
Abhängigkeit von einem von der ersten Signal-Vergleichs- Schaltung (8, 108) ausgegebenen, oder hieraus gewonnenen Signal (riclk) , und von einem von der zweiten Signal- Vergleichs-Schaltung (9, 109a) ausgegebenen, oder hieraus gewonnenen Signal (rclk) , wobei eine in eine erste Richtung gehende Signalflanke des Takt-Ausgabe-Signals (clk50) durch eine Signalflanke des von der zweiten Signal-Vergleichs- Schaltung (9, 109a) ausgegebenen, oder hieraus gewonnenen Signals (rclk) , und eine in eine zweite, der ersten Richtung entgegengesetzte Richtung gehende Signalflanke des Takt- Ausgabe-Signals (clk50) durch eine Signalflanke des von der ersten Signal-Vergleichs-Schaltung (8, 108) ausgegebenen, oder hieraus gewonnenen Signals (riclk) getriggert wird.
10. Taktsignal-Korrektur-Verf hren, welches die Schritte aufweist: Teilen der Frequenz eines Taktsignals (CLK) , oder eines hieraus gewonnenen Signals, so dass ein Signal (clk2) mit einer gegenüber der Frequenz des Taktsignals (CLK) niedrigeren Frequenz erhalten wird; Integrieren des Signals (clk2) mit der niedrigeren Frequenz, so dass ein Integrations-Signal (12) erhalten wird; Vergleichen des Signals (clk2) mit der niedrigeren Frequenz mit einem hierzu inversen Signal <bclk2) , so dass ein erstes Vergleichs-Signal (rclk) erhalten wird; Vergleichen des Integrations-Signals (12) mit einem hierzu inversen Signal (bI2) , so dass ein zweites Vergleichs- Signal (riclk) erhalten wird; und Ausgeben eines Takt-Ausgabe-Signals (clk50) , wobei eine in eine erste Richtung gehende Signalflanke des Takt-Ausgabe- Signals (clk50) durch eine Signalflanke des ersten Vergleichs-Signals (rclk) , und eine in eine zweite, der ersten Richtung entgegengesetzte Richtung gehende Signalflanke des Takt-Ausgabe-Signals (clk50) durch eine Signalflanke des zweiten Vergleichs-Signals (riclk) getriggert wird.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8181056B2 (en) * 2008-09-30 2012-05-15 Mosaid Technologies Incorporated Serial-connected memory system with output delay adjustment
US8161313B2 (en) * 2008-09-30 2012-04-17 Mosaid Technologies Incorporated Serial-connected memory system with duty cycle correction
US8281379B2 (en) * 2008-11-13 2012-10-02 Vasco Data Security, Inc. Method and system for providing a federated authentication service with gradual expiration of credentials
US8265568B2 (en) * 2009-03-19 2012-09-11 Qualcomm Incorporated Frequency divider with synchronized outputs
JP6372324B2 (ja) * 2014-11-25 2018-08-15 富士通株式会社 受信回路、メモリインターフェース回路および受信方法
KR102379446B1 (ko) * 2015-12-16 2022-03-30 에스케이하이닉스 주식회사 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3778550A (en) * 1970-07-31 1973-12-11 Philips Corp System for synchronizing clock signals to incoming data
US4881243A (en) * 1984-06-07 1989-11-14 British Telecommunications Public Limited Company Signal timing circuits
DE4305244A1 (de) * 1993-02-20 1994-08-25 Maz Mikroelektronik Anwendungs Bit-Synchronisierer zum Einsatz in Systemen mit sehr hohen Taktraten

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2709005B1 (fr) * 1993-08-13 1995-11-10 Motorola Semiconducteurs Circuit destiné à une utilisation avec un agencement de retour.
FR2736780B1 (fr) * 1995-07-13 1997-09-26 Sgs Thomson Microelectronics Circuit d'affectation d'un canal de transmission sur le reseau electrique
US6100733A (en) * 1998-06-09 2000-08-08 Siemens Aktiengesellschaft Clock latency compensation circuit for DDR timing
US6127866A (en) * 1999-01-28 2000-10-03 Infineon Technologies North America Corp. Delay-locked-loop (DLL) having symmetrical rising and falling clock edge type delays
US6426660B1 (en) * 2001-08-30 2002-07-30 International Business Machines Corporation Duty-cycle correction circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3778550A (en) * 1970-07-31 1973-12-11 Philips Corp System for synchronizing clock signals to incoming data
US4881243A (en) * 1984-06-07 1989-11-14 British Telecommunications Public Limited Company Signal timing circuits
DE4305244A1 (de) * 1993-02-20 1994-08-25 Maz Mikroelektronik Anwendungs Bit-Synchronisierer zum Einsatz in Systemen mit sehr hohen Taktraten

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