JP5565069B2 - 適応等化回路及び受信回路 - Google Patents

Description

本発明は、適応等化回路及び受信回路に関する。

データ通信の際に、伝送線路などで発生する信号のロスを補償するために、信号の振幅を一定に保つように調整する適応等化回路が知られている。適応等化回路は、ケーブルなどの伝送線路の温度変化や経時変化が受信データに及ぼす影響を検出し、それによるビットエラーレート（１，０の判定エラーの割合）の上昇を補正するように等化（EQ: Equalizer）係数を調整する。

適応等化回路の等化部には、たとえば、ＦＩＲ（Finite Impulse Response）フィルタが用いられる。このような等化部は、ＦＦＥ（Feed-Forward Equalizer）とも呼ばれる。ＦＦＥは、適応アルゴリズムによって調整される各ＥＱ係数Ｃⁱ _n（ｉ：タップ番号、ｎ：演算サイクル番号）に応じて、信号の周波数特性を変化させる。

適応アルゴリズムとしては、たとえば、ＣＭＡ（Constant Modulus Algorithm）が用いられる。
適応アルゴリズムを用いた演算過程において、ＥＱ係数は一定の値をとるわけではなく、ある値に対し−１〜＋１の変動幅をもつ。適応アルゴリズムの演算の終了指示が上位制御ロジックから発行された際、ＥＱ係数の組み合わせが最適値に固定されず、等化部にて適切な等化が行えずに、ビットエラーの抑制ができなくなる可能性がある。

たとえば、ＥＱ係数がＣ⁰ _nとＣ¹ _nの２個の場合、演算終了指示が発行された際、取り得るＥＱ係数の組み合わせは４（＝２²）通りである。従来の適応等化回路では、どの係数の組み合わせでも十分に低いビットエラーレートが得られるように、各ＥＱ係数のビット精度を高くする必要があった。

特開２００７−２２１６２９号公報 特開２００８−１７０９４号公報 特開２００６−７４３１４号公報

Hisakatsu Yamaguchi et al., "A 5Gb/s Transceiver with an ADC-Based Feedforward CDR and CMA Adaptive Equalizer in 65nm CMOS", 2010 IEEE International Solid-State Circuits Conference, 2010, pp. 168-169 Ye Li and Zhi Ding, "Global Convergence of Fractionally Spaced Godard (CMA) Adaptive Equalizers," IEEE Transactions on signal processing, Vol.44, No.4, pp.818-826, APR. 1996.

しかしながら、等化部での演算精度を高めるためにビット精度を高くすると、回路面積と消費電力の増大を伴うという問題があった。たとえば、ビット精度を１ビット高くすると、回路面積とその消費電力が２倍になる。

上記の点を鑑みて、本発明は、小面積及び低消費電力の回路で、ビットエラーの発生を抑制する等化演算が可能な適応等化回路及び受信回路を提供することを目的とする。

適応等化回路は、等化係数に応じて入力信号の振幅の調整を行う等化部と、前記等化係数を生成する等化係数生成部と、前記等化係数生成部から出力される前記等化係数または前記等化係数を求めるためのパラメータをもとに、適応等化演算結果が安定している状態を検出して、前記状態における前記等化係数を保持し、演算停止信号が入力されると当該等化係数を前記等化部に供給する等化係数供給部と、を有する。

また、上記目的を達成するために、以下のような受信回路が提供される。
この受信回路は、等化係数に応じて入力信号の振幅の調整を行う等化部と、前記等化係数を生成する等化係数生成部と、前記等化係数生成部から出力される前記等化係数または前記等化係数を求めるためのパラメータをもとに、適応等化演算結果が安定している状態を検出して、前記状態における前記等化係数を保持し、演算停止信号が入力されると当該等化係数を前記等化部に供給する等化係数供給部と、を有する適応等化回路と、前記振幅が調整された前記入力信号のデータを判定するデータ判定回路と、を有する。

開示の適応等化回路及び受信回路によれば、小面積及び低消費電力の回路で、ビットエラーの発生を抑制する等化演算が可能となる。

第１の実施の形態の適応等化回路及び受信回路を示す図である。 適応等化回路に入力される入力信号の一例を示す図である。 等化部からの出力信号の一例を示す図である。 第２の実施の形態の適応等化回路及び受信回路を示す図である。 等化部の一例を示す図である。 ＥＱ係数供給部の一例を示す図である。 カウンタ部の動作を示すタイミングチャートである。 第３の実施の形態の適応等化回路及び受信回路を示す図である。 第３の実施の形態におけるＥＱ係数供給部の一例を示す図である。 平均値算出部の動作を示すタイミングチャートである。 通信装置の一例を示す図である。

以下、本発明の適応等化回路及び受信回路の実施の形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の適応等化回路及び受信回路を示す図である。

受信回路１０は、適応等化回路１１と、データ判定回路１２を有する。
適応等化回路１１は、送信回路２０で送信され、伝送線路２１を介した信号に対して適応等化を行う。データ判定回路１２は、適応等化が施された信号が“１”であるか“０”であるか判定を行う。なお、適応等化回路１１の前段には、受信信号に対してＡ−Ｄ（Analogue-Digital）変換を行うＡＤ変換部や、デマルチプレクサなどが存在するが、図１では図示を省略している。

本実施の形態の適応等化回路１１は、等化部１１ａ、ＥＱ係数生成部１１ｂ、ＥＱ係数供給部１１ｃを備えている。
等化部１１ａは、ＥＱ係数に応じて入力信号の振幅の調整を行う。ＥＱ係数は、たとえば、等化部１１ａが備えるデジタルフィルタの利得係数（またはタップ係数などと呼ばれることもある）などである。ＥＱ係数は、タップ数（演算数）に応じて、複数設定される。

ＥＱ係数生成部１１ｂは、等化部１１ａの入力及び出力をもとに、振幅を期待振幅（目標とする振幅）とするように調整されたＥＱ係数を生成する。ＥＱ係数生成部１１ｂは、ＣＭＡなどの適応アルゴリズムを用いた演算によりＥＱ係数を生成する。ＣＭＡを用いた演算の例については後述する。

ＥＱ係数供給部１１ｃは、ＥＱ係数生成部１１ｂから出力されるＥＱ係数またはＥＱ係数を求めるためのパラメータをもとに、適応等化演算結果が安定している状態を検出し、その時のＥＱ係数を保持する。そして、ＥＱ係数供給部１１ｃは、上位の制御部（図示せず）から演算停止信号が入力された場合に、検出された安定状態におけるＥＱ係数を最適ＥＱ係数として等化部１１ａに供給する。

以下、第１の実施の形態の適応等化回路１１及び受信回路１０の動作を説明する。
受信回路１０は、送信回路２０から伝送線路２１を介して信号を受信すると、信号を図示しないＡＤ変換部やデマルチプレクサなどで処理した後、適応等化回路１１に入力する。

図２は、適応等化回路に入力される入力信号の一例を示す図である。
横軸が時間（単位はＵＩ（Unit Interval））、縦軸は振幅（単位はＶｐｐ（V peak to peak））である。

送信回路２０から送信された信号は、伝送線路２１を介すると振幅が減衰し、適応等化回路１１に入力される時点では、たとえば、図２に示すようにアイパターンがつぶれてしまっている。また、伝送線路２１における温度変化や経時変化などにより、このアイパターンは変化する。

等化部１１ａは、図２に示されるような信号を入力すると、ＥＱ係数に応じてアイパターンが開くように信号の振幅を調整するとともに、伝送線路２１における温度変化や経時変化などによって入力信号の振幅が変化しても、一定の振幅になるように調整する。

回路面積の増加や消費電力の増大を防ぐため、ビット精度の低い等化部１１ａで適切に入力信号の振幅を調整できるように、ＥＱ係数供給部１１ｃは、等化部１１ａに対して最適なＥＱ係数を供給する。

具体的には、ＥＱ係数生成部１１ｂは、図２に示したような入力信号を入力するとともに、等化部１１ａからの出力信号を入力する。そして、適応アルゴリズムにより、出力振幅が期待振幅と等しくなるようなＥＱ係数を生成する。ＥＱ係数供給部１１ｃは、ＥＱ係数生成部１１ｂで生成されたＥＱ係数を入力するとともに、そのＥＱ係数またはＥＱ係数を求めるためのパラメータをもとに、適応等化演算結果が安定している状態を検出する。たとえば、入力されるＥＱ係数が変わらない場合、または、ＥＱ係数を求めるためのパラメータ（ＣＭＡを用いた場合は、たとえば、出力振幅ｙ_n ²−期待振幅ｄ²）が最も小さい値を示したとき、ＥＱ係数供給部１１ｃは、その状態を安定化状態とみなす。ＥＱ係数供給部１１ｃは、安定化状態におけるＥＱ係数を、最適ＥＱ係数として保持しておく。そして、上位の図示しない制御部から演算停止信号が入力された場合に、保持していた最適ＥＱ係数を等化部１１ａに供給する。これにより、等化部１１ａでは、入力信号に対して適切に振幅を調整できる。

図３は、等化部からの出力信号の一例を示す図である。
横軸が時間（単位はＵＩ）、縦軸は振幅（単位はＶｐｐ）である。
図３に示すように、等化部１１ａからは、開いたアイパターンを示す振幅の出力信号が得られる。また、伝送線路２１の特性が変化しても、図３で示すような振幅に調整される。

図３に示すような振幅の出力信号は、データ判定回路１２に入力され、適切に“１”であるか“０”であるかが判定される。
以上のように第１の実施の形態の適応等化回路１１では、ＥＱ係数供給部１１ｃが、適応等化演算結果が安定している状態を検出して、演算停止信号が入力されると、安定状態におけるＥＱ係数の組み合わせを最適ＥＱ係数として等化部１１ａに供給する。これにより、低いビット精度の等化部１１ａでも適切に、入力信号の振幅を調整することができる。すなわち、小面積及び低消費電力の回路で、ビットエラーの発生を抑制する等化演算が可能となる。

（第２の実施の形態）
以下、ＣＭＡを用いてＥＱ係数を生成し、そのＥＱ係数を用いて適応等化演算結果が安定している状態を検出する適応等化回路及び受信回路を、第２の実施の形態として詳細に説明する。

図４は、第２の実施の形態の適応等化回路及び受信回路を示す図である。
受信回路３０は、ＡＤ変換部３１、デマルチプレクサ３２、適応等化回路３３、データ判定回路３４を有している。なお、図中Ｍ及びＮは、Ｍビット、Ｎビットを示している。

ＡＤ変換部３１は、受信回路３０が受信したアナログの入力信号をデジタル信号に変換する。デマルチプレクサ３２は、高転送レートのデジタルストリームを、もとの低転送レートの複数のデジタルストリームに戻す。図４の例では、デマルチプレクサ３２は、Ｍビットのデジタルストリームを４つのＭビットのデジタルストリームに戻している。

適応等化回路３３は、等化部３３ａ、ＣＭＡ部３３ｂ、ＥＱ係数供給部３３ｃを有している。
等化部３３ａは、図１に示した等化部１１ａに対応しており、ＥＱ係数に応じて入力信号の振幅の調整を行う。以下に、等化部３３ａの一例を示す。

図５は、等化部の一例を示す図である。
ここでは、等化部３３ａとして、ＦＩＲフィルタを用いたＦＦＥの例を示している。
等化部３３ａは、ＦＦ（Flip-Flop）４１，４２、乗算器（アンプ）４３，４４，４５、加算器４６を有している。

入力振幅ｓ⁰，ｓ¹，ｓ²は、Ｍビットの入力信号の入力振幅であり、上付きの数字０〜２は、タップ番号を示している。なお、入力振幅ｓ¹は、入力振幅ｓ⁰の入力信号がＦＦ４１で１クロックサイクル分遅延された信号の振幅であり、入力振幅ｓ²は、入力振幅ｓ¹の入力信号が、さらにＦＦ４２で１クロックサイクル分遅延された信号の振幅である。なお、ＦＦ４１，４２には、クロック信号が入力されるが、図５では図示を省略している。

入力振幅ｓ⁰，ｓ¹，ｓ²は、それぞれ乗算器４３，４４，４５で、ＥＱ係数Ｃ⁰ _n，Ｃ¹ _n，Ｃ² _nと掛け合わされ、加算器４６で加算され、Ｎビットの出力信号（出力振幅ｙ_n＝ΣＣⁱ _n×ｓⁱ）が出力される。なお、下付きのｎは、演算サイクル番号を示している。ＥＱ係数Ｃ⁰ _n，Ｃ¹ _n，Ｃ² _nは、ＥＱ係数供給部３３ｃから入力される。

図４で示した例の場合、等化部３３ａは、図５で示した回路を４つ含む。
図４のＣＭＡ部３３ｂは、図１に示したＥＱ係数生成部１１ｂに対応しており、適応アルゴリズムであるＣＭＡを用いて調整されたＥＱ係数を生成する。

ＣＭＡ部３３ｂは、等化部３３ａの出力振幅ｙ_nの時間平均が期待振幅ｄに等しくなるようにフィードバック制御する。つまり、以下の式（１）を満たすようにフィードバック制御を行う。

Ｅ［（ｙ_n ²−ｄ²）²］＝０ （１）
上式で、Ｅ［］は、時間平均を示している。
式（１）をベースとして、各ＥＱ係数は、以下の式（２）にて導出される。

Ｃⁱ _n+1＝Ｃⁱ _n−μ（ｙ_n ²−ｄ²）ｙ_nｓⁱ） （２）
上式で、μはステップサイズパラメータと呼ばれ、適応等化ループの時定数（帯域）を決める変数である。

ＥＱ係数供給部３３ｃは、図１に示したＥＱ係数供給部１１ｃに対応しており、カウンタ部５０と、セレクタ５１を有している。カウンタ部５０は、ＣＭＡ部３３ｂから出力されるＥＱ係数をもとに、適応等化演算結果が安定している状態を検出する。セレクタ５１は、カウンタ部５０からの選択信号に応じて、ＣＭＡ部３３ｂからのＥＱ係数か、カウンタ部５０にて検出された最適ＥＱ係数の何れかを選択して等化部３３ａに供給する。

図６は、ＥＱ係数供給部の一例を示す図である。
ＥＱ係数供給部３３ｃのカウンタ部５０は、ＦＦ６０、比較回路６１、カウンタ６２、レジスタ部６３、最大値選択回路６４を有している。

ＦＦ６０は、図４で示したＣＭＡ部３３ｂから入力されたＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²を１クロックサイクル遅延させる。
比較回路６１は、ＣＭＡ部３３ｂから入力されたＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²と、ＦＦ６０により１クロックサイクル分遅延されたＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²とを比較して、一致していなければ、ライトイネーブル信号とリセット信号を出力する。

カウンタ６２は、リセット信号が入力されてから次のリセット信号が入力されるまでカウントを行い、その結果をレジスタ部６３に出力する。
レジスタ部６３は、ＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²の値と、その値ごとのカウンタ６２の計数値である安定期間サイクル数を保持する。

最大値選択回路６４は、演算停止信号が入力された場合に、レジスタ部６３に保持されているＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²の８つの組のうち、安定期間サイクル数が最大のものを出力させるような選択信号を、セレクタ５１に出力する。

セレクタ５１は、演算停止信号が入力されるまでは、ＣＭＡ部３３ｂからのＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²を等化部３３ａに供給するが、演算停止信号が入力されると、最大値選択回路６４で選択されたＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²の値を等化部３３ａに供給する。

図７は、カウンタ部の動作を示すタイミングチャートである。
図７では、ＦＦ６０に入力されるクロック信号、ＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²、ライトイネーブル信号、カウンタ６２のカウンタ値を示している。

ＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²の値が（１，１，１）の間は、カウンタ６２はカウントを継続している。ＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²の値が（１，１，０）に変化すると、比較回路６１がライトイネーブル信号を立ち上げ、次のクロック信号の立ち上がりタイミングで、カウンタ値（図７の例では１０３）がレジスタ部６３に書き込まれる。また、図示しないリセット信号によって、カウンタ値が０にリセットされる。

以下、第２の実施の形態の適応等化回路３３及び受信回路３０の動作を説明する。
図示しない伝送線路からの入力信号がＡＤ変換部３１に入力され、デジタルデータに変換されると、デマルチプレクサ３２は、高転送レートのデジタルストリームを、もとの低転送レートの複数のデジタルストリームに戻す。そして、等化部３３ａは、デマルチプレクサ３２の出力に対して、ＥＱ係数供給部３３ｃから供給されるＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²を用いて、等化処理を行う。等化部３３ａからの出力は、データ判定回路３４に入力され、“０”か“１”かの判定が行われる。また、等化部３３ａからの出力は、ＣＭＡ部３３ｂにフィードバックされる。

ＣＭＡ部３３ｂは、デマルチプレクサ３２からの出力と、等化部３３ａからの出力とをもとに、式（２）により、ＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²を生成して出力する。ＥＱ係数はカウンタ部５０に入力され、カウンタ部５０は、演算停止信号が入力された時点で、安定期間サイクル数が最大のＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²の値を、最適ＥＱ係数としてセレクタ５１に選択させ、等化部３３ａに供給させる。

これにより、等化部３３ａでは、入力信号に対して適切に振幅を調整できる。そのため、データ判定回路３４でも、適切に“１”であるか“０”であるかが判定される。
以上のように第２の実施の形態の適応等化回路３３及び受信回路３０では、ＥＱ係数供給部３３ｃが、ＥＱ係数から適応等化演算結果が安定している状態を検出して、その状態におけるＥＱ係数の組み合わせを最適ＥＱ係数として等化部３３ａに供給する。これにより、低いビット精度の等化部３３ａでも適切に、入力信号の振幅を調整することができる。すなわち、小面積及び低消費電力の回路で、ビットエラーの発生を抑制する等化演算が可能となる。

（第３の実施の形態）
以下、ＣＭＡを用いてＥＱ係数を算出する際のパラメータを用い、適応等化演算結果が安定している状態を検出する適応等化回路及び受信回路を、第３の実施の形態として詳細に説明する。

図８は、第３の実施の形態の適応等化回路及び受信回路を示す図である。
図４で示した第２の実施の形態の適応等化回路３３及び受信回路３０と同一の構成要素については、同一符号を付し説明を省略する。

第３の実施の形態の受信回路７０において、適応等化回路７１は、第２の実施の形態の適応等化回路３３と、ＥＱ係数供給部７２が異なっている。
ＥＱ係数供給部７２は、パラメータ（ｙ² _n−ｄ²）の時間平均をもとに、最適ＥＱ係数を出力する平均値算出部７３とセレクタ７４を備えている。

図９は、第３の実施の形態におけるＥＱ係数供給部の一例を示す図である。
ＥＱ係数供給部７２の平均値算出部７３は、ＦＦ８０、比較回路８１、平均値算出回路８２、ＦＦ８３、比較回路８４、ＦＦ８５を有している。

ＦＦ８０は、図４で示したＣＭＡ部３３ｂから入力されたＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²を１クロックサイクル遅延させる。
比較回路８１は、ＣＭＡ部３３ｂから入力されたＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²と、ＦＦ６０により１クロックサイクル分遅延されたＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²とを比較して、一致していなければリセット信号を出力する。

平均値算出回路８２は、式（２）に示したように、ＥＱ係数を求めるためのパラメータであるｙ² _n−ｄ²の時間平均を、ＥＱ係数の組み合わせごとに算出する。ＥＱ係数が変化し、比較回路８１からリセット信号が入力された場合に、次のＥＱ係数の組み合わせにおけるｙ² _n−ｄ²の時間平均の算出を開始する。

ＦＦ８３は、平均値算出回路８２での前回のＥＱ係数の組み合わせにおける平均値Ａを保持する。
比較回路８４は、リセット信号が入力されると、平均値算出回路８２から出力される平均値Ｂと、前回の平均値Ａとを比較して、Ａ＞Ｂであれば、ライトイネーブル信号を出力する。

ＦＦ８５は、ライトイネーブル信号が入力されると、ＦＦ８０から出力されるＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²の値を保持する。式（１）について説明したように、ｙ² _n−ｄ²の時間平均が小さいほど、適応等化演算結果が安定している状態を示すので、ＦＦ８５には、それまで生成されたＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²のうち、最適な値の組が保持される。

セレクタ７４は、演算停止信号が入力されるまでは、ＣＭＡ部３３ｂからのＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²を等化部３３ａに供給するが、演算停止信号が入力されると、ＦＦ８５に保持されている最適ＥＱ係数を等化部３３ａに供給する。

図１０は、平均値算出部の動作を示すタイミングチャートである。
図１０では、クロック信号、ＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²、ライトイネーブル信号、ＦＦ８５に保持されている値を示している。

ＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²の値が（１，１，１）の間、平均値算出回路８２は、ｙ² _n−ｄ²の時間平均を算出する。そして、比較回路８４は、ＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²の値が（１，１，０）に変化した時点で、ＦＦ８３に保持されている前回のＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²の値（ｘ，ｘ，ｘ）のときのｙ² _n−ｄ²の平均値Ａと今回の平均値Ｂとを比較する。ここで、Ａ＞Ｂの場合には、比較回路８４は、図１０に示すように、ライトイネーブル信号を立ち上げ、次のクロックの立ち上がりタイミングでＦＦ８５へＥＱ係数（１，１，１）を書き込ませる。

これにより、ＦＦ８５には、ｙ² _n−ｄ²の平均値が最小、つまり、適応等化演算結果が最も安定している状態のときのＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²が保持され、セレクタ７４に演算停止信号が入力されると、保持されたＥＱ係数Ｃ⁰，Ｃ¹，Ｃ²が等化部３３ａに供給される。

以上のように第３の実施の形態の適応等化回路７１及び受信回路７０では、ＥＱ係数供給部７２が、ＥＱ係数を求めるためのパラメータから適応等化演算結果が安定している状態を検出する。そして、ＥＱ係数供給部７２は、安定状態におけるＥＱ係数の組み合わせを最適ＥＱ係数として等化部３３ａに供給する。これにより、低いビット精度の等化部３３ａでも適切に、入力信号の振幅を調整することができる。すなわち、小面積及び低消費電力の回路で、ビットエラーの発生を抑制する等化演算が可能となる。

また、第３の実施の形態の適応等化回路７１及び受信回路７０では、図９からわかるように、最適ＥＱ係数を出力するための記憶部（ＦＦ８０，８３，８５）を小さくできるので、回路面積をさらに小さくできる。

なお、上記のような受信回路１０，３０，７０は、たとえば、以下のような通信装置に搭載される。
図１１は、通信装置の一例を示す図である。

通信装置１００は、受信回路１１０、送信回路１２０、制御回路１３０を有している。
受信回路１１０は、前述した受信回路１０，３０，７０に対応している。受信信号ＲＸＩＮに対して等化処理などを行い、その結果を出力信号ＲＸＯＵＴとして出力する。

送信回路１２０は、制御回路１３０から供給される入力信号ＴＸＩＮに対して、図示しないマルチプレクサにより、高転送レートのストリームにするなどの処理を行い、送信信号ＴＸＯＵＴとして出力する。

制御回路１３０は、外部とのデータや信号のやり取りを行い、受信回路１１０や送信回路１２０を制御する。前述した演算停止信号は、たとえば、この制御回路１３０から受信回路１１０に供給される。

第１乃至第３の実施の形態の受信回路１０，３０，７０を、通信装置１００の受信回路１１０として用いることで、通信装置１００の回路規模の小型化、省電力化が図れる。
以上、実施の形態に基づき、本発明の適応等化回路及び受信回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１０ 受信回路
１１ 適応等化回路
１１ａ 等化部
１１ｂ ＥＱ係数生成部
１１ｃ ＥＱ係数供給部
１２ データ判定回路
２０ 送信回路
２１ 伝送線路

Claims (4)

1. 等化係数に応じて入力信号の振幅の調整を行う等化部と、
   前記等化係数を生成する等化係数生成部と、
   前記等化係数生成部から出力される前記等化係数または前記等化係数を求めるためのパラメータをもとに、適応等化演算結果が安定している状態を検出して、前記状態における前記等化係数を保持し、適応等化演算の終了を指示する演算停止信号を受けると、保持された当該等化係数を前記等化部に供給する等化係数供給部と、を有し、
   前記等化係数供給部はセレクタを有し、前記演算停止信号を受けると、前記セレクタは、前記等化係数生成部で生成された前記等化係数を前記等化部に供給する代わりに、保持された、前記状態における前記等化係数を前記等化部に供給する、ことを特徴とする適応等化回路。
2. 前記等化係数供給部は、前記パラメータの時間平均が最小のときの前記等化係数を保持し、前記演算停止信号が入力されると、当該等化係数を前記等化部に供給することを特徴とする請求項１に記載の適応等化回路。
3. 前記等化係数供給部は、前記等化係数の組み合わせごとの安定期間をカウントし、前記演算停止信号が入力されると、最も安定期間が長い組み合わせの前記等化係数を前記等化部に供給することを特徴とする請求項１に記載の適応等化回路。
4. 等化係数に応じて入力信号の振幅の調整を行う等化部と、前記等化係数を生成する等化係数生成部と、前記等化係数生成部から出力される前記等化係数または前記等化係数を求めるためのパラメータをもとに、適応等化演算結果が安定している状態を検出して、前記状態における前記等化係数を保持し、適応等化演算の終了を指示する演算停止信号を受けると、保持された当該等化係数を前記等化部に供給する等化係数供給部と、を有する適応等化回路と、
   前記振幅が調整された前記入力信号のデータを判定するデータ判定回路と、を有し、
   前記等化係数供給部はセレクタを有し、前記演算停止信号を受けると、前記セレクタは、前記等化係数生成部で生成された前記等化係数を前記等化部に供給する代わりに、保持された、前記状態における前記等化係数を前記等化部に供給する、ことを特徴とする受信回路。
   

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