JP5565069B2 - 適応等化回路及び受信回路 - Google Patents
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Description
適応アルゴリズムを用いた演算過程において、EQ係数は一定の値をとるわけではなく、ある値に対し−1〜+1の変動幅をもつ。適応アルゴリズムの演算の終了指示が上位制御ロジックから発行された際、EQ係数の組み合わせが最適値に固定されず、等化部にて適切な等化が行えずに、ビットエラーの抑制ができなくなる可能性がある。
この受信回路は、等化係数に応じて入力信号の振幅の調整を行う等化部と、前記等化係数を生成する等化係数生成部と、前記等化係数生成部から出力される前記等化係数または前記等化係数を求めるためのパラメータをもとに、適応等化演算結果が安定している状態を検出して、前記状態における前記等化係数を保持し、演算停止信号が入力されると当該等化係数を前記等化部に供給する等化係数供給部と、を有する適応等化回路と、前記振幅が調整された前記入力信号のデータを判定するデータ判定回路と、を有する。
(第1の実施の形態)
図1は、第1の実施の形態の適応等化回路及び受信回路を示す図である。
適応等化回路11は、送信回路20で送信され、伝送線路21を介した信号に対して適応等化を行う。データ判定回路12は、適応等化が施された信号が“1”であるか“0”であるか判定を行う。なお、適応等化回路11の前段には、受信信号に対してA−D(Analogue-Digital)変換を行うAD変換部や、デマルチプレクサなどが存在するが、図1では図示を省略している。
等化部11aは、EQ係数に応じて入力信号の振幅の調整を行う。EQ係数は、たとえば、等化部11aが備えるデジタルフィルタの利得係数(またはタップ係数などと呼ばれることもある)などである。EQ係数は、タップ数(演算数)に応じて、複数設定される。
受信回路10は、送信回路20から伝送線路21を介して信号を受信すると、信号を図示しないAD変換部やデマルチプレクサなどで処理した後、適応等化回路11に入力する。
横軸が時間(単位はUI(Unit Interval))、縦軸は振幅(単位はVpp(V peak to peak))である。
横軸が時間(単位はUI)、縦軸は振幅(単位はVpp)である。
図3に示すように、等化部11aからは、開いたアイパターンを示す振幅の出力信号が得られる。また、伝送線路21の特性が変化しても、図3で示すような振幅に調整される。
以上のように第1の実施の形態の適応等化回路11では、EQ係数供給部11cが、適応等化演算結果が安定している状態を検出して、演算停止信号が入力されると、安定状態におけるEQ係数の組み合わせを最適EQ係数として等化部11aに供給する。これにより、低いビット精度の等化部11aでも適切に、入力信号の振幅を調整することができる。すなわち、小面積及び低消費電力の回路で、ビットエラーの発生を抑制する等化演算が可能となる。
以下、CMAを用いてEQ係数を生成し、そのEQ係数を用いて適応等化演算結果が安定している状態を検出する適応等化回路及び受信回路を、第2の実施の形態として詳細に説明する。
受信回路30は、AD変換部31、デマルチプレクサ32、適応等化回路33、データ判定回路34を有している。なお、図中M及びNは、Mビット、Nビットを示している。
等化部33aは、図1に示した等化部11aに対応しており、EQ係数に応じて入力信号の振幅の調整を行う。以下に、等化部33aの一例を示す。
ここでは、等化部33aとして、FIRフィルタを用いたFFEの例を示している。
等化部33aは、FF(Flip-Flop)41,42、乗算器(アンプ)43,44,45、加算器46を有している。
図4のCMA部33bは、図1に示したEQ係数生成部11bに対応しており、適応アルゴリズムであるCMAを用いて調整されたEQ係数を生成する。
上式で、E[]は、時間平均を示している。
式(1)をベースとして、各EQ係数は、以下の式(2)にて導出される。
上式で、μはステップサイズパラメータと呼ばれ、適応等化ループの時定数(帯域)を決める変数である。
EQ係数供給部33cのカウンタ部50は、FF60、比較回路61、カウンタ62、レジスタ部63、最大値選択回路64を有している。
比較回路61は、CMA部33bから入力されたEQ係数C0,C1,C2と、FF60により1クロックサイクル分遅延されたEQ係数C0,C1,C2とを比較して、一致していなければ、ライトイネーブル信号とリセット信号を出力する。
レジスタ部63は、EQ係数C0,C1,C2の値と、その値ごとのカウンタ62の計数値である安定期間サイクル数を保持する。
図7では、FF60に入力されるクロック信号、EQ係数C0,C1,C2、ライトイネーブル信号、カウンタ62のカウンタ値を示している。
図示しない伝送線路からの入力信号がAD変換部31に入力され、デジタルデータに変換されると、デマルチプレクサ32は、高転送レートのデジタルストリームを、もとの低転送レートの複数のデジタルストリームに戻す。そして、等化部33aは、デマルチプレクサ32の出力に対して、EQ係数供給部33cから供給されるEQ係数C0,C1,C2を用いて、等化処理を行う。等化部33aからの出力は、データ判定回路34に入力され、“0”か“1”かの判定が行われる。また、等化部33aからの出力は、CMA部33bにフィードバックされる。
以上のように第2の実施の形態の適応等化回路33及び受信回路30では、EQ係数供給部33cが、EQ係数から適応等化演算結果が安定している状態を検出して、その状態におけるEQ係数の組み合わせを最適EQ係数として等化部33aに供給する。これにより、低いビット精度の等化部33aでも適切に、入力信号の振幅を調整することができる。すなわち、小面積及び低消費電力の回路で、ビットエラーの発生を抑制する等化演算が可能となる。
以下、CMAを用いてEQ係数を算出する際のパラメータを用い、適応等化演算結果が安定している状態を検出する適応等化回路及び受信回路を、第3の実施の形態として詳細に説明する。
図4で示した第2の実施の形態の適応等化回路33及び受信回路30と同一の構成要素については、同一符号を付し説明を省略する。
EQ係数供給部72は、パラメータ(y2 n−d2)の時間平均をもとに、最適EQ係数を出力する平均値算出部73とセレクタ74を備えている。
EQ係数供給部72の平均値算出部73は、FF80、比較回路81、平均値算出回路82、FF83、比較回路84、FF85を有している。
比較回路81は、CMA部33bから入力されたEQ係数C0,C1,C2と、FF60により1クロックサイクル分遅延されたEQ係数C0,C1,C2とを比較して、一致していなければリセット信号を出力する。
比較回路84は、リセット信号が入力されると、平均値算出回路82から出力される平均値Bと、前回の平均値Aとを比較して、A>Bであれば、ライトイネーブル信号を出力する。
図10では、クロック信号、EQ係数C0,C1,C2、ライトイネーブル信号、FF85に保持されている値を示している。
図11は、通信装置の一例を示す図である。
受信回路110は、前述した受信回路10,30,70に対応している。受信信号RXINに対して等化処理などを行い、その結果を出力信号RXOUTとして出力する。
以上、実施の形態に基づき、本発明の適応等化回路及び受信回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
11 適応等化回路
11a 等化部
11b EQ係数生成部
11c EQ係数供給部
12 データ判定回路
20 送信回路
21 伝送線路
Claims (4)
- 等化係数に応じて入力信号の振幅の調整を行う等化部と、
前記等化係数を生成する等化係数生成部と、
前記等化係数生成部から出力される前記等化係数または前記等化係数を求めるためのパラメータをもとに、適応等化演算結果が安定している状態を検出して、前記状態における前記等化係数を保持し、適応等化演算の終了を指示する演算停止信号を受けると、保持された当該等化係数を前記等化部に供給する等化係数供給部と、を有し、
前記等化係数供給部はセレクタを有し、前記演算停止信号を受けると、前記セレクタは、前記等化係数生成部で生成された前記等化係数を前記等化部に供給する代わりに、保持された、前記状態における前記等化係数を前記等化部に供給する、ことを特徴とする適応等化回路。 - 前記等化係数供給部は、前記パラメータの時間平均が最小のときの前記等化係数を保持し、前記演算停止信号が入力されると、当該等化係数を前記等化部に供給することを特徴とする請求項1に記載の適応等化回路。
- 前記等化係数供給部は、前記等化係数の組み合わせごとの安定期間をカウントし、前記演算停止信号が入力されると、最も安定期間が長い組み合わせの前記等化係数を前記等化部に供給することを特徴とする請求項1に記載の適応等化回路。
- 等化係数に応じて入力信号の振幅の調整を行う等化部と、前記等化係数を生成する等化係数生成部と、前記等化係数生成部から出力される前記等化係数または前記等化係数を求めるためのパラメータをもとに、適応等化演算結果が安定している状態を検出して、前記状態における前記等化係数を保持し、適応等化演算の終了を指示する演算停止信号を受けると、保持された当該等化係数を前記等化部に供給する等化係数供給部と、を有する適応等化回路と、
前記振幅が調整された前記入力信号のデータを判定するデータ判定回路と、を有し、
前記等化係数供給部はセレクタを有し、前記演算停止信号を受けると、前記セレクタは、前記等化係数生成部で生成された前記等化係数を前記等化部に供給する代わりに、保持された、前記状態における前記等化係数を前記等化部に供給する、ことを特徴とする受信回路。
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