JP2008160278A - 電流セル型ｄａコンバータ - Google Patents

Abstract

【課題】電流セルの電流特性の経年変化によって、非直線性誤差が増大するのを低減することができる電流セル型ＤＡコンバータを提供する。
【解決手段】電流セル型ＤＡＣは、デジタルデータをデコードし、そのコードに対応する第１のデコード信号を出力するデコーダと、電源投入時に、略１／２の確率でＬないしＨに確定するセレクタ信号の発生回路と、セレクタ信号の状態に応じて、オン状態となる頻度が高い電流セルと低い電流セルとを入れ替えることができるように、第１のデコード信号の順序を入れ替えるかどうかを決定し、第２のデコード信号として出力する正反転回路と、第２のデコード信号の状態に応じて、そのオン状態／オフ状態が決定される、デジタルデータのビット数に対応した複数の電流セルと、複数の電流セルの合計電流を電流／電圧変換してアナログ信号を出力する電流／電圧変換器とを備えている。
【選択図】図１

Description

本発明は、デジタルデータを、そのコード（値）に対応する電圧のアナログ信号に変換する電流セル型ＤＡコンバータ（以下、電流セル型ＤＡＣとも記述する）に関するものである。

電流セル型ＤＡＣは、入力されるデジタルデータのコードに対応する個数の電流セルをオンし、オン状態の全ての電流セルから流れる合計電流を電流／電圧変換することによって、デジタルデータのコードに対応する電圧のアナログ信号を出力する。

図４は、従来の電流セル型ＤＡコンバータの構成を表すブロック概念図である。同図に示す電流セル型ＤＡＣ４０は、６ビットのデジタルデータをアナログ信号に変換するもので、デジタルデータをデコードし、そのコードに対応する６３本のデコード信号を出力するデコーダ１２と、各々対応するデコード信号の状態に応じて、そのオン／オフが決定される６３個の電流セル１８と、６３個の電流セルから流れる合計電流を電圧に変換する抵抗素子Ｒとによって構成されている。

また、同図の破線円内に囲んで示しているように、各々の電流セル１８は、３つのＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）４２、４４ａ、４４ｂによって構成されている。バイアス信号Ｂｉａｓがゲート電極に入力されているＰＭＯＳ４２は定電流源である。その下の２つの１対のＰＭＯＳ４４ａ、４４ｂは、定電流源のＰＭＯＳ４２を通して電源から流れてくる電流を、グランド側に流すか、アナログ出力Ｏ側に流すかを切り替えるスイッチである。

電流セル１８のＰＭＯＳ４４ａのゲート電極に入力されているＤは、その電流セルに入力されるデコード信号であり、ＰＭＯＳ４４ｂのゲート電極に入力されているＤ￣は、その反転信号である。電流セル１８は、デコード信号Ｄとその反転信号Ｄ￣によって、オン／オフが制御される。

この図の例では、デコード信号ＤがＨ（ハイレベル）の時、すなわち、その反転信号Ｄ￣がＬ（ローレベル）の時をオン状態と呼ぶこととし、電流セル１８から所定の一定電流（単位電流）がアナログ出力Ｏ側に流れる。また、デコード信号ＤがＬの時、すなわち、その反転信号Ｄ￣がＨの時をオフ状態と呼ぶこととし、電流セル１８から単位電流がグランド側に流れる。

以下、電流セル型ＤＡＣ４０の動作を説明する。

電流セル型ＤＡＣ４０に６ビットのデジタルデータが入力されると、デコーダ１２によってデジタルデータがデコードされ、そのコードに対応した６３本のデコード信号が出力される。

ここで、デジタルデータのコードが０の時は、６３本全てのデコード信号がＬとなって全ての電流セル１８がオフ状態となる。また、コードが１〜６２の時は、コードに対応するデコード信号の状態（ＬないしはＨ）に応じて、最下行の左端の電流セル１８から順次右側の電流セル１８がオン状態となり、続いて、順次上の行に移動して同様の順序で電流セル１８がオン状態となる。そして、コードが６３の時は、６３本全てのデコード信号がＨとなって全ての電流セル１８がオン状態となる。

アナログ出力Ｏ側に流れる合計電流は、抵抗素子Ｒを通してグランドに流れる。これによって電流／電圧変換が行われ、デジタルデータのコードに対応する電圧のアナログ信号が出力される。つまり、全ての電流セル１８がオフであれば、アナログ信号の電圧は０Ｖである。また、１個の電流セル１８がオンすれば、デジタルデータのコード１に相当する電圧のアナログ信号が出力される。そして、６３個全ての電流セル１８がオンすれば、コード６３に相当する電源電圧のアナログ信号が出力される。

なお、図４では、デジタルデータのコードが２７であって、そのデコード信号に応じて、最下行の左端の電流セル１８から、合計２７個の電流セル１８がオンしている状態（図中、オン状態の電流セルには斜線が付されている）が描かれている。

ところで、電流セル型ＤＡＣ４０において、どの電流セル１８がオン状態となるのかは、上記の通り、デコーダ１２から出力される６３本のデコード信号によって決定される。しかし、従来の電流セル型ＤＡＣ４０では、１つのコードに対してデコードの仕方は１通りである。すなわち、デジタルデータのコードに１対１に対応して、どの電流セル１８がオン状態となり、どの電流セル１８がオフ状態となるのかはあらかじめ決定されている。

上記のように、デジタルデータのコードが小さい時にオン状態となる電流セル１８は、そのコード以上のコードが入力された時には常にオン状態となる。一方、コードが大きい時にオン状態となる電流セル１８は、コードがそのコード以上にならなければオンしない。すなわち、６３個の電流セル１８の各々がオン状態となる頻度は均等化されておらず、コードが小さい時にオン状態となる電流セル１８は、コードが高い時にオン状態となる電流セル１８よりも、オン状態となる頻度が高い。

ＭＯＳトランジスタに電流が流れると、特にゲート長が短いＭＯＳトランジスタの場合、ホットキャリアの影響によって、ＭＯＳトランジスタの特性が劣化する確率が高くなる。電流セル型ＤＡＣ４０の場合には、オン状態となる回数が多いほど、電流セル１８の電流特性が劣化する確率が高くなる。つまり、オン状態となる頻度が高い電流セル１８は、ホットキャリアの影響を強く受けるが、オン状態となる頻度が低い電流セル１８は、ホットキャリアの影響は少ない。

そのため、従来の電流セル型ＤＡＣ４０では、経年変化によって、オン状態となる回数が多い電流セル１８ほど、電流セル１８が流すことができる電流量が小さくなるという劣化が生じる可能性が高い。従って、製造直後は、どの電流セル１８も同様な電流特性を持っているとしても、使用しているうちに、時間が経つにつれて、電流セル１８の流せる電流量が違ってくる可能性がある。その結果、電流セル型ＤＡＣの非直線性誤差を増大するという悪影響を招くことになる。

ここで、本発明に関連性のある先行技術文献として、例えば特許文献１がある。

特許文献１は、本出願人に関わる発明であって、複数の電流セルアレイと、各々の前記電流セルアレイに供給する基準電流を発生する複数の電流源と、各々の前記電流セルアレイに供給する基準電流を発生する電流源を、複数の前記電流源の間で所定時間毎にローテーションするローテーション回路とを備えることを特徴とするＤＡコンバータを提案したものである。

特開２００５−２６９３２４号公報

本発明の目的は、前記従来技術に基づく問題点を解消し、電流セルの電流特性の経年変化によって、非直線性誤差が増大するのを低減することができる電流セル型ＤＡコンバータを提供することにある。

上記目的を達成するために、本発明は、デジタルデータをデコードして、該デジタルデータのコードに対応する第１のデコード信号を出力するデコーダと、
電源投入時に、略１／２の確率でローレベルないしはハイレベルに確定するセレクタ信号を発生するセレクタ信号発生回路と、
前記セレクタ信号の状態に応じて、オン状態となる頻度が高い電流セルとオン状態となる頻度が低い電流セルとを入れ替えることができるように前記第１のデコード信号の順序を入れ替えるかどうかを決定し、第２のデコード信号として出力する正反転回路と、
前記第２のデコード信号の状態に応じて、そのオン状態／オフ状態が決定される、前記デジタルデータのビット数に対応した複数の電流セルと、
前記複数の電流セルの合計電流を電流／電圧変換して、前記デジタルデータのコードに対応するアナログ信号を出力する電流／電圧変換器とを備えていることを特徴とする電流セル型ＤＡコンバータを提供するものである。

ここで、前記正反転回路は、前記第１のデコード信号の順序を入れ替える場合、前記第１のデコード信号を、前記オン状態となる頻度が低い下位側のデコード信号と前記オン状態となる頻度が高い上位側のデコード信号との間で、前記下位側のデコード信号ないしは上位側のデコード信号を所定数ローテーションして、前記下位側のデコード信号と上位側のデコード信号との間で順序を入れ替えることが好ましい。

あるいは、前記正反転回路は、前記第１のデコード信号の順序を入れ替える場合、前記第１のデコード信号を逆の順序に入れ替え、前記第２のデコード信号として出力することが好ましい。

本発明によれば、オン状態となる頻度が高い電流セルとオン状態となる頻度が低い電流セルとを入れ替えることができるように、第１のデコード信号の順序が、セレクト信号の状態に応じて、ほぼ１／２の確率で入れ替えられることによって、複数の電流セルがオン状態となる頻度が均等化される。その結果、ＭＯＳトランジスタのホットキャリアの影響による、電流セルの電流特性の経年変化をほぼ均等化することができ、電流セル型ＤＡＣの非直線性誤差が増大するのを低減することができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の電流セル型ＤＡコンバータを詳細に説明する。

図１は、本発明の電流セル型ＤＡコンバータの構成を表す一実施形態のブロック概念図である。同図に示す電流セル型ＤＡＣ１０は、図４に示す従来の電流セル型ＤＡＣ４０との対比が容易になるように、６ビットの電流セル型ＤＡＣの例を表したものである。電流セル型ＤＡＣ１０は、デコーダ１２と、セレクタ信号発生回路１４と、正反転回路１６（Ｒ１〜Ｒ６３）と、電流セル１８（Ｃ１〜Ｃ６３）と、抵抗素子Ｒとによって構成されている。

なお、図１では、図面の煩雑さを避ける目的から、電流セル１８を縦一列に配置している。しかし、限定されるわけではないが、電流セル１８は、一般的に、図４に示す電流セル型ＤＡＣ４０の場合と同様にマトリクス状に配置される。

一方、図５は、従来の電流セル型ＤＡコンバータの構成を表すブロック概念図である。同図に示す電流セル型ＤＡＣ４０は、図４に示す電流セル型ＤＡＣ４０を、図１に示す電流セル型ＤＡＣ１０の表示に合わせて描き直したものである。従来の電流セル型ＤＡＣ４０では、デコード信号Ｄ１〜Ｄ６３が、それぞれ電流セルＣ１〜Ｃ６３に直接入力される。本実施形態の電流セル型ＤＡＣ１０は、従来の電流セル型ＤＡＣ４０において、さらに、セレクタ信号発生回路１４と、正反転回路１６とを備えている。

以下、図１に示す電流セル型ＤＡＣ１０の各構成要素について説明する。

デコーダ１２は、従来と同じ機能を備えるもので、デジタルデータをデコードして、そのコードに対応するデコード信号Ｄ１〜Ｄ６３を出力する。デジタルデータのコードが０の時は、全てのデコード信号Ｄ１〜Ｄ６３がＬとなる。また、ｉを１〜６２の整数として、コードがｉの時は、デコード信号Ｄ１〜ＤｉがＨとなり、デコード信号Ｄ（ｉ＋１）〜Ｄ６３はＬとなる。そして、コードが６３の時は、全てのデコード信号Ｄ１〜Ｄ６３がＨとなる。デコード信号Ｄ１〜Ｄ６３は、それぞれ正反転回路Ｒ１〜Ｒ６３に入力される。

セレクタ信号発生回路１４は、電源投入時に、ほぼ１／２の確率でランダムにＬないしはＨに確定するセレクタ信号Ｓを発生する。セレクタ信号Ｓは、正反転回路１６に入力される。

正反転回路１６は、セレクタ信号Ｓの状態（ＬないしはＨ）に応じて、オン状態となる頻度が高い電流セル１８とオン状態となる頻度が低い電流セル１８とを入れ替えることができるようにデコード信号Ｄ１〜Ｄ６３の順序を入れ替えるかどうかを決定する。

ここで、電流セル型ＤＡＣ１０では、デジタルデータのコードが０の時に全ての電流セルＣ１〜Ｃ６３がオフ状態となる。また、ｋを１〜６２の整数として、コードがｋの時に、電流セルＣ１〜Ｃｋがオン状態、Ｃ（ｋ＋１）〜Ｃ６３がオフ状態となる。そして、コードが６３の時に全ての電流セルＣ１〜Ｃ６３がオンする。この場合、電流セル１８がオン状態となる頻度は、コード１に対応する電流セルＣ１が最も高く、コードが大きくなるに従って次第に低くなっていき、コード６３に対応する電流セルＣ６３が最も低い。

本実施形態の場合、セレクタ信号ＳがＬの時には、デコード信号ＲＤ１〜ＲＤ６３として、デコード信号Ｄ１〜Ｄ６３が出力される。すなわち、従来の電流セル型ＤＡＣ４０の場合と同じであって、デコード信号Ｄ１〜Ｄ６３の入れ替えは行われない。一方、セレクタ信号ＳがＨの時には、デコード信号ＲＤ１〜ＲＤ６３として、デコード信号Ｄ６３〜Ｄ１が出力される。すなわち、デコード信号Ｄ１〜Ｄ６３が逆の順序に入れ替えられる。

正反転回路Ｒ１，Ｒ６３から出力されるデコード信号ＲＤ１は、ワイヤード接続されて電流セルＣ１に入力される。同様に、正反転回路Ｒ２，Ｒ６２から出力されるデコード信号ＲＤ２もワイヤード接続されて電流セルＣ２に入力される。すなわち、ｊを１〜３１，３３〜６３の整数として、正反転回路Ｒｊ、Ｒ（６４−ｊ）から出力されるデコード信号ＲＤｊが、ワイヤード接続されて電流セルｊに入力される。なお、中央のデコード信号Ｄ３２は、デコード信号ＲＤ３２として、直接、中央の電流セルＣ３２に入力される。

電流セル１８も、従来と同じ機能を備えるもので、デコード信号ＲＤ１〜ＲＤ６３の状態（ＬないしはＨ）に応じて、各々の電流セルＣ１〜Ｃ６３のオン状態／オフ状態が決定される。電流セル１８は、デジタルデータのビット数に対応した６３個の電流セルＣ１〜Ｃ６３が設けられている。電流セル１８の構成は、何ら限定されるわけではないが、電流セル１８として、例えば、図４の破線円内に囲んで示されている電流セルを用いることができる。

抵抗素子Ｒは、６３個の電流セルＣ１〜Ｃ６３の合計電流を電流／電圧変換して、デジタルデータのコードに対応する電圧のアナログ信号を出力する電流／電圧変換器である。全ての電流セル１８からアナログ出力側に流れる合計電流が、抵抗素子Ｒを通してグランドに流れることによって電流／電圧変換され、アナログ信号として、デジタルデータのコードに対応する所定の電圧が出力される。

続いて、セレクタ信号発生回路１４の具体例を挙げて説明する。

図２は、図１に示すセレクタ信号発生回路の構成を表す回路図である。同図に示すセレクタ信号発生回路１４は、２つのインバータ２０ａ、２０ｂと、２つのインバータ２２ａ、２２ｂと、ＰＭＯＳ２４と、抵抗素子２６と、容量素子（コンデンサ）２８とによって構成されている。

インバータ２０ａの出力信号がインバータ２０ｂ、２２ａに入力され、同様に、インバータ２０ｂの出力信号がインバータ２０ａ、２２ｂに入力される。また、インバータ２０ａ、２０ｂの出力端子同士の間にＰＭＯＳ２４が接続されている。抵抗素子２６と容量素子２８が、電源とグランドとの間に直列に接続され、両者の間のノードＰがＰＭＯＳ２４のゲート電極に接続されている。そして、セレクタ信号Ｓが、インバータ２２ａから出力される。

セレクタ信号発生回路１４では、電源が投入されると、電源から抵抗素子２６を通して容量素子２８がチャージアップされる。容量素子２８がチャージアップされ、ＰＭＯＳ２４のゲート電極がＨになるまでの期間は、ＰＭＯＳ２４のゲート電極はＬであるから、ＰＭＯＳ２４はオン状態となる。この期間、インバータ２０ａ、２０ｂの出力信号同士がショートされ、両者の出力信号は、電源電圧のほぼ１／２の電圧となる。

その後、容量素子２８がチャージアップされ、ＰＭＯＳ２４のゲート電極がＨになると、ＰＭＯＳ２４はオフ状態となる。この時、２つのインバータ２０ａ、２０ｂによって構成されるラッチ回路に保持される値はＬないしはＨに確定するが、そのどちらに確定するかは、ほぼ１／２の確率でランダムに決定される。インバータ２０ａの出力信号はインバータ２２ａによって反転され、セレクタ信号Ｓとして出力される。

なお、インバータ２２ｂは、インバータ２２ａに相当するもので、インバータ２０ａの出力信号とインバータ２０ｂの出力信号の負荷のバランスをとるために設けられているダミーのインバータである。

続いて、正反転回路１６の具体例を挙げて説明する。

図３（Ａ）および（Ｂ）は、それぞれ図１に示す正反転回路のブロック拡大図およびその構成を表す回路図である。正反転回路１６は、図３（Ｂ）に示すように、インバータ３０と、２つのスイッチ３２ａ、３２ｂとによって構成されている。各々のスイッチ３２ａ、３２ｂは、ＣＭＯＳ型のトランスファゲートであって、ＰＭＯＳとＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）とを並列に接続して構成されている。

セレクタ信号Ｓは、インバータ３０と、スイッチ３２ａのＰＭＯＳのゲート電極およびスイッチ３２ｂのＮＭＯＳのゲート電極に入力される。インバータ３０からは、セレクタ信号の反転信号Ｓ￣が出力される。セレクタ信号の反転信号Ｓ￣は、スイッチ３２ａのＮＭＯＳのゲート電極およびスイッチ３２ｂのＰＭＯＳのゲート電極に入力される。スイッチ３２ａ、３２ｂの一方の端子には入力１が入力され、その他方の端子からは、それぞれ出力１および出力２が出力される。

正反転回路１６は、セレクタ信号ＳがＬ（その反転信号Ｓ￣がＨ）の時には、スイッチ３２ａがオン状態、スイッチ３２ｂがオフ状態となって、入力１が出力１から出力される。この時、出力２はハイインピーダンス状態である。その結果、デコード信号ＲＤ１〜ＲＤ６３は、下記表１に示すように、デジタルデータのコード００００００〜１１１１１１（２進数表示、以下同じ）に対応して、その昇順に（ＲＤ１からＲＤ６３の方向に向かって）Ｈが出力される。

一方、セレクタ信号ＳがＨ（その反転信号Ｓ￣がＬ）の時には、スイッチ３２ａがオフ状態、スイッチ３２ｂがオン状態となって入力１が出力２から出力される。この時、出力１はハイインピーダンス状態である。その結果、デコード信号ＲＤ１〜ＲＤ６３は、下記表２に示すように、デジタルデータのコード００００００〜１１１１１１に対応して、その降順に（ＲＤ６３からＲＤ１の方向に向かって）Ｈが出力される。

次に、電流セル型ＤＡＣ１０の動作を説明する。

電流セル型ＤＡＣ１０では、電源投入時に、セレクタ信号発生回路１４によって、セレクタ信号ＳがＬないしはＨのいずれかに確定する。

電流セル型ＤＡＣ１０に６ビットのデジタルデータが入力されると、デコーダ１２によってデジタルデータがデコードされ、そのコードに対応した６３本のデコード信号Ｄ１〜Ｄ６３が出力される。

ここで、セレクタ信号ＳがＬに確定した場合、正反転回路Ｒ１〜Ｒ６３の出力１から、それぞれデコード信号Ｄ１〜Ｄ６３がデコード信号ＲＤ１〜ＲＤ６３として出力される。また、正反転回路Ｒ１〜Ｒ６３の出力２はハイインピーダンス状態となる。すなわち、従来の電流セル型ＤＡＣ４０の場合と同様に、デコード信号Ｄ１〜Ｄ６３が、デコード信号ＲＤ１〜ＲＤ６３として出力される。

すなわち、表１に示すように、デジタルデータのコードが０（００００００）の時は、６３本全てのデコード信号ＲＤ１〜ＲＤ６３がＬとなって、全ての電流セルＣ１〜Ｃ６３がオフ状態となる。

また、コードが１（０００００１）の時は、デコード信号ＲＤ１がＨ、デコード信号ＲＤ２〜ＲＤ６３がＬとなって、電流セルＣ１がオン状態、電流セルＣ２〜Ｃ６３がオフ状態となる。以下同様に、デジタルデータのコード２（００００１０）〜６２（１１１１１０）に応じて、デコード信号Ｄ２〜Ｄ６２がデコード信号ＲＤ２〜ＲＤ６２として出力され、Ｈのデコード信号に対応する電流セルがオン状態、Ｌのデコード信号に対応する電流セルがオフ状態となる。

そして、コードが６３（１１１１１１）の時は、６３本全てのデコード信号ＲＤ１〜ＲＤ６３がＨとなって、全ての電流セルＣ１〜Ｃ６３がオン状態となる。

一方、セレクタ信号ＳがＨに確定した場合、正反転回路Ｒ１〜Ｒ６３の出力２から、それぞれデコード信号Ｄ６３〜Ｄ１がデコード信号ＲＤ１〜ＲＤ６３として出力される。また、正反転回路Ｒ１〜Ｒ６３の出力１はハイインピーダンス状態である。すなわち、従来の電流セル型ＤＡＣ４０の場合とは逆順に、デコード信号Ｄ１〜Ｄ６３が、デコード信号ＲＤ６３〜ＲＤ１として出力される。

すなわち、表２に示すように、デジタルデータのコード１（００００１０）〜６２（１１１１１０）に応じて、デコード信号Ｄ１〜Ｄ６２がデコード信号ＲＤ６２〜ＲＤ１として出力され、Ｈのデコード信号に対応する電流セルがオン状態、Ｌのデコード信号に対応する電流セルがオフ状態となる。なお、デジタルコードが０の時と６３の時の動作は、セレクタ信号ＳがＬに確定した場合と同じである。

そして、アナログ出力側に流れる合計電流は、抵抗素子Ｒを通してグランドに流れる。これによって電流／電圧変換が行われ、デジタルデータのコードに対応する電圧のアナログ信号が出力される。

以上、電流セル型ＤＡＣ１０では、電源投入時に、セレクタ信号発生回路１４によって、セレクタ信号ＳがＬないしはＨに確定する。そして、デコーダ１２から出力されるデコード信号Ｄ１〜Ｄ６３が、セレクタ信号Ｓの状態に応じて、デコード信号ＲＤ１〜ＲＤ６３として出力されるか、デコード信号ＲＤ６３〜ＲＤ１として出力されるかが、ほぼ１／２の確率で切り替えられる。

このように、デコード信号ＲＤ１〜ＲＤ６３が、デコード信号Ｄ１〜６３とデコード信号Ｄ６３〜１との間で、ほぼ１／２の確率で切り替えられることによって、６３個の電流セルＣ１〜Ｃ６３がオン状態となる頻度が均等化される。その結果、ＭＯＳトランジスタのホットキャリアの影響による、電流セル１８の電流特性の経年変化をほぼ均等化することができ、電流セル型ＤＡＣ１０の非直線性誤差が増大するのを低減することができる。

なお、上記実施形態では、セレクタ信号Ｓに応じて、デコード信号Ｄ１〜Ｄ６３をそのままデコード信号ＲＤ１〜ＲＤ６３として出力するか、逆の順序に入れ替えてデコード信号ＲＤ６３〜ＲＤ１として出力するかが決定される。しかし、本発明は、これに限定されず、オン状態となる頻度が高い電流セル１８とオン状態となる頻度が低い電流セル１８とを入れ替えることができるようにデコード信号Ｄ１〜Ｄ６３の順序を入れ替えるかどうかを決定すれば良い。

上記実施形態のように、デコード信号Ｄ１〜Ｄ６３をそのままデコード信号ＲＤ１〜ＲＤ６３として出力するか、デコード信号ＲＤ６３〜ＲＤ１として出力するかを切り替えることが最も効果的である。しかし、例えば、下位側のデコード信号Ｄ１〜Ｄ３１と、上位側のデコード信号Ｄ３３〜Ｄ６３との間で入れ替えるかどうかを切り替えることによっても、上記実施形態の場合よりも効果は劣るが、従来の電流セル型ＤＡＣ４０と比べれば、６３個の電流セルＣ１〜Ｃ６３がオン状態となる頻度を均等化する効果が得られる。

この場合、デコード信号Ｄ１とＤ６３、Ｄ２とＤ６２、…を入れ替えるかどうかを切り替えれば実施形態と同じになる。例えば、デコード信号Ｄ１とＤ６２、Ｄ２とＤ６１、…、Ｄ３０とＤ３３、Ｄ３１とＤ６３を入れ替えるかどうかを切り替えても良い。なお、この例の場合、下位側のデコード信号Ｄ１〜Ｄ３１ないしは上位側のデコード信号Ｄ３３〜Ｄ６３を１〜３０の範囲で一方方向にローテーションしても良い。また、逆方向にローテーションしても良い。

また、６ビットのデジタルデータに対して６３個（奇数個）の電流セルを使用しているが、６４個（偶数個）の電流セルを使用しても良い。この場合、デジタルデータのコードが０〜６３に対して、それぞれ１個〜６４個の電流セルがオン状態となる。すなわち、コード０の時に、アナログ信号として、電流セル１個分のオフセット電圧が出力されることになるが、アナログ信号の電圧はシフトすることも可能であるから何ら問題はない。また、この場合、中央の電流セルは存在しない。

また、本発明は、何ビットの電流セル型ＤＡＣにも適用可能である。また、セレクタ信号発生回路１４および正反転回路１６は、具体例の構成に限定されず、それぞれ同様の機能を果たすことができる各種構成の回路を使用することができる。また、デコーダ１２、電流セル１８および抵抗素子Ｒの構成も何ら限定されず、それぞれ同様の機能を果たすことができる各種構成の回路を使用することができる。

また、デコード信号Ｄ１〜Ｄ６３、セレクタ信号Ｓ、デコード信号ＲＤ１〜ＲＤ６３の信号極性は、必要に応じて適宜変更しても良い。また、電流セルがオン状態／オフ状態となる時のデコード信号ＲＤ１〜ＲＤ６３の極性も適宜変更しても良い。

本発明は、基本的に以上のようなものである。
以上、本発明の電流セル型ＤＡコンバータについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明の電流セル型ＤＡコンバータの構成を表す一実施形態のブロック概念図である。 図１に示すセレクタ信号発生回路の構成を表す回路図である。 （Ａ）および（Ｂ）は、それぞれ図１に示す正反転回路のブロック拡大図およびその構成を表す回路図である。 従来の電流セル型ＤＡコンバータの構成を表すブロック概念図である。 図４に示す従来の電流セル型ＤＡコンバータを、図１に示す本発明の電流セル型ＤＡコンバータの表示に合わせて描き直したブロック概念図である。

符号の説明

１０、４０ 電流セル型ＤＡコンバータ
１２ デコーダ
１４ セレクタ信号発生回路
１６ 正反転回路
１８ 電流セル
２０ａ、２０ｂ、２２ａ、２２ｂ、３０ インバータ
２４、４２、４４ａ、４４ｂ Ｐ型ＭＯＳトランジスタ
２６、Ｒ 抵抗素子
２８ 容量素子
３２ａ、３２ｂ スイッチ

Claims (3)

1. デジタルデータをデコードして、該デジタルデータのコードに対応する第１のデコード信号を出力するデコーダと、
   電源投入時に、略１／２の確率でローレベルないしはハイレベルに確定するセレクタ信号を発生するセレクタ信号発生回路と、
   前記セレクタ信号の状態に応じて、オン状態となる頻度が高い電流セルとオン状態となる頻度が低い電流セルとを入れ替えることができるように前記第１のデコード信号の順序を入れ替えるかどうかを決定し、第２のデコード信号として出力する正反転回路と、
   前記第２のデコード信号の状態に応じて、そのオン状態／オフ状態が決定される、前記デジタルデータのビット数に対応した複数の電流セルと、
   前記複数の電流セルの合計電流を電流／電圧変換して、前記デジタルデータのコードに対応するアナログ信号を出力する電流／電圧変換器とを備えていることを特徴とする電流セル型ＤＡコンバータ。
2. 前記正反転回路は、前記第１のデコード信号の順序を入れ替える場合、前記第１のデコード信号を、前記オン状態となる頻度が低い下位側のデコード信号と前記オン状態となる頻度が高い上位側のデコード信号との間で、前記下位側のデコード信号ないしは上位側のデコード信号を所定数ローテーションして、前記下位側のデコード信号と上位側のデコード信号との間で順序を入れ替えることを特徴とする請求項１に記載の電流セル型ＤＡコンバータ。
3. 前記正反転回路は、前記第１のデコード信号の順序を入れ替える場合、前記第１のデコード信号を逆の順序に入れ替え、前記第２のデコード信号として出力することを特徴とする請求項１に記載の電流セル型ＤＡコンバータ。

Images