JP5138458B2 - プリディストータ - Google Patents
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Description
図1は本実施形態のプリディストータ301の構成を説明するブロック図である。プリディストータ301は、信号生成多項式からプリディストーション信号を発生させ、入力信号Aにプリディストーション信号を加算して被補償回路401へ出力する信号発生回路11と、入力信号Aからサンプリングされた参照信号Bを遅延させてサンプリング遅延信号Dを生成するサンプリング遅延信号生成器12と、入力信号Aの状態が少なくとも2つの信号状態のいずれに属するかを入力信号Aのレベルに基づいて判断し、判断信号Cを生成する状態検出回路13と、被補償回路401が出力する出力信号F、サンプリング遅延信号生成器12からのサンプリング遅延信号D及び状態検出回路13からの判断信号Cに基づき信号生成多項式Eを生成して信号発生回路11に出力する制御回路14と、を備える。例えば、被補償回路401は信号増幅器である。
本実施形態のプリディストータ301の構成は図1のブロック図と同じである。実施の形態1と実施の形態2との違いは、実施形態2のプリディストータ301が信号状態毎に選別多項式を有しており、入力信号Aの信号状態毎に選別多項式を切り替えて信号生成多項式Eとする点である。以下に、実施の形態1と異なる部分を説明する。
本実施形態のプリディストータ301の構成は図1のブロック図と同じである。実施の形態1と実施の形態3との違いは、実施形態3のプリディストータ301が複数の選別多項式を有しており、入力信号Aの信号状態毎に複数の選別多項式の中から最適な選別多項式を選択して信号生成多項式Eとする点である。以下に、実施の形態1と異なる部分を説明する。
本発明に係るプリディストータの歪補償の効果を確認するために、入力信号と出力信号をもとに隣接チャネル漏洩電力比(Adjacent Channel Leakage power Ratio:ACLR)をシミュレーションした。その結果を図3に示す。
11:信号発生回路
12:サンプリング遅延信号生成器
13:状態検出回路
14:制御回路
401:被補償回路
A:入力信号
B:参照信号
C:判断信号
D:サンプリング遅延信号
E:信号生成多項式
F:出力信号
L:レベル
R1、R2:信号状態
Claims (4)
- 信号生成多項式からプリディストーション信号を発生させ、入力信号に前記プリディストーション信号を加算して被補償回路へ出力する信号発生回路と、
前記入力信号からサンプリングされた参照信号を遅延させてサンプリング遅延信号を生成するサンプリング遅延信号生成器と、
前記入力信号の状態が少なくとも2つの信号状態のいずれに属するかを前記入力信号のレベルに基づいて判断し、判断信号を生成する状態検出回路と、
前記被補償回路が出力する出力信号、前記サンプリング遅延信号生成器からの前記サンプリング遅延信号及び前記状態検出回路からの前記判断信号が入力され、前記信号生成多項式を前記信号発生回路に出力する制御回路と、
を備えるプリディストータであって、
前記制御回路は、ボルテラ多項式の項のうち有限数の項に前記サンプリング遅延信号生成器からの前記サンプリング遅延信号を用いて構成される選別多項式を有し、前記選別多項式の各項の係数を前記信号状態毎に保管し、前記状態検出回路からの前記判断信号に応じて前記選別多項式の各項の係数を切り替えて前記選別多項式を前記信号生成多項式とするとともに、前記信号状態毎に前記入力信号と前記出力信号とを比較して前記出力信号の歪が最小となるように前記選別多項式の各項の係数を最適化することを特徴とするプリディストータ。 - 信号生成多項式からプリディストーション信号を発生させ、入力信号に前記プリディストーション信号を加算して被補償回路へ出力する信号発生回路と、
前記入力信号からサンプリングされた参照信号を遅延させてサンプリング遅延信号を生成するサンプリング遅延信号生成器と、
前記入力信号の状態が少なくとも2つの信号状態のいずれに属するかを前記入力信号のレベルに基づいて判断し、判断信号を生成する状態検出回路と、
前記被補償回路が出力する出力信号、前記サンプリング遅延信号生成器からの前記サンプリング遅延信号及び前記状態検出回路からの前記判断信号が入力され、前記信号生成多項式を前記信号発生回路に出力する制御回路と、
を備えるプリディストータであって、
前記制御回路は、ボルテラ多項式の項のうち有限数の項に前記サンプリング遅延信号生成器からの前記サンプリング遅延信号を用いて構成される選別多項式を前記信号状態毎に有し、前記選別多項式の各項の係数を前記選別多項式毎に保管し、前記状態検出回路からの前記判断信号に応じて前記選別多項式を選択して前記信号生成多項式とするとともに、前記信号状態毎に前記入力信号と前記出力信号とを比較して前記出力信号の歪が最小となるように前記選別多項式の各項の係数を最適化することを特徴とするプリディストータ。 - 信号生成多項式からプリディストーション信号を発生させ、入力信号に前記プリディストーション信号を加算して被補償回路へ出力する信号発生回路と、
前記入力信号からサンプリングされた参照信号を遅延させてサンプリング遅延信号を生成するサンプリング遅延信号生成器と、
前記入力信号の状態が少なくとも2つの信号状態のいずれに属するかを前記入力信号のレベルに基づいて判断し、判断信号を生成する状態検出回路と、
前記被補償回路が出力する出力信号、前記サンプリング遅延信号生成器からの前記サンプリング遅延信号及び前記状態検出回路からの前記判断信号が入力され、前記信号生成多項式を前記信号発生回路に出力する制御回路と、
を備えるプリディストータであって、
前記制御回路は、ボルテラ多項式の項のうち有限数の項に前記サンプリング遅延信号生成器からの前記サンプリング遅延信号を用いて構成される選別多項式を複数有し、前記選別多項式の各項の係数を前記選別多項式毎に保管し、前記信号状態毎に前記入力信号と前記出力信号とを比較し、前記選別多項式の中から前記出力信号の歪が最小となるような前記選別多項式を選択して前記信号生成多項式とするとともに、前記信号状態毎に前記入力信号と前記出力信号とを比較して前記出力信号の歪が最小となるように前記選別多項式の各項の係数を最適化することを特徴とするプリディストータ。 - 前記制御回路は、前記選別多項式の各項の係数を常時最適化することを特徴とする請求項1から3に記載のいずれかのプリディストータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008127589A JP5138458B2 (ja) | 2008-05-14 | 2008-05-14 | プリディストータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008127589A JP5138458B2 (ja) | 2008-05-14 | 2008-05-14 | プリディストータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009278380A JP2009278380A (ja) | 2009-11-26 |
JP5138458B2 true JP5138458B2 (ja) | 2013-02-06 |
Family
ID=41443389
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2008127589A Active JP5138458B2 (ja) | 2008-05-14 | 2008-05-14 | プリディストータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5138458B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006279780A (ja) * | 2005-03-30 | 2006-10-12 | Matsushita Electric Ind Co Ltd | 歪み補償装置及び歪み補償方法 |
-
2008
- 2008-05-14 JP JP2008127589A patent/JP5138458B2/ja active Active
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---|---|
JP2009278380A (ja) | 2009-11-26 |
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