DD229258A5

DD229258A5 - Pcm-umsetzer

Info

Publication number: DD229258A5
Application number: DD84267376A
Authority: DD
Inventors: Dirk H L C Rabaey; Didier R Haspeslagh
Original assignee: Int Standard Electric Corp
Priority date: 1983-09-19
Filing date: 1984-09-18
Publication date: 1985-10-30
Also published as: RO91607A; ZA847074B; ES536073A0; US4610018A; SU1702879A3; AU592028B2; AU8263387A; ES8701438A1; RO91607B; EG16761A; ATE51986T1; BR8404596A; PT79225A; YU45660B; NO843683L; MX161788A; EP0145039A3; DE3481964D1; EP0145039B1; FI843642A0

Abstract

Ziel und Aufgabe der Erfindung bestehen darin, einen PCM-Umsetzer zur Umsetzung eines PCM-Eingangswortes in ein PCM-Ausgangswort nach dem A-Gesetz oder nach dem m-Gesetz zur Verfuegung zu stellen, der sich durch einen einfachen Aufbau auszeichnet. Die Aufgabe wird dadurch geloest, dass der Umsetzer dazu geeignet ist, die binaeren Bits des Eingangswortes in diejenigen des Ausgangswortes entweder nach dem A-Gesetz oder nach dem m-Gesetz umzuwandeln, sofern der binaere Wert eines waehlbaren Steuerbits gegeben ist, welcher die digitalen Werte mehrerer Parameter des Umsetzers bestimmt. Fig. 1

Description

_ A"

64 376/13

PCH-Umsetzer Anwendungsgebiet der Erfindung

Die vorliegende Erfindung betrifft einen Pulscodedemodulation-(PCM)-Umsetzer zur Umsetzung eines PGM-Bingangswortes in ein PCM-Ausgangswort, wobei eines der genannten Worte in einem komprimierten Code und das andere Wort in einem linearen Code vorliegt.

Charakteristik der bekannten technischen Lösungen

In der GB-PS 2 096 848, die mit der US-PS 4 404 544 identisch ist, wird ein Codec beschrieben, der entweder mit komprimiertem Code nach dem Α-Gesetz oder mit komprimiertem Code nach dem/U-Gesetz arbeiten kann. Eine Codeumsetzung erfolgt dabei nicht.

Ferner sind sowohl Geräte bekannt, die Codeumsetzungen zwischen linearem Code und nach dem Α-Gesetz komprimiertem Code durchführen als auch Geräte, die zwischen linearem Code und nach dem/U-Gesetz komprimierten Code umsetzen können.

Ziel der Erfindung

Bin Ziel der vorliegenden Erfindung besteht darin, einen Umsetzer dieser Art zu schaffen, der geeignet ist, die Umsetzung eines PCM-Eingangswortes in ein PCM-Ausgangswort nach dem A-Gesetz oder demyu-Gesetz selektiv durchzuführen und trotzdem einen relativ einfachen Aufbau aufweist.

Darlegung des Wesens der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, einen PCM-Umsetzer

zur Umsetzung eines PCM-Eingangswortes in ein PCM-Ausgangswort zur Verfügung zu stellen·

Diese Aufgabe wird erfindungsgemäß dadurch erreicht, daß es nach der Erfindung möglich ist, die binären Bits eines Eingangswortes in diejenigen des Ausgangswortes entweder nach dem Α-Gesetz oder nach dem/U-Gesetz umzuwandeln, wenn der binäre Wert eines wählbaren Steuerbits gegeben ist, welches die digitalen Werte mehrerer Parameter des Umsetzers bestimmt·

Durch die Verwendung eines wählbaren Steuerbits ist der Umsetzer imstande, eine Umsetzung nach dem Α-Gesetz oder nach dem/U-Gesetz selektiv durchzuführen, und da dieses Bit mehrere Parameter des Umsetzers steuert, kann letzterer einfach im Aufbau sein, der für beide Gesetze nahezu gleich ist·

Ein anderes charakteristisches Merkmal des vorliegenden Umsetzers besteht darin, daß es mit diesem möglich ist, ein komprimiertes PCM-Eingangswort einschließlich eines 3-Bit-Segmentcodes und eines 4-Bit-Schrittcodes in ein lineares PGM—A-usgangswort durch Ermittlung der funktion

J = (L + a · 2⁴ + b · 2"¹) · 2^K' + c

umzusetzen;

darin bedeuten J das Ausgangswort

L der Schrittcode a, b, c Variable K¹ ist auf den genannten Seginentcode

bezogen und zusammen mit den genannten ten Variablen a, b, und c von dem genannten Steuerbit (A) ab-

hängig, das anzeigt, daß das Eingangswort gemäß dem Α-Gesetz oder dem/u-Gesetz codiert ist«

Aus dieser ^Punktion folgt, daß die anzuführenden Operationen nach dem Α-Gesetz und nach dem /U-Gesetz sehr ähnlich sind und sich nur in Details unterscheiden; infolgedessen ist es möglich, für "beide Gesetze denselben Aufbau für den Umsetzer zu verwenden, wie bereits oben erwähnt.

Bin anderes charakteristisches Merkmal des Umsetzers enthält folgendes:

- eine Decodiervorrichtung zur Decodierung des genannten 3-Bit-Segmentcodes in einen 1-aus-8-Code S7, 36,,., SM, S»0;

- eine mit der Decodiervorrichtung gekoppelte Logikvorrichtung, die durch das genannte Steuerbit gesteuert wird und die Variablen zur Verfugung stellt:

a = 3¹^ + a

b = S"⁷? (B^T + A)

50 = S'0 . A

51 = S'0 . 1 + SM;

das Codewort S 7,..,, Si, S0, das einen veränderten Segmentcode bildet, hat einen Dezimalwert K¹ ;

eine Vorrichtung zur Modifizierung des genannten Schrittcodes L durch die genannten Variablen a und b, so daß ein veränderter Schritteode gebildet wird

L + a · 2⁴ + b · 2"¹

«· eine Multipliziervorrichtung, die mit einer ModifiziereinSchrittcodes mit 2 gekoppelt ist, um das Produkt zu

richtung zum Multiplizieren des genannten veränderten Schritt

bilden

(L + a · 2⁴ + b

- und eine Addiervorrichtung, die mit der genannten Multipliziervorrichtung gekoppelt ist und durch das genannte Steuerbit gesteuert wird, um die genannte Variable c zu dem genannten Produkt zu addieren, so daß das genannte Ausgangswort J gebildet wird.

Der Umsetzer ermöglicht es somit, eine Umsetzung entweder gemäß dem Α-Gesetz oder gemäß dem/U-Gesetz unter Steuerung des wählbaren Steuerbits und durch die Verwendung einer relativ einfachen logischen Vorrichtung durchzuführen·

Der PCM-Umsetzer ist weiter dadurch gekennzeichnet, daß die genannte Modifiziervorrichtung ein se.chsstufiges erstes Schieberegister zur Speicherung der Variable a, des Schrittcodes Limd der Variable b enthält, und daß die genannte Multipliziervorrichtung ein achtstufiges zweites Schieberegister enthält, wobei der Ausgang des genannten ersten Schieberegisters mit den Eingängen der genannten Stufen des genannten zweiten Schieberegisters durch jeweils erste Torvorrichtungen, die durch die jeweiligen Bits 37,...S1, S0 der genannten Bits des veränderten Segmentcodes gesteuert werden, gekoppelt ist, welche auch jeweils zweite Torvorrichtungen steuern, die jeweils mit einer der genannten Stufen ver-

bunden sind und sich immer im jeweils entgegengesetzten Leitfähigkeitszustand befinden als die erste Torvorrichtung, die mit dieser Stufe verbunden ist. Das erfolgt in einer solchen Art und Weise, daß, wenn der genannte Ausgang des genannten ersten Registers mit dem des genannten zweiten Registers durch eine erste Torvorrichtung und eine Anzahl von Stufen, die dem genannten Dezimalwert K¹ entspricht, gekoppelt ist, diese Stufen von den anderen durch eine zweite T_Ox>vorrichtung getrennt sind.

Hur ein anderes charakteristiksches Merkmal des vorliegenden Umsetzers besteht darin, daß dieser zur Umsetzung eines linearen PCM-Bingangswortes in ein komprimiertes PCM-Ausgangswort einschließlich eines 3-Bit-Segmentcodes und eines 4-Bit-Schrittcodes durch Bestimmen der Punktionen

K = Log₂/TJ + c) - 2~J7 L= (J + c) · 2"^1V - d

geeignet ist, wobei

J das Eingangswort

K der Segmentcode

L der Schrittcode

c und d die Variablen

K^f wird auf den genannten Segmentcode bezogen und hängt zusammen mit c und d von dem genannten Steuerbit (a) ab, welches anzeigt, daß das genannte Ausgangswort gemäß dem A-oder/U-Gesetz codiert ist.

-β-

Au3 diesen Funktionen folgt wieder, daß die auszuführende Operation nach dem Α-Gesetz und nach dem/U-Gesetz sehr ähnlich ist und sich nur in Details unterscheidet; infolgedessen ist es möglich, für beide Gesetze denselben Aufbau für den Umsetzer zu verwenden.

Hoch ein anderes Merkmal des PGM-Umsetzers besteht darin, daß dieser folgendes umfaßt:

- eine durch das genannte Steuerbit gesteuerte Addiervorrichtung, um die genannte Variable c zu dem genannten Eingangswort J zu addieren, um ein verändertes Eingangswort J + c zu bilden und dieses in ein Schieberegister einzuspeichern;

- eine mit dem Schieberegister gekoppelte Decodiervorrichtung zum Decodieren der 8 höchstwertigen Bits des genannten veränderten Eingangswortes J + c in einen 1- aus-8-Code S7, S6,.,·, SM, S'0, aber nur durch Verwenden des aktivierten Bits der höchsten Potenz des genannten veränderten Eingangswortes in der Berechnung; ·

- eine mit der genannten Decodiervorrichtung gekoppelte Codiervorrichtung zum Codieren des genannten 1-aus-8-Codes in den genannten 3-Bit-Segmentcode K;

- eine Logik vorrichtung, die mit der genannten Decodiervorrichtung gekoppelt ist und durch das genannte Steuerbit gesteuert wird, und die die Variablen liefert:

S 0 = S'0 · A

S 1 = S'0 · A + SM,

das Codewort hat den Dezimalwert K¹;

- eine Multiplizier- und Addiervorrichtung zum Multiplizieren des veränderten Eingangswortes J + c mit 2 und Addieren der genannten Variable -d zu diesem Produkt, um so den genannten Schrittcode L zu bilden.

Der Umsetzer ist weiterhin dadurch gekennzeichnet, daß die genannte Multiplizier- und Addiervorrichtung ein 4stufiges zweites Schieberegister enthält, dessen Eingang mit den niedrigstwertigen Stufen K¹ des genannten ersten Schieberegisters durch jeweilige erste Torvorrichtungen verbunden ist, die durch jeweils eines der genannten Codebits mit dem Dezimalwert K^! gesteuert werden, und zwar in einer solchen Art und Weise, daß der Eingang des genannten ersten Schieberegisters mit dem des genannten zweiten Schieberegisters durch eine entsprechende Anzahl von Stufen gekoppelt ist, und daß eine Vorrichtting zum Schieben der Inhalte von vier der genannten höchstwertigen Stufen des genannten ersten Registers in die vier Stufen des genannten zweiten Registers vorgesehen ist, so daß der Schrittcode L gebildet wird.

Die Erfindung betrifft auch eine Schieberegisterzelle mit einem Dateneingang, der an einen Datenausgang durch die Kaskadenverbindung einer Eingangsspeicherschaltung und einer Ausgangsspeicherschaltung gekoppelt ist. Diese Schiebe^registerzeile ist dadurch gekennzeichnet, daß sie auch einen zusätzlichen Dateneingang aufweist; der genannte zusätzliche Dateneingang und der Ausgang der genannten ersten Speicherschaltung sind mit dem Eingang der genannten zweiten Speicherschaltung über jeweils erste und zweite Torvorrichtungen mit einem gemeinsamen Steuereingang verbunden, so daß sie sich immer in einem entgegengesetzten Leitfähigkeitszustand befinden.

Die Erfindung betrifft γ/eiterhin auch eine Multipliziereinrichtung zum Multiplizieren eines in einem ersten Schiebe· register gespeicherten Binärwortes mit 2^X, mit χ = 0,...K, durch Verschieben des genannten Wortes durch χ Stufen des genannten Schieberegisters·

Diese Multipliziereinrichtung ist dadurch gekennzeichnet, daß das genannte zweite Schieberegister K Stufen enthält, daß der Ausgang des genannten ersten Schieberegisters mit den K Stufen des genannten zweiten Schieberegisters über K jeweilige erste Torvorrichtungen gekoppelt ist, die durch die jeweiligen Bits eines binären 1-aus-K-Gode gesteuert werden, welcher den genannten Dezimalwert χ hat, und daß mit jeder der genannten Stufen eine zweite Torvorrichtung verbunden ist, wobei die zweite Torvorrichtung durch die genannten jeweiligen Bits vollständig in einer solchen Art und Weise gesteuert wird/ daß, wenn eine erste Torvorrichtung eine Verbindung zwischen dem Ausgang des ersten Schieberegisters und einer Stufe des zweiten Schieberegisters herstellt, die letztere Stufe von den anderen Stufen dieses Schieberegisters durch die damit verbundene zweite Torvorrichtung getrennt wird.

Ausführungsbeispiel

Das oben erwähnte und andere Ziele und Merkmale der Erfindung werden klarer und die Erfindung selbst wird besser verständlich durch Bezugnahme auf die folgende Beschreibung eines Ausführungsbeispiels in Verbindung mit den beigefügten Zeichnungen· Darin zeigen:

Pig· 1: ein schematisches Blockschaltbild einer IPernmeldeteilnehmerschaltung LO mit einer PCM-Umsetzerschal tung TO nach der Erfindung;

E¹Ig· 2 und 3: die Teile COLI und LICO dieser Umsetzerschaltung in detaillierter Form;

Fig. 4: eine detaillierte Darstellung einer Registerzelle, die in den Fig. 2 und 3 schematisch gezeigt ist;

Fig. 5: Taktimpulse zur Steuerung des Umsetzers.

Wie in Fig. 1 dargestellt, bildet die Umsetzer- oder Transcoderschaltung TC einen Teil einer Fernsprechteilnehmerschaltung LC, die zwischen einer Fernsprechleitung LI und einem digitalen Schaltnetzwerk SIIW eingefügt ist und aus der Kaskadenschaltung einer Teilnehmerleitungsschnittstelle SLIC, die eine Leitungssteuerung und Überwachung ermöglicht, einer digitalen Signalverarbeitungseinheit DSP, die hauptsächlich zur Ausführung analog-digitaler und digital-analoger Umwandlungsoperationen geeignet ist, der oben erwähnten Transcoderschaltung TC und einer dualen Verarbeitungs- und Steuerungseinrichtung DPTC, die für die allgemeine Steuerung der Teilnehmerschaltung bestimmt ist, besteht. Die digitale Signalverarbeitungseinheit verarbeitet nur lineare PCM-Signale, wohingegen die Verarbeitungs- und Steuerungseinrichtung DPTC einzig und allein mit kompandierten PCM-Signalen arbeitet. Der Zweck der Transcoderschaltung TC und insbesondere deren Schaltung COLI ist es deshalb, die von der Verarbeitungs- und Steuerungseinrichtung DPTC empfangenen kompandierten PCM-Signale an ihrem Bingangsanschluß IFI in lineare PCIl-Signale umzucodieren, welche dann zu der digitalen Signalverarbeitungseinheit DSP über den Ausgangsanschluß 0UT1 und umgekehrt in die Schaltung LICO für die Signale übertragen werden, die am Eingangsanschluß IU2 von der digitalen Signalverarbeitungseinheit DSP empfangen und über den Ausgangsanschluß 0UT2 zur Verarbeitungs- und Steuerungseinrichtung DPTC übertragen werden. Die Trans-

coderschaltung TC ist für acht DSP- und LSIC-Schaltungen gemeinsam vorgesehen, wie dies durch die Mehrfachpfeile angedeutet ist; sie könnte aber ebenso für 32 DPS- und SLIG-Schaltungen verwendet werden. Die in der Transcoderschaltung TG empfangenen und von dort übertragenen Daten bilden einen Teil eines 32-Kanalrahmens, von dem nur 8 Bits effektiv verwendet werden, und in welchem jeder Kanal eine Wiederholungsperiode von 125 Mikrosekunden hat· Die zwischen den Schaltungen TG und DPS ausgetauschten Datenbits haben eine Bitrate von 4_fO96 kbit/s, und jeder verwendete Kanal enthält ein 16-Bit-PGM-Signal, von dem 13 Bits b1 bis b13 zusammen ein lineares PCM-Signal bilden. Das Bit b1 ist das Kennzeichenbit S und die Bits b2 bis b13 definieren die absolute Größe J des Signals. Das Bit b1 geht zwei identischen Bits voraus und dem Bit b13 folgt ein Bit, das als Rundungsbit benutzt werden kann. Dieses 16-Bit-Muster wird beispielsweise in einer Form empfangen, in der alle Bits invertiert sind und das Zweierkompliment betrachtet wird. Die zwischen den Schaltungen TC und DPTC ausgetauschten Daten haben eine Bitrate von 2,048 kbit/s und jeder benutzte Kanal enthält ein kompandiertes 8-Bit-PCM-Signal, das aus · den Bits b1 bis b8 besteht. Dieses PCM-Signal wird gemäß der segmentierten logarithmischen A- oder /u-Kennlinie codiert, wobei jede acht Segmente für jeden der Werte des durch das Bit b1 angezeigten Kennzeichens S enthält. Die drei Bits b2 bis b4 kennzeichnen ein Segment K unter acht möglichen Segmenten K0 bis K7» und die Bits b5 bis b8 kennzeichnen einen Schritt L unter 16 möglichen gleichen Schritten innerhalb des Segments. Gemäß deryu-Kennlinie sind die entsprechenden Werte der Schrittgrößen in den Segmenten K0 bis K7 gleich bis 2 in dieser Reihenfolge, während sie nach der A-Kennlinie gleich 2, 2, 2², .··, 2' sind. Das bedeutet, daß die Schrittgröße im Segment K0 gemäß der Α-Kennlinie zweimal der Schrittgröße im Segment K0 nach der /U-Kennlinie ist. Das

kompandierte PCM-Signal b1 bis b8 wird beispielsweise empfangen von und übertragen zu einer Schaltung DPTG in einer solchen Form, in welcher alle Bits außer dem Kennzeichenbit invertiert sind(/U-Kennlinie) oder in welcher nur die geraden numerierten Bits invertiert sind (A-Kennlinie).

Im folgenden werden die Pig, 5 und Pig· 2 betrachtet, die die Schaltung GOLI des Transcoders TG darstellen, mit der es möglich ist, ein kompandiertes 8-Bit-PGM-Signal oder -Wort in ein lineares 13-Bit-PCM-Signal oder -Wort umzucodieren.

Die Schaltung COLI enthält eine Eingangsschaltung IHP1, ein Serien-Parallel-Register SIP01, ein Parallel-Serien-Register PISO, ein Schieberegister SR, eine Segmentdecodierschaltung SDEC1, eine Addierschaltung ADD1, eine Ausgangsschaltung 0C1, eine Logikschaltung L0G1, Auffangspeicherschaltungen LG1 bis LC4» eine Torschaltung GG und eine Taktgeberschaltung TG, die Taktimpulse erzeugt, von denen nur die Taktimpulse TP1 bis TP7 erforderlich sind, um die Arbeitsweise der Schaltung GOLI zu erläutern, die in Pig· 5 dargestellt sind. Die Auffangspeicherschaltungen LC1, LC2, LC3 und LC4 werden durch die Taktimpulse TP2, TP4, TP3 bzw. TP5 gesteuert, und die Torschaltung GC wird durch den taktimpuls TP6 gesteuert.

Der Eingang ΙΕΓ1 der Schaltung COLI ist über die Eingangsschaltung IHP1 mit dem Eingang des Serien-Parallel-Registers SIP01 verbunden, dessen Ausgänge mit den Eingängen der Auffangspeicherschaltung LC1 gekoppelt sind, die die Ausgänge R1 bis R4 hat. Der Ausgang R1 ist mit der Ausgangsschaltung 0G1 über die Auffangspeicherschaltungen LG3 und L04 verbunden; die Ausgänge R2 bis R4 sind mit den jeweiligen Eingängen der Segmentdecodierschaltung SDEC1 verbunden, und die Ausgänge R1 bis R4 sind darüberjhinaus über die Auffang-

speicherschaltung LC2 mit den Dateneingängen 3 der Zellen PG2 bis PC5 des Parallel-Serien-Registers PISO gekoppelt. Die letztere Schaltung enthält sowohl die miteinander verbundenen Zellen PCM bis PC6 mit den vereinigten Steuereingängen 4» die durch die Taktimpulse TP7 gesteuert werden, als auch die vereinigten Steuereingänge 5, die von den Taktimpulsen TP3 gesteuert v/erden, Der Ausgang 2 jeder dieser Zellen ist mit dem Eingang 1 der folgenden Zelle verbunden, außer dem Eingang 1 der Zelle PC1, der geerdet ist, und dem Ausgang 2 der Zelle PC6, der mit den verbundenen Dateneingängen 3 der Zellen PC11 bis PC18 des Schieberegisters SR gekoppelt ist. Die letzteren Zellen haben ferner sovi/ohl miteinander verbundene Steuereingänge 4, die durch die Taktimpulse TP1 gesteuert werden, als auch einzelne Steuereingänge 5· Die Segmentdecodierschaltung SDEC1 hat die Ausgänge S0, S1 und S2 bis S7, von denen die Ausgänge S2 bis S7 über Auffangspeicherschaltungen LC3 und LC4 und Torschaltungen GC in Kaskade mit den zuletzt erwähnten Steuereingängen 5 der Zellen PC13 bis PC18 des Schieberegisters SR gekoppelt sind. Die Ausgänge S'0 und S^f1 .der Segmentdecodierschaltung SDEC1 sind über die Auffangspeicherschaltung LC3 mit den Eingängen der Logikschaltung L0G1 gekoppelt, die einen weiteren Steuereingang A, und Ausgänge a, b und S1, S0 aufweist. Der Steuereingang A weist auf das Α-Gesetz oder das /U-Gesetz hin, wobei dieser dann 0 bzw. 1 ist. Die Ausgänge a und b sind über die Verrigelungsschaltung LC4 mit den D_ateneingängen 3 der Zellen PC1 bzv/. 3?C6 des Parallel-Serien-Registers PISO verbunden, während die Ausgänge S0 und S1 über die Auffangspeicherschaltung LG4 und die Torschaltung GC in Reihe mit den Steuereingängen 5 der Zellen PC11 bzw. PC12 des Schieberegisters SR gekoppelt sind, Der Ausgang 2 der Zelle PC11 ist mit der Ausgangsschaltung 0C1 über eine Addierschaltung ADD1 gekoppelt, die auch durch den obigen Steuereingang A gesteuert wird.

Jede der Zellen PC1 bis PC6 des Parallel-Serien-Registers PISO ist von der in Pig. 4 dargestellten Art, die nur mit dem Schalter Si in Betracht zu ziehen sind und zwei identische Eingangs- und Ausgangsschaltungen enthalten. Die Zelleneingangsschaltung enthält PMOS-Transistoren PM 1 und PM2 und MOS-Transistoren MvI1 und ffi2, deren Source-Drain- und Drain-Source-Strecken zwischen V+ und Erde in Reihe geschaltet sind. Die miteinander verbundenen Gateelektroden der Transistoren PM1 und HM2 und die miteinander verbundenen Drainelektroden der Transistoren PM2 und HIvH bilden den Eingang I bzw. den Ausgang 0 der Zelleneingangsschaltung. Die Gateelektroden der Transistoren HM1 und PM1 werden direkt von dem Zellensteuereingang 4 bzw. über den Inverter HTV1 gesteuert. Die Teilkomponenten der Ausgangsschaltung werden durch das gleiche Bezugszeichen wie in der Eingangsschaltung gekennzeichnet, jedoch mit einer Eins. Die Gateelektroden der Transistoren MIM und PM*2 werden nun von dem Zellensteuerningang 4 über den Inverter I1TV1 bzw. direkt gesteuert. Der Eingang I und der Ausgang 0^f werden mit dem seriellen Dateneingang 1 bzw. mit dem seriellen Datenausgang 2 der Zelle verbunden und ein paralleler Dateneingang ist mit dem vereinigten Ausgang 0 und Eingang I^f der Zelleneingangs- und -Ausgangsschaltungen durch einen Schalter Si gekoppelt. Der letztere enthält den PMOS-Transistor PM3 und den !MOS-Transistor TM3, deren Source- und Drainelektroden mit den Drain- und Sourceelektroden der Transistoren M3 bzw. PM3 verbunden sind. Die Gateelektroden der Transistoren ΈΑ3 und PM3 werden von dem Steuereingang 5 direkt bzw. über einen Inverter IFV2 gesteuert. Es ist klar, daß der Schalter Si geschlossen ist, wenn der Steuereingang 5 aktiviert v/ird (1).

Jede der Zellen-PC11 bzw. PC18 des Schieberegisters SR ist wieder von der in Pig. 4 dargestellten Art, jedoch sind sie

mit beiden Schaltern Si und S2 zu betrachten· Der Schalter S2 ist wie der Schalter Si aufgebaut, aber die Transistoren PM4 und MI4 werden nicht direkt vom Steuereingang 5 bzw, über den Inverter INY2 gesteuert, so daß der Schalter 2 dann geschlossen ist, wenn der Steuereingang 5 deaktiviert ist (O).

Eine Zellenschaltung PC1/6 des Parallel-Serien-Registers PISO arbeitet wie folgt: Bei Anlegen eintreffender und zu übertragender Daten an den seriellen Eingang 1 wird der Steuereingang 4 abwechselnd aktiviert und deaktiviert und der Steuereingang 5 wird im deaktivierten Zustand gehalten, während bei eintreffenden und zu übertragenden Daten, die an dem anderen Dateneingang 3 anliegen, die Steuereingänge 5 und 4 gleichzeitig aktiviert bzw« deaktiviert werden sollten. Im ersten Fall werden die an den seriellen Dateneingang 1 angelegten Daten in der Zelleneingangsschaltung invertiert und in der Zelle gespeichert, nachdem der Steuereingang 4 aktiviert ist, und dann in der Zellenausgangsschaltung invertiert und zum Zellenausgang 2 übertragen, nachdem der Steuereingang 4 deaktiviert ist. Im zweiten Pail werden die Daten, die am parallelen Dateneingang 3 anliegen, invertiert und zum Zellenausgang übertragen, nachdem die Steuereingänge 5 und 4 aktiviert bzw. deaktiviert sind.

Es ergibt sich folgender Ablauf:

- wenn der Steuereingang 4 der Zellenschaltung aktiviert ist, werden die Transistoren 33M1 und PM2 der Zelleneingangsschaltung leitend, während die Transistoren PIF 2 und ΜΊ der Zeilenausgangs 'schaltung gesperrt sind. Daher sind die Drainelektroden der Transistoren PM1 und HM2 mit dem Ausgang 0 verbunden, so daß die Zelleneingangsschaltung für die an ihrem Eingang I oder 1 angelegten Daten als Inverter wirkt;

- wenn der Steuereingang 4 deaktiviert ist, sind die obigen Rollen der Ein- und Ausgangsschaltungen umgekehrt;

- wenn die Steuerungseingänge 5 und 4 gleichzeitig aktiviert bzw. deaktiviert sind, werden die am Eingang 3 anliegenden Daten über den Schalter S1 an die Zellenausgangsschaltung gelegt, darin invertiert und an den Zellenausgang 2 gelegt.

Eine Zellenschaltung PG 11/18 des Schieberegisters SR arbeitet in ähnlicher Y/eise wie oben beschrieben für eine Zellenschaltung PC1/6, aber nun ist die Zelleneingangsschaltung von der Zellenausgangsschaltung durch den Schalter S2 getrennt, wenn der Zeitschalter Si geschlossen ist und umgekehrt, da diese Schalter von entgegengesetzten Steuersignalen gesteuert werden.

Es läßt sich zeigen, daß ein geeigneter Algorithmus für die Umcodiexung eines kompandierten 8-Bit-PCM-Wortes, das die Bits b1 bis b8 mit dem Kennzeichenbit S = b1, dem Segmentcode K = b2b3b4 und dem Schrittcode L = b5b6b7b8 enthält, in ein lineares 13-BjLt-P<3EI-Wort J durch

J = 2^K' (L + a . 2⁴ + b · 2~¹) + c oder J=J¹ +c gegeben ist

Darin bedeuten:

-c=0 für das Α-Gesetz und c = -16 für das/U-Gesetz; - K¹ ist gleich 0 bis 7 für die Segmente K0 bis K7, außer für

Segment K0 im A- Gesetz, für das dieser Wert 1 ist anstelle

a = b = 1 für die Segmente K2 bis K7 bei beiden Gesetzen unf für K1 im/U-^Gesetz, so daß

2⁴

a = 1 und b = O für Segment K0 Gu^Gesetz) und K1 (A-Gesetz) a = 1 und b = 0, so daß

J· = 2^K (L + 2⁴)

- a = b = 0 und K¹ = 1 für Segment K0 (Α-Gesetz), so daß

J' a 2 ' L,

Mit der oben beschriebenen Schaltung COLI ist es möglich, diesen Algorithmus in der im folgenden beschriebenen Weise zu berechnen:

Bin kompandiertes PCM-^Signal, das an den Eingang ΙΠ1 der Schaltung COLI mit dem höchstwertigen Bit (MSB) zuerst gelegt wird, wird möglicherweise in der Eingangsschaltung IHP1 umgewandelt, und das resultierende kompandierte 8-Bit-PCM-Signal, bestehend aus den Bits b1 bis b8 (Pig. 1) und, wie oben erwähnt, S, K und L kennzeichnend, wird in das Serien-Parallel-Register SIP01 seriell eingegeben, wie

zv/ei aufeinanderfolgende Gruppen von vier Bits b1 bis b4 und Td5 Ms b8.

Die vier Bits b1 bis b4, die den Vorgang einleiten, werden in der Auffangspeicherschaltung LC1 gemäß der Steuerung durch einen ersten Taktimpuls TP2 (Fig. 5) gespeichert. Das Kennzeichenbit S = b1 wird folglich zur Ausgangsschaltung 0C1 geführt, wohingegen der 3-Bit-S_egmentcode K- b2b3b4 an die Segiaentdecodierainrichtung SDECi gelegt wird, in welcher er in einen 1-aus-8-Segmentcode decodiert wird, der durch die Bits

S7 S6 S5 S4 S3 S2 SM S'0

gebildet wird und an den in gleicher Weise bezeichneten Ausgängen der Segmentdecodierschaltung SDEC1 zur Verfugung steht. Dieser Code kennzeichnet die Segmente K0 bis K7 nach der folgenden Tabelle:

S7 S6 S5 S4 S3 S2 S«1 S'0 Dezimalwert K' K0 00000001 0

K1 00000010 1

K7 1000000 0 7.

Daher wird jede der Ausgangsleitungen S^f0; S'1, S2 ·«·, S7 der Segmentdecodierschaltung SDEC1 für einen entsprechenden Wert der Segmente K0, K1, K2,,..K7 aktiviert, und diesen Segmenten werden die Dezimalwerte K¹ =0, 1, 2,··., 7 zugewiesen. Hach dem obigen Algorithmus ist dies jedoch nicht richtig für das Segment K0 in der Α-Kennlinie, da der Wert von K¹ dann 1 anstelle 0 sein muß,

Gemäß der Steuerung eines ersten Taktimpulses TP3 v/erden das Bit b1 und der Ausgangscode S'0, S»1, S2,,«,S7 der Segmentdecodierschaltung SDEG1 in der Auffangspeicherschaltung LC3 gespeichert, so daß das Bit b1 und S2 bis SJ an die Auffangspeicherschaltung LC4 gelegt werden, während die Bits S¹O/ und S'1 an die Logikschaltung L0G1 geführt v/erden, die zur Berechnung der obigen Werte a und b des Algorithmus in der Wirkungsweise der benutzten Kennlinie (angedeutet durch A) verwendet v/erden, und desgleichen zur Berechnung des richtigen Wertes von K¹ für das Segment K0 in der Α-Kennlinie. An den Schaltungsausgängen a, b, S0 und S1 liefert die Schaltung L0G1 die in gleicher Weise bezeichneten Signale

a = 3Γϊ$ + A

b = S'0 (TH" + A)

50 = S'0 . A

51 = S«0 . I + S»1 ;

aus diesen Beziehungen folgt, daß, wenn es durch den obigen Algorithmus notwendig ist,

a = b = 1 für die Segmente K2 bis K7 sowohl in der A- als auch in der /U-Kennlinie ist, gekennzeichnet durch A = O bzw. A = 1 j

a = 1 und b = 0 für die Segmente K0 ( /ü-Kennlinie) und K1 (A-Kennlinie) ist;

a = b - 0 für S_eg_ment K0 (Α-Kennlinie) ist,

so daß sich die oben angegebenen Segmentcodes verändern und die folgenden veränderten Segmentcodes ergeben:

S7 SS S5 S4 S3 S2 S1 S0 K0 (^u) 0 0 0 0 0 0 0 1 K0 (A) 0 0 0 0 0 0 1 0 und K1

K7 10000000.

Folglich wird, wie gefordert, der Dezimalwert K' = inun K0 in der Α-Kennlinie zugewiesen.

Während der oben beschriebenen Vorgänge ist die zweite Bitgruppe b5b6b7b8, die den Schrittcode L kennzeichnet, in dem Serien-Parallel-Register SIP01 eingegeben worden. Diese Bits v/erden in der Auffangspeicherschaltung LC1 gespeichert, und zwar gemäß der Steuerung des dargestellten zweiten Taktimpulses TP2 und danach in der Auffangspeicherschaltung LC2 durch den Taktimpuls TP4 gespeichert. In der Folge werden diese Bits b5 bis b8 an die Dateneingänge 3 der jeweiligen Zellen PC2 bis PC5 des Parallel-Serien-Registers PISO gelegt.

Durch einen folgenden Taktimpuls TP5 v/erden sowohl die Bits b1, S0, S1, S2 bis S7 als auch a, b an den Ausgängen der Schaltungen 1C3 und L0G1 in der Auffangspeicherschaltung LC4 gespeichert; als Folge davon wird das Bit b1 zur Ausgangsschaltung 0G1 geführt, die S-Bits werden an die Torschaltung GG gelegt, und die Bits a und b werden zu den Dateneingängen 3 der Zellen PC1 bzw. PCS des Parallel-Serien-Registers PISO geführt. Der veränderte Schrittcode, der zu den Bits a, b5, b6, b7, b8 gebildet wird, gelangt zum Parallel-Serien-Register PISO gemäß der Steuerung eines zweiten T_aktimpulses TP3 und wird darin invertiert und an die Ausgänge der Zellen PC1 bis PC6 übertragen, da der Taktimpuls TP7 dann deaktiviert ist. Daher stehen die Bits a, b3",

b7, b8 und b" dann an den Ausgängen dieser Zellen zur Verfugung O

Auf diese Weise wird der veränderte Schrittcode

L + a · 2⁴ + b · 2~¹

mit den invertierten Bits in die Zellen PC1 bia PC6 eingespeichert, denen die Werte 2 bis 2 zugeordnet werden. Wenn sich aus dem Algorithmus dieser Wert ergibt, muß

K¹ dieser nun mit 2 multipliziert werden, um den obigen wert J^! zu bilden. Dies wird im folgenden beschrieben.

Durch den oben erwähnten, negativ gerichteten Taktimpuls ΤΡβ werden auch die Bits S0, S1 und S2 bis S7 an die Steuereingänge 5 der jeweiligen Zellen PGVi bis PC18 des Schieberegisters SR gelegt, und da sich nur ein einziges dieser Bits im Zustand 1 befindet, schließen bzw. öffnen die Schalter Si und S2 nur in den Zellen, an welchen dieses Bit anliegt, und sind in allen anderen Zellen geöffnet bzv/. geschlossen· Daher wird zwischen dem Ausgang 2 des Parallel-Serien-Registers PISO und dem Ausgang 2 der Zelle 11 des Schieberegisters SR über eine Anzahl von Zellen mit dem Wert von K^f eine Verbindung hergestellt. Beispielsweise sind die Schalter S1 und S2 für die Segmente S0 und S7 geschlossen und öffnen sich in den Zellen PC11 und PC18, die mit diesen Segmenten verbunden sind.

Gemäß der Steuerung der sechs Taktimpulse TP7, die am Steuereingang 4 des Parallel-Serien-Registers PISO liegen, und der iaktimpulse TP1, die dem Steuereingang 4 des Schieberegisters SR zugeführt v/erden, werden die obigen Bits b", bEJ, b7, bT, b"5" und ä durch die in Reihe miteinander verbundenen Zellen des Parallel-Serien-Registers PISO und des Schieberegisters SR geschoben; eine Inversion erfolgt in der ersten benutzten

Zelle des Schieberegisters SR. Auf diese Weise wird der in dem Parallel-Serien-Register PISO gespeicherte Wert inver-

K* tiert.und mit dem Paktor 2 multipliziert, so daß der obige Binärwert J' am Ausgang des Schieberegisters SR gebildet wird.

Gemäß dem obigen Algorithmus muß entweder ein Wert c = 0 für das Α-Gesetz oder ein Wert c = -16 für das /u-Gesetz zu diesem Wert J¹ addiert werden, um den gewünschten Wert J zu bilden. Dies erfolgt in der Addierschaltung ADD1, die durch denselben Steuereingang A gesteuert wird wie die Schaltung L0G1· Das Ergebnis J und das Kennzeichenbit S werden dann in der Ausgangsschaltung 0C1 kombiniert und nach Möglichkeit umgesetzt, bevor es dem Ausgangsanschluß 0UT1 zugeführt wird.

Im folgenden wird auf Pig. 3 Bezug genommen, in der die Schaltung LICO des Transcoders TC dargestellt ist, die es ermöglicht, ein lineares 13-Bit-PCM-Wort in ein kompandiertes 8-Bit-PCM-Wort umzucodieren. Wie auch die Schaltung COLI, so wird auch die Schaltung LICO durch eine Taktgeberschaltung gesteuert, die jedoch nun nicht dargestellt ist, da sie aus der Beschreibung der 7/irkungsweise der Schaltung LICO verständlich ist, die später folgt.

Die Schaltung LICO enthält eine Eingangsschaltung IEP2, eine 13-Zellen-Schieberegister- und Halteschaltung SRLC, zv/ei Serien-Parallel-Register SIP02 und SIP03, eine Segmentdecodierschaltung SDEC2, eine Codierschaltung EIiC, eine Addierschaltung ADD2, eine Logikschaltung L0G2, Halteschaltungen LC5 bis LC7, eine Ausgangsschaltung 0C2 und Schalter SW0 bis SW7, Die Zellen des Serien-Parallel-Registers S0P02 und SIP03 sind von der in Pig. 4 gezeigten Art, jedoch sind sie

ohne die Schalter S1 und S2 zu betrachten· Ihre Steuereingänge 4 sind verbunden und werden .durch Taktimpulse TP (nicht gezeigt) gesteuert. Die Schalter SW0 bis SW? sind den in der Schaltung COLI verwendeten gleich, wie in Fig· dargestellt.

Der Eingang IN2 der Schaltung LIGO ist über die Eingangsschaltung IHP2 mit dem Eingang der Schieberegister- und Halbschaltung SRLC verbunden, die 13 Zellen enthält und deren Ausgang über eine Addierschaltung ADD2 mit dem Eingang 1 des Serien-Parallel-Registera SIP02 gekoppelt ist. Bin Ausgang der ersten Zelle der Schieberegister- und Halteschaltung SRLC ist mit der Ausgangsschaltung 0C2 verbunden, und die Addierschaltung ADD2 wird durch den Steuereingang A gesteuert,. der derselbe wie in der Schaltung COLI ist, und deshalb bei 0 für das Α-Gesetz und bei 1 für dasyU-Gesetz gilt. Das Serien-Parallel-Register SIP02 enthält 12 miteinander verbundene Zellen SC1 bis SC12 mit Ausgängen, die mit den Eingängen der Segmentdecodierschaltung SDSC2 verbunden sind, deren Ausgänge S'0, S'1, S2,..., S7 über die "^erriegelungsschaltung LC5 mit dem Decodierer EHC verbunden sind. Die Ausgänge S'0 und S¹I des Segmentdecodierers SDBC2 sind auch mit den Eingängen der Logikschaltung LOG 2 gekoppelt, die auch einen Steuereingang A und Ausgänge S0 und Si aufweist, die mit der Halteschaltung LC5 verbunden sind* Diese Ausgänge S0 bis S7 der Halteschaltung LC5 und auch ihre inversen Ausgänge B^ bis Bf sind mit den Steuereingängen der Schalter S\70 bis SW7 verbunden. Die Dateneingänge dieser Schalter sind mit den Ausgängen der jeweiligen Zellen SC5 bis SC12 des Serien-Parallel-Registers SIP02 verbunden, und ihre Dateneingänge sind vereinigt und mit dem Eingang des Serien-Parallel-Registers SIP03 verbunden. Die Ausgänge des Serien-Parallel-Registers 3 und

diejenigen der Decodierschaltung ENG sind über die jeweiligen Halteschaltungen LG6 und LC7 mit der Ausgangsschaltung 0G2 verbunden, deren Ausgang OUT2 den Ausgang der Schaltung LIGO bildet.

Es läßt sich zeigen, daß ein geeigneter Algorithmus für die Umcodierung eines linearen 13-BIt-PCM-Wortes, das die Bits b1 bis b3 enthält, mit dem Kennzeichenbit S = b1 und der Größe J, die durch die Bits b2 bis b13 gekennzeichnet ist, in ein kompandiertes 8-Bit-PCM-Wort mit dem Kennzeichenbit S, dem Segment K und dem Schritt L durch

K a Log₉/TJ + c) · 2"f7

und L = (J + c) · 2~^K' - d

darin bedeuten

c=0 für das A-Gesetz c = 16 für das/U-Gesetz

und mit K¹ gleich 0 bis 7 und d = 16 für die Segmente K0 bis K7, außer für Segment K0 in der Α-Kennlinie, für die dieser Wert 1 ist anstelle von 0 und für die auch d = O ist, gegeben ist. Es iat zu vermerken, daß für K ein geringerer Grenzwert berechnet wird.

Die oben beschriebene Schaltung LICO ermöglicht eine Berechnung dieses Algorithmus in der im folgenden beschriebenen Weise.

Ein lineares PCM-Wort, das an den Eingang IKP2 der Schaltung

LICO mit dem niedrigstwertigen Bit (LBS) gelegt wird, wird nach Möglichkeit zuerst in der Eingangsschaltung ΓΝΡ2 umgesetzt, und das sich daraus ergebende lineare 13-Bit-PCM-Wort mit den Bits b1 bis b13 (Pig. 1) mit dem Kennzeichenbit S = b1 und der Größe J = b2..,b13 wird in der Halteschaltung SRLG gespeichert. Das Kennzeichenbit S = b1 wird an die Ausgangsschaltung 0C2 gelegt und die Bits b2 bis b13, die die Größe J kennzeichnen, treffen durch die Taktimpulse TP seriell in dem Serien-Parallel-Register SIP02 und über die Addierschaltung ADD2 ein, in der c»0 oder c = 16 zu dem Wert J addiert werden, in Abhängigkeit von einer erforderlichen Umcodierung in dem A-und/u-Gesetz (wie durch den Steuereingang A angedeutet). Folglich ist das in dem Serien-Parallel-Register SIP02 gespeicherte Wort das veränderte Eingangswort J + c. Wenn das Bitb13 das niedrigstwertige Bit ist und die Wertigkeit 2° hat, kennzeichnen die acht Bits b2 bis b9 den Wert (J + c) ♦ 2 , der nun benutzt wird, um

K = Log₂ (J + c) . 2"⁴ zu bestimmen.

Dies erfolgt nur durch die Bestimmung der höchsten Potenz von 2 von (J + c) · 2 · Diese höchste Potenz kennzeichnet die untere Grenze des S_eg_ments, wie später noch erklärt wird.

Zu diesem Zweck werden die Eingänge b2 bis b9 der Zellen SC1 bis SC8 des Serien-Parallel-Registers SIP02 mit einem SegmentdecoderSDBC2 verbunden, der die folgenden binären 8-Bit-Eingangscodes umwandelt:

b2	b3	0	0	b4	b5	b6	b7	b8	b
1	X	0	X	X	X	X	X	X
0	1	0.	X	X	X	X	X	X
0	0	0	1	X	X	X	X	X
0	0	1	X	X	X	X
0	0	0	1	X	X	X
0	0	"St	"Sl	1	X	X
0	0	"Sl	0	0	1	X
0	"Sl	0	0	0	0	X

wobei χ einen willkürlichen Wert aufweist, in die folgenden entsprechenden 1-aus-8-*Segmentcodes, die an den in. gleicher Weise bezeichneten Ausgängen der Segmentdecodierschaltung SDEC2 zur Verfügung stehen:

S7 . S6 S5 S4 S3 S2 S»1 S»0 ) Dezimalwert K^f

) 7

) 6

) 5

) 4

) 3

) 2

) 1

Die Segmentdecodierschaltung SDEC2 enthält beispielsweise eine Vielzahl getakteter UND-^ore, die die Boolsche Punktion b2; Έ2 · b3; b2b3b4;...; b2b3b4b5b6b7b8 definieren. Der Ausgang jedes dieser Tore ist mit einer entsprechenden einzelnen leitung der Ausgangsleitungen S7...S^f0 direkt und über einen Inverter mit den anderen Leitungen verbunden.

K7	1	0	0	0	0	0	0	0
KG	0	1	0	0	0	0	0	0
K5	0	0	1	0	0	0	0	0
K4	0	0	0	1	0	0	0	0
K3	0	0	0	0	1	0	0	0
K2	0	0	0	0	0	1	0	0
K1	0	0	0	0	0	0	1	0
K0	ta.	0	0	0	0	0	0	1

Die letzteren Ausgangsleitungen S'0, S'1..., S7 der Segmentdecodierschaltung SDSC2 sind mit den jeweiligen Segmenten K0, KI,..., K7 verbunden, welchen die angezeigten Dezimalwerte K^f zugeordnet werden.

Aus der obigen ersten tabelle folgt, daß die Segmentdecodierschaltung SDEC2 tatsächlich die erste Eins in der Reihe der Bits b2 bis b9 nachweist, außer für K0, und die folgenden binären Werte in dieser Reihe unberücksichtigt läßt. Das bedeutet, daß sie die höchste Potenz von 2 nachweist und nicht die niedrigeren Potenzen von 2 in die Berechnung aufnimmt, folglich ist jedes der Segmente K0 bis K7 durch dessen untere Grenze definiert. K0 wird nachgewiesen, wenn alle Bits b2 bis b8 0 und unabhängig von Bit b9 sind; es ist dann sicher, daß es sich um das Segment 0 handelt·

Die obigen Ausgänge S'0, S'1,...S7 werden an die Halteschaltung LC5 gelegt und von dort zu der Kodierschaltung ENG, welche die 1-äus-8-Segmentcodes nach der zuletzt angeführten Tabelle in 3-Bit-Segmentcodes umsetzt, die über die Halteschaltung LG7 zur Ausgangsschaltung 0G2 geführt werden.

Während der oben beschriebenen Operationen ist der Wert J + c in dem Serien-Parallel-Segister SIP02 einen Schritt nach rechts verschoben worden, so daß die Bits b2 bis b13 nun an den Ausgängen der jeweiligen Zellen SG1 bis SC12 zur Verfügung stehen

Der obige 'Schrittwert

L= (J + c) . 2~^K - d

wird nun bestimmt. Dazu kann der obige Dezimalwert von K' für die Segmente K0 Gu-Kennlinie) und K2 bis K7 (beide Kennlinien) verwendet werden, jedoch nicht für das Segment K0 (Α-Kennlinie), weil in diesem Fall die Schrittgröße gleich derjenigen für das Segment K1 ist. Um dies in die Berechnung aufzunehmen, werden die Ausgangssignale S^f0 und S'1 des Segmentdecodierers SDEC2 zu der Logikschaltung L0G2 geführt, die an ihren Ausgängen S0 und S1 die Signale

S0 = S'0A und S1 = S »01 + SM

liefert·

Die Ausgangssignale S0 bis S7 werden zusammen mit den Signalen S]? bis Sf zu den Steuereingängen der Schalter SW0 bis SW7 geführt, Folglich wird in Abhängigkeit von dem Dezimalwert von K', der 0, 1,..., 7 sein kann, der Ausgang der Zellen SC12, SC11,..., SC5 mit dem Eingang des Serien-Parallel-Registers SIPO3 gekoppelt. Durch Herausschieben des Inhalts der Zellen nach links aus den zuletzt erwähnten Zellen wird der Wert

(J + c) . 2~^K'

gebildet.

Werden jedoch nur vier Bits in die vier Zellen des Serien-Parallel-Registers SIPO2 geschoben, so werden die folgenden Binärwerte darin gespeichert:

- für K0 Gu-Kennlinie) b10 b11 b12 ¥13

- für K0 (A-Kennlinie) b 9 b10 b11 b12 und K1 (A-, /U-Kennlinie)

- für K7 (A-, /u-Kennlinien) b 3 b 4 b 5 b6 .

Folglich werden jederzeit die vorhergehenden Bits unberücksichtigt gelassen, diese Bits auf 0, ausgenommen das letzte Bit, welches sich für die Segmente K0 ( /ü-Xennlinie) und K1 bis K7 (beide Kennlinien) auf 1 befindet, und auf

0 für das Segment K0 (Α-Kennlinie). Mit anderen Worten,

die Bits b9 (K0, ,u-Kennlinie) und b8 (K1, beide Kennlinien) bis b3 (K7, beide Kennlinien) sind 1, während b8 = 0 ist (K0, Α-Kennlinie). Dadurch, daß diese 'Bits nicht in die Berechnung einbezogen werden, substrahiert man tatsächlich

1 · 2 oder 0 · 2 von dem im ^erien-Parallel-Register SIPO3 gespeicherten wert. Dieser wert ist daher tatsächlich der 4-Bit-Schrittcodei

L = (J + c) 2"^K' - 16 oder L = (J + c) 2"^K'

wie gefordert.

Die Inhalte des Serien-Parallel-Registers SIPO3 werden in der Halteschaltung LG6 gespeichert und folglich an die Ausgangsschaltung 0G2 gelegt. Darin werden das Kennzeichen, der 3-Bit-Segmentcode und der 4-Bit-Schrittcode seriell an den'Ausgang OUT2 gelegt. ^!

Während die Prinzipien der Erfindung oben in Verbindung mit einer spezifischen Vorrichtung beschrieben sind, v/ird es völlig verständlich sein, daß diese Beschreibung nur für ein Beispiel angegeben ist und keine Begrenzung des Geltungsbereiches der Erfindung bedeutet.

Claims

Erfindungsans-pruch

¹ L + a · 2⁴ + b . 2~¹ ;

- eine Multipliziervorrichtung, die mit einer Modifiziereinrichtung zum Multiplizieren des genannten veränderten Schrittcodes mit 2 gekoppelt ist, um so das Produkt zu bilden (L + a · 2⁴ + b . 2~¹) · 2^K' ;

- und eine Addiervorrichtung (ADD1), die mit der genannten Multipliziervorrichtung gekoppelt ist und durch das genannte Steuerbit (A) gesteuert wird, um die genannte

Variable c zu dem genannten Produkt zu addieren, so daß das Ausgangswort J gebildet wird.

1. Pulscodemodulations-(PCIiI)Urasetzer zur Umsetzung eines PCM~Eingangswortes in ein PCM-Ausgangsv/ort, wobei eines der genannten Worte gemäß einem verdichteten Code und das andere in einem linearen Code vorliegt, gekennzeichnet dadurch, daß der Umsetzer dazu geeignet ist, die binären Bits des Eingangswortes in diejenigen des Ausgangswortes entweder nach dem Α-Gesetz oder nach dem/U-Gesetz umzuwandeln, sofern der binäre Y/ert eines wählbaren Steuerbits (A) gegeben ist, welcher die digitalen Werte mehrerer Parameter (a, b, c, K¹; c, d, K¹) des Umsetzers bestimmt.

2. PGM-Umsetzer nach Punkt 1, gekennzeichnet dadurch, daß dieser dazu geeignet ist, ein verdichtetes PCM-Singangswort, das einen 3-Bit-Segmentcode und einen 4-Bit-Schrittcode enthält, in ein lineares PGM—Äusgangswort durch Bestimmung der Funktion

J = (L + a · 2⁴ + b . 2~¹) . 2^K' + c

umzusetzen,

wobei J Ausgangswort

L Schrittcode

a,b,c Variable bedeuten;

K wird auf den genannten Segmentcode bezogen und ist zusammen mit den Variablen a, b und c von dem genannten Steuerbit (A) abhängig, das anzeigt, daß das genannte Eingangswort nach dem Α-Gesetz oder nach dem/U-Gesetz codiert ist.

3. PCM-Umsetzer nach Punkt 2, gekennzeichnet dadurch, daß dieaer folgendes enthält:

- eine Decodiervorrichtung (SDBG1) zur Decodierung des genannten 3-Bit-Segmentcodes in einen 1-aus-8-Code 37, S6,..., SM, S'0;

- eine mit der genannten Decodiervorrichtung (SDEC1) gekoppelte Logikvorrichtung (LOG1), die durch das genannte Steuerbit (A) gesteuert wird und die Variablen zur Verfügung stellt;

a = S^ +· A

b = F^ (SM + A)

50 = S'0 . A

51 = S'0 .I₊SM ,

das Godewort S7,..., S1, S0, das einen veränderten Segmentcode bildet, hat einen Dezimalwert K¹;

- eine Vorrichtung (SIPO) zur Modifizierung des genannten Schrittcodes L durch die genannten Variablen a und b, so daß ein veränderter Schrittcode gebildet wird

4» PCM-Umsetzer nach Punkt 3, gekennzeichnet dadurch, daß die genannte Modifiziervorrichtung ein sechsstufiges erstes Schieberegister (PISO) zur Speicherung der Variable a, des Schrittcodes L und der Variable b enthält, und daß die genannte Multipliziervorrichtung ein achtstufiges zweites Schieberegister (SR) enthält, wobei der Ausgang des genannten ersten Schieberegisters (PISO) mit den Eingängen der genannten Stufen des genannten zweiten Schieberegisters (SR) durch jeweils erste Torvorrichtungen (S1), die durch die jev/eiligen Bits S7,...S1, S0 der genannten Bits des veränderten Segmentcodes gesteuert werden, gekoppelt ist, welche auch jeweils zweite Torvorrichtungen (S2) steuern, die jeweils mit einer der genannten Stufen verbunden sind und sich immer im jeweils entgegengesetzten Leitfähigkeitszustand befinden als die erste Torvorrichtung, die mit dieser Stufe verbunden ist, und daß alles in einer solchen Art und Weise erfolgt, daß, wenn der genannte Ausgang des genannten ersten Registers (PISO) mit dem des genannten zweiten Registers (SR) durch eine erste Torvorrichtung (S1) und eine Anzahl von Stufen, die dem genannten Dezimalwert K' entspricht, gekoppelt ist, diese Stufen von den anderen durch eine zweite Torvorrichtung (S2) getrennt sind«

5, PCM-Umsetzer nach Punkt 1, gekennzeichnet dadurch, daß dieser dazu geeignet ist, ein lineares PCM-Eingangswort in ein verdichtetes PCM-Ausgangswort umzusetzen, das einen 3-Bit-Segmentcode und einen 4-Bit-Schrittcode durch Bestimmung der Shinktionen

K = Log₂/TJ + c) · 2"J
K= (J + c) . 2~^K? - d

enthält;

darin bedeuten J Eingangswort

K Segmentcode

L Schrittcode

c, d Variable

K¹ wird auf den genannten Segmentcode bezogen und ist zusammen mit c und d von dem genannten Steuerbit (A) abhängig, und zeigt das genannte Ausgangswort an, das nach dem A- oder/U-Gesetz codiert ist.

6· PCM-Umsetzer nach Punkt 5, gekennzeichnet dadurch, daß dieser aus folgendem besteht:

- einer Addiervorrichtung (ADD2), die durch das genannte Steuerbit (a) gesteuert wird, um die genannte Variable c zu dem genannten Eingangswort J zu addieren und ein verändertes Eingangswort J + c zu bilden und dieses in einem Schieberegister (SIP02) zu speichern;

- einer Decodiervorrichtung (SDSG2), die mit dem genannten Schieberegister zum Decodieren der 8 höchstwertigen Bits des genannten veränderten Eingangswortes J + c in einen 1-aus-8-Code S7, S6,.·., SM, S'0 gekoppelt ist, v/obei aber nur das aktivierte Bit der höchsten Potenz des genannten veränderten Eingangswortes in die Berechnung einbezogen ist;

- einer Codiervorrichtung (EHC), die mit der genannten Decodiervorrichtung gekoppelt ist, zur Codierung des genannten i-aus-8-Codes in den genannten 3-Bit-Segmentcode K;

- einer Logikvorrichtung (LOG2), die mit der genannten Decodiervorrichtung (SDEC2) gekoppelt ist und durch das genannte Steuerbit (a) gesteuert wird, und die die Variablen

50 = S'0 . A

51 = S'0 . 1+ S'1

zur Verfugung stellt; das Codewort S7,.,.S1, S0 hat den Dezimalwert K¹;

- einer Multiplizier- und Addiervorrichtung zum Multiplizieren des genannten veränderten Eingangswortes J + c mit 2 und Addieren der genannten Variable -d zu diesem Produkt, so daß der genannte Schrittcode L gebildet wird.

7. PCM-Umsetzer nach Punkt 6, gekennzeichnet dadurch, daß die genannte Multiplizier- und Addiervorrichtung ein 4stufiges zweites Schieberegister (SIPO3) enthält, dessen Eingang mit den niedrigstwertigen Stufen K' des genannten ersten Schieberegisters (SIP02) durch jeweilige erste Torvor-• richtungen (SV*7 bis SW0)verbunden ist, die durch jeweils eines der genannten· Codebits (S7 bis S0]mit dem Dezimalwert K¹ gesteuert werden, und zwar in einer solchen Art und Weise, daß der Eingang des genannten ersten Schieberegisters (SIPO2) mit dem des genannten zweiten Schieberegisters (SIPO3) durch eine entsprechende Anzahl

von Stufen gekoppelt ist, und daß eine Vorrichtung zum Schieben der Inhalte von vier der genannten höchstwertigen Stufen des genannten ersten Registers in die vier Stufen des genannten zweiten Registers vorgesehen ist, so daß der Schrittcode L gebildet wird.

8· Schieberegisterzelle mit einem Dateneingang, der mit einem Datenausgang durch die Kaskadenschaltung einer Eingangsspeicherschaltung und einer Ausgangsspeicherschaltung gekoppelt ist, gekennzeichnet dadurch, daß es auch einen zusätzlichen Dateneingang aufweist, wobei der genannte zusätzliche Dateneingang und der Ausgang der genannten ersten Speicherschaltung mit dem Eingang der genannten zweiten Speicherschaltung über jeweils erste (S1) und zweite (S2) Torvorrichtungen mit einem gemeinsamen Steuereingang (5) gekoppelt sind, so daß sie sich immer im entgegengesetzten Leitfähigkeitszustand befinden.

9. Schieberegisterzelle nach Punkt 8, gekennzeichnet dadurch, daß die genannten Speicherschaltungen durch einen Inverter gebildet sind, der zwischen den Polen einer Gleichspannungsquelle (V+, V) die Reihenschaltung der Source-Drain-Strecken der ersten (PM1) und zweiten (PM2) PMOS-Transistoren und der Drain-Source-Strecken der ersten (Hüll) und zweiten (NM2) MiIOS-Transistoren enthält, und daß die verbundenen Gateelektroden des genannten ercten PMCS-Transistors (PM1) und des genannten zweiten IMOS-Transistors (UM") den Invertereingang (I) bilden, und daß die verbundenen Drainelektroden des genannten zweiten PMOS-Iransistors (PM2) und des genannten ersten MMOS-Transistors (HM1) den Inverterausgang (0) bilden.

10. Schieberegisterzelle nach Punkt 8, gekennzeichnet dadurch, daß jede der genannten Torvorrichtungen (S.., Sp) einen PMOS-Iransistor enthält, dessen Drain- und Sourceelektroden mit den Source- bzw. Drainelektroden eines EMOS-Transistors verbunden sind und den Dateneingang und Datenausgang der Torvorrichtungen bilden, und dessen Gateelektroden die Steuereingänge der Torvorrichtungen bilden.

11. Multipliziervorrichtung zum Multiplizieren eines in einem ersten Schieberegister gespeicherten Binärwortes mit 2^S, wobei x. = 0, ...,K, durch Verschieben des genannten Wortes durch χ Stufen eines zweiten Schieberegisters, gekennzeichnet dadurch, daß das genannte zweite Schieberegister (SR) K(8) ^stufen enthält, daß der Ausgang des genannten ersten Schieberegisters (PISO) mit K Stufen des genannten zweiten Schieberegisters über K jeweils erste Torvorrichtungen (S1) gekoppelt ist, die durch die jeweiligen Bits (S0,...,S7) einer binären 1-aus-K-Codes gesteuert werden, der den genannten Dezimalwert χ aufweist, und daß mit jeder der genannten Stufen eine zweite Torvorrichtung (S2) verbunden ist, und daß die zweite Torvorrichtung durch die genannten jeweiligen Bits (S0,...S7) in einer solchen Weise gesteuert wird, daß, wenn eine erste Torvorrichtung (S1) eine Verbindung zwischen dem Ausgang des ersten Schieberegisters (PISO) und einer Stufe des zweiten Schieberegisters (SR) herstellt, dann die letztere Stufe von den anderen dieses Schieberegisters durch die damit verbundene zweite Torvorrichtung (S2) getrennt wird.

12. Vorrichtung nach den Punkten 4 oder 11, gekennzeichnet dadurch, daß jede der genannten Stufen des genannten

zweiten Schieberegisters (SR) und die erste und zweite ^orvorrichtung, die mit der genannten Stufe verbunden sind, ein Schieberegister nach einem der Punkte 8 bis 10 bilden.

13· Vorrichtung nach den Punkten 4 oder 11, gekennzeichnet dadurch, daß 3ede der genannten Stufen des genannten ersten Schieberegisters (PISO) durch eine Schieberegisterzelle nach einem der Punkte 8 bis 10 gebildet wird, aber nur mit ersten Torvorrichtungen (S1).

- Hierzu 5 Seiten Zeichnungen -