KR850002716A - 펄스 부호 변조형 번역기 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 PCM번역기회로 TC를 갖춘 원격 통신 라인회로 LC에 대한 계통 블록선도. 제2도 및 3도는 각각 본 발명에 따른 번역기회로의 구성요소 COLI 및 LICO에 대한 상세도.
Claims (12)
- 선형 PCM입력 어어드를 3비트 세그먼트 부호와 4비트스텝부호를 포함하는 확장 PCM출력 워어드로 번역하기 위한 펄스 부호 변조형(PCM)번역기에 있어서, 상기 번역기가 함수J=(L+a.24+b.2-1).2K'+c(여기서, J는 상기 입력워어드, L은 상기 스텝부호, a,q 및 c는 변수, K´은 상기 세그먼트 부호에 관계되고 상기 출력워어드가 A법칙 또는 mu법칙에 따라 부호화 된다는 것을 지시하는 제어비트 A에 대하여 상기 변수 a,b,c와 더불어 종속변수)를 결정하도록 되어 있는 것을 특징으로 하는 펄스 부호 변조형 번역기.
- 제1항에 있어서, 상기 3비트 세그먼트 부호를 8중 1부호 S7,S6,……, S´1,S´ø로 해독하기 위한 디코더 수단(SDEC1)과, 상기 디코더수단(SDEC1)에 결합되어 상기 제어비트(A)에 의해 제어되어서 부호워어드 S7,……S1,Sø가 삽진값 K´을 갖는 변경된 세그먼트 부호를 구성하는 변수을 제공하는 논리수단(LOG1)과, 변경된 스텝부호L+a.24+b.2-1를 얻기 위하여 상기 변수에 의하여 상기 스텝 부호 L을 상기 변수 a 및 b에 의하여 수정하기 위한 수단(SIPO)과, 적(L+a.24+b.2-1).2K´을 얻기 위하여 상기 수정수단에 결합되어 상기 변경된 스텝부호를 2K´으로 곱하기 위한 승산기 수단과, 상기 출력 워어드 J를 얻기 위하여 상기 멀티플렉서 수단과 결합되어 상기 제어비트(A)에 의해 제어되어서 상기 변수 C를 상기적에 더하기 위한 가산기 수단(ADD1)을 구비한 것을 특징으로 하는 펄스 부호 변조형 번역기.
- 제2항에 있어서, 상기 수정기 수단이 변수 a, 스텝부호 L 및 변수 b를 기억하기 위한 6단의 제1시프트 레지스터(PISO)를 구비하며, 상기 승 산기 수단이 8단의 제2시프트레지스터(SR)을 구비하며, 상기 제1시프트 레지스터(PISO)의 출력은 변경된 세그먼트 부호의 상기 비트들중 각비트 S7, ……1, Sø에 의해 제어되는 각제 1게이팅 수단(1)을 통해 상기 제2시프트 레지스터(SR)의 상기단의 입력에 결합되고, 상기 변경된 세그먼트 부호는 또한 각 제2게이팅 수단(32)을 제어하여, 상기 제1 레지스터(PISO)의 상기 출력이 제1게이팅 수단(S1) 및 상기 10진값 K´에 해당하는 다수의 단들을 통해 상기 제2 레지스터의 출력에 결합될때 이 단들이 제2게이팅 수단(S2)에 의해 다른 것들에부터 격리되게끔 각각 상기 단들중 하나에 관련되고 항상 이 단들에 관련된 제1 게이팅 수단과 반대인 전도상태가 되는 것을 특징으로 하는 펄스 부호 변조형 번역기.
- 3비트 세그먼트 부호와 4비트 스텝부호를 포함한 확장 PCM워어드를 선형 IPCM출력 워어드로 번역하기 위한 펄스 부호 변조형 번역기에 있어서, 상기 번역기가 다음 함수K=Log2(J+c).2-4, L=(J+c).2-k´d(여기서, K는 상기 세그먼트 부호, L은 상기 스텝부호, c 및 a는 변수들, K´은 상기 세그먼트 부호에 관계되고 c 및 d와 더불어 A 또는 mu법칙에 따라 상기 입력워어드가 부호화 됨을 지시하는 제어비트(A)에 대하여 종속변수임)를 결정하도록 되어 있는 펄스 부호 변조형 번역기.
- 제4항에 있어서, 변경된 입력 워어드 J+C를 얻어시 프트레지스터(SIPO2)에 기억하기 위하여 상기 제어비트(A)에 의해 제어되어 상기 변수 C를 상기 입력 워어드 J에 가산하기 위한 가산기 수단 (ADD2)과, 상기 시프트 레지스터에 결합되어 상기 변경된 입력워어드의 최고멱의 기동비트만을 고려함으로써 상기 변경된 입력워어드 J+C를 8중 1부호 S7,S6,……S´1,ø로 해독하기 위한 디코더 수단 (SDEC2)과, 상기 디코더 수단에 결합되어 상기 8중 1부호를 상기 3비트 세그먼트부호 K로 부호화하기위한 인코더 수단(ENC)과, 상기 디코더 수단(SDEC2)에 결합되어 상기 제어비트(A)에 의해 제어되고 부호 워어드 S7,……S1,Sø이 십진값 K´을 갖는변수을 제공하는 논리수단(LOG2)과, 상기 스텝부호 L을 얻기 위하여 상기 변경된 입력워어드 J+C를 2-K으로 곱하고 상기 변수-d를 이 적에 더하기 위한 승산 및 가산을 구비한 것을 특징으로 하는 펄스 부호 변조형 번역기.
- 제5항에 있어서, 상기 승산 및 가산두단은 상기 제1 시프트 레지스터(SIPO2)의 입력이 대응하는 수의 단들을 통해 상기 제2 시프트레지스터(SIPO2)의 입력에 결합되게끔 입력이 10진값 K´을 갖는 상기 부호 비트들 S7내지 Sø각각에 의해 제어되는 각 제1 게이팅 수단(SW7-SWø)을 통해 상기 제1 시프트 레지스터(SIPO2)의 K´최하위단에 접속되는 4단 제2시프트 레지스터(SIPO3)와 상기 스텝부호 L을 얻기 위하여 상기 제1 레지스터의 상기 최상위단들중 4개의 내용을 상기 제2 레지스터의 4비트 단들로시프트시키는 수단을 구비한 것을 특징으로 하는 펄스 부호 변조형 번역기.
- 입력 기억회로와 출력기억회로의 종속 접속을 통해 데이타 출력에 결합된 데이타 입력을 갖는 시프트 레지스터 셀에 있어서, 상기 시프트 레지스터 셀이 보조 데이타 입력을 가하며, 상기 보조 데이타 입력과 상기 제1 기억회로의 출력이 공통제어입력(5)을 갖는 각각의 제1(S1) 및 제2(S2)게이팅 수단을 거쳐 상기 제2 기억회로의 입력에 결합되므로 이들이 항상 반대 전도상태인 것은 특징으로 하는 시프트 레지스터셀.
- 제7항에 있어서, 상기 기억회로가 각각 하나의 인버터로서 구성되는데, 그 인버터가 제1(PM1) 및 제2(PM2) PMOS트랜지스터의 소스 대드레인 경로와 제1(NM1) 및 제2(MM2) NMOS트랜지스터의 드레인 대소스경로의 소스(V+V-)의 극들간의 직렬접속, 상기 제1PMOS 트랜지스터(PM1)과 인버터 입력(I)을 구성하는 상기 제2 NMOS트랜지스터(NM2)의 공통 게이트전극 및 상기 제2 PMOS트랜지스터(PM2)와 인버터 출력(O)을 구성하는 상기 제1 NMOS트랜지스터(NM1)의 공통 드레인 전극으로 이루어지는 것을 특징으로 하는 시프트 레지스터 셀.
- 제7항에 있어서, 상기 각 게이팅 수단(S1,S2)이 드레인 및 소스 전극이 각각 NMOS트랜지스터의 소스 및 드레인 전극에 접속되어 게이팅 수단의 데이타 입력 및 출력을 구성하며 게이트 전극이 게이팅수단의 제어 입력을 구성하는 PMOS트랜지스터를 구비한 것을 특징으로 하는 시프트 레지스터 셀.
- 제1 시프트 레지스터에 기억된 2진 워어드를 제2 시프트 레지스터의 X단들을 통해 상기 워어드를시프트시킴으로서 X=ø,……K으로 곱하기 위한 승산 장치에 있서어, 상기 제2 시프트 레지스터(SR)가 K (8)단들을 포함하며, 상기 제1 시프트 레지스터(PISO)의 출력이 상기 십진값 X를 갖은 2진 K중 1부호의 각 비트들 (Sø,……S7)에 의해 제어되는 K개의 각 제1 게이팅 수단(S1)을 거쳐 상기 제2 시프트 레지스터의 K단들과 결합되며, 제2 게이팅 수단(S2)은 상기단들 각각에 관련되어 제1 게이팅수단(S1)이 제1 시프트 레지스터의 출력과 제2 시프트레지스터(SR)의 한단간의 접속을 완성할때 상기 제2 시프트 레지스터(SR)의 단이 그와 관력된 제2 게이팅 수단(S2)에 의해 이 시프트레지스터의 다른 단들로부터 격리되는 것을 특징으로 하는 승산 장치.
- 제3 또는 10항에 있어서, 상기 제2 시프트 레지스터(SR)의 각 상기 단들과 상기 단에 관련된 제1 및 제2 게이팅 수단이 청구의 범위 제7항 내지 9항중 어느 하나 처럼 모두 하나의 시프트 레지스터를 구성하는 것을 특징으로 하는 장치.
- 제3 또는 10항에 있어서, 상기 제1 시프트레지스터(PISO)의 각 상기 단들이 제1 게이팅 수단(S1)만을 제외하고 청구 범위 제7항 내지 9항중 어느 한항의 경우처럼 시프트 레지스터 셀로써 구성하는 것을 특징으로 하는 승산장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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