NO843683L - Pmc-omformer. - Google Patents

Description

Foreliggende oppfinnelse angår en pulskodemodulert oversetter for omforming av et PCM inngangsord til et PCM utgangsord, hvor ett av ordene er i overensstemmelse med en komprimert kode, mens det andre foreligger i lineær kode.

Et formål med foreliggende oppfinnelse er å tilveiebringe en oversetter av denne typen som er tilpasset for selektivt å utføre oversettelse i henhold til A-loven eller my-loven og som likevel er av en relativt enkel struktur.

I henhold til foreliggende oppfinnelse er dette oppnådd ved at oversetteren er tilpasset omforming av de binære bit i inngangsordet til binære bit i utgangsordet i overensstemmelse med enten A-loven eller my-loven, som gitt av den binære verdien til en valgbar styringsbit som fastlegger de digitale verdier til flere parametre i oversetteren.

Ved å gjøre bruk av en slik valgbar styringsbit blir oversetteren i stand til selektivt å utføre en oversettelse i henhold til A-loven eller my-loven, og fordi denne biten kontrollerer flere parametre i oversetteren, kan denne gis en enkel struktur som praktisk talt er den samme for begge lover.

Et annet særpreg ved foreliggende oppfinnelse er at oversetteren er i stand til å oversette en komprimert PCM inngang omfattende en 3-bits segmentkode og en 4-bits trinnkode til et lineært PCM utgangsord ved å fastlegge funksjonen

4 -IK*

J = (L + a.2 + b.2 ).2 + c,

hvor

J er utgangsordet,

L er trinnkoden,

a, b og c er variable,

K<1>er relatert til segmentkoden og avhenger sammen med de variable a, b og c av styringsbiten (A) som indikerer hvorvidt inngangsordet er kodet ifølge A-loven eller my-loven.

Fra denne funksjonen følger at operasjonene som skal gjen-nomføres for A-loven og my-loven er svært like og bare avviker i detaljer, og på grunn av dette er det mulig å benytte samme struktur av oversetteren for begge lover som allerede nevnt.

Ytterligere særtrekk ved foreliggende oppfinnelse fremgår av de nedenfor fremsatte patentkrav.

Oppfinnelsen angår også et skyveregister som inngår i oversetteren og hvor datainngangen er koblet til datautgangen gjennom en kaskadeforbindelse av to lagringskretser. Den omfatter videre en multiplikasjonskrets som inngår i oversetteren.

For å gi en klarere forståelse av foreliggende oppfinnelse, vises til nedenstående detaljerte beskrivelse av utførelses-eksempler, samt til de ledsagende tegninger, hvor: - fig. 1 viser et blokkskjerna for en telekommunikasjonslinjekrets LC som omfatter en PCM oversetterkrets TC ifølge foreliggende

oppfinnelse,

- Fig. 2 og 3 viser delene COLI og LICO i denne oversetterkrets mer detaljert, - fig. 4 viser i detalj en registercelle som er skjematisk vist i figurene 2 og 3, - fig. 5 viser tidsstyringspulsene for styring av oversetteren.

Som vist i fig. 1 utgjør oversetteren eller omformeren TC en del av en telefonlinjekrets LC koblet mellom en telefonlinje LI og et digitalt svitsjenettverk SNW og omfatter kaskadeforbindelse av et abonnentlinjegrensesnitt SLIC som er i stand til å gjennom-føre en linjestyring og overvåkning, en digital signalprosessor DSP som hovedsakelig benyttes til å utføre analog/digital samt digital/analog omforming, hvor'den ovennevnte omformerkrets TC og en terminalkrets for to prosessorer DPTC betjener den generelle styringsfunksjon for linjekretsen. DSP prosesserer bare lineære PCM signaler, mens DPTC bare opererer på kompanderte PCM signaler. Hensikten med omformerkretsen TC og særlig med dens COLI krets er derfor å omforme kompanderte PCM signaler mottatt fra DPTC på dens inngangsterminal INI til lineære PCM signaler som deretter blir overført til DSP via utgangsklemmen 0UT1, og omvendt i LICO kretsen for signaler mottatt på inngangsklemmen IN2 fra DSP og overført via utgangsterminal 0UT2 til DPTC. Kretsen TC er tilveiebragt som en felles krets for 8 DSP- og SLIC-kretser som vist ved hjelp av multiplekspilene, men kan benyttes for opp til 32 DPS- og SLIC-kretser. I virkeligheten blir data som mottas i TC og overføres derfra, formet slik at de utgjør en del av en 32-kanals ramme, av hvilke bare 8 benyttes effektivt, og hvor hver kanal har en repetisjonsperiode på 125 mikrosek. Databitene, som utveksles mellomTC og DPS har en bithastighet på 4096 Kbit/sek., og hver benyttet kanal inneholder et 16-bits PCM signal, av hvilket 13 bits bl til bl3 sammen utgjør et lineært PCM signal. Bit bl er fortegnsbit S, og bitene b2 til bl3 definererer abso-luttverdien J til signalet. Bit bl foregås av to identiske bits, og bit bl3 følges av en bit som kan benyttes som en avrundings-bit. Dette 16-bits mønster blir f.eks. mottatt under den form, hvori alle bits inverteres og 2'er komplimentet er tatt. Data som utveksles mellom TC og DPTC har en bithastighet på

2048 Kbit/sek., og hver benyttet kanal inneholder et 8-bits kompandert PCM signal som omfatter bitene bl til b8. Dette PCM signal blir kodet i henhold til den segmenterte logaritmiske A-loven eller my-loven, som hver omfatter 8 segmenter for hver av verdiene til fortegnet S som indikert av bit bl. De tre bitene b2 til b4 definererer et segment K blant 8 mulige segmenter KO til K7, og bitene b5 til b8 definerer et trinn L blant 16 mulige like trinn innenfor segmentet. Ifølge my-loven er de relative verdier til trinnstørrelsene i segmentene KO til K7 lik 2° til 7 2 7 2 , mens de i A-loven er 2, 2, 2 , .... 2 . Dette betyr at trinnstørrelsen i segment KO i henhold til A-loven er to ganger trinnstørrelsen i segment KO i henhold til my-loven. Det kompanderte PCM signalet bl til b8 blir f.eks. mottatt fra og overført til DPTC i en form hvori alle bits unntagen fortegnsbiten blir invertert (my-loven) eller hvori bare de like nummererte bits blir invertert (A-loven).

Det vises nå til fig. 5 og fig. 2, hvor kretsen COLI er vist. Denne inngår i omformeren TC og er adaptert for omforming av et 8-bits kompandert PCM signal eller ord til et 13-bits lineært PCM signal eller ord.

Kretsen COLI omfatter en inngangskrets INPl, et serie-inn/paralell-ut register SIPOl, et parall-inn/serie-ut register PISO, et skyveregister SR, en segment-dekoderkrets SDEC1, en addisjonskrets ADDl, en utgangskrets OC1, en logisk krets LOGI, holdekretser LC1 til LC4, en portstyringskrets GC og en pulskrets TC, som genererer tidspulser, av hvilke bare TP1 til TP7 er nød-vendige for å forklare driften av kretsen COLI og derfor er vist i fig. 5. Holdekretsene LC1, LC2, LC3 og LC4 blir styrt av TP2, TP4, TP3 og henholdsvis TP5. Den portstyrende kretsen GC styres av TP6.

Inngangen INI til kretsen COLI kobles via inngangskretsen INPl til kretsen SIP01, hvis utganger er koblet til inngangene til LC1 med utgangene Ri til R4. Utgang RI er koblet til utgangskretsen 0C1 via holdekretsene LC3 og LC4, mens utgangene R2 og R4 er koblet til de respektive innganger til SDEC1 og RI til R4 er dessuten koblet via LC2 til datainngangene 3 til cellene PC2 til PC5 i PISO. Den sistnevnte inneholder de innbyrdes for-bundne celler PCI til PC6 med felles styringsinnganger 4 styrt av tidspulsene TP7 samt med felles styringsinnganger 5 styrt av tidspulsene TP3. Utgangen 2 fra hver av disse celler blir koblet til inngangen 1 til den etterfølgende, bortsett fra inngang 1 til PCI, som er jordet, og utgang 2 fra PC6, som er koblet til den felles datainngang 3 for cellene PC11 til PC18 i SR. De sistnevnte cellene har dessuten innbyrdes sammenkoblede styringsinnganger 4 som styres av tidspulsene TP1, samt individuelle styringsinnganger 5. Segment-dekoderkretsen SDEGl har utgangene S'0, S'l og S2 til S7, av hvilke S2 til S7 er koblet via holdekretser LC3 og LC4 og portstyringskretsen GC i kaskade til de sist nevnte styringsinnganger 5 til cellene PC13 til PC18 i SR. Utgangene S<*>0 og S'l til kretsen SDEC1 blir koblet via holdekrets LC3 til inngangene til den logiske krets LOGI med en ytterligere styringsinngang, og utgangene a, b og Sl, SO. Styringsinngang A indikerer hvorvidt A-loven eller my-loven følges. Signalet på A kan da være 0 hhv. 1. Utgangene a og b er koblet via LC4 til datainngangen 3 til cellene PCI og PC6 i kretsen PISO, mens utgangene SO og Sl blir koblet via LC4 og GC i kaskade til styringsinngangene 5 til cellene PC11 hhv. PC12 i SR. Utgangen 2 fra PC 11 blir koblet til utgangskretsen 0C1 over en addisjonskrets ADDl, som også styres av den ovennevnte inngang A.

Hver av cellene PCI til PC6 i PISO er av typen vist i

fig. 4, men bare med én bryter Sl og omfatter to identiske inngangs- og utgangskretser. Celleinngangskretsen omfatter PMOS transistorene PMl og PM2 samt NMOS transistorene NMl og NM2, hvis kilde/sluk- og sluk/kilde-veier er koblet i serie mellom V+ og jord. De innbyrdes forbindelser mellom portene til PMl og NM2 og de sammenkoblede sluk til PM2 og NMl utgjør inngangen I og hhv.

utgangen 0 fra celleinngangskretsen, og portene til NMl og PMl blir styrt fra cellestyringsinngangen 4 direkte og henholdsvis via inverteren INV1. De angjeldende komponenter til utgangskretsen er indikert med samme nummer som i inngangskretsen, imidlertid med en apostrof. Portene til.NM'l og PM'2 blir nå styrt fra celleinngangen 4 over inverteren INV1 henholdsvis direkte. Inngangssignalet I og utgangssignalet 0' blir koblet til seriedatainngangen 1 og til seriedatautgangen 2 til cellen, og en parallell datainngang 3 kobles til en felles utgang 0 og inngang I1 til cellens inngangs- og utgangskretser gjennom en bryter Sl. Den sistnevnte omfatter PMOS transistor PM3 og NMOS. transistor NM3, hvis kilde- og slukelektroder erkoblet til henholdsvis sluk- og kildeelektrodene til NM3 og PM3. Portene til NM3 og PM3 styres fra styringsinngangen 5 direkte og henholdsvis via en inverter INV2. Det er klart at bryteren Sl blir lukket når styringsinngangen 5 aktiviseres (1).

Hver av cellene PC11 til PC18 i kretsen SR er fortsatt av den typen som er vist i fig. 4, imidlertid nå med begge bryterne Sl og S2.Bryteren S2 er av samme struktur som bryter Sl, men kretsene PM4 og NM4 blir nå styrt fra styringsinngang 5 direkte og henholsvis via inverteren INV2, slik at bryteren S2 er lukket når styringsinngangen 5 er passivisert (0).

En cellekrets PCI/6 i PISO opererer som følger: For å føre inn og overføre data som tilføres serieinngangen 1, blir styringsinngangen 4 vekselvis aktivisert og passivisert, og styringsinngangen 5 beholdes passivisert, mens styringsinngangene 5 og 4 blir samtidig aktivisert henholdsvis passivisert for å føre inn og overføre data som tilføres den andre datainngang 3. I det første tilfelle blir data som tilføres seriedatainngangen 1, invertert i celleinngangskretsen og fastholdt i cellen, mens styringsinngang 4 blir aktivisert og deretter invertert i celleutgangskretsen og overført til celleutgangen 2, mens styringsinngang 4 blir passivisert. I det andre tilfelle blir data som tilføres den parallelle datainngang 3 invertert og overført til celleutgang 2 når styringsinngangene 5 og 4 aktiviseres henholdsvis passiviseres. Det skal bemerkes at: - når styringsinngang 4 til cellekretsen aktiviseres, er NMl og PM2 til celleinngangskretsen ledende, mens PM'2 og NM'l til celleutgangskretsen er blokkert. Derved vil slukelektrodene til PMl og NM2 bli forbundet med hverandre og til utgangen 0 slik at celleinngangskretsen virker, og en inverter for data som tilføres dens inngang I eller 1; - når styringsinngang 4 passiveres, blir de ovennevnte roller til inngangs- og utgangskretsene ombyttet; - når styringsinngangene 5 og 4 samtidig aktiviseres og henholdsvis passiviseres, blir data som tilføres inngang 3 tilført via bryter Sl til celleutgangskretsen og invertert i denne og ført videre til celleutgangen 2.

En cellekrets PC11/18 i SR opererer på en lignende måte som beskrevet ovenfor for en cellekrets PCI/6, men nå er celleinngangskretsen frakoblet celleutgangskretsen av bryteren C2 når tidsbryteren Sl er lukket og omvendt, fordi disse brytrene styres av motsatte styringssignaler.

Det kan vises at en egnet algoritme for omforming av et 8-bit kompandert PCM ord som inneholder bitene bl til b8 med fortegnsbit S = bl, segmentkode K = b2b3b4 og trinnkode L = b5b6b7b8 til et 13-bits lineært PCM ord J er gitt av

hvor

- c = 0 for A-loven og c = -16 for my-loven,

- K' er lik 0 til 7 for segmentene KO til K7, bortsett fra segment KO i A-loven, for hvilken denne verdien er 1 istedenfor 0, - a = b = 1 for segmentene K2 til K7 for begge lovene og for Kl i my-loven, slik at J' = 2<K>' (L + 2<4>+ 2<_1>), - a = 1 og b = 0 for segment KO (my-loven) og Kl (A-loven), - a = b = 0 og K<1>=1 for segment KO (A-loven) slik at J<1>= 2.L.

COLI kretsen beskrevet ovenfor er i stand til å kalkulere denne algoritmen på den måten som vil bli beskrevet nedenfor.

Et kompandert PCM signal, som føres til inngangen INI på kretsen COLIl, med den mest signifikante bit (MSB) først, blir

eventuelt transformert i inngangskrets INPl, og det resulterende 8-bits kompanderte PCM signal omfatter bits bl til b8 (fig. 1) og definerer S. K og L, som er nevnt ovenfor, innføres i serie til

kretsen SIP01 som to på-hverandre-følgende sett av fire bits bl til b4 og b5 til b8.

Hvis vi starter med de fire bits bl til b4, blir disse fastholdt ved hjelp av holdekrets LC1 under styring av en første tidspuls TP2 (fig. 5). Fortegnsbit S = bl blir derved ført inn til utgangskrets 0C1, mens den 3-bits segmentkode K = b2b3b4 føres til segmentdekoderen SDECl, hvor den kodes inn i en 1-av-8 segmentkode som utgjøres av bitene

S7 S6 S5 S4 S3 S2 S'l S'0

som føres til utgangene med samme navn på kretsen SDECl. Denne koden definerer segmenten KO til K7 ifølge følgende tabell:

Således vil hver av utgangstrådene S'0, S'l, S2 ...., S7

i SDECl aktiviseres for en tilsvarende segmentkode KO, Kl, K2, .... K7, og disse segmenter er tildelt desimalverdiene K<1>= 0, 1, 2, ..., 7. Imidlertid er ikke denne algoritmen korrekt for segment KO i A-loven, fordi verdien til K<1>da må være lik 1 istedenfor 0.

Under styring av en første tidspuls TP3 vil bit 1 og ut-gangskode S'0, S'l, S2, ... S7 i kretsen SDECl fastholdes i LC3 slik at bit bl og S2 til S7 føres til holdekretsen LC4, mens bitene S'0 og S'l tilføres den logiske kretsen LOGI som benyttes for å kalkulere de ovennevnte verdier a og b til algoritmen i funksjonen for den loven som benyttes (indikert ved A) og også til å beregne den korrekte verdi til K' for segment KO i A-loven. Ved sine utganger a, b, SO og Sl frembringer kretsen LOGI signalene med samme navn:

og fra disse ligninger følger at, som fastsatt av de ovenfor nevnte algoritmer: a = b = 1 for segmentene K2 til K7 i både A- og my-lovene,karakterisert vedat A = 0 og henholdsvis A = 1,

a = 1 og b = 0 for segment KO (my-loven) og Kl (A-loven),

a = b = 0 for segment KO (A-loven),

slik at de ovennevnte segmentkoder nå blir utskiftet og gir følgende forandrede segmentkoder:

Således vil desimalverdien K' = 1 nå bli tildelt KO i A-loven, som forlangt.

Under de ovennevnte operasjoner har det andre sett med

bits b5, b6, b7, b8, som definerer trinnkoden L, blitt innført i SIP01. Disse bitene blir fastholdt i LC1 under styring av den andre tidspulsen TP2, som er vist, og deretter fastholdt i LC2 av tidspuls TP4. Som en følge av dette blir bitene b5 til b8 tilført datainngangene 3 til de respektive celler PC2 til PC5 i PISO.

Ved en etterfølgende tidspuls TP5 blir bitene bl, SO,

Sl, S2 til S7, samt a, b ved utgangene fra LC3 og LOGI fastholdt i holdekrets LC4, og som et resultat av dette blir biten bl ført til 0C1, S-bitene blir ført til portstyringskrets GC, mens bitene a og b blir ført til datainngangene 3 til cellene PCI henholdsvis PC6 til kretsen PISO. Den endrede trinnkode som utgjøres av bitene a, b5, b6, b7, b8, b blir nå ført inn i kretsen PISO under styring av en andre tidspuls TP3 og inverteres der og overføres til utgangene til cellene PCI til PC6, fordi tidspulsen TP7 da blir passivisert.

Dermed vil a, b5, b6, b7, b8 og b fremkomme ved utgangene

til disse cellene.

På denne måten vil den endrede trinnkode

4 -1

L + a.2 + b.2

med de inverterte bits bli lagret i cellene PCI til PC6, til

4 -1

hvilke verdiene 2 til 2 henholdsvis er tildelt. Som følge av algoritmen skal nå denne verdien multipliseres med 2 K' for å gi verdien J'. Dette blir beskrevet nedenfor.

Ved den ovenfor nevnte negativt rettede tidspuls TP6 blir også bitene SO, Sl og S2 til S7 ført til styringsinngangene 5 til de respektive celler PC 11 til PC18 i SR, og fordi bare én eneste av disse bitene befinner seg i tilstand 1, blir brytrene Sl og S2 lukket henholdsvis åpnet i cellen, til hvilken denne biten til-føres, og åpnet henholdsvis lukket i alle andre celler. Således vil en forbindelse etableres mellom utgangen 2 til kretsen PSIO og utgangen 2 til PC11 i SR via et antall celler som er lik verdien K<*>. For eksempel vil brytrene Sl og S2 i segmentene SO og S7 lukket, henholdsvis åpnet i PC11 og PC18, som er tilforordnet disse segmenter.

Under styring av seks tidspulser TP7, som tilføres styringsinngangen 4 i kretsen PISO, og tidspulsene TP1, som tilføres styringsinngang 4 i kretsen SR, blir de ovennevnte bits b, b8, b7, b6, b5 og a forskjøvet gjennom de seriekoblede cellene i kretsene PISO og SR, idet en inversjon finner sted i den første benyttede celle i SR. På denne måte inverteres verdien som lagres i PISO og multipliseres med en faktor lik 2 K', slik at den ovennevnte binære verdi J' oppnås ved utgangen til SR.

Ifølge ovennevnte algoritme vil enten en verdi c = 0 for A-loven eller en verdi c = -16 for my-loven måtte adderes til denne verdi J' for å få den ønskede verdi J. Dette gjøres i addisjonskrets ADDl, som styres av samme styringsinngang A som LOGI. Resultatet J og fortegnsbit S kombineres deretter i utgangskrets 0C1 og omformes eventuelt før den blir overført til utgangsterminal 0UT1.

Det gjøres nå henvisning til fig. 3, som viser kretsen LICO til omformeren TC, som er tilpasset til å omforme et 13-bits lineært PCM ord til et 8-bit kompandert PCM ord. På samme måte som COLI kretsen, blir LICO kretsen styrt av en tidskrets som nå imidlertid ikke er vist, da den klart fremgår av beskrivelsen av driften av LICO kretsen som vil bli gitt nedenfor.

LICO kretsen omfatter en inngangskrets INP2, et 13-cellers skiftregister og holdekrets SRLC, to serie-inn/parallell-ut regi-stere SIP02 og SIP3, en segmentdekoderkrets SDEC2, en kodekrets ENC, en addisjonskrets ADD2, en logisk krets L0G2, holdekretsene LC5 til LC7, utgangskrets 0C2 og brytrene SWO til SW7. Cellene til SIP02 og SIP03 er av den typen som er vist i fig. 4, men skal antas å være uten brytrene Sl og S2. Deres styringsinnganger 4 er koblet sammen og styrt av tidspulsene TP (ikke vist). Brytrene SWO til SW7 er lik de som benyttes i COLI kretsen og som er vist i fig. 4.

Inngangen IN2 til kretsen LICO blir koblet via inngangskretsen INP2 til inngangen for SRLC som omfatter 13 celler og har en utgang koblet via addisjsonskretsen ADD2 til inngangen 1 i kretsen SIP02. En utgang fra den første cellen til SRLC er koblet til utgangskrets 0C2, og addisjonskrets ADD2 er styrt av styringsinngang A, som er den samme som den.tilsvarende i COLI kretsen og derfor ligger på 0 for A-loven og på 1 for my-loven. SIP02 omfatter 12 innbyrdes sammenkoblede celler SCI til SC12 med utganger som er koblet til inngangene til segmentdekoderen SDEC2, som har utgangene S'0, S'l, S2, ..., koblet via holdekrets LC5 til kodekrets ENC. Utgangen S'0 og S'l til SDEC2 er også koblet til inngangene til den logiske krets L0G2, som også er forsynt med styringsinngang A og utganger SO og Sl, som er koblet til LC5. Disse utganger SO til S7 i kretsen LC5 og også deres in-verse poler SO til S7 er koblet til styringsinngangene til brytrene SWO og hhv. til SW7. Datainngangene til disse brytrene er koblet til utgangene for de respektive celler SC5 til SC12 i krets PIS02, og deres datautganger er sammenkoblet og koblet til inngangene i SIP03. Utgangene fra SIP03 og til kodekrets ENC er koblet via de respektive holdekretser LC6 og LC7 til utgangskrets 0C2, hvis utgang 0UT2 består av utgangen til LICO.

Det kan vises at en egnet' algoritme for omforming av et 13-bits lineært PCM ord omfattende bitene bl til bl3, med fortegnsbit S = bl og størrelse J definert av bitene b2 til bl3, til et 8-bits kompandert PCM ord, med fortegnsbit S, segment K og trinn L er gitt av:

hvor c = 0 for A-loven,

c = 16 for my-loven,

og med K' lik 0 til 7 og d = 16 for segmentene KO til K7, unntatt for segment KO i A-loven, hvor denne verdien er 1 istedenfor 0, hvor også d = 0. Det skal bemerkes at for K kalkuleres en lavere grense.

Kretsen LICO, som er beskrevet ovenfor, er i stand til å kalkulere denne algoritmen på den måten som vil bli beskrevet

nedenfor.

Et lineært PCM inngangsord tilført inngangen INP2 i kretsen LICO med det minst signifikante bit (LSB) først, blir eventuelt omformet 11 i inngangskrets INP2 og det resulterende 13-bits lineære PCM ord omfatter bit bl til bl3 (fig. 1) med fortegnsbit S = bl og størrelse J = b2 .... bl3, blir lagret i registeret SRLC. Fortegnsbit S = bl føres til utgangskrets 0C2, og bitene b2 til bl3 definerer størrelsen J, og innføres i serie til SIP02 av tidspulsene TP og via addisjonskrets ADD2, hvor c = 0 eller c = 16 adderes til verdien J avhengig av hvorvidt omformingen skjer i A-loven eller my-loven (som indikert av styringsinngang A). Dermed vil ordet som er lagret i SIP02 være det endrede inngangsord J + c. Da bit bl3 er det minst signifikante og har vekttall 2°, vil de åtte bitene b2 til b9 definere verdien (J + c).2 -4, som nå vil bli benyttet til å bestemme

K = Log2(J + c).2~<4>.

Dette gjøres ved å fastlegge bare den høyeste potens av 2 i

-4

(J + c).2 . Denne høyeste potens definerer den nedre grense til segmentet som forklart nedenfor.

Med dette formål blir inngangene b2 til b9 i cellene SCI til SC8 i SIP02 sammenkoblet til en konvensjonell segmentdekoder SDEC2, som omformer de følgende 8-bits binære inngangskoder

hvor X har en vilkårlig verdi, til de følgende tilsvarende l-av-8 segmentkoder som blir tilveiebragt ved utgangene med samme navn i SDEC2.

SDEC2 omfatter f.eks. flere klokkestyrte OG-porter som definerer de Boolske funksjonene b2,.b2.b3, b2 b3.b4, ,

b2 b3 b4 b5 b6 b7 b8. Utgangen fra hver av disse porter for-bindes med en tilsvarende enkelt port til utgangstrådene S7 .... S'0 direkte og til de andre portene via en inverter.

De sistnevnte utgangstråder S'0, S'l S7 i kretsen SDEC2 er tilforordnet de respektive segmenter KO, Kl, ..., K7, til hvilke de indikerte desimalverdier K' er tildelt.

Fra den første tabellen ovenfor følger at SDEC2 i virkeligheten detekterer den første l'er i serien av bits b2 til b9, bortsett fra KO, og ignorerer de følgende binære verdier i denne rekken. Dette vil si at den detekterer den høyeste potens av 2 og ikke tar de lavere potenser av 2 med i beregningen. Dermed vil hvert av segmentene KO til K7 defineres ved sin nederste grense. KO detekteres dersom alle bitene b2 til b8 er 0, uav-hengig av bit 9, siden man da er sikker på at detekteringen gjelder for segment 0.

De ovennevnte utganger S'0, S'l, .... S7 føres til holdekrets LC5 og derfra føres de til kodekretsen ENC som oversetter l-av-8 segmentkoder, i henhold til den gitte tabellen, til 3-bits segmentkoder, som tilføres via holdekrets LC7 til utgangskrets OC2.

Under de ovennevnte operasjoner er verdien J + c blitt for-skjøvet i SIP02 ett trinn til høyre slik at bitene b2 til bl3 nå foreligger ved utgangene til de respektive celler SCI til SC12 i denne.

Den ovennevnte trinnverdi

fastlegges nå. For dette formål kan den ovennevnte desimalverdi

av K' benyttes for segmentene KO (my-loven) og K2 til K7 (begge lover), men ikke for segment KO (A-loven), fordi i dette til-fellet er trinnstørrelsen lik den som gjelder for segment Kl. For å ta dette med i beregning, blir utgangssignalene S'0 og S'l fra SDEC2 ført til den logiske kretsen L0G2 som ved sine utganger SO og Sl frembringer signalene

Utgangssignalene SO til S7, sammen med SO- til sT føres til styringsinngangene til bryterne SWO og henholdsvis SW7. Som en følge av dette og avhengig av desimalverdien til K' som er 0, 1, ..., 7, blir utgangen SC12, SCH SG5 henholdsvis koblet til inngangen på kretsen SIP03. Ved å skifte ut inn- . holdene i cellene på venstre hånd med de sistnevnte celler kan man få verdien Imidlertid skiftes det bare ut 4 bits til hver av de fire cellene SIP02, slik at følgende binærverdier lagres i disse Således ignorerer man hver gang de foregående bits, da disse bits har verdien 0, bortsett fra den siste som har verdien 1 for segment KO (my-loven) og Kl til K7 (begge lover) og verdien 0 for segment KO (A-loven). Med andre ord vil bitene b9 (KO, my-loven) og b8 (Kl, begge lover) til b3 (K7, begge lover) være lik 1, mens b8 = 0 (KO, A-loven). Ved å ikke ta disse bits med i beregningen, 4 4 subtraherer man således i virkeligheten 1.2 eller 0.2 fra verdien lagret i SIP03. Derfor blir denne verdien i realiteten en 4 bits trinnkode

som krevet.

Innholdet i SIP03 fastholdes i LC6 og føres således til utgangskrets OC2. Her er fortegnet, den 3 bits segmentkode og den aktuelle 4 bits trinnkode tilført utgangen 0UT2 i serie.

Oversetteren kan utføres på mange måter innenfor rammen av kravene nedenfor. Således kan med fordel alle trinn i skyveregister SR være identiske og oppbygget i henhold til kravene 8 og 9. Likeledes kan også alle trinn i skyveregister PISO være identiske og lik trinnene i SR, men bare inneholde en portstyrende krets Sl.

Claims (10)

1. Pulskodemodulert (PCM) oversetter for omforming av et PCM-inngangsord til et PCM-utgangsord, hvor ett av ordene er i overensstemmelse med en komprimert kode, mens det andre foreligger i lineær kode,karakterisert vedat oversetteren er utstyrt til å omforme de binære bitene i inngangsordet til tilsvarende bit i utgangsordet i overensstemmelse med enten A-loven eller my-loven som gitt av den binære verdien til en valgbar styringsbit (A) som fastlegger de digitale verdiene til flere parametre (a, b, c, K'; c, d, K') til overr?setteren.

2. PCM oversetter ifølge krav 1,karakterisertved at den er i stand til å oversette et komprimert PCM-inngangsord som omfatter en 3-bits segmentkode og en 4-bits trinnkode til et lineært PCM-utgangsord ved å fastlegge funksjonen

hvor J er utgangsordet, L er trinnkoden, a, b og g er variable, K' er relatert til segmentkoden og er avhengig, sammen med variablene a, b og c, av styringsbit (A) som indikerer at inngangsordet er kodet i henhold til A-loven eller my-loven.

3. PCM-oversetter ifølge krav 2,karakterisertved at den omfatter: - dekoderutstyr (SDECl) for dekoding av 3-bits segmentkoden til en l-av-8 koden S7, S6, , S'l, S'0; - logisk utstyr (LOGI) koblet til dekoderkretsene (SDECl) og styrt av styringsbit (A) som tilveiebringer variablene:

hvor kodeordet S7, ... Sl, SO består av en endret segmentkode med en desimalverdi K'; - modifikasjonskretser (SIPO) for modifisering av trinnkoden L ved hjelp av de to variabler a og b for å oppnå en endret trinnkode - multiplikatorkretser koblet til modifikasjonskretsen for a multiplisere den endrede trinnkode med 2 K' for å oppnå produktet (L + a.24 + b.2~<1>).2<K>'/- samt addisjonskretser (ADD1) koblet til multiplikasjonskretsene og styrt av styringsbit (A) for å tilføye den variable c til produktet for å oppnå utgangsordet J.

4. PCM oversetter ifølge krav 3,karakterisertved at modifikasjonskretsen omfatter et 6-trinns første skyveregister (PISO) for lagring av den variable a, trinnkoden L og den variable b, og at multiplikasjonskretsene omfatter et 8-trinns andre skyveregister (SR), idet utgangen fra det første skyveregister (PISO) er koblet til innganger til det trinnet i det andre skyveregisteret (SR) gjennom tilsvarende første portstyringskretser (Sl) styrt av de tilsvarende bits S7, .... Sl, SO til bitene i den endrede segmentkoden som også styrer de tilsvarende andre portstyringskretser (S2), som hver er tilforordnet ett av trinnene og hver alltid befinner seg i motsatt tilstand av ledningsevne enn den første portstyrende krets som er tilsluttet dette trinn, alt på en slik måte at når utgangen fra det første register (PISO) blir koblet til den tilsvarende på det andre register (SR) gjennom første portstyringskretser (Sl) og et antall trinn som er lik med desimalverdien K', så blir disse trinnene isolert fra de øvrige ved hjelp av ytterligere portstyringskretser (S2) .

5. PCM oversetter ifølge krav 1,karakterisertved at den er tilpasset for oversettelse av et lineært PCM-inngangsord til et komprimert PCM-utgangsord omfattende en 3-bits segmentkode og en 4-bits trinnkode ved fastleggelse av funksjonene

hvor J er inngangsordet, K er segmentkoden, L er trinnkoden c og d er variable, K<1>er relatert til segmentkoden og avhenger sammen med c og d av styringsbit (A) som indikerer om utgangsordet blir kodet ifølge A- eller my-loven.

6. PCM-oversetter ifølge krav 5,karakterisertved at den omfatter - addisjonskretser (ADD2) styrt av styringsbit (A) for tilføyelse av den variable c til inngangsordet J for å oppnå et endret inngangsord J + c og lagring av dette i et skyveregister (SIP02); - dekoderkretser (SDEC2) koblet til skyveregisteret for dekoding av de 8 mest signifikante bits til det endrede inngangsord J + c i en l-av-8 kode Sl, S6, ..., S'l, S'0, men ved bare å benytte det aktiverte bit av høyeste orden i det endrede inngangsord; - kodekrets (ENC) koblet til dekoderkretsen for koding av l-av-8 koden til nevnte 3-bits segmentkode K; - logiske kretser (L0G2) som er koblet til dekoderkretsen (SDEC2) og styres av styringsbit (A), og som frembringer variablene:

hvor kodeordet S7, ... Sl, SO har desimalverdien K'; - multiplikasjonskretser og addisjonskretser for multiplisering —K' av det endrede inngangsord J + c med 2 og tilføyelse av den variable -d til dette produktet for å oppnå trinnkoden L.

7. PCM-oversetter ifølge krav 6,karakterisertved at multiplikasjonskretsen og addisjonskretsen omfatter et 4-trinns andre skyveregister (SIP03), hvis inngang er koblet til de K' minst signifikante trinn i det første skyveregister (SIP02) via tilhørende første portstyringskretser (SW7-SW0) styrt av de tilsvarende kodebits S7 til SO med desimalverdi K', alle på en slik måte at inngangen til det første skyveregister (SIP02) blir koblet til inngangen på det andre skyveregister (SPI02) via et tilsvarende antall trinn, samt kretsutstyr for å forskyve innholdet i fire av de mest signifikante trinn i første register til fire trinn i andre register for å oppnå trinnkoden L.

8. PCM-oversetter ifølge krav 4 eller 7, og hvor skyveregisteret har en datainngang koblet til en datautgang gjennom en kaskade-kobling av en inngangslagerkrets og en utgangslagerkrets,karakterisert vedat det også har en hjelpedata-inngang, hvor hjelpedata-inngangen og utgangen fra det første lager er koblet til inngangen på det andre lager via tilsvarende første (Sl) og andre (S2) portstyringskretser med felles styringsinngang (5) og da slik at de alltid har motsatt ledningsevne-tilstand.

9. Skyveregister-celle ifølge krav 8,karakterisert vedat lagringskretsene hver består av en inverter som inneholder serieforbindelsen mellom polene til en like-spenningskilde (V+, V-) i kilde-sluk-veien til første (PMl) og andre (PM2) PMOS transistorer og av sluk-kilde-veien til den første (NMl) og andre (NM2) NMOS transistorer, idet de felles portelektroder til den første PMOS transistor (PMl) og andre NMOS transistor (NM2) utgjør inverterinngangen (I) og den felles slukelektrode til den andre PMOS transistor (PM2) og den første NMOS transistor (NMl), som utgjør inverterens utgang (0), og at hver av portstyringskretsene (Sl, S2) omfatter en PMOS transistor, hvis sluk- og kildeelektroder henholdsvis er forbundet med kilde-og slukelektrodene til en NMOS transistor og utgjør datainngangen og utgangen til portstyringskretsene, hvis portelektroder utgjør styringsinngangene til portstyringskretsene.

10. Multiplikasjonskrets for multiplisering av et binært ord lagret i et første skyveregister med 2X, hvor x = 0, ..., K ved forskyvning av ordet over x trinn i et andre skyveregister,karakterisert vedat det andre skyveregister (SR) omfatter K(8) trinn, at utgangén fra det første skyveregister (PSIO) er sammenkoblet med de K trinn i det andre skyveregister over K tilsvarende første portstyringskretser (Sl) som styres av de respektive bits SO ..., S7) i en binær 1-av-K kode som har desimalverdi x, og at det til hvert av disse trinnene er tilforordnet en andre portstyrende krets (S2), idet den andre portstyrende krets blir styrt av de respektive bits (SO ..., S7), alle på en slik måte at når en første portstyrende krets (Sl) etab-lerer en forbindelse mellom utgangen fra det første skyveregister (PSIO) og et trinn i det andre skyveregister (SR), blir det sistnevnte trinn isolert fra de øvrige trinn i dette skyveregister ved hjelp av den andre portstyringskrets (S2) som er tilforordnet denne.