PL152068B1 - Translator sygnałów modulowanych kodowo-impulsowo - Google Patents

Description

RZECZPOSPOLITA OPIS PATENTOWY 152 068 POLSKA

URZĄD

PATENTOWY

RP

Patent dodatkowy do patentu nr-Int. Cl.⁵ H03M 7/50

Zgłoszono: 84 09 13 (P. 249574)

Pierwszeństwo: 83 09 19 Belgia _rt,„

Zgłoszenie ogłoszono: 85 09 24

Opis patentowy opublikowano: 1991 05 31

Twórca wynalazku Uprawniony z patentu: Alcatel N. V.,

Amsterdam (Holandia)

Translator sygnałów modulowanych kodowo-impulsowo

Przedmiotem wynalazku jest translator sygnałów modulowanych kodowo-impulsowo (PCM), zwłaszcza dla układów linii telekomunikacyjnych.

Znany jest z opisu europejskiego zgłoszenia patentowego nr 0 057 753 translator sygnałów modulowanych kodowo-impulsowo do zamiany słowa wejściowego PCM w słowo wyjściowe PCM, przy czym jedno z tych słów jest zgodne z kodem poddanym kompresji i drugie z kodem liniowym. Translator ten zawiera rejestr przesuwający dołączony do liczników i jest zdolny do pracy jedynie ze słowami zakodowanymi zgodnie z kodem prawa - A.

Według wynalazku translator sygnałów modulowanych kodowo-impulsowo do zamiany poddanego kompresji słowa wejściowego PCM, zawierającego 3-bitowy kod segmentu i 4-bitowy kod poziomu kwantowania, na liniowe słowo wyjściowe PCM zawiera pierwszy przerzutnik do pamiętania kodu segmentu, drugi przerzutnik do pamiętania kodu poziomu kwantowania, pierwszy dekoder, którego wejścia są dołączone do wyjść pierwszego przerzutnika i który posiada pierwszy zespół wyjść i drugi zespół wyjść, na który jest dostarczany kod 1 z 8. Translator zawiera też obwód logiczny, którego wejścia są dołączone do drugiego zespołu wyjść i do końcówki sterującej wskazującej, że słowo wejściowe jest zakodowane zgodnie z prawem -A lub prawem -mu i który posiada pierwsze wyjście, drugie wyjście, trzecie wyjście i czwarte wyjście, na których występują poszczególne sygnały a = S'0 + A, b = S'0(Sl + A), SI =S'0·A + Sl i S0 = S'0-A, gdzie a jest pierwszą zmienną i b jest drugą zmienną, słowo S7,...,S1, S0 kodu występujące na pierwszym zespole wyjść, na trzecim wyjściu i na czwartym wyjściu stanowi zmienny kod segmentu mający wartość dziesiętną K'.

Translator zawiera też układ modyfikujący zawierający 6-stopniowy, pierwszy rejestr przesuwający, którego wejścia są dołączone do wyjść przerzutnika, do pierwszego wyjścia i do drugiego wyjścia sterującego obwodu logicznego i na którego wyjściu występuje zmienny kod poziomu kwantowania utworzony przez sumę kodu poziomu kwantowania pierwszej zmiennej razy 2⁴ i drugiej zmiennej. Translator zawiera też układ mnożący zawierający 8-stopniowy, drugi rejestr przesuwający, którego wejścia są dołączone do wyjścia układu modyfikującego', do pierwszego

152 068 zespołu wyjść, do trzeciego wyjścia i do czwartego wyjścia,i na którego wyjściu występuje sygnał równy iloczynowi zmiennego kodu poziomu kwantowania i 2^K, sumator którego wejścia są dołączone do wyjścia układu mnożącego i do końcówki sterującej i na którego wyjściu występuje słowo wyjściowe, oraz generator sygnałów zegarowych dołączony do wymienionych układów dla sterowania przekazywaniem informacji.

Korzystnie według wynalazku każdy stopień pierwszego i drugiego rejestru przesuwającego stanowi stopień z wejściem danych dołączonych do wyjścia danych przez połączenie kaskadowe wejściowego układu pamięciowego i wyjściowego układu pamięciowego z dodatkowym wejściem danych. Dodatkowe wejście danych i wyjście pierwszego układu pamięciowego jest dołączone do wejścia drugiego układu pamięciowego przez poszczególne pierwsze elementy sterujące i drugie elementy sterujące posiadające wspólne wejście sterujące tak, że są one stale w stanie przeciwnym do przewodzenia. Każdy z układów pamięciowych jest utworzony przez inwerter zawierający połączenie szeregowe pomiędzy biegunami źródła prądu stałego torów źródło-dren pierwszego tranzystora p-Mos i drugiego tranzystora p-Mos oraz torów dren-źródło pierwszego tranzystora n-Mos i drugiego tranzystora n-Mos a wspólne elektrody sterujące pierwszego tranzystora p-Mos i drugiego tranzystora n-Mos tworzą wejście inwertera. Wspólne elektrody drenów drugiego tranzystora p-Mos i pierwszego tranzystora n-Mos tworzą wyjście inwertera. Każdy z elementów sterujących zawiera tranzystor p-Mos, którego dren i źródło są dołączone do źródła i drenu tranzystora n-Mos i tworzą wejście danych i wyjście elementów sterujących i ich elektrody sterujące tworzą wejścia sterujące elementów sterujących.

Korzystnie według wynalazku translator zawiera układ mnożący do mnożenia słowa binarnego zapamiętanego w pierwszym rejestrze przesuwającym przez 2^X dla χ=Ο,.,.,Κ, przez przesunięcie słowa przez x stopni drugiego rejestru przesuwającego, który zawiera K stopni. Wyjście pierwszego rejestru przesuwającego jest połączone z k stopniami drugiego rejestru przesuwającego przez K poszczególnych pierwszych elementów sterujących, które są sterowane przez poszczególne bity binarnego kodu 1 z K, który ma wartość dziesiętną x i każdy ze stopni jest związany z drugimi elementami sterującymi. Drugie elementy sterujące są sterowane przez poszczególne bity w taki sposób, że gdy pierwsze elementy sterujące ustalają połączenie pomiędzy wyjściem pierwszego rejestru przesuwającego i stopniem drugiego rejestru przesuwającego , ten ostatni stopień jest odizolowany od innych stopni tego rejestru przesuwającego przez drugie elementy sterujące związane z nimi. Każdy ze stopni drugiego rejestru przesuwającego oraz pierwszych i drugich elementów sterujących związanych z tym stopniem tworzą rejestr przesuwający i każdy ze stopni pierwszego rejestru przesuwającego jest utworzony przez stopień rejestru przesuwającego lecz jedynie z pierwszymi elementami sterującymi. *

W innym wykonaniu translator sygnałów modulowanych kodowo-impulsowo do zamiany liniowego słowa wejściowego PCM na poddane kompresji słowo wyjściowe PCM zawierające

3-bitowy kod segmentu K i 4-bitowy kod poziomu kwantowania zawiera rejestr do pamiętania słowa wejściowego, drugi sumator, którego wejścia są dołączone do wyjścia rejestru i do końcówki sterującej i na którego wyjściu występuje zmienne słowo wejściowe J + c, gdzie c jest zmienną. Translator zawiera trzeci rejestr przesuwający, którego wejście jest dołączone do wyjścia drugiego sumatora i który posiada pierwszy zespół wyjść i drugi zespół wyjść, drugi dekoder, którego wejścia są dołączone do pierwszego zespołu wyjść, trzeciego zespołu wyjść oraz czwartego zespołu wyjść, na których występuje kod 1 z 8, biorący pod uwagę jedynie wysterowany bit o największej wartości tego zmiennego słowa wejściowego. Translator zawiera też sterujący obwód logiczny, którego wejścia są dołączone do czwartego zespołu wyjść i do końcówki sterującej oraz który posiada piąty zespół wyjść, na których występują zmienne S0 = S'0 ·Α, SI = S'0 ·Α + S'l, przy czym słowo S7, S6,...,S1, S0 kodu, dostarczone na wyjściach trzeciego zespołu wyjść i piątego zespołu wyjść ma wartość dziesiętną K'. Translator zawiera koder, którego wejścia są dołączone do wyjść drugiego dekodera i który posiada wyjścia, na których występuje 3-bitowy kod segmentu, czwarty rejestr przesuwający, którego wejście jest dołączone do K' najmniej znaczących stopni trzeciego rejestru przesuwającego przez poszczególne pierwsze elementy sterujące sterowane przez poszczególne z wyjść trzeciego zespołu wyjść i piątego zespołu wyjść. Obwód wyjściowy, którego wejścia są dołączone do wyjść kodera i czwartego rejestru przesuwającego oraz który posiada wyjście, na

152 068 3 którym występuje kod poziomu kwantowania i kod segmentu, oraz generator sygnałów zegarowych dołączony do wymienionych układów dla sterowania przekazywaniem informacji.

Zaletą wynalazku jest to, że translator może dokonywać selektywnie zamiany kodów według prawa -A lub prawa -mu i ma stosunkowo prostą budowę.

Przedmiot wynalazku jest przedstawiony w przykładzie wykonania na rysunku, na którym fig. 1 przedstawia układ linii telekomunikacyjnej, zawierający translator według wynalazku, fig. 2 i 3 -dwa układy translatora z fig. 1, bardziej szczegółowo, fig. 4 - szczegółowy widok rejestru, pokażanego schematycznie na fig. 2 i 3 oraz fig. 5 - czasowe przebiegi impulsowe sterowania translatorem.

Na figurze 1 translator TC lub transkoder tworzy część układu LC linii, włączonego między linię telefoniczną LI i cyfrową sieć przełączającą SNW oraz zawierającego kaskadowe połączenie interfejsu SLIC linii abonenckiej, zdolnego do zapewnienia sterowania i kontroli linii, procesora DSP sygnałów cyfrowych do przeprowadzania operacji przetwarzania analogowo-cyfrowego i cyfrowo-analogowego, translatora TC i dwuprocesorowego końcowego sterownika DPTC, który realizuje główne sterowanie układem linii. Procesor DSP przetwarza jedynie liniowe sygnały PCM, podczas gdy sterownik DPTC oddziaływuje jedynie na sygnały PCM poddane kompansji. Celem translatora TC a bardziej szczegółowo jego układu COLI, jest dlatego transkodowanie sygnałów PCM poddanych kompansji, odbieranych ze sterownika DPTC na jego końcówce wejściowej INI, w liniowe sygnały PCM, które są następnie przesyłane do procesora DSP przez końcówkę wyjściową OUT1 i odwrotnie w układzie LICO dla sygnałów otrzymanych na końcówce wejściowej IN2 z procesora DSP i przesyłanych przez końcówkę wyjściową OUT2 do sterownika DPTC.

Translator TC jest wspólny dla ośmiu procesorów DSP i interfejsów SLIC, co oznaczono przez strzałki zwielokrotniające, ale mógłby być też wykorzystany dla 32 procesorów DSP i interfejsów SLIC. Istotnie, dane otrzymane w translatorze TC i przesyłane z niego tworzą część 32-kanałowej ramki, której jedynie 8 kanałów jest skutecznie wykorzystywanych i której każdy kanał ma okres powtarzania 125 mikrosekund. Wymiana danych między translatorem TC i procesorem DSP odbywa się z szybkością równą 4096 kbit/s i każdy wykorzystany kanał zawiera 16-bitowy sygnał PCM, którego 13 bitów bl do bl3 tworzy razem liniowy sygnał PCM. Bit bl jest bitem znaku S i bity b2 do bl3 określają bezwzględną wartość słowa wejściowego J. Bit bl jest poprzedzony przez dwa identyczne bity a po bicie bl3 następuje bit, który może być wykorzystany jako bit końcowy. Tego typu kombinacja 16 bitów jest na przykład odbierana w postaci, w której wszystkie bity są negowane i zostaje przeprowadzone uzupełnienie do 2. Wymiana danych między translatorem TC i sterownikiem DPTC odbywa się z szybkością równą 2048 kbit/s, przy czym każdy wykorzystywany kanał przesyła 8-bitowy sygnał PCM po kompansji, zawierający bity bl do b8. Ten sygnał PCM jest kodowany zgodnie z segmentowym logarytmicznym prawem -A lub prawem -mu, z których każdy zawiera 8 segmentów dla każdej z wartości znaku S oznaczonego przez bit bl. Trzy bity b2 do b4 określają jako jeden segment K spośród 8 możliwych segmentów K0 do K7 i bity b5 do b8 określają poziom L kwantowania spośród 16 możliwych poziomów w segmencie.

Zgodnie z prawem -mu względne wartości poziomów kwantowania w segmentach K0 do K7 są równe wartościom 2° do 2⁷, podczas gdy zgodnie z prawem -A są one równe 2, 2, 2²,...,2⁷. Oznacza to, że poziom kwantowania w segmencie K0 zgodnie z prawem -A jest dwukrotnie większy niż w segmencie K0 zgodnie z prawem -mu. Poddany kompansji sygnał PCM, składający się z bitów bl do b8, jest odbierany i przesyłany do sterownika DPTC w postaci, w której wszystkie bity z wyjątkiem bitu znaku są zanegowane (prawo -mu) lub w której są zanegowane tylko bity o parzystych numerach (prawo -A).

Figury 2 i 5 przedstawiają układ COLI translatora TC, który zmienia 8-bitowy sygnał PCM po kompansji na 13-bitowy liniowy sygnał PCM.

Układ COLI zawiera obwód wejściowy INP1, rejestr szeregowo-równoległy SIPO1, rejestr równoległo-szeregowy PISO, rejestr przesuwający SR, dekoder SDEC1 segmentu, sumator ADD1, obwód wyjściowy OC1, obwód logiczny LOGI, przerzutniki LC1 do LC4, bramkę GC i generator TG impulsów zegarowych, z których jedynie impulsy TP1 do TP7 wymagane do wyjaśnienia działania układu COLI, są przedstawione na fig. 5. Przerzutniki LC1, LC2, LC3 i LC4 są sterowane przez impulsy TP2, TP4, TP3 i TP5, a bramka GC jest sterowana przez impuls TP6.

152 068

Wejście INI układu COLI jest dołączone przez obwód wejściowy INP1 do tego wejścia rejestru SIPO1, którego wyjścia są dołączone do wejść przerzutnika LC1 mającego wyjście Rl do R4. Wyjście Rl jest dołączone do obwodu wyjściowego OC1 przez przerzutniki LC3 i LC4; wyjścia R2 do R4 są dołączone do odpowiednich wejść dekodera SDEC1 i wyjścia Rl do R4 są ponadto dołączone przez przerzutnik LC2 do wejść 3 danych stopni PC2 do PC5 rejestru PISO. Rejestr PISO zawiera połączone ze sobą stopnie PCI do PC6 ze wspólnymi wejściami sterującymi 4, sterowanymi przez impulsy zegarowe TP7 oraz ze wspólnymi wejściami sterującymi 5, sterowanymi przez impulsy zegarowe TP3. Wyjście 2 każdego z tych stopni jest dołączone do wejścia 1 następnego stopnia, oprócz wejścia 1 stopnia PCI, które jest uziemione i wyjścia 2 stopnia PC6, które jest dołączone do wspólnych wejść 3 stopni PC11 do PC18 rejestru SR. Stopnie rejestru SR mają wspólnie połączone wejścia sterujące 4 sterowane przez impulsy zegarowe TP1, jak również indywidualne wejścia sterujące 5. Dekoder SDEC1 segmentu ma wyjścia S'0, S'l i S2 do S7, z których wyjścia S2 do S7 są dołączone poprzez przerzutniki LC3 i LC4 i bramkę GC w połączeniu kaskadowym do wejść sterujących 5 stopni PC13 do PC18 rejestru SR. Wyjścia S'0 i S'l dekodera SDEC1 są dołączone poprzez przerzutniki LC3 do wejść obwodu logicznego LOGI mającego ponadto wejście sterujące A i wyjścia a, b i SI, S0. Wejście sterujące A wskazuje pracę translatora według prawa -A lub prawa -mu i przyjmuje stany 0 i 1. Wyjścia a i b są dołączone przez przerzutnik LC4 do wejść 3 stopni PCI do PC6 rejestru PISO1, podczas gdy wyjścia S0 i SI są dołączone przez przerzutnik LC4 i bramkę GC w połączeniu kaskadowym do wejść sterujących 5 stopni PC11 i PC12 rejestru SR. Wyjście 2 stopnia PC11 jest dołączone do obwodu wyjściowego OC1 poprzez sumator ADD1, który jest sterowany również przez wejście sterujące A.

Każdy ze stopni PCI do PC6 rejestru PISO ma budowę pokazaną na fig. 4, wraz z przełącznikiem SI i zawiera dwa identyczne obwody wejściowe i wyjściowe. Obwód wejściowy stopnia zawiera tranzystory typu P-MOS PM1 i PM2 i tranzystory n-Mos NM1 i NM2, których złącza źródło-dren i dren-źródło są włączone szeregowo pomiędzy potencjał V + i masę układu. Połączone ze sobą bramki tranzystorów PM1 i NM2 oraz tranzystorów PM2 i NM1 stanowią wejście I i wyjście 0 obwodu wejściowego stopnia, bramki tranzystorów NM1 i PM1 są sterowane z wejścia sterującego 4 stopnia bezpośrednio i przez inwerter INV1. Elementy obwodu wyjściowego są oznaczone tymi samymi numerami jak obwód wejściowy, jednakże z dodatkiem prim. Bramki tranzystorów ΝΜΊ i PM'2 są teraz sterowane z wejścia sterującego 4 stopnia przez inwerter INV1 i bezpośrednio. Wejście I i wyjście θ' są dołączone do szeregowego wyjścia 1 stopnia i do szeregowego wyjścia 2 stopnia, a równoległe wejście 3 jest dołączone do wspólnego wyjścia I i wejścia Γ obwodów wejściowego i wyjściowego przez przełącznik SI. Przełącznik SI zawiera tranzystor typu p-Mos PM3 i tranzystor typu n-Mos NM3, których źródło i dren są dołączone do drenu i źródła odpowiednich tranzystorów NM3 i PM3. Bramki tranzystorów NM3 i PM3 są sterowane z wejścia sterującego 5 bezpośrednio przez inwerter INV2. Przełącznik SI jest zamknięty, gdy wejście sterujące 5 jest wysterowane (1).

Każdy ze stopni PC11 do PC18 rejestru SR ma również budowę pokazaną na fig. 4, wraz z dwoma przełącznikami SI i S2. Przełącznik S2 ma taką samą budowę jak przełącznik SI, jednakże tranzystor PM4 jest sterowany bezpośrednio z wejścia sterującego 5, natomiast tranzystor NM4 jest sterowany z tego wejścia poprzez inwerter INV2 tak, że przełącznik S2 jest zamknięty, gdy wejście sterujące 5 jest wyzerowane (0).

Stopień PCI do PC6 rejestru PISO pracuje w opisany dalej sposób. W celu wprowadzenia i przesuwania informacji wprowadzonej na szeregowe wejście 1, wejście sterujące 4 jest naprzemiennie wysterowane i wyzerowane, a wejście sterujące 5 jest wyzerowane. W celu wprowadzenia i przesuwania informacji doprowadzonych na inne wejście informacyjne 3 wejście sterujące 5 powinno być wysterowane, natomiast równocześnie wejście sterujące 4 powinno być wyzerowane. W pierwszym przypadku informacja dostarczana na szeregowe wejście 1 jest negowana w obwodzie wejściowym stopnia i pamiętana w tym stopniu przy wysterowaniu wejścia 4 i następnie negowana w obwodzie wyjściowym stopnia i przesyłana na wyjście 2 stopnia przy wyzerowaniu wejścia sterującego 4. W drugim przypadku informacja dostarczana na wejście równoległe 3 jest negowana ¹ i przesyłana na wyjście 2 stopnia po wysterowaniu wejścia 5 i wyzerowaniu wejścia 4. Istotnie, jeśli wejście sterujące 4 stopnia jest wysterowane, tranzystory PM1 i PM2 obwodu wejściowego przewo^: dzą a tranzystory PM'2 i ΝΜΊ obwodu wyjściowego są zatkane. W ten sposób dreny tranzystorów PM1 i NM2 są dołączone do wyjścia 0 tak, że obwód wejściowy działa jak inwerter dla sygnałów

152 068 podawanych na wejście I lub 1. Jeśli wejście sterujące 4 jest wyzerowane, role obwodów wejściowego i wyjściowego zamieniają się. W przypadku równoczesnego wysterowania wejścia 5 i wyzerowania wejścia 4, informacja dostarczana na wejście 3 jest podawana przez przełącznik SI do obwodu wyjściowego stopnia, negowana i dostarczana na wyjście 2 stopnia.

Stopnie PC11 do PC18 rejestru SR pracują podobnie jak opisane powyżej stopnie PCI do PC6 z tą tylko różnicą, że obwód wejściowy stopnia jest odłączony od obwodu wyjściowego stopnia poprzez przełącznik S2, gdy przełącznik SI jest zamknięty i odwrotnie, gdyż te przełączniki są sterowane tymi samymi sygnałami o przeciwnej fazie.

Można wykazać, że użyteczny algorytm służący do zamiany 8-bitowego słowa PCM po kompansji, składającego się z bitów bl do b8 z bitem znaku S = bl, kodem segmentu K = b2b3b4 i kodem poziomu L — b5b6b7b8, na 13-bitowe liniowe słowo wejściowe ma postać:

J = 2^K(L + a-2⁴ + b-2^_1) + c lub

J = J' + c gdzie c — 0 dla prawa -A i c = -16 dla prawa -mu, K'jest równe 0 do 7 dla segmentów K0 do K7, z wyjątkiem segmentu K0, dla którego ta wartość w przypadku prawa -A wynosi 1 zamiast 0, a = b = 1 dla segmentów K2 do K7 dla obu praw i dla KI według prawa -mu tak, że

J'^2^li(L + 2⁴ + 2’¹), a = 1 i b = 0 dla segmentu K0 (prawo -mu) i KI (prawo -A), a = 1 i b = 0 tak, że J' = 2^K(L + 2⁴) a — b — 0 i K' = 1 dla segmentu K0 (prawo -A) tak, że J' = 2-L

Układ COLI opisany powyżej jest w stanie działać według podanego algorytmu w sposób opisany dalej.

Sygnał PCM po kompansji na wejście INI układu COLI z najbardziej znaczącym bitem (MSB) jako pierwszym jest transformowany w obwodzie wejściowym INP1 i tak otrzymany 8-bitowy sygnał PCM składający się z bitów bl do b8 (fig. 1) i określający wartości S, K i L, jest wprowadzany szeregowo do rejestru SIPO1 jako dwie kolejne czwórki bitów bl do b4 i b5 do b8.

Poczynając od czterech pierwszych bitów bl do b4, są one pamiętane w przerzutniku LC1 przy sterowaniu pierwszym impulsem zegarowym TP2 (fig. 5). Bit znaku S = bl jest podawany do obwodu wyjściowego OC1, podczas gdy 3-bitowy kod segmentu K = b2b3b4 jest podawany do dekodera SDEC1 segmentu, gdzie zostaje zamieniony na kod segmentu 1 z 8, składający się z bitów

S7 S6 S5 S4 S3 S2 SI S'0 na odpowiednich wyjściach dekodera SDEC1. Kod ten określa segmenty K0 do K7 zgodnie z następującą tabelą:

—	S7	S6	S5	S4	S3	S2	S'l	S'0	wartość dziesiętna K'
K0	0	0	0	0	0	0	0	1	0
KI	0	0	0	0	0	0	1	0	1
K7	1	0	0	0	0	0	0	0	7

W ten sposób na odpowiednich dla segmentów K0, KI, K2,...,K7 wyjściach S'0, S'l, S2,...,S7 dekodera SDEC1 pojawiają się sygnały i segmentom tym zostają przypisane wartości dziesiętne K' — 0,1,2,... ,7. Jednakże, zgodnie z podanym algorytmem nie jest to słuszne dla segmentu K0 w przypadku prawa -A, gdyż wartość K' jest równa wtedy 1 a nie 0.

Z chwilą pojawienia się pierwszego sygnału zegarowego TF3 bit bl i kod wyjściowy S'0, S'l,

S2.....S7 dekodera SDEC1 zostają zapamiętane przez przerzutnik LC3. Bity bl i S2 do S7 są dostarczane do przerzutnika LC4, natomiast bity S'0 i S'l są dostarczane do obwodu logicznego LOGI, określającego podane wyżej wartości a i b algorytmu funkcji dla zastosowanego prawa (oznaczonego przez A) i określającego właściwą wartość K' dla segmentu K0 dla prawa -A. Obwód logiczny LOGI dostarcza na wyjściach a, b, S0 i SI identycznie oznaczone sygnały:

a = S^0 + A b = S'0(S'l + A) = S'O-A = S'0-A + S'l z czego wynika, że dla podańych powyżej algorytmów a = b = 1 dla segmentów K2 do K7 dla prawa -A (a = 0) i prawa -mu (A= 1), a= 1 i b = 0 dla segmentu K0 (prawo -mu) i KI (prawo -A),

152 068 a = b = 0 dla segmentu K0 (prawo -A) tak, że podane powyżej kody segmentów zostają teraz zmienione, dając następujące zmienione kody segmentu:

	S7	S6	S5	S4	S3	S2	SI	S0
K0 (mu)	0	0	0	0	0	0	0	1
K0(A)iKl	0	0	0	0	0	0	1	0
K7	1	0	0	0	0	0	0	0

W ten sposób wartość dziesiętna Κ' = 1 jest teraz przyporządkowana segmentowi K0, jak to jest wymagane w prawie -A.

Podczas opisanych powyżej operacji druga grupa bitów b5b6b7b8, określająca poziom L kwantowania, jest wprowadzana do rejestru SIPO1. Bity są zapamiętywane przez przerzutniki LC1 przy sterowaniu drugim impulsem zegarowym TP2 i następnie zapamiętywane przez przerzutnik LC2 za pomocą impulsu TP4. W wyniku tego bity b5 do b8 są podawane na wejścia 3 stopni PC2 do PC5 rejestru PISO.

Za pomocą impulsu zegarowego TPS bity bl, S0, SI, S2 do S7 oraz sygnały a, b na wyjściach przerzutnika LC3 i obwodu logicznego LOGI są zapamiętywane przez przerzutniki LC4, w wyniku czego bit bl jest przesyłany do obwodu wyjściowego OC1, bity S są przesyłane do bramki GC, a bity a i b są przesyłane na wejścia 3 stopni PCI i PC6 rejestru PISO. Zmieniony kod stopnia składający się z bitów a, b5, b6, b7, b8, b, jest teraz wprowadzany do rejestru PISO przy sterowaniu drugim impulsem zegarowym TP3, negowany tam oraz przesyłany na wyjścia stopni PCI do PC6, ponieważ impuls zegarowy jest wtedy zerowany w ten sposób na wyjściach stopni otrzymujemy sygnały a, b5, b6, b7, b8 i b.

Zmieniony kod poziomu kwantowania w segmencie: L+a*2⁴+b*2^-1 z zanegowanymi bitami jest pamiętany w stopniach PCI do PC6, którym przyporządkowano odpowiednio wartości 2⁴ do 2~¹. Jak wynika z algorytmu, wartość ta powinna być teraz pomnożona przez 2*? w celu otrzymania podanej wcześniej wartości słowa J, co zostanie opisane poniżej.

Z chwilą pojawienia się wzmiankowanego wcześniej zanegowanego impulsu zegarowego TP6 również bity S0, SI i S2 do S7 są podawane na wejścia sterujące 5 odpowiednich stopni PC11 do PC18 rejestru SR i ponieważ tylko jeden z tych bitów ma wartość 1, przełączniki SI i S2 są odpowiednio zamykane i otwierane jedynie w tym stopniu, do którego jest ten bit podawany oraz odpowiednio otwierane i zamykane we wszystkich pozostałych stopniach. W ten sposób realizuje się połączenie pomiędzy wyjściem 2 rejestru PISO i wyjściem 2 stopnia PC11 rejestru SR poprzez ilość stopni równą wartości K'. Przykładowo dla segmentów S0 i S7 przełączniki SI i S2 są zamknięte i otwarte w stopniach PC11 i PC18 związanych z tymi segmentami.

Za pomocą sześciu impulsów zegarowych TP7 dostarczanych na wejście sterujące 4 rejestru PISO i impulsów zegarowych TP1 dostarczonych na wejście sterujące 4 rejestru SR, bity b, b8, b7, Bó, b5 i a są przesuwane przez połączone szeregowo stopnie rejestrów PISO i SR, przy czym w pierwszym stopniu rejestru SR odbywa się negowanie sygnałów. W ten sposób informacja pamiętana w rejestrze PISO jest negowana i mnożona przez czynnik równy 2 , dzięki czemu na wyjściu rejestru SR otrzymuje się binarną wartość słowa J'.

Zgodnie z podanym wcześniej algorytmem, w celu otrzymania wartości słowa J należy dodać do wartości słowa J' albo wartość c=0 dla prawa -A albo wartość c=-16 dla prawa -mu. Realizowane jest to przez sumator ADD1 sterowany tym samym sygnałem sterującym A co obwód logiczny LOGI. Obwód wyjściowy OC1 tworzy odpowiednią kombinację wyniku wartości słowa J i bitu znaku S oraz ewentualnie transformuje ją przed dodaniem na końcówkę wyjściową OUT1.

Obecnie w oparciu o fig. 3 zostanie omówiony układ LICO translatora TC przeznaczonego do zamiany 13-bitowego liniowego słowa PCM na 8-bitowe słowo PCM po kompansji. Podobnie jak układ COLI, układ LICO jest sterowany pizez generator impulsów zegarowych, który nie jest teraz pokazany, ponieważ jego rola będzie oczywista przy omawianiu działania układu LICO.

Układ LICO zawiera obwód wejściowy INP2, 13-stopniowy rejestr przesuwający i układ przerzutników SRLC, dwa rejestry szeregowo-równole^e SIPO2 i SIP3, dekoder SDEC2 segmentu, koder ENC, sumator ADD2, obwód logiczny LOG2, przerzutniki LC5 do LC7, obwód wyjściowy OC2 i przełączniki SW0 do SW7. Stopnie rejestru SIPO2 i PISO3 są identyczne jak na fig. 4, jednak nie mają przełączników SI i S2. Ich wejścia sterujące 4 są połączone ze sobą i

152 068 7 sterowane przez impulsy zegarowe TP (nie pokazane). Przełączniki SW0 do SW7 są podobne do przerzutników występujących w układzie COLI i pokazanych na fig. 4.

Wejście IN2 układu LICO jest dołączone przez obwód wejściowy INP2 do wejścia układu przerzutników SRLC składającego się z 13 stopni. Wyjście układu przerzutników SRLC jest dołączone przez sumator ADD2 do wejścia 1 rejestru SIPO2. Wyjście pierwszego stopnia układu przerzutników SRLC jest dołączone do obwodu wyjściowego OC2, a sumator ADD2 jest sterowany poprzez wejście sterujące A, które jest takie samo jak wejście układu COLI i dlatego przyjmuje stan 0 dla prawa -A i 1 dla prawa -mu. Rejestr SIPO2 składa się z 12 połączonych ze sobą stopni SCI do SC12, których wyjścia są dołączone do wejść dekodera SDEC2 segmentu o wyjściach S'0, S'l, S2,... dołączonych przez przerzutnik LC5 do kodera ENC. Wyjścia S'0 i S'l dekodera SDEC2 są dołączone również do wejść obwodu logicznego LOG2, który posiada również wejście sterujące A i wyjścia S0 i SI dołączone do przerzutnika LC5. Wyjścia S0 do S7 przerzutnika LC5 oraz ich negacje S0 do S7 są dołączone odpowiednio do wejść sterujących przerzutników SW0 do SW7. Wejścia informacyjne tych przełączników są dołączone do wyjść stopni SC5 do SC12 rejestru PISO i ich wyjścia informacyjne są połączone ze sobą i dołączone do wejścia rejestru SIPO3. Wyjścia rejestru SIPO3 i wyjścia kodera ENC są dołączone przez przerzutniki LC6 i LC7 do obwodu wyjściowego OC2, którego wyjście stanowi wyjście układu LICO.

Można wykazać, że algorytm właściwy do zamiany 13-bitowego, liniowego słowa PCM, składającego się z bitów bl do bl3, z bitem znaku S=bl i wartością słowa I określoną przez bity b2 do bl3, na 8-bitowe słowo PCM po kompansji z bitem znaku S, kodem K segmentu i kodem L poziomu w segmencie można wyrazić następująco:

K=log2[(J+c)*2~*| ¹ *·

L=(J+c)-2^_K-d gdzie c=0 dla prawa -A i c = 16 dla prawa -mu, a K' jest równe 0 do 7 i d = 16 dla segmentów K0 do K7, z wyjątkiem segmentu K0 dla prawa -A, dla której ta wartość jest równa 1 zamiast 0 i dla której również d=0. Należy dodać, że dla K oblicza się niższą wartość.

Układ LICO opisany wcześniej może realizować powyższe algorytmy w podany poniżej sposób.

Liniowe słowo PCM dostarczane do obwodu wejściowego INP2 układu LICO z najmniej znaczącym bitem może być przetransformowane w obwodzie wejściowym INP2 i uzyskane 13bitowe liniowe słowo PCM, zawierające bity bl do bl3 (fig. 1) z bitem znaku S=bl i kodem słowa J=b2,....bl3 zostaje zapamiętane w rejestrze SRLC. Bit znaku S=bl jest podawany do obwodu wyjściowego OC2 a bity b2 do bl3, określające wartość słowa J są wprowadzane szeregowo do rejestru SIPO2 przez impulsy zegarowe TP i poprzez sumator ADD2, przy czym c=0 lub c = 16 jest dodawane do wartości słowa J w zależności od wymaganej przemiany według prawa - A lub prawa -mu (jak wskazano przez wejście sterujące A). Wobec tego słowo pamiętane w rejestrze SIPO2 jest zmienionym wejściowym słowem J+c. Ponieważ bit bl3 jest najmniej znaczącym bitem i ma współczynnik wagowy 2°, osiem bitów b2 do b9 określa wielkość (J+c) · 2^-4. która będzie teraz użyta do wyznaczenia.

K=log2(J+c)-2“⁴

Realizuje się to przez określenie jedynie najwyższej potęgi 2 wyrażenia (J=c) · 2“⁴. Ta najwyższa potęga określa niższą wartość segmentu, co zostanie objaśnione dalej.

W tym celu wejścia b2 do b9 stopni SCI do SC9 rejestru SIPO2 są dołączone do dekodera SDEC2 segmentu, który przekształca następujące 8-bitowe wejściowe kody binarne:

b2	b3	b4	b5	b6	b7	b8	b9
1	X	X	X	X	X	X	X
0	1	X	X	X	X	X	X
0	0	1	X	X	X	X	X
0	0	0	1	X	X	X	X
0	0	0	0	1	X	X	X
0	0	0	0	0	1	X	X
0	0	0	0	0	0	1	X,
0	0	0	0	0	0	0	X

152 068 gdzie X oznacza dowolną wartość, na następujące odpowiadające im kody segmentu 1 z 8, występujące na identycznie nazwanych wyjściach dekodera SDEC2

	S7	S6	S5	S4	S3	S2	S'l	S°0	Wartości dziesiętne K'
K7	1	0	0	0	0	0	0	0	7
K6	0	1	0	0	0	0	0	0	6
K5	0	0	1	0	0	0	0	0	5
K4	0	0	0	1	0	0	0	0	4
K3	0	0	0	0	1	0	0	0	3
K2	0	0	0	0	0	1	0	0	2
KI	0	0	0	0	0	0	1	0	1
K0	0	0	0	0	0	0	0	1	0

Dekoder SDEC2 składa się na przykład z wielu sterowanych impulsami zegarowymi logicznych elementów kombinacyjnych I, realizujących funkcje Bocle'a b2; b2 · b3; b2 · b3 · b4;...;b2’b3. b4.b5.b6.b7.b8. Wyjście każdego z tych elementów jest dołączone bezpośrednio do odpowiedniego wyjścia dekodera S7,...,S'0 oraz poprzez inwerter do innych wyjść.

Wyjścia S'0, S1,...,S7 dekodera SDEC2 są związane z segmentami K0, K1,...,K7, którym są przyporządkowane wskazane wartości dziesiętne K'.

Z podanej wyżej pierwszej tabeli wynika, że dekoder SDEC2 w rzeczywistości wykrywa pierwszą 1 w ciągu bitów b2 do b9 z wyjątkiem K0 i ignoruje następne wartości binarne w tym ciągu. Oznacza to, że wykrywa on najwyższą potęgę 2 i nie uwzględnia niższych potęg 2. W ten sposób każdy z segmentów K0 do K7 jest określony przez jego niższą wartość. Segment K0 zostaje wykryty, jeżeli wszystkie bity b2 do b8 są równe 0, i niezależnie od bitu b9, gdyż jest wtedy oczywiste, że rozpatrywany jest segment 0.

Omawiane wyjścia S'0, S'1,...,S7 są doprowadzane do przerzutnika LC5 a z nich do kodera ENC, który zamienia kody segmentu 1 z 8, zgodnie z podaną ostatnio tabelą, na 3-bitowe kody segmentu, które są dostarczane przez przerzutnik LC7 do obwodu wyjściowego OC2. W czasie tych operacji wyrażenie J + c w rejestrze SIPO2 jest przesuwane o jeden stopień w prawo tak, że na wyjściach stopni SCI do SC13 pojawiają się odpowiednie bity b2 do bl3. Teraz następuje wyznaczenie kodu poziomu kwantowania w segmencie.

L = (J + c) · 2^K-d.

W celu przeprowadzenia tej operacji wymieniona poprzednio dziesiętna wartość K' może być użyta dla segmentów K0 (prawo -mu) i K2 do K7 (oba prawa), lecz nie dla segmentu K0 (prawo -A), ponieważ w tym przypadku kod poziomu kwantowania w segmencie jest taki sam jak dla segmentu KI. Aby to uwzględnić, do obwodu logicznego LOG2 są doprowadzane sygnały wyjściowe S'0 i S'l dekodera SDEC2, który na wyjściach S0 i SI daje sygnały:

S0 = S'0-A

SI =S'0· A + S'l _

Sygnały wyjściowe S0 do S7 oraz sygnały S0 do S7 są dostarczane na wejścia sterujące przerzutników SW0 i SW7. W wyniku tego i w zależności od wartości dziesiętnej K' równej 0, 1,...,7 wyjścia SC12,SC11,...,SC5 są dołączane do wejścia rejestru SIPO3. Poprzez wyprowadzanie na zewnątrz zawartości stopnia z lewej strony rejestru uzyskuje się wartość (j+c)-2-^k:

Jednakże przy jednym tylko przesunięciu 4 bitów do czterech stopni rejestru SIPO2 pamiętane są w nim następujące ciągi bitów dla K0 (prawo-mu) blO bil bl2 bl3 dla K0 (prawo-A) b9 blO bil bl2 i KI (prawa -A, mu) dla K7 (prawa -A, mu) b3 b4 b5 b6

152 068

W ten sposób przy każdorazowym ignorowaniu bitów poprzedzających są one równe 0, z wyjątkiem ostatniego, który dla segmentu 0 równy jest 1 (prawo -mu) i KI do K7 (oba prawa) i równy 0 dla segmentu K0 (prawo -A). Innymi słowy bity b9 (K0, prawo -mu) i b8 (K1, oba prawa) do b3 (K7, oba prawa), są równe j, podczas gdy b8=0 (K0, prawo -A). Nie uwzględniając tych bitów w istocie odejmuje się 1,2⁴ lub 0,2⁴ od wartości pamiętanej w rejestrze SIPO3. Stąd jest to istotnie wymagany 4-bitowy kod poziomu kwantowania w segmencie:

L=(J+c)2*-16 lub ,

L=(J+c)2^K

Zawartość rejestru SIPO3 jest pamiętana przez przerzutnik LC6 i podawana do układu wyjściowego OC2. W ten sposób znak, 3-bitowy kod segmentu i 4-bitowy kod poziomu kwantowania w segmencie są szeregowo przekazywane na wyjście OUT2.

Jakkolwiek zasada wynalazku została omówiona w powiązaniu z konkretnym układem, jest oczywiste, że jest to jedynie omówienie przykładowe i nie jest ono ograniczeniem istoty wynalazku.

Claims (4)

1. Zastrzeżenia patentowe

   1. Translator sygnałów modulowanych kodowo-impulsowo, do zamiany poddanego kompresji słowa wejściowego PCM, zawierającego 3-bitowy kod segmentu i 4-bitowy kod poziomu kwantowania, na liniowe słowo wyjściowe PCM, znamienny tym, że zawiera pierwszy przerzutnik (LC1) do pamiętania kodu segmentu (K), drugi przerzutnik (LC2) do pamiętania kodu poziomu (L) kwantowania, pierwszy dekoder (SDEC1), którego wejścia są dołączone do wyjść pierwszego przerzutnika (LC1) i który posiada pierwszy zespół wyjść (S7,S6,...,S2) i drugi zespół wyjść (S'1,S'0), na których występuje kod 1 z 8 (S7,S6,...S'1,S'0), obwód logiczny (LOGI), którego wejścia są dołączone do drugiego zespołu wyjść (S'1,S'Q) i do końcówki sterującej (A) wskazującej, że słowo wejściowe jest zakodowane zgodnie z prawem -A lub prawem -mu i który posiada pierwsze wyjście (a), drugie wyjście (b), trzecie wyjście (SI) i czwarte wiście (S0), na których występują poszczególne sygnały a=S'0+A, b = S'0(S1 + A), SI = S'0 · A + S'l i S0=S'0 · A, gdzie a jest pierwszą zmienną, b jest drugą zmienną, słowo S7...,S1, S0 kodu występujące na pierwszym zespole wyjść (S7,S8,...S2), na trzecim wyjściu (SI) i na czwartym wyjściu (S0) stanowi zmienny kod segmentu mający wartość dziesiętną K', translator (IC) zawiera też układ modyfikujący zawierający 6-stopniowy, pierwszy rejestr przesuwający (PISO), którego wejścia są dołączone do wyjść (b5-b8) przerzutnika (LC2), do pierwszego wyjścia (a) i do drugiego wyjścia (b) sterującego obwodu logicznego (LOGI) i na którego wyjściu występuje zmienny kod poziomu kwantowania, utworzony przez sumę kodu (L) poziomu kwantowania, pierwszej zmiennej a razy 2⁴ i drugiej zmiennej b razy 2^-1, układ mnożący zawierający 8-stopniowy, drugi rejestr przesuwający (SR), którego wejścia są dołączone do wyjścia układu modyfikującego, do pierwszego zespołu wyjść (S7,...S2), do trzeciego wyjścia (SI) i do czwartego wyjścia (S0) i na, którego wyjściu występuje sygnał równy iloczynowi zmiennego kodu poziomu kwantowania i 2^K, sumator (ADD1), którego wejścia są dołączone do wyjścia układu mnożącego i do końcówki sterującej (A) i na którego wyjściu występuje słowo wyjściowe J, generator (TG) sygnałów zegarowych dołączony do wymienionych układów dla sterowania przekazywaniem informacji.
2. 2. Translator według zastrz. 1, znamienny tym, że każdy stopień pierwszego i drugiego rejestru przesuwającego stanowj stopień z wejściem (1) danych dołączonych do wyjścia (2) danych przez połączenie kaskadowe wejściowego układu pamięciowego (PC1/2, NM1/2) i wyjściowego układu pamięciowego (PM'1/2, NM'1/2) i z dodatkowym wejściem (3) danych, przy czym dodatkowe wejście (3) danych i wyjście (0) pierwszego układu pamięciowego jest dołączone do wejścia (Γ) drugiego układu pamięciowego przez poszczególne pierwsze elementy sterujące (SI) i drugie elementy sterujące (S2), posiadające wspólne wejście sterujące (S) tak, że są one stale w stanie przeciwnym do przewodzenia, przy czym każdy z układów pamięciowych jest utworzony przez inwerter zawierający połączenie szeregowe pomiędzy biegunami źródła prądu stałego o potencjałach (V+, V->, torów źródło-dren pierwszego tranzystora p-Mos (PM1) i drugiego tranzystora

   152 068 p-Mos (PM2) oraz torów dren-źródło pierwszego tranzystora n-Mos (NM1) i drugiego tranzystora n-Mos (NM2), a wspólne elektrody sterujące pierwszego tranzystora p-Mos (PM1) i drugiego tranzystora n-Mos (NM2) tworzą wejście (I) inwertera a wspólne elektrody drenów drugiego tranzystora p-Mos (PM2) i pierwszego tranzystora n-MOS .(NM1) tworzą wyjście (0) inwertera i każdy z elementów sterujących (S1,S2) zawiera tranzystor p-MOS, którego dren i źródło są dołączone do źródła i drenu tranzystora n-MOS oraz tworzą wejście danych i wyjście elementów sterujących i ich elektrody sterujące tworzą wejścia sterujące elementów sterujących.
3. 3. Translator według zastrz. 1, znamienny tym, że zawiera układ mnożący do mnożenia słowa binarnego zapamiętanego w pierwszym rejestrze przesuwającym przez 2* dla x=0,...,K, przez przesunięcie słowa przez x stopni drugiego rejestru przesuwającego (SR1), który zawiera K stopni, a wyjście pierwszego rejestru przesuwającego (PISO) jest połączone z K stopniami drugiego rejestru przesuwającego przez k poszczególnych pierwszych elementów sterujących (SI), które są sterowane przez poszczególne bity (S0,...S7) binarnego kodu 1 z K, który ma wartość dziesiętną x i każdy ze stopni jest związany z drugimi elementami sterującymi (S2), przy czym drugie elementy sterujące są sterowane przez poszczególne bity (S0,...,S7) w taki sposób, że gdy pierwsze elementy sterujące (SI) ustalają połączenie pomiędzy wyjściem pierwszego rejestru przesuwającego (PISO) i stopniem drugiego rejestru przesuwającego (SR), ten ostatni stopień jest odizolowany od innych stopni tego rejestru przesuwającego przez drugie elementy sterujące (S2) związane z nimi, przy czym każdy ze stopni drugiego rejestru przesuwającego (SR) oraz pierwszych i drugich elementów sterujących związanych z tym stopniem tworzą rejestr przesuwający i każdy ze stopni pierwszego rejestru przesuwającego (PISO) jest utworzony przez stopień rejestru przesuwającego lecz jedynie z pierwszymi elementami sterującymi (SI).
4. 4. Translator sygnałów modulowanych kodowo-impulsowo, do zamiany liniowego słowa wejściowego PCM na poddane kompresji słowo wyjściowe PCM, zawierające 3-bitowy kod segmentu i 4-bitowy kod poziomu kwantowania, znamienny tym, że zawiera rejestr (SRLC) do pamiętania słowa wejściowego (J), drugi sumator (ADD2), którego wejścia są dołączone do wyjścia rejestru i do końcówki sterującej (A) i na którego wyjściu występuje zmienne słowo wejściowe J + c, gdzie c jest zmienną, trzecie rejestr przesuwający (SIPO2), którego wejście jest dołączone do wyjścia drugiego sumatora (AAA2) i który posiada pierwszy zespół wyjść (b2,...,b9), drugi zespół wyjść (bl0,...,bl3) i wyjście (SC12), drugi dekoder (SDEC2), którego wejścia są dołączone do pierwszego zespołu wyjść (b2,...,b9), trzeciego zespołu wyjść (S7,...,S2) oraz czwartego zespołu wyjść (S'l, S'0), na których występuje kod 1 z 8, biorący pod uwagę jedynie wysterowany bit o największej wartości tego zmiennego słowa wejściowego, sterujący obwód logiczny (LOG2), którego wejścia są dołączone do czwartego zespołu wyjść (S*l, S'0) i do końcówki sterującej (A) oraz który_posiada piąty zespół wyjść (SI, S0), na których występują zmienne S0 = S'0*A, SI = S'0· A + S'l, przy czym słowo S7, S6,...,S1, S0 kodu, dostarczone na wyjściach trzeciego zespołu wyjść (S7,...,S2) i piątego zespołu wyjść (S1,S0) ma wartość dziesiętną K', koder (ENC), którego wejścia są dołączone do wyjść (S7,...S'l, S'0) drugiego dekodera (SDEC2) i który posiada wyjścia, na których występuje 3-bitowy kod segmentu, czwarty rejestr przesuwający (SIPO3), którego wejście jest dołączone do K' najmniej znaczących stopni trzeciego rejestru przesuwającego (SIPO2) przez poszczególne pierwsze elementy sterujące (SW7-SW0) sterowane przez poszczególne z wyjść trzeciego zespołu wyjść (S7,...,S2) i piątego zespołu wyjść (S1,...S0), obwód wyjściowy (OC2), którego wejścia są dołączone do wyjść kodera (EWC) i czwartego rejestru przesuwającego (SIPO3) oraz który posiada wyjście (OUT2), na którym występuje kod poziomu kwantowania i kod segmentu, oraz generator (TG) sygnałów zegarowych dołączony do wymienionych układów dla sterowania przekazywaniem informacji.

   Fig.I /KM-

   67 6? 63 64 66 66 67 63 L -L_J_J ΧΓ AT 1 £

   MS)

   Ί

   L.

   s/m

   Ć>SP au/ ć>f>r<r

   X>M/ ~?c

   MS

   67 63 63 04 63 66 67 63 69 w 6/f 07? 673 S_t J

   152 068

   Fig.3. ' mz J[zxfp>57|z>^p>7

   <>J7 < S6 < >SS < >S4 .33 , sS? < p-p0-- ; L 062 S'i \tf

   ZZlf

   1^7 |J3T syf

   -+SS7

   Fig A.

   <?/>

   ' /^/ />#?

   Λ/M?

   'PM⁷?

   '2

   M?

   /W4 ?MV

   HWf /W3\A?M3

   SP

   Fig. 5.

   PM⁷2 £ O⁷ —IL⁴*^

   TPt injiruij^innrir^^ r/>2 _J71_T?l_Π-ΓΊ7/737P47P5.

   7Pć>.

   JT ¹

   TP7juuuuin_

   Zakład Wydawnictw UP RP. Nakład 100 egz.

   Cena 3000 zł