PT79225B

PT79225B - Pulse code modulation (pcm) translator for translating a pcm input word into a pcm output word shift register cell and multiplier device used in that translator

Info

Publication number: PT79225B
Application number: PT79225A
Authority: PT
Original assignee: Int Standard Electric Corp
Priority date: 1983-09-19
Filing date: 1984-09-19
Publication date: 1986-08-22
Also published as: DE3481964D1; EP0145039B1; BE897773A; ATE51986T1; CA1249371A; ZA847074B; EP0145039A2; SU1702879A3; RO91607A; PT79225A; YU45660B; JPS60178716A; HUT38770A; EG16761A; BR8404596A; TR22618A; NO843683L; AU570501B2; AU8263387A; EP0145039A3

Description

Descrição do objecto do invento que

INTERNATIONAL STANDARD ELECTRIC CORPORATION, norte-americana, in dustrial, com sede em 320 Park Avenue, Nova Iorque, Nova Iorque 10022, Estados Unidos da América, pretende obter em Portugal, para "TRADUTOR DE IMPULSOS DE M0DULA_ ÇÃO CODIFICADA (PCM) PARA TRADUZIR UMA PaL^VRa PCM DE ENTRaDA KUIÍA PáLáVRa PCM DE SaIDA/CELULA DE REGISTO DE DESLOCAMENTO E DISPOSITIVO MULTIPLICADOR,UTILIZADOS NESSE TRADUTOR"

0 presente invento refere-se a utn tradutor de Impulsos de Modulação Codificada (PCM) para traduzir uma palavra PCM de entrada numa palavra PCM de saída, estando uma das referidas palavras de acordo com um código comprimido e a outra de acordo com um código lenear.

E um objecto do presente invento proporcionar um tradutor deste tipo, -i.ue está adaptado a executar selectivamente a tradução de acordo com a lei-A ou a lei-mu e não obstante é duma estruture, relativamente simples.

De acordo com o presente invento esse objectivo é conseguido devido ao f-cto de o tradutor estar adaptado a converter os bits binários da palavra de entrada nos da palavra de saída, ae acordo com as leis A ou mu, tal como são dadas pelo valor binário de um bit de controlo seleccionável, que determina os valores digitais de diversos parâmetros do tradutor.

Por meio, da utilização do bit de controlo selecciioná-

55.739

D. Rabaey - D. IR-sposiugh 2-2 (Portugal)

vel o tradutor está adaptado para executar selectivamente uma tradução de accrdc com as leis A ou mu e, porque es se bit controla diversos parâmetros do tradutor, pode ser dada a este último uma estrutura simples que é praticamente a mesma para ambas as leis.

Outro aspecto caracteristico do tradutor de acordo com o presente invento é que ele está adaptado a traduzir uma palavra PCií comprimida de entrada, que inclui um segmento de código de 3 tits e um código escalonado de 4 bits numa palavra PC1Í linear de saída, ao determinar a função

J = (L + a,2⁴ ± b,2 ^_1). 2^k' v c

Mod. 71 - 10 000.x -00-84

em que J é a referida palavra, de saída;

L é o referido código escalonado a, b e c são variáveis;

K* está relacionado com o referido código escalonado e está uependente, juntamente com as referidas variáveis a,b e c, do referido bit de controlo(A) que indica que a referida palavra de entrada está codificada de acordo com as leis A ou mu.

Deriva desta função que as operações a serem executadas para as leis Á ou mu são muito semelhantes e apenas diferem em pormenores, devido ao que é possivel utilizar para ambas as leis uma mesma estrutura do tradutor, como já foi mencionado.

Ainda um outro aspecto caracteristico do tradutor mencionado em último lugar é que inclui:

- meios descodificadores para descodificar o referido segmento de código de 3 bita num código de 1 em cada 8, S7»

-255.739

D. habáey - D.Háspeslagh 2-2 (Portugal)

- meios lógicos acoplados aos referidos meios descodificadores e controlados pelo referido bit de controlo, fornecen do as variáveis:

a = Ξ’JD * a b = S¹! ΠΡί + a)

50 0 · A

51 = S’0 . X ♦ S‘l

constituindo a palavra de código 37,··.·, Sl, S0 um segmento do código alterado com um valor decimal K’;

- meios para modificar o referido código escalonado L pelas referiuas variáveis a e b de modo a obter-se um código esca lonado alterado

Mod 71 - 10 000 ·χL * a.2⁴ + b.2"¹

-meios multiplicadores acoplados aos referidos meios modifi cadores para multiplicar o referido código escalonado alteL· I Λ

rado com 2 de forma a obter-se o produto (L + a.2 *

• b.2’¹) . 2*’

- e meios adicionadoi’es acoplados com os referidos meios multiplicadores e controlados pelo referido bit de controlo para adicionarem a referida variável c ao referido produto de modo a obter-se a referida palavra de saída J.

0 tradutor é assim capaz de executar uma tradução tanto de acordo com a lei A como com a lei mu sob controlo de um bit de controlo seleccionável e por meio da utilização de meios lógicos relativamente simples.

Mais um aspecto característico do tradutor de acordo com o presente invento ó que ele está adaptado a traduzir uma palavra de entrada PCM linear uma palavra PCM comprimida de saída que inclui um segmento de código de 3 bits e um

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D. Rubaey - D. H^speslc*gh u-2 (Portugal)

~?y

Mod. 71 - 10 000«.

código escalonado de 4 bits, determinando as funções

K = Log₂ /\j * c). 2 ^_47 L = (J + c) . 2"^K'- d

em que J é a referida palavra de entrada;

K á o referido segmento de código;

L é o referido código escalonado; c e d são variáveis

K’ está relacionado com o referido segmento de código c está dependente, juntamente com c a d do referido bit de controlo (A) que indica que a referida palavra de salda está codificada de acordo com as leis A ou mu.

Dessas funções deriva, uma vez mais, que a operação a ser executada para as leis a e mu é muito semelhante e apenas difere em pormenores, devido ao _Hue é possivel utilizar a mesma estrutura do tradutor para ambas as leis.

Liais uma caracterlstica do transcodificador PClí referido é o facto de ele incluir:

- meios adicionadores controlados pelo referido bit de controlo para adicionar a referida variável c à referida palavra de entrada J, a fim de se obter uma palavra de entrada alternada J + c e armazená-la num registo de deslocamento;

- meios descodificadores acoplados ao referido registo de deslocamento para descodificarem os 8 bits mais significativos da referida palavra de entrada alterada J + c num código de 1 em cada 8, Σ7, Dó, . ··, S’l, S0, mas tomando apenas em consideração o bit activadade maior energia da referi da palavra de entrada modificada;

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D.Rabaey - D. iiaspesl«.gh c.-d (Portugal)

Mod. 71 . 10 000·«

“ meios codificadores acoplados aos referidos meios descodificadores para codificarem o referido código de 1 em 8 para o referido segmento de código de 3 bits K;

- meios lógicos <iUe estão acoplados aosreferidos meios descodificadores e controlados pelo referido bit de controlo

e que fornece as variáveis:

20 = S'0 . A

SI = S’0 . a + S‘l

tendo a palavra de código o valor decimal K*;

- meios multiplicadores e adicionadores para multiplicarem

-K ’

a referida palavra de entrada alterada J ♦ c por 2 e adicionarem a referida variável -d a esse produto de forma a obter-se o referido código escalonado L.

0 presente invento refere-se igualraente a uma célula de registo de deslocamento com uma entrada de dados acoplada a uma saida de dados através duma ligação em cascata de um circuito de memória de entrada e de um circuito de memória de saída. Esta célula de registo de deslocamento é caracterizada por também possuir uma entrada de dados auxiliar, estando a referida entrada de dados auxiliar e a saída do referido primeiro circuito de memória acoplados à entrada do referido segundo circuito de memória através dos res pectivos primeiros e segundos meios de porta que têm em comum uma entrada de controlo e de tal modo que estejam sempre. num estado de condutividade oposto.

0 presente invento relaciona-se ainda com um dispositivo multiplicador para multiplicar uma palavra binária armazenada num primeiro registo de deslocamento com 2^X, com x = 0,... K, deslocando a referida palavra através de x fases do referido registo de deslocamento.

Este dispositivo multiplicador é caracterizado por o -5Mud ι 1 - lu UUU o*

55.739 hiÍSSÍj

D.Rabaey - D.a-sperl-gh c.-'d (Portugal) KfâggHa

referido ^egurdo registo de deslocamento incluir fases i a saíuc. do primeiro registo de deslocamento estar acoplado àa fa«ea K do referido -egurJo registo de deslocamento por intermédio dos respectivos primeiros meios de porta de K, que ção controlados peies bits respectivos de um código binário 1 em K -xue possui o referido valor decimal x e por ca da uma uas releriue-s fases estar associada a segundos meio* de porta, sendo oa seguintes meios de porta controlados peloa reapectivoa bits de controlo tudo de tal modo que ^uan do ae estabelecem primeiros meios de porta executando uma ligação entre o primeiro registo de deslocamento e uma fase do segundo registo de deslocamento, a última faae "eja isolada das outras fases desse registo de deslocamento peloa segundos meios de porta a ele associados.

Qs objectivos e características do presente invento ud.T.a mencionados tornar-se-ão mais aparentes e o próprio invento poderá ser melhor compreendido com referência à des crição seguinte duma realização, tomada em conjunto com os desenhos anexos, em que:

Ã Fig.l é um diagrama de bloco esquemático de um circuito de linha de telecomunicação LC ^ue inclui uin circuito tradutor PCM, TC, de acordo com o presente invento.

A? Fig®. 2 e 3 representam os elementos COLI e LICO deste circuito tradutor, respectivamente, em maior detalhe;

Â Fig. 4 é uma vista em pormenor de uma célula de registo esquematicamente ^pre sentada nas Figs. 2 e 3}

Á Fig. 5 representa impulsos reguladores para controlarem o tradutor.

Conforme representado na Fig. 1, o circuito tradutor ou transcodificador TC faz parte de um circuito de linhas telefónicas LC ligauo entre uma linha telefónica LI e uma rede de comutação digital SIIW e que compreende uma ligação

-655.739

D.Rabaey - D.Haspeslagh 2-2 (Portugal)

Mod 71 - 10 000·κ.

em cascata duma interface de linhas de assinantes SLIC qdag_ tada a executar α supervisão e controlo da linha, um proces sador digital de sinais DSP principalmente adaptado a execu tar operações de conversão de analógico para digital e de digital para analógico, o circuito transcodificador acima referido TC e um controlador terminal processador duplo DPTC que lida com o contrlo geral do circuito da linha. 0 DSP processa apenas sinais PCM lineares, enquanto que o DPTC somente opera sobre sinais PCM compostos. A finalidade do circuito transcodificador TC e mais particularmente do seu circuito COLI é, portanto, transcodificar sinais PCM comprimidos-expandidos recebido^fcio DPTC no seu terminal de entrada INI em sinais PCM lineares que são então transmitidos para o DSP via terminal de saída OUTI e vice-versa no circuito LICO para os sinais recebidos nc terminal de entrada IN2 vindos do DTP e transmitidos através do terminal de saída 0UT2 para o DPTC. 0 TC é aproveitado em comum par oito circuitos DCP e SLIC conforme é indicado pelas setas múltiplas mas poderia ser usado para até 32 circuitos DPS e SLIC. De facto, os dados recebidos no TC e transmitidos por ele fazem parte de um bastidor de 32 canais dos quais apenas 8 são efect ivamente utilizados e em que cada canal tem um periodo de repetição de 125 microsegundos. Os bits de dados trocados entre TC e DPS tém uma capacidade de bit de 4.09Ó Kbit/seg. e cada um dos canais utilizados contém um sinal PCM de 16 bits do qual os 13 bits, de bl a bl3 constituem, em conjunto, um sinal PCM linear·. 0 bit bl é o signo bit S e os bits de b2 a bl3 definem a magnitude absoluta J, do sinal. 0 bit bl é precedido por dois bits idênticos e o bit bl3 é seguido por um bit que pode ser usa. do como um bit de arredondamento. Este padrão de 16 bits é recebido, por exemplo, sob uma forma em que todos os bits estão invertidos e o complemento do segundo foi retirado.

A troca de dados entre TC e DPTC tem uma capacidade de bit de 2.048 kbit/seg. e cada um dos canais utilizados contêm um sinal PCM comprimido-expandido de 8 bits que compreende os bits bi a b8. Este sinal PCM é codificado de acordo con as leis logarítmicas segmentadas A ou mu, compreendendo

-755.739

D.Rabaey - D.iLaspesl^gh 2-2 (portuga!)

'V

Mod 71 · 10 000 ·χ«(Ρ*

cada una delas 8 segmentos para cada um dos valores do digno Ξ indicado pelo bit bl. Os 3 bits b2a b4 definem um se£ mento k entre 8 segmentos possíveis kJP a K? e os bits b5 a b8 definem um escalão L entre 16 escalões possíveis dentro do segmento. De acordo com a lei mu os valores relativos do tamanho dos passos nos segmentos Kf5 a K? são iguais a

2 a 2 , respectivamente, enquanto que na lei A eles são 2 7

2, 2, 2 , ...,2 , respectivamente. Isto significa que o tamanho do passo no segmento Kj3 de acordo com a lei A é duplo do tamanho do passo no segmento Kj? de acordo com a lei mu. 0 sinal PCN comprimido-expandido bl a b8 é, por exemplo, recebido de e transmitido para o DPTC sob uma foima em que todos o bits, excepto o bit signo, são invertidos (lei mu) ou em que apenas os bits impares são invertidos (lei A).

Faz-se agora referócnia à Fig.5 θ à Fig.2 que representam o circuito CCLI, do transcodificador TC, que está adaptado a transcodificar um sinal ou palavra PCI! comprimido-expandido de 8 bits numa palavra ou sinal PCK linear de 13 bits.

0 circuite CCLI inclui um circuito de entrada INPI, um registo de entrada em série e saída paralela SIPOL, um registo de entrada em paralelo e saída em série PISO, um registo de deslocamento SR, um circuito descodificador seg_ mentar SDEC1, um circuito adicionador ADD1, um circuito de saída 0C1, um circuito lógico LCG1, circuitos truncamento LC1 a LC4, um circuito de porta GC e um circuito regulador TC que gera impulsos reguladores de que apenas os TP1 a TP7, necessários para se explicar a operação do circuito COLI, se encontram representados na Fig. 5. Os circuitos de trancamento LC1, LC2, LC3 θ LC4 são controlados por TP2, TP4, TP3 e TP5, respectivamente e o circuito de porta GC é controlado poi· TP6.

A entrada INI do circuito COLI encontra-se acoplado através do circuito de entrada INPI à entrada de SIP01,cu-855.739

iJililiMil·

D.Rabaey - D.Haspe slagh. 2-2 (Portugal) 1¾¾¾¾¾¾

jas saídas estão acopladas às entradas de Lcl tendo saídas de Rl a R4. A salda Rl encontra-se ligada ao circuito de saída CCI via circuitos de trancaraento LC3 e LC4; as saídas R2 a R4 encontram-se ligadas às respectivas entradas de SDC1 e os Rl a R4 estão, além disso, acopladas via LC2 a entradas de dados 3 das células PC2 a Pc5 do PISO. Este último compreende as células interligadas PCI a PCó com entradas de controlo comuns 4, controladas pelos impulsos reguladores TP7 bem comc entradas de controlo comuns 5, controladas pelos impulsos reguladores ΤΡ3· A saída 2 de cads uma dessas células encontra-se ligada à saída 1 da seguinte, excepto quanto à entrada 1 de PCI, que se encontra ligado à terra e à saída 2 de PCó que está ligada à entrada comum de dados 3 das células PC11 a PC18 do SR.Estas últimas células têm ainda interligadas entradas de controlo 4, controladas por impulsos i-eguladores TP1, bem como entradas individuais de controlo 5. 0 circuito descodificador

segmentar SDEC1 tem as saídas S‘0, S‘l e S2 a S? das quais S2 a S? se encontram acopladas via circuitos de trancamento LC3 e LC4 e circuito de grade GC, em cascata, às entradas de controlo mencionadas em último lugar 5 das células PC13 a PC18 do SR. As saídas S *J3 e S'l do SDEC1 encontram-se acopladas via circuito de trancamento LC3 às entradas do circuito lógico LCG1 que têm uma outra entrada de contrc lo A, e as saídas a, b, e Sl, S£>. A entrada de controlo A é indicativa das leis A ou mu, sendo então 0 e 1 respectivamente. As saídas a e b estão ligadas através de LC4 às entradas de dados 3 das células PCI e PCó do PIS01,respectivamente ^enquanto que as saldas S0 e Sl se encontram aoo piadas via LC4 e GC, em cascata, às entradas de controlo 5 das células PC11 e PC12 do SR, respeetivamente. A saída 2 do PC11 encontra-se acoplada ao circuito de saída 0C1 por intermédio de um circuito adicíonador ADD1 que também ó con trolado pela entrada de controlo A acima referida.

Cada uma das células PCI a PCó do PISO é do tipo representado na Fig.4, sendo considerada apenas com o comuta55.739

D.Rabaey - D.Haspeslagh 2-c: (Portugal)

Mod 71 * 10 ΟΟΟ ·Χ·

dor Sl e inclui dois circuitos idênticos de entrada e saída. 0 circuito de entrada da célula compreende os transístores PMOS, PM1 e PM2 e os transístores NMOS, NM1 e NM2 cujas passagens da fonte para a descarga e da descarga para a fonte se encontram ligadas em série entre V+ e a terra.

As portas interligadas dos PM1 e NM2 e as descargas interligadas dos PM2 e NM1 constituem a entrada I e a saída 0 do circuito de entrada da célula, respectivamente, sendo as portas do NM1 e do PM1 controladas a partir da entrada de controlo da célula 4, directamente e via inversor INV1, respectivamente. Os componentes constituintes do circuito de saída são indicados pelos mesmos algarismos que os do circuito de entrada a que, no entanto, se acrescenta uma plica. As portas do ΝΜΊ e do PM'2 são agora controladas a partir da entrada de controlo da célula 4 via inversor INV1 e directamente, respectivamente. A entrada I e a saída 0' estão ligadas à entrada de dados seriada 1 e à saída de dados seriada 2 da célula, respectivamente e uma entrada de dados paralela 3 encontra-se acoplada às saldas 0 e entrada I’ comuns da entrada da célula e dos circuitos de saída através de um comutador Sl. Este último compreende um transístor PMCS, ΡΜβ e um transístor NMOS, NM3, cujos de fonte e de descarga se encontram ligados aos electrodos de descarga e de fcnte de NM3 e PM3, respectivamente. As portas de N1T3 θ PM3 são controlados a partir da entrada de controlo 5, directamente e via um inversor INV2, respectivaraente. "Ê evidente que o comutador Sl está fechado quando a entrada de controlo 5 é activada (1).

Cada uma das células PC11 a PCl8 do SR são igualmente do tipo representado na Fig.4, para serem, no entanto, consideradas com ambos os comutadores Sl e £2. C comutador S2 ó da mesma estrutura que o comutador Sl mas os PM4 e o N1I4 são agora controlados a partir da entrada de controlo 5, directamente e via o inversor IHV2, respectivamente,de modo que o comutador S2 esteja fechado quando a entrada de controlo 5 esteja desactivada (0).

Um circuito de células PCI/6 do PISO funciona como -1055.739

D.Rabaey - D.Haspeslagh 2-2 (Portugal)

Mod. 71 - 10 000 ex.

segue. Para inserir e transferir os dados da entrada em série 1, a entrada de controlo 4 é alternadamente activada e desactivada e a entrada de controlo 5 é mantida desactivada, enquanto para inserir e transferir os dados aplicados à outra entrada de dados 3, as entradas de controlo 5 e 4 deverão ser activadas e desactivadas simultaneamente, respectivamente. lio priíreiro caso, os dados aplicados à entrada em serie 1, são invertidos no circuito de entrada da célula e trancados na célula quando a entrada de controlo 4 é activada e depois invertidos no circuito de saida da célula e transferidos para a saída da célula 2, quando a entrada de controlo 4 é desactivada. Mo segundo caso, o® dados aplicados à entrada de dados em paralelo 3 são invertidos e transferidos para a saída da célula 2 quando as entradas de controlo 5 θ 4 são activadas e desactivadas, respectivamente. Com efeito:

- quando a entrada de controlo 4 do circuito da célula é activada, os NM1 e PM2 dc circuito de entrada da célula estão condutívos, enquanto que os Ρϊ.ί·2 e ΝΙΙΊ do circuito de saída da célula se encontram bloqueado*;

Assim os eleetrodos de descarga de PHl e KM2 estão ligados em comum à saida 0 de medo que o circuito de entrada da célula actua e um inversor para dados aplicados às suas entradas I ou 1;

- quando a entrada de controlo 4 é desactivada os papeis acima referidos dos circuitos de entrada e de saida, são invertidos;

- quando as entradas de controlo 5 θ 4 são activadas simultaneamente e simultaneamente desactivadas, os dados aplicados à entrada 3 são aplicados via comutador 51 ao circuito de saída da célula e aí invertidos e aplicados à saida da célula 2.

0 circuito de células PC11/18 do 5R funciona duma forma semelhante à descrita acima para o circuito de células

-11-

PC1/6, mas agora o circuito de entrada da célula é desjigado do circuito de saída da célula pelo comutador S2, quando o comutador de regulação £1 é fechado e vice-versa, uma vez que estes comutadores sâo controlados por sinais opostos de controlo.

Mod 71 - 10 000 ·Χ - W-34

Pode demonstrar-se que ura algoritmo adequado para transcodificar uma palavra PCM comprimida-expandida de 8 bits, que compreende os bits bl a b8 com o bit signo S = bl o código segmentar K = b2b3b4 e o código escalonado L = =b5bób7b8, numa palavra PCM linear J de 13 bits. é dado por

J = 2^k‘ (L + 2.2⁴ + b.2"¹) + c

ou J = J ¹ + c

em que:

- c = 0 para a lei A e c = 16 para a lei mu:

- K' é igual a 0 para 7, para os segmentos K0 a K7, exepto para o segmento Kf5 na lei A para o qual este valor é 1 em vez de 0;

- a = b = 1 para os segmentos K2 a K7 em ambas as leis e para Kl na lei mu; de modo que

J' = 2^k' (L + 2⁴ + 2"¹)

-a=leb=0 para o segmento K0 (lei mu) e Kl (lei A) a=leb = 0de modo que

J· = 2^k (L + 2⁴)

-a=b=0eK’ = l para o segmento K0 (lei A) de modo que J» = 2.L

0 circuito COLI acima descrito está adaptado para calcular esse algoritmo na maneira descrita daqui em diante.

-1275.739

gt.Rabaey - D.Ua^pesl^gh 2-2 (Portugal)

./

Mod 71 - 10 000.x

Um sinal PCM comprimido-expandido aplicado à terra INI do CCLI1, com o bit mais significativo (ΙΤ'Έ) em primei ro lugar, é possive lmente transformado no circuito de entra da INP1 e o sinal PCM comprimido-expandido de 8 bit? resultante, compreendendo os bits bl a b8 (Fig.l) e que define S, K e L acima mencionados é introduzido em série no SIP01 sob a forma de dois conjuntos sucessivos de quatro bits bl a b4 e b> a b8.

Começando pelos quatro bits bl a b4, estes são trancados no circuito de trancamento LC1 sob controlo de um primeiro impulso regulador TP2 (Fig. 5)· ⁿ bit signo S = bl é assim introduzido no circuito de saida 0C1, enquanto que o segmento de código de 3 bits K = b2b3b4 é aplicado ao des codificador segmentar SDEC1 onde é descodificado num código segmentar de 1 em 8, constituido pelos bits.

S7 Só S5 £4 £3 S2 S»1 S '0

proporcionado	nas r:	.tidas semelhantemente denominados do
CDEC1. Este	código	de	fine	os	segme nt	• os K0	a K7 de	acordo
com o quadro	seguinte
S7 3ó		£4	S3	09	S'l	£ ’0	Valor	decimal	K·
K0 0 0	0	0	0	0	0	1	0
Kl 0 0	0	0	0	0	1	0	1
K7 10	0	0	0	0	0	0	n t

Assim cada um dos terminais de saída 5*0; S*l, £2..., S7 do SDEC1 é activado para um dos segmentos correspondentes K0, Kl, K2,...K7 θ os valores decimais de K’ = 0, 1, 2,..., 7 são distribuídos por esses segmentos. No entanto, de acordo con o algoritmo acima indicado, isso não é correcto para o segmento K0 na lei A, uma vez que o valor de K¹ tem então de ser igual a 1 em vez de igual a 0,

Sob o controlo de un primeiro impulso regulador TP3, -13-

55-739

D. Rabaey - 3 H^spesi^gh 2-2 (Portugal)

o bit bl s o código da saída 3*0, 3*1, 32,... 37 do 3DEC1 são trancados em LCj da maneira que o bit bis 12 a 377 são aplicados ao circuito de truncamento LC4, enquanto que os bits 3*0 e 3*1 são fornecidos ao circuito lógico L0G1 que é utilizado para calcular os valores acima referidos a e b do algoritmo em função da lei utilizada (indicada por A) o também para calcular o vdor correcto de K* para o segmento K0 na lei A. Nas suas saídas a, b, 30 e 31 do circuito L0G1 fornece os sinais com a mesma denominação

<--y

Mod 71 - 10 000 ex · W-Ô4

a = S’0 -t- a

b = 375 (sTL -r a)

£<0 — o *0» A

— c*0. λ + 3*1

e dessas relações segue-se que, tal como é pedido pelo algoritmo acima referido:

a = b = 1 para os segmentos K2 a K7, em ambas as leis, A e mu, caracterizadas por A = 0 e A = 1, respectivamente;

a — 1 e b — 0 para o segmento K0 (lei mu) e Kl (lei _A);

a = b = 0 pcira o segmento K0 (lei _Λ)

de maneira que os códigos segmentares -cima dados são agora modificados e fornecem os seguintes códigos segmentares alterados:

			37	Só	35	34	S3	32	31	20
K0	(mu)		0	0	0	0	0	0	0	1
K0	(a)	(	0	0	0	0	0	0	1	0
and	Kl	(
K7			1	0	0	0	0	0	0	0
Assim, o	valor	dec:	Lmal K¹	1 -	1	é agora atribuído a K0 na

-14Mod 71 - 10 000 ·«.

lei ccmo é x.ecessário.

Durante us operações acima descritas c segundo conjun to de bits b^ bó b? b8 que define o código escalonado L foi introduziuo no CIF01. Esses bits são trancados em LC1 sob controlo do segundo impulso regulador TP2 representado e depois trancado em LC2 pelo impulso regulador TP4. Sm consequência disso estes bits b5 a bC são aplicados às entradas de dados 3 das respectivas células PC2 a PC5 do PISO.

Por meio de um impulso regulador subsequente TP5 os bits bl,£0, 51, £2 a £7 bem como a, b nas saídas de LC3 e L0C1 são trancados no circuito de trancamento uv 4· θ m “ sultado do que o bit bl é fornecido a 0C1, os bits S são aplicados ao circuito de porta GC e os bits a e b são fornecidos às entradas de dados 3 das células PCI e PCó do PISO, respectivamente. 0 código escalonado alterado constituido pelos bits a, b>, b6, b?, b8, b é agora, introduzido no PISO sob controlo do segundo impulso regulador TP3 e aí invertido e transferido para as saídas das células PCI a PCó, porque o impulse regulador TP7 θ antão desactivado. Consequente mente Z, b5, bo, b?, b8 e *b estão então presentes nas saídas dessas células.

Desta forma o código escalonado alterado,

L > a.2⁴ f b.2"¹

com os bits invertidos, é armazenado nas células PCI a PCó

para as quais são respectivamente distribuídos os valores 4 -1

2 a 2 .Mo seguimento do algoritmo este valor deverá

k ’

agora ser multiplicado por 2 para se obter o valor J aci ma referido. Isso será descrito daqui em diante.

Por ceio dc impulso regulador negativamente orientado TPó acima mencionado, também os bits £0, £1 e S2 a 37 são aplicados às entradas de controlo 5 das respectivas células PC11 a PC18 do £R e porque apenas um desses bits está

-1555.739

D.Rabaey - 0. H^pe-Ί-gii 2-2 (Portugal)

Mod 71 - 10 000«.

no 1, os comutadores Sl e £2 só são fechados respectivamente, na célula a qual esse bit é abortos e fechados cm todas as outras células, respectivamente. ^ssim, é estabelecida uma ligação entre a saída 2 do PICO e a saída 2 do PC11 do SR via um certo número de células igual ao valor de K’. Por exemplo, para os segmen tos £0 e £7, os comutadores Gl e S2 são fechados e atertos nas células PCI! e PCl8 associadas a esses segmentos.

Cob o controlo de seis impulsos reguladores TP7, apli· cados a entrada de controlo 4 do PISO e dos impulsos reguladores TP1 fornecidos a entrada de controlo 4 do SR, os bits acima *b, b8 t7, bó, b7 e "ã ^ão deslocados através das células ligada^· em ''érie de PICO e SR, tendo lugar uma inversão Ku primeira célula utilizada do GR. Desta maneira o Vo.lor armazenado no PISO é invertido e multiplicado oor um factor igual ^2 , de modo que o valor binário acima

referido J¹ é obtido na saída do 3R.

De acordo com o algoritmo acima referido, tanto um valor c - 0 para a lei como um valor c = 16 para a lei mu, tem, alternativamente, de ser adicionados a esse valor J' para se obter o de «^ejado valor J. Isto é feito no circuito adicionador aDDI ^ue é controlado pela mesma entrada de controlo _Λ ccmo LCG1. 0 J resultante e o bit signo £ são então combinados no circuito de saída 0C1 e possivelmente transformado antes de ser fornecido ao terminal de saida 0UT1.

Faz-se agora referência à Fig.3 4ue apresenta o circuito LICO, do transcodificador TC, que está adaptado ao transcodificador TC, o qual está por sua vez adaptado para transcodificar uma palavra PCM linear de 13 bits numa palavra PCE comprimida-expandida de 8 bits. Como o circuito CCLI, o circuito LICO á controlado por um circuito regulador que, no entanto, não é agora apresentado já que é obvio, a partir da descrição do funcionamento do circuito LICO que *erá dada mais à frente.

-ló55.739

L.Rabaey - D.Haspeslagh 2-2 (Portugu.1)

Mod 71 - 10 000 ·μ. - 09-44

0 circuito LICC inclui um circuito de entrada LNP3*, um registo de deslocamento de 13 células e o circuito de engate CRLC, dois registos com entrada ern sério e salda em paralelo °IP02 e 3IP3, um circuito descodificador segmentar CLEC2 e um circuito codificador ENC, um circuito adicionador _ΛϋΏ2, um circuito lógico L0G2, circuitos de engate LC5 a LC7, circuito de saída 0C2 e comutadores

S'.'!0 a ΞΪ.7. r.s células uos CIP02 e SIP03 são do tipo repce sentaao na lig. 4, a serem, no entanto, considerados sem Cl e S2. As suas entradas de controlo 4 são comuns e controladas por impulsos reguladores TP (não representados). Os comutadores C7/0 a 37/7 são semelhantes aos utilizados no circuito COLI e conforme representado na Fig. 4.

A entrada 1112 do circuito LICO está ligada, via circuito de entrada IFP2, à do CRLC que inclui 13 células e tem uma saída acoplada, via circuito adicionador ADD2, à entrada 1 do CIP02. Uma saída da primeira célula do CRLC está ligaaa ao circuito de saída 0C2 e o circuito adiciona dor ADD2 é controlado pela entrada de controlo A, que é a mesma ^ue a do circuito COLI e está por isso em 0 para a lei A e em 1 para a lei mu. 0 SIP02 compreende 12 células interligadas SCI a SC12, que tem saídas que estão ligadas às entradas do descodificador segmentar SD2C2 que tem as saídas C’0, £‘l, £2, ..., acoplado, viu. circuito de engate LC5, ao codificador ENC. As saídas C'0 e C’l do SD2C2 estão também acopladas às entradas do circuito lógico L0G2, que também está provido com a entrada de controlo A e que tem saídas C0 e Cl que estão ligados a LC5. Estas saídas 20 a 27 do LC5 e também as suas inversas CO a S7, estão li gadas às entradas de controlo dos comutadores 5Y»0 a 37/7 res pectivamente. As entradas de dados desses comutadores estão ligadas às saídas das respectivas células CC> 2. 2C12 do PIS02 e suas saídas de dados são comuns e estão ligadas à entrada do CIP03. As saídas do CIP03 θ as do circuito codificador ENC encontram-se ligadas, via respectivos circuitos de engate LC6 e LC7, ao circuito de saída 0C2 cuja

-1755.739

D. iubiesy - D. H^spesl^h 2-a (Portugal)

saída 0UT2 constitui a saída do LICO.

Pode demonstrar-sc que um algoritmo adequado para transcodificar uma palavra PCM linear de 13 bits que compreende os bits bl a bl3, com o bit ®-igno 3 = bl e uma magnitude de J definida pelos bits b2 a bl3, numa palavra PCM comprimida-expandida de 8 bits com um bit signo 3, um segmento K e uma fase L, é dado por:

K = Log₂£( J + c) . 2^_47 e L = (J + c) .2"^k<- d

em que

Mod 71 - 10 000.x.

c = 0 para a le i A; c = 16 para a lei rau;

e com K.’ igual a 0 a 7 θ d = ló para os segmentos K0 a K7, excepto quanto ao segmento K.0 na lei a para o qual este va· lor é 1 em vez de 0 e para o qual também d - 0. Deve notar-se que para K c calculado um limite inferior.

0 circuito LICC acima descrito está adaptado para calcular este algoritmo da forma descrita a seguir.

Uma palavra PCE linear de entrada introduzida na entrada INP2 do LICO com o bit menos significativo (L3B) em primeiro lugar, é possivelmente transformada no circuito de entrada IIÍP2 e a palavra PCM linear de 13 bits resultante, que compreende os bits bl a bl3 (Fig.l) com o bit signo

3 = bl e a magnitude de J = b2 .......bl3, é armazenada no

registador SRLC. 0 bit signo C = bl é aplicado ao circuito dc saída 0C2 e os bit®· b2 a L13, que definem a magnitude J, ®ão inseridos em ^t'érie no 3IP02 pelos impulsos reguladores TP e via circuito adicionador aDD2 em que c - o ou c = 16 é adicionado ao valor de J, dependendo de se necessitar duma conversão na lei A ou na lei mu (conforme in dicado pela entrada de controlo A). Consequentemente, a

-18-

55.739

b.R-baey - D. H-speslagh 2-2 (Portugal)

Mod 71 - 10 000 0M.

palavra armazenada no CIPC2 é a palavra de entrada alterada J -r c. Como o bits I3éo menos significativo e tem os

Q

pesos 2 , os cito tits b2 a b9 definem o Valor (J + c).

2” \ue -erá agora uc-do para determinar

K = Log₂ (J + c). 2"⁴

Isto é feito deter de (J + c). 2^-4. te inferior do °eg

minando-se apenas Esta ^nergia mais mento, como será

a maior energia de 2 elevada define o limiexplicado a seguir.

Com este fim, c-s entradas b2 a b9 das células SCI a CCG do C1P02 estão ligadas a um uescodificador segmentar óbvio CLECa, que transforma os seguintes códigos binários de entrada de 3 bits

b2 b3 b4 b5 1 χ χ χ

0 1 X X 0 0 1 X 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

bó b7 b8 b9 X X X X

X X X X

1 X X X

0 1 X X

0 0 1 X

0 0 0 X

-19em que X tem um valor arbitrário, nos seguintes códigos

segmentares correspondentes de 1 em 8, proporcionados nas

saídas com o mesmo nome do CDSC2

55.739

D. Rabaey - D. Haspeslagh 2-2 (Portugal)

Mod. 71 - 10 000 ·χ.

	S7	Só	C 1	5 24		22	2 ’	1 2	)	Vai	or	decim	ci.1 0©
K7	1	0	0	0	0	0	0	0				7
K6	0	1	0	0	0	0	0	0	)			✓ o
K5	0	0	"1 i	0	0	0	0	0	)			c' z
K4	0	0	0	1	0	0	0	0	)			4
K3	0	0	0	0	1	0	0	0	)			3
K2	0	0	0	0	0	1	0	0	)			2
Kl	0	0	0	0	0	0	1	0	)			1
K0	0	0	0	0	0	0	0	1	)			0
	0 2 DEC 2	inci	ui,	rf!"	exemp	1c,	uma	plur	al^J	Lda.de	de por-
t CtS	reguladoras .	AND	que	ue	f inem	a fun	.ção	de	Eoole	b2;
b2.	b3; 52 53.	54;		•	52	E3	54		5Ϊ	5 57	bB.

A saída de cada uma de-^a^ porta? está ligada a um único dos terminais de saída 27 .... 3*0 correspondentes, directamente e via inversor para os outros.

Os últimos terminais de saída , 2’1 ..., 27 do

2D2C2 estão associados aos respectivos segmentos EjP, Kl,.. ., K7 para os quais os valores decimai? indicados de KJ são distribuídos.

À partir do primeiro quadro acima indicado «egue-se que o £D'2C2 detecta de facto o primeiro 1 da série de bits b2 a b9, excepto quanto a Y.0 e ignora o? seg_Ui_nt_e? valores binários nessa «'érie. Isto significa que detecta a energia mais elevada de 2 e não toma em consideração as menores enei-gias de 2. .^sim, cada um dos s_Qg_Rientcs K0 a K7 é definido pelo seu menor valor. KJ3 é detectado se todos os bits de t2 a bS forem 0 e independentemente do bit b9> uma vez que temo? a certeza de que se trata do segmento 0,

As saídas G*0, £·!,.... 27 acima referidas, são apli-2055·739 D. Rctbaey

-Li.H-speei^gu 2-2 (Portugal)

cada* ao circuito de engate L2> '2 daí ^rão fornecidas aoicJr cuito codificador Lh'C que traduz o*· códigos segmentares’de 1 em 3 de acorde coa a tabela fornecida ein último lugar, em segmentos de código de 3 bits, que são introduzidos via circuito de engate LC7 no circuito de saída CC2.

Durante a* operações acima descritas o valor J + c deslocou-se um passo para a direita no 2IP02, de modo que os bits b2 a b!3 ^ee encontram agora presentes nas saída* das respectivas cúlulas SCI a SC12 daquele.

Af

0 valor

fase acima referida

Mod 71 10 000 ·κ· - Οβ-β*

L= (J+ C) . 2“^K-d

é agora determinado. Coli e**a finalidade o valor decimal ácima referido de K* pode s_er utilizado paru os segmentos K0 (lei mu) e K2 a K7 (ambas leis), ma* não para o segmento K0 (lei ã) porque neste ca*o o tamanho da fase é igual à do segmento Kl. Para s_S tomar i*to em consideração o* sinai«. de s^ída S‘0 c 2Ί do 2D2C2 são fornecido* ao cir cuito lógico LdC/2 iUo proporciona nas suas saídas 20 o 21 os .sinais

. 20 = S'0. I

e 21 = 2’0. λ + S’l

Os sinai* ee "cida 20 a 27, juntamente com ΙΓ0 a T7, são aplicados à* entrada* de controlo do* comutadore* S’”0 a 27.'7, respectivamente. 2m consequência di**o e dependendo do valor decimal de K’ s_5r 1,...., 7 a *aída de 2CJ2 2CI1, ..., 2C5, respectivamente, e*tá acoplada à entrada do 2IP03. Deslocando o* crnteuuos da* cálula* para a esquer da da* últimas células mencionadas obter-se-ia o Vu*lor.

(J + c). 2"^K'

No entanto, apenas <·β deslocam quatro bits para a*

-2155.739

3. Rabaey - 3. Ha-po-lagh d-t. (Portugal)

/tuatro célula* do 3IPC2, de modo que o? valore* *eguinte* *ejaa M ^jazenudop

binário’

para K0 (lei mu) blo Ml - para K0 (lei b'9 blO

b!2 bl3

bll bI2

Mod 71 - 10 000 ·κ - 00-04

-para E7 (lei a e nu) bj t4 b>5 tc

a*eL·;, de cada vez ignoram-*e o* bit* precedente*, o* bit* en 0, cem excepção do último en 1 para o* *egmento*

K0 (lei nu) e Kl a K7 (anta* a* lei*) e em 0 para o *egmen to K0 (lei A). "outra* palavra*, o* bit* b9 (K0, lei mu) e bo (Kl, anta* a* lei*) para fc3 (K7, amba* a* lei*) *ão 1, enquanto que bô « C (E0, lei A.), ..o não tomar em conta e*te* bit* *ubtrai-*e, de facto, 1.2 ou C 2 do* valore* armazenado* no 31PC2. Gonsequentemente e**e valor é realmente o código e*calor.ado de 4 bit*

L - (J * c) 2 “^K‘

K ’

_ou L = (J + c) 2 -^k , conforme nece**ário

/

C conteúdo do 3IP03 é engatado en LCó e as*im aplicado ao circuito de *Mda CC2. Lai o *igno, o *egmer.to de código de 3 bit* e o código e*calonado de 4 bit* *ão introduzido* em *erie na *aída 0UT2.

Embora o* principal* do pre*ente invento tenham *ido de*crito* ^cína en relação a un di*po*itivo e*pecifico,deve enterder-*e como claraner.te expre**o que e*ta de*criçSo é feita apena* a titulo de exemplo e nâo tem limite* dentro do âmbito do invento

C depó*it.o do primeiro pedido para o invento acima i descrito foi efectuado na Bélgica em 19 de Setembro de 19S3 sob n^e. 2/60209 (BE Batente 897.775).

Mod 71 - 10 000 ·χ. « 09-84

-

Claims

REIVINDICAÇÕES1®. - Tradutor de Impulso? de Modulação Codificada (PCM) para traduzir uma palavra PCM entrada numa palavra PCM de *aída, e*tando uma da* referida* palavra* de acordo com um código comprimido e a outra de acordo com um código linear, caracterizado pelo facto de e*t.ar adaptado a convei ter o* bit* binário® da palavra entrada no* bit* binários da palavra *aída, de acordo com a* lei* A ou mu, tal como *ão dada* peie valor binário de um bit de controlo *eleccic nável (a) que determina o* valore* digitai? de diver*os parâmetros (a,b,c,K* ; c,d,K’) do tradutor.
2^ft. - Tradutor de PCM de acordo com a reivindicação 1, caracterizu.do peio facto de e*tar adaptado a traduzir uma palavra PCM comprimida de entrada, .pue inclui um *egmento de código de 3 bits e um código e*calonado de 4 bit*, numa palavra PCM linear de *aida, determinando a função

J = (L ♦ a,2⁴ »· b,2 -) ,2¹ + c

em que J é a referida palavra *aida;

L é o referido código e*calonado;

a, b e c *ão variáveis;

K’ e*tá relacionado com o referido *egmento de código e depende, juntamente com a* referida* variável* a, b e c,

do referido bit de contrclc· (A) que indica que a referida palavra entrada e*tá codificada de acordo com a* leis A ou mu.
3®. - Tradutor PCM de acordo com a reivindicação 2, caracterizado pele facto de Incluir:

-2355,739

D. Rabaey - D.Ha-pe®lagh 2-2 (Portugal)

-meio? descodif icadoi-e® (SDEC1) para descodificar o referido ®egmento de código de 3 bit? num código de 1 em cada

- meios lógico® (L0G1) acoplado® ao? referido? meio® de®codificadore® (SDSCl) e controlados pelo referido bit de controlo (A) e fornecendo a? variáveis:

a = S’JZ) + A b = S^ (S'l + a) S0 = S' 0, _Λsi = ε'/ , Ã + ε·ι

Mod. 71 - 10 000 ·*

constituindo a palavra de código ?7, ... Sl, Sfl um segmento alterado de código corn um valor decimal K’,

- meio? (SIPO) para modificar o referido código escalonado L pela? referida® variável? a e b, de modo a obter-®e um código escalonado alterado
4 -1

L + a, 2+ b, 2 ¹

- meios multiplicadore® acoplado® ao® referido? meio® modificadore® para multiplicar o referido código escalonado alterado com 2K’ de forma a obter-®e o produto L * a, 2⁴ +

♦b, 2-¹), 2“'

- meios adicicnadore® (ADD1) acoplado? com o? referido? meios multiplicadore? e controlado? pelo referido bit de controlo (A) para adicionar a referida variável c ao referido produto, de modo a obter-®e a referida palavra de caída J.

4®. - Tradutor de PCL1 de acordo com a reivindicação 3, caracterizado pelo facto de o® ferido® meio? modificadore® incluirem um primeiro regi®to de deslocamento de 6 fa®e? (PISO) para armazenar a variável a, o código escalonado L e a variável b, e o? referidos meio? multiplicadore? incluirem um ®egundo registo de de®locamento de 8 fa2455.739

D. Rabaey - f.Haspeslagh 2-2 (Portugal)

Mod 71 - 10 QOQ ·κ

em que

"es (CR), estando a "uida do deslocamento (PISO) acoplada referido segundo registo de deslocamento (CR) através dos respectivos primeiros meios de porta (Cl) controlados pelos respectivos bits c7, ...Sl, 30 dos referidos bits do segmento de código alterado que também controlam os respec tivos eegundos meios de porta (C2) que estão, cada um deles, associados a uma das referidas fases e estão, cada um deles, sempre num estado de condutividade oposto ao dos primeiros meios de porta associados a e*-ta fase, tudo de tal modo que quando a referida saída do referido primeiro registo (PICC) está acoplado à do referido segundo registo (CR) através de um primeiro meio de porta (Cl) e um certo número de fases iguais ao referido valor decimal de E’, escas fases <?ão isoladas das outras por um segundo meio de porta ( C2).
5®. - Tradutor de acordo com a reivindicação 1, cara£ terizado pelo factc de estar adaptado a traduzir uma palavra PCLI linear entrada, numa palavra PCM comprimida de saida^ com inclusão de um segmento de código de 3 bits o um có digo escalonado de 4 bits ao determinar as funções

K = Log^/^- (J + c) , 2’⁴J7

L = (J + c), 2 “^K* ~ ^dJ é a referida palavra entrada;

Eeo referido segmento de código;

L é o referido código escalonado; c e d são variáveis

K’ está relacionado com o referido "β£ mento de código e está dependente, juntamente com c e d do referido bit de controle (A), que indica que a referida pa lavra de saída está codificada de acordo com as leis de A ou mu.
6®. - Tradutor de PCLI de acordo com a reivindicação 5, caracterizado pele facto de incluir:

D. Rabaey - Ha*pe*lugh 2-2 (portuga!)

55-739

- meio* adicionadore* (ADD2), controlado* pelo referido bit de controlo (A), para adicionarem a referida variável c à referida palavra de entrada J a fim de *e obter uma p: lavra de entrada alterada J + c e armazená-la num regí*to de deslocamento (2IPC2);

->4

- meios de*codificadore* (2DEC2) acoplados ao referido registo de de*locamento, para descodificarem o* 8 bit* mais significativo* da referida palavra de entrada modificada J + c num código de 1 cm cada 8, 27, Só, ..., S’l, S'J?, mas tomando apera* em con*ideração o bit activ-do de maior energia da referida palavra de entrada alterada;

Mod. 71 - 10 ΟΟΟ ·Χ· - 09-64

- meio* codificadore* (ENC) acoplado* ao* referidos meios de*codificadore*, para codificarem o referido código 1 em 3 para o referido *egmento de código K de 3 bit*;

- meio* lógico* (1CG2) /ae e*tão acoplado* ao* referido* meio* de*ccdificadore* (2D2C2) e são controlado* pelo referido bit de controlo (A) e que fornece a* variáveis:

2J? = 2‘tf, A

21 = 2' J?, Ã -r 2' 1

tendo a palavra de código S7, ...Sl, SJ? o valor decimal de K';

- meios multiplicadore* e adicionadores para multiplicarem

-K ·

a referida palavra de entrada alterada J + c por 2 e adicionarem a referida variável - d a e**e produto, de modo a obter-se o referido código e*calonado L.
7·. - Tradutor de PC?.' de acordo com a reivindicação ó, caracterizado pelo facto de o* referido* melo* multipli. cadore* e adicionadore* Incluirem urr *egunéo regi*to de de*locamentc de 4 fa*e* (2IPC3), cuja entrada está ligada às fa*e* menos significativa* de K· do referido primeiro regi*to de de*locanento (2IP02) através do* respectivo* primeiro* meio* de porta (2757-27^) controlados pelo* do* referidos bit* codificadore* 27 a ST* com valor decimal de K’, tudo de modo que a entrada do referido primeiro regis-26C C* 7-30

> J · í jj

D. Rabaey - Ha^pe^lagh 2-2 (portucnl)

to de deslocamento (CIPC2)fique acoplada à do referido «egundo registo de deslocamento (ΞΙΡ02) por intermédio de um número correspondente de fase»· θ meios para modificarem o conteúdo de quatro das referidas fases mais significativas do referido segundo registo de modo a obter-se o referido código escalonado L.

»β-βθ - «· 000 OL - ÍL pow
8*. - Célula de registo de deslocamento utilizada no tradutor de acordo com reivindicações u.nteriores, com uma entrcua de dauos acoplada u. uma saída de dados através duma ligação em cascata de um circuito de memória de entra da e de um circuito de memória de saída, caracterizada pelo facto de também possuir uma entrada de dados auxiliar, estando -s referidas entrada e saída de dados auxilaares do referiuo primeiro circuito de memória, acopladas à entrada do referido s_tíg_Undo circuito ce memória através dos x-espectivos primeiro (£l) o segundo (£2) meios de porta que têm uma entrada de controlo comum (5) θ de tal modo ^ue es tejam sempre num estado de condutividade oposto.
9^a. - Célula de registo de deslocamento de accrdo com a reivindicação 8, caracterizada pelo facto de os referiuos circuitos de memória "ei-Q?. constituídos, cada um deles, por um inversor que compreende ligação em série entre os polos duma fonte de CC (7», 7-), a pcs^ágem da fonte para a salda dos primeiro (Flll) e segundo (PLI2) transístores PMOS e as passagens da fonte para a descarga dos primeiro (N211) e segundo (ÍJÀ12) truzi-torc? ÍÍIIOE, constituindo os eléctrodos de porta em comum dos referidos primeiro transístor PI10C (P71) e segunuc transístor 111103 (1212) uma entrada inversora (1) e constituindo por sua vez, cs electro dos de descarga em comum do referido segundo transístor P’10£ (PiI2) e do referido primeiro transístor 1J1Í0S (1211) que constituem a s^ida inversora (0).
10*. - Célula de registo de deslocamento de acordo com a reivindicação ô, caracterizada pelo facto de cada um dos referiuos meios de porta (31, S2) compreender um tran-2 7-

sistor PECC cujos eleetrodos de de®carga e de entrada ®e encontram ligo.de® re®pect ivamente, uO'- electrodo® de entrada e do de®carg^ de u... tran® ΐ®ΐ<?Γ ΙΠ.Ι03 e constituem a entre da e ®aída de dade® do® meio® de porta e cujc® eleetrodos de porta constituem a® entradas de controlo do® meio® de porta.

Mod. 71 - 10 000 ·χ.

ll⁴. - Jispc®itivo multiplicador utilizado no tradutor de ecordo com as re ívinuicaçõe® 1 a 7, para multiplicar ume palavra binária armazenada num primeiro regi®to de de®locaγ

mento com 2 *, com x = 0, . ...K ao modificar e referida palavra. atrave® de x fase® de um ®egundo regi®to de deslocamento, caracterizado peio facto de o referido «egundo regi® to de de®locamento (CR) incluir fase® K (8), a ®aída do referido primeiro regi®to de de®locamento (PISO) estar acoplada com as fo.se® K do referido segundo registo de deslocamento otravé® eo® respectivo® primeiros meio® de porta de K (Sl) que rão controlado® pelo® bits respectivo.® (S0, ..., S7) de um código binário de 1 em K ^ue pos®ui o referido valor decimal x, e por cada uma da® referida® fa®e« ter associado® segundo.® meio® de porta (32), sendo o® segundo® meios de porta controlado® pelos referido® bit® respectivos (S0, ...37) tudo dc tal modo que, quando um primei ro meio de porta (Sl) estabelece uma ligação entre a ®aída do primeiro regi®to de deslocamento (ΡΙΞΟ) e uma fase do segundo registo de deslocamento (CR), a última fase é isolada da® outra.® fa®e® deste regi®to de de®locamento pelo® segundo® meios de porta (32) a ela as®ociado®.
12^a. - Di®po®itivo de acordo com qualquer das reivindicaçõe® 4 ou 11, caracterizado pelo facto de cada uma da® referida® fa®e® do referido ®egundo regi®to de deslocamento (SR) e os primeiro e ®egundo meio® de porta as®ociado® à referida fase, con®tituirem um i’egi®to de de® loeamento, tudo de acordo com qualquer da® reivindicações 8 a IC.
13·, - Dispositivo de acordo com a® reivindicações 4 ou 11, caracterizado pelo facto de cada uma da® referidas

55.739

D.Rabary - Ha^pe^lagh 2-2 (portuga!)

fases do referido primeiro registo de deslocamento (PICO) ser constituída por uma célula registadora de deslocamento conforme qualquer das reivindicações 8 a 10, mas apenas com primeiros meios de port«. (21).