DE102008047165A1

DE102008047165A1 - Halbleitervorrichtung mit basierend auf einem gespeicherten Bit und einem nächsten Bit leitendem Schalter

Info

Publication number: DE102008047165A1
Application number: DE102008047165A
Authority: DE
Inventors: Franz Kuttner
Original assignee: Infineon Technologies AG
Current assignee: Intel Deutschland GmbH
Priority date: 2007-09-13
Filing date: 2008-09-15
Publication date: 2009-04-02
Anticipated expiration: 2028-09-16
Also published as: US7474243B1; CN101399548A; DE102008047165B4; CN101399548B; DE202008018606U1

Abstract

Eine Halbleitervorrichtung beinhaltet einen ersten Schalter (112), einen zweiten Schalter (118) und einen dritten Schalter (120). Der erste Schalter (112) ist dazu ausgestaltet, ein Bit in einer Folge von Bits (SEL) zu speichern und ein gespeichertes Bit (LSEL) bereitzustellen. Der zweite Schalter (118) ist dazu ausgestaltet, basierend auf dem gespeicherten Bit (LSEL) zu leiten. Der dritte Schalter (120) ist dazu ausgestaltet, basierend auf dem gespeicherten Bit (LSEL) und einem nächsten Bit in der Folge von Bits (LSEL) zu leiten. In der Folge von Bits (LSEL) folgt das nächste Bit auf das gespeicherte Bit (LSEL).

Description

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einem Schalter, welcher basierend auf einem gespeicherten Bit und einem nächsten Bit leitet.
Halbleitervorrichtungen beinhalten häufig Datenkonverter, wie zum Beispiel Analog-Digital-Wandler (ADC: „Analog-to-Digital Converter") und Digital-Analog-Wandler (DAC: „Digital-to-Analog Converter"). Die Datenkonverter werden in Anwendungen verwendet, welche eine digitale Signalverarbeitung von Signalen beinhalten, wie zum Beispiel Anwendungen bei der Audioverarbeitung, der Videoverarbeitung, der Messtechnik und bei Kommunikationssystemen. Anwendungsbeispiele beinhalten Mobiltelefone, Basisstationen, drahtlose Netzwerke, Bildgebungssysteme, Testeinrichtungen und Funksender bzw. -empfänger (Funk-Transceiver). Jede der Halbleitervorrichtungen kann ein einziger Chip mit integrierten Schaltkreisen sein oder mehrere Chips mit integrierten Schaltkreisen beinhalten.
Ein Analog-Digital-Wandler wandelt ein eingehendes analoges Signal in ein ausgehendes digitales Signal um, wobei der Wert des ausgehenden digitalen Signals der Amplitude des eingehenden analogen Signals entspricht. Das ausgehende digitale Signal kann eine Folge von digital kodierten Wörtern oder eine serielle Folge von Bits sein.
Ein Digital-Analog-Wandler wandelt ein eingehendes digitales Signal in ein entsprechendes ausgehendes analoges Signal um. Gewöhnlich werden Digitalcodes in analoge Signale konvertiert, indem jedem Bit in dem Digitalcode eine Spannungs- oder Stromgewichtung zugeordnet wird und die Stromgewichtungen des Digitalcodes summiert werden.
Ein Digital-Analog-Wandler beinhaltet typischerweise einen Decoder, eine Anzahl von analogen Ausgangselementen und eine Summationsschaltung. Der Decoder empfängt einen digitalen Eingangscode und liefert Auswahlsignale, um selektiv die analogen Ausgangselemente zu aktivieren. In Reaktion auf die Auswahlsignale, liefern die ausgewählten analogen Ausgangselemente analoge Signale, welche von der Summationsschaltung kombiniert werden, um das analoge Ausgangssignal zu erzeugen, welches eine analoge Darstellung des digitalen Eingangscodes ist. Die analogen Ausgangselemente können einheitskodiert oder gewichtet sein. Bei einem Digital-Analog-Wandler, welcher einheitskodierte analoge Ausgangselemente aufweist, wie zum Beispiel ein thermometerkodierter Analog-Digital-Wandler, liefert jedes der ausgewählten analogen Ausgangselemente denselben Spannungs- oder Strombetrag. Bei einem binär gewichteten Digital-Analog-Wandler liefern die analogen Ausgangselemente Spannungs- oder Strombeträge, welche in Zweierpotenzen gewichtet sind. Mitunter ist ein Digital-Analog-Wandler segmentiert, so dass er einen thermometerkodierten Abschnitt und einen binär gewichteten Abschnitt enthält.
Häufig sind bei einem stromsteuernden Digital-Analog-Wandler die analogen Ausgangselemente Stromzellen, wobei jede Stromzelle einen differenziellen Schalter und eine Stromquelle beinhaltet. Der differenzielle Schalter wird derart angesteuert, dass er basierend auf dem digitalen Eingangscode einen Strom aus der Stromquelle an den Ausgang der Stromzelle oder an einen anderen Schaltungsknoten, wie zum Beispiel Masse, leitet. Die Ausgänge der Stromzellen werden kombiniert, um einen Gesamtstrom zu erhalten, welcher proportional zu der Anzahl der angeschalteten Stromzellen ist. Der Gesamtstrom kann über Widerstände und Verstärker in eine Spannung umgewandelt werden. Bei einem stromsteuernden Digital-Analog-Wandler, werden die Stromquellen niemals abgeschaltet und jede der Stromzellen nimmt durchgängig Leistung auf.
Bei einem Digital-Analog-Wandler, welcher Stromzellen beinhaltet, die einen einpolig massebezogenen Schalter und eine Stromquelle aufweisen, wird der Schalter so gesteuert, dass er basierend auf dem digitalen Eingangscode den Strom an den Ausgang der Stromzelle leitet oder den Stromfluss unterbricht bzw. sperrt. Dies reduziert die Leistungsaufnahme. Wenn jedoch die Schalter verschiedener Stromzellen nicht gleichzeitig an- und ausgeschaltet werden, können Stromquellen in verschiedenen Stromzellen kurzgeschlossen werden und parasitäre Kapazitäten können entladen werden. Jedes dieser Ereignisse führt zu Störungen in dem analogen Ausgangssignal und zu einer verschlechterten Leistungsfähigkeit.
Aus diesen und anderen Gründen besteht ein Bedarf für die vorliegende Erfindung.
Gemäß der vorliegenden Erfindung werden eine Halbleitervorrichtung gemäß Patentanspruch 1, ein Digital-Analog-Wandler gemäß Patentanspruch 9, ein Verfahren zum Betrieb einer Halbleitervorrichtung gemäß Patentanspruch 19 und ein Verfahren zum Betrieb eines Digital-Analog-Wandlers gemäß Patentanspruch 24 bereitgestellt. Die abhängigen Patentansprüche definieren Weiterbildungen der Erfindung.
Weitere Eigenschaften, Merkmale und Vorteile von Ausführungsbeispielen der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung anhand der beigefügten Zeichnungen hervorgehen.
Die beigefügten Zeichnungen haben den Zweck, ein besseres Verständnis der vorliegenden Erfindung zu ermöglichen und bilden einen Teil dieser Beschreibung. Die Zeichnungen veranschaulichen Ausführungsbeispiele der vorliegenden Erfindung und dienen zusammen mit der Beschreibung der Erläuterung der Prinzipien der Erfindung. Weitere Ausführungsbeispiele der vorliegenden Erfindung und viele der erzielten Vorteile der vorliegenden Erfindung werden ersichtlich sein, wenn diese anhand der vorliegenden detaillierten Beschreibung besser verstanden wird. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendig maßstabsgetreu. Ähnliche Bezugs zeichen bezeichnen einander entsprechende oder ähnliche Teile.
1 zeigt ein Diagramm, welches ein Ausführungsbeispiel einer Halbleitervorrichtung gemäß der vorliegenden Erfindung veranschaulicht.
2 zeigt ein Blockdiagramm, welches ein Ausführungsbeispiel eines Digital-Analog-Wandlers veranschaulicht.
3 zeigt ein Diagramm, welches ein Ausführungsbeispiel einer Stromquelle veranschaulicht.
4 zeigt eine Logiktabelle, welche die Funktionsweise der Stromzelle von 3 veranschaulicht.
In der folgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, in welchen zu Veranschaulichungszwecken spezifische Ausführungsbeispiele der Erfindung dargestellt sind. Diesbezüglich werden richtungsbezogene Ausdrücke, wie zum Beispiel „oben", „unten", „Vorderseite", „Rückseite", „vorne", „hinten", usw. mit Bezug auf die Ausrichtung der beschriebenen Figur bzw. Figuren verwendet. Da Komponenten der Ausführungsbeispiele der vorliegenden Erfindung in einer Vielzahl von verschiedenen Ausrichtungen positioniert werden können, werden die richtungsbezogenen Ausdrücke zum Zwecke der Veranschaulichung verwendet und sind in keinster Weise einschränkend. Es versteht sich, dass andere Ausführungsbeispiele verwendet werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne den Umfang der vorliegenden Erfindung zu verlassen. Die vorliegende detaillierte Beschreibung ist daher nicht in einem einschränkenden Sinn zu verstehen, und der Umfang der Erfindung ist durch die beigefügten Ansprüche definiert.
1 zeigt ein Diagramm, welches ein Ausführungsbeispiel einer Halbleitervorrichtung 20 veranschaulicht. Die Halblei tervorrichtung 20 beinhaltet einen Digital-Analog-Wandler 22, welcher bei 24 eine Reihe von digitalen Eingangscodes IND aufnimmt und bei 26 ein entsprechendes analoges Ausgangssignal OUTA liefert. Die Halbleitervorrichtung 20 kann ein einziger Chip mit integrierten Schaltkreisen sein. Die Halbleitervorrichtung 20 kann jedoch auch mehrere Chips mit integrierten Schaltkreisen beinhalten.
Die Halbleitervorrichtung 20 kann für eine beliebige geeignete Anwendung vorgesehen sein, wie zum Beispiel Audioverarbeitung, Videoverarbeitung, Messtechnik und Kommunikation. Bei einem Ausführungsbeispiel kann sich die Halbleitervorrichtung 20 in einem Funksender bzw. -empfänger (Funk-Transceiver) befinden. Bei weiteren Ausführungsbeispielen kann sich die Halbleitervorrichtung in einem Mobiltelefon, in einer Basisstation, in einem drahtlosen Netzwerk, in einem Bildgebungssystem bzw. in einer Testeinrichtung befinden.
Der Digital-Analog-Wandler 22 dekodiert die Digitalcodes in der Folge von digitalen Eingangscodes IND bei 24 und liefert Auswahlsignale, welche basierend auf den dekodierten Digitalcodes analoge Ausgangselemente auswählen. Die ausgewählten analogen Ausgangselemente liefern analoge Signale, welche kombiniert werden, um das analoge Ausgangssignal OUTA bei 26 zu erzeugen. Nicht ausgewählte analoge Ausgangselemente liefern keine analogen Signale, welche zur Erzeugung des analogen Ausgangssignals OUTA bei 26 kombiniert werden. Jedes der analogen Ausgangselemente kann die Auswahlsignale dekodieren und eine Folge von Auswahlbits bereitstellen, welche sequentiell in dem analogen Ausgangselement gespeichert („gelatcht”) werden.
Jedes der analogen Ausgangselemente beinhaltet einen einpolig massebezogenen Schalter, welcher derart angesteuert wird, dass er basierend auf den Auswahlsignalen ein analoges Signal an dem Ausgang des analogen Ausgangselements liefert oder das analoge Signal sperrt. Auch beinhaltet jedes der analogen Ausgangselemente einen Schalter, welcher derart angesteuert ist, dass eine Voraufladung von nicht ausgewählten analogen Ausgangselementen, welche über den nächsten Digitalcode in der Folge von digitalen Eingangscodes IND bei 24 ausgewählt werden sollen, bewerkstelligt wird. Eine Steuerung des analogen Signals über einpolig massebezogene Schalter reduziert die Leistungsaufnahme, und eine Voraufladung von nicht ausgewählten analogen Ausgangselementen, welche mit dem nächsten Digitalcode in der Folge von digitalen Eingangscodes IND bei 24 ausgewählt werden sollen, reduziert Störungen in dem analogen Ausgangssignal und verbessert die Leistungsfähigkeit.
Die analogen Ausgangselemente können Stromzellen sein. Jede der Stromzellen beinhaltet eine Logik, welche Auswahlsignale dekodiert und eine Folge von Auswahlbits liefert. Jede der Stromzellen beinhaltet einen ersten Schalter, welcher Auswahlbits speichert (einlatcht) und einen zweiten Schalter, welcher basierend auf dem gespeicherten Auswahlbit Strom zwischen einem Schaltungsknoten und dem Ausgang der Stromzelle leitet. In ausgewählten Stromzellen leitet der zweite Schalter Strom, und in nicht ausgewählten Stromzellen ist der zweite Schalter nichtleitend. Jede Stromzelle beinhaltet einen dritten Schalter, welcher in einem leitenden Zustand eine Voraufladung des Schaltungsknotens in nicht ausgewählten Stromzellen bewerkstelligt, wenn der nächste Digitalcode in der Folge von digitalen Eingangscodes IND bei 24 die Stromzelle auswählt.
Der Digital-Analog-Wandler 22 kann analoge Ausgangselemente beinhalten, welche einheitskodiert sind. Der Digital-Analog-Wandler 22 kann jedoch auch analoge Ausgangselemente beinhalten, welche binär gewichtet sind. Bei einem Ausführungsbeispiel kann der Digital-Analog-Wandler 22 ein thermometerkodierter Digital-Analog-Wandler sein. Bei einem Ausführungsbeispiel kann der Digital-Analog-Wandler 22 ein binär gewichteter Digital-Analog-Wandler sein. Bei einem Ausführungsbeispiel kann der Digital-Analog-Wandler 22 segmentiert sein.
Bei einem Ausführungsbeispiel kann der Digital-Analog-Wandler 22 einen thermometerkodierten Digital-Analog-Wandler-Abschnitt und einen binär gewichteten Digital-Analog-Wandler-Abschnitt beinhalten.
2 zeigt ein Blockdiagramm, welches ein Ausführungsbeispiel des Digital-Analog-Wandlers 22 veranschaulicht, bei welchem der Digital-Analog-Wandler 22 bei 28 ein Taktsignal CLK und bei 24 die Folge von digitalen Eingangscodes IND empfängt und das analoge Ausgangssignal OUTA bei 26 bereitstellt. Der Digital-Analog-Wandler 22 kann für eine beliebige geeignete Anwendung bestimmt sein, wie zum Beispiel Audioverarbeitung, Videoverarbeitung, Messtechnik und Kommunikation. Der Digital-Analog-Wandler 22 kann sich in einem Funksender bzw. -empfänger (Funk-Transceiver), in einem Mobiltelefon, in einer Basisstation, in einem drahtlosen Netzwerk, in einem Bildgebungssystem oder in einer Testeinrichtung befinden.
Der Digital-Analog-Wandler 22 beinhaltet Eingangsregister 30, einen Zeilendecoder 32, einen Spaltendecoder 34, eine Matrixanordnung von analogen Ausgangselementen 36, Taktpuffer 38, und eine Summationsschaltung 40. Die Eingangsregister 30 sind über Eingangsregistertaktsignalpfade 42 mit einem oder mehreren Taktpuffern 38 elektrisch gekoppelt. Die Eingangsregister 30 sind über Zeilensignalpfade 44 elektrisch mit dem Zeilendecoder 32 gekoppelt und sind über Spaltensignalpfade 46 elektrisch mit dem Spaltendecoder 34 gekoppelt. Die Eingangsregistertaktsignalpfade 42 beinhalten eine beliebige geeignete Anzahl von Signalleitungen, die Zeilensignalpfade 44 beinhalten eine beliebige geeignete Anzahl von Signalleitungen, und die Spaltensignalpfade 46 beinhalten eine beliebige geeignete Anzahl von Signalleitungen. Bei einem Ausführungsbeispiel beinhalten die Eingangsregistertaktsignalpfade 42 eine Signalleitung. Bei einem Ausführungsbeispiel beinhalten die Zeilensignalpfade 44 vier Signalleitungen. Bei einem Ausführungsbeispiel beinhalten die Spaltensignalpfade 46 vier Signalleitungen.
Die Taktpuffer 38 empfangen das Taktsignal CLK bei 28 und liefern über die Eingangsregistertaktsignalpfade 42 gepufferte Taktsignale an die Eingangsregister 30. Die Eingangsregister 30 empfangen die gepufferten Taktsignale und die Folge von digitalen Eingangscodes IND bei 24. Über die gepufferten Taktsignale wird jeder der Digitalcodes in der Folge von digitalen Eingangscodes IND bei 24 in den Eingangsregistern 30 getaktet eingelesen und gespeichert. Jeder der Digitalcodes in der Folge von digitalen Eingangscodes IND bei 24 ist ein paralleles Datenwort, d. h. eine Anzahl von parallelen Bits. Einige der Bits von jedem der Digitalcodes werden über die Zeilensignalpfade 44 dem Zeilendecoder 32 zugeführt, und einige der Bits von jedem der Digitalcodes werden über die Spaltensignalpfade 46 dem Spaltendecoder 34 zugeführt. Bei einem Ausführungsbeispiel besteht jeder der Digitalcodes aus acht parallelen Bits, wobei vier der Bits dem Zeilendecoder 32 zugeführt werden und die vier anderen Bits dem Spaltendecoder 34 zugeführt werden.
Der Zeilendecoder 32 und der Spaltendecoder 34 sind über Decodertaktsignalpfade 52 mit einem oder mehreren der Taktpuffer 38 gekoppelt. Die Taktpuffer 38 empfangen das Taktsignal CLK bei 28 und liefern über die Decodertaktsignalpfade 52 gepufferte Taktsignale an den Zeilendecoder 32 und den Spaltendecoder 34. Der Zeilendecoder 32 ist über Zeilenauswahlsignalpfade 48 elektrisch mit der Matrixanordnung von analogen Ausgangselementen 36 gekoppelt, und der Spaltendecoder 34 ist über Spaltenauswahlsignalpfade 50 elektrisch mit der Matrixanordnung von analogen Ausgangselementen 36 gekoppelt. Die Zeilenauswahlsignalpfade 48 beinhalten eine beliebige geeignete Anzahl von Signalleitungen, die Spaltenauswahlsignalpfade 50 beinhalten eine beliebige geeignete Anzahl von Signalleitungen, und die Decodertaktsignalpfade 52 beinhalten eine beliebige geeignete Anzahl von Signalleitungen. Bei einem Ausführungsbeispiel beinhalten die Zeilenauswahlsignalpfade 48 sechzehn Signalleitungen. Bei einem Ausführungsbeispiel beinhalten die Spaltenauswahlsignalpfade 50 sechzehn Signalleitungen. Bei einem Ausführungsbeispiel beinhalten die Decodertaktsignalpfade 52 eine Signalleitung.
Der Zeilendecoder 32 empfängt über die Zeilensignalpfade 44 einige der Bits von jedem Digitalcode und empfängt über die Decodertaktsignalpfade 52 die gepufferten Taktsignale. Der Zeilendecoder 32 dekodiert die empfangenen Bits und liefert über die gepufferten Taktsignale und die Zeilenauswahlsignalpfade 48 Zeilenauswahlsignale an die Matrixanordnung von analogen Ausgangselementen 36.
Der Spaltendecoder 34 empfängt über die Spaltensignalpfade 46 einige der Bits von jedem Digitalcode und empfängt über die Decodertaktsignalpfade 52 die gepufferten Taktsignale. Der Spaltendecoder 34 dekodiert die empfangenen Bits und liefert über die gepufferten Taktsignale und die Spaltenauswahlsignalpfade 50 Spaltenauswahlsignale an die Matrixanordnung von analogen Ausgangselementen 36.
Die Matrixanordnung von analogen Ausgangselementen 36 ist über Elementausgangspfade 54 elektrisch mit der Summationsschaltung 38 gekoppelt und ist über Matrixanordnungstaktsignalpfade 56 elektrisch mit einem oder mehreren der Taktsignalpuffer 38 gekoppelt. Die Taktsignalpuffer 38 empfangen das Taktsignal CLK bei 28 und liefern über die Matrixanordnungstaktsignalpfade 56 gepufferte Taktsignale an die Matrixanordnung von analogen Ausgangssignalelementen 36. Die Elementausgangspfade 54 beinhalten eine beliebige geeignete Anzahl von Signalleitungen, und die Matrixanordnungstaktsignalpfade 56 beinhalten eine beliebige geeignete Anzahl von Signalleitungen.
Die Matrixanordnung von analogen Ausgangselementen 36 beinhaltet eine Anzahl von analogen Ausgangselementen 58, welche über die Zeilenauswahlsignalpfade 48 elektrisch mit dem Zeilendecoder 32 gekoppelt sind, über die Spaltenauswahlsignal pfade 50 elektrisch mit dem Spaltendecoder 34 gekoppelt sind, über die Matrixanordnungstaktsignalpfade 56 elektrisch mit einem oder mehreren der Taktpuffer 38 gekoppelt sind und über die Elementausgangspfade 54 elektrisch mit der Summationsschaltung 38 gekoppelt sind. Bei einem Ausführungsbeispiel beinhaltet die Matrixanordnung von analogen Ausgangselementen 36 zweihundertsechsundfünfzig analoge Ausgangselemente 58.
Die analogen Ausgangselemente 58 empfangen Zeilenauswahlsignale über die Zeilenauswahlsignalpfade 48, Spaltenauswahlsignale über die Spaltenauswahlsignalpfade 50 und gepufferte Taktsignale über die Matrixanordnungstaktsignalpfade 56. Die analogen Ausgangselemente 58 werden basierend auf den Zeilenauswahlsignalen und den Spaltenauswahlsignalen ausgewählt. Die ausgewählten analogen Ausgangselemente 58 liefern analoge Signale, welche über die Elementausgangspfade 54 der Summationsschaltung 40 zugeführt werden. Die Summationsschaltung 40 kombiniert die empfangenen analogen Signale, um das analoge Ausgangssignal OUTA bei 26 zu erzeugen. Nicht ausgewählte analoge Ausgangselemente 58 liefern keine analogen Signale an die Summationsschaltung 40.
Bei einem Ausführungsbeispiel beinhaltet jedes der analogen Ausgangselemente 58 kann einen einpolig massebezogenen Schalter, welcher derart angesteuert ist, dass er basierend auf den Zeilenauswahlsignalen und den Spaltenauswahlsignalen das analoge Signal an den Ausgang des analogen Ausgangselements 58 liefert oder das analoge Signal sperrt. Weiterhin beinhaltet jedes der analogen Ausgangselemente 58 einen Schalter, welcher derart angesteuert ist, dass eine Voraufladung von nicht ausgewählten analogen Ausgangselementen 58, welche über den nächsten Digitalcode in der Folge von digitalen Eingangscodes IND bei 24 ausgewählt werden sollen, bewerkstelligt wird.
Bei einem Ausführungsbeispiel sind die analogen Ausgangselemente 58 Stromzellen. Jede der Stromzellen beinhaltet eine Logik, welche Zeilenauswahlsignale und Spaltenauswahlsignale dekodiert, um eine Folge von Auswahlbits bereitzustellen. Jede der Stromzellen beinhaltet einen ersten Schalter, welcher Auswahlbits einspeichert (einlatcht), und einen zweiten Schalter, welcher basierend auf dem eingespeicherten Auswahlbit einen Strom zwischen einem Schaltungsknoten und dem Ausgang der Stromzelle leitet. In ausgewählten Stromzellen ist der zweite Schalter leitend, und in nicht ausgewählten Stromzellen ist der zweite Schalter nicht leitend. Jede Stromzelle beinhaltet einen dritten Schalter, welcher leitet, um eine Voraufladung des Schaltungsknotens in nicht ausgewählten Stromzellen zu bewerkstelligen, wenn der nächste Digitalcode in der Folge von digitalen Eingangscodes IND bei 24 die Stromzelle auswählt.
In Betrieb empfangen die Taktpuffer 38 das Taktsignal CLK bei 28 und liefern gepufferte Taktsignale über die Eingangsregistertaktsignalpfade 42 an die Eingangsregister 30, über die Decodertaktsignalpfade 52 an den Zeilendecoder 32 und den Spaltendecoder 34, und über die Matrixanordnungstaktsignalpfade 56 an die analogen Ausgangselemente 58. Die Eingangsregister 30 empfangen die gepuffertern Taktsignale und lesen einen der Digitalcodes in der Folge von digitalen Eingangscodes IND bei 24 getaktet ein. Die Eingangsregister 30 liefern einige der Bits des gespeicherten Digitalcodes an den Zeilendecoder 32 und einige der Bits des gespeicherten Digitalcodes an den Spaltendecoder 34.
Der Zeilendecoder 32 empfängt einige der Bits des gespeicherten Digitalcodes über die Zeilensignalpfade 42, und der Spaltendecoder 34 empfängt einige der Bits des gespeicherten Digitalcodes über die Spaltensignalpfade 46. Weiterhin empfangen der Zeilendecoder 32 und der Spaltendecoder 34 die gepufferten Taktsignale über die Decodertaktsignalpfade 52. Der Zeilendecoder 32 dekodiert die empfangenen Bits und liefert Zeilenauswahlsignale, und der Spaltendecoder 34 dekodiert die empfangenen Bits und liefert Spaltenauswahlsignale.
Die analogen Ausgangselemente 58 empfangen über die Zeilenauswahlsignalpfade 48 die Zeilenauswahlsignale, über die Spaltenauswahlsignalpfade 50 die Spaltenauswahlsignale und über die Matrixanordnungsignalpfade 56 die gepufferten Taktsignale. Die ausgewählten analogen Ausgangselemente 58 liefern über die Elementausgangspfade 54 analoge Signale an die Summationsschaltung 40. Die Summationsschaltung 40 kombiniert die empfangenen analogen Signale, um das analoge Ausgangssignal OUTA bei 26 zu erzeugen. Nicht ausgewählte analoge Ausgangselemente 58 liefern keine analogen Signale an die Summationsschaltung 40.
Bei einem Ausführungsbeispiel beinhaltet der Digital-Analog-Wandler 22 analoge Ausgangselemente, welche einheitskodiert sind. Bei einem Ausführungsbeispiel beinhaltet der Digital-Analog-Wandler 22 analoge Ausgangselemente, welche binär gewichtet sind. Bei einem Ausführungsbeispiel ist der Digital-Analog-Wandler 22 ein thermometerkodierter Digital-Analog-Wandler. Bei einem Ausführungsbeispiel ist der Digital-Analog-Wandler 22 ein binär gewichteter Digital-Analog-Wandler. Bei einem Ausführungsbeispiel ist der Digital-Analog-Wandler 22 segmentiert. Bei einem Ausführungsbeispiel beinhaltet der Digital-Analog-Wandler 22 einen thermometerkodierten Digital-Analog-Wandler-Abschnitt und einen binär gedichteten Digtial-Analog-Wandler-Abschnitt.
3 zeigt ein Diagramm, welches eine Stromzelle 100 veranschaulicht, welche bei einem Ausführungsbeispiel eines der analogen Ausgangselemente 58 darstellt. Die Stromzelle 100 empfängt ein Zeilenauswahlsignal LINS bei 102, ein Spaltenauswahlsignal COL bei 104 und ein Spaltenhaltesignal COLHOLD bei 106 und liefert einen analogen Ausgangsstrom IOUT bei 108. Die Stromzelle 100 beinhaltet eine Dekodierlogik 110, einen getakteten Schalter 112, einen ersten Inverter 114, ein NOR-Gatter 116, einen ersten n-Kanal-Metall-Oxid-Halbleiter Transistor (NMOS-Transistor) 118, einen zweiten NMOS- Transistor 120 und eine Stromquelle 122. Die Dekodierlogik 110 ist über einen Auswahlsignalpfad 124 elektrisch mit einer Seite des getakteten Schalters 112 und dem Eingang des Inverters 114 gekoppelt.
Die Dekodierlogik 110 empfängt das Zeilenauswahlsignal LINS bei 102, das Spaltenauswahlsignal COL bei 104 und das Spaltenhaltesignal COLHOLD bei 106 und liefert ein Auswahlsignal SEL bei 124. Jeder der Digitalcodes in der Folge von digitalen Eingangscodes IND bei 24 (dargestellt in 2) wird über den Zeilendecoder 32 und den Spaltendecoder 34 dekodiert. Der Zeilendecoder 32 liefert das Zeilenauswahlsignal LINE bei 102 und der Spaltendecoder 34 liefert das Spaltenauswahlsignal COL bei 104. Die Dekodierlogik 110 empfängt Auswahlsignalstufen für jeden der Digitalcodes in der Folge von digitalen Einganscodes IND bei 24 und dekodiert das empfangene Zeilenauswahlsignal LINE bei 102, das empfangene Spaltenauswahlsignal COL bei 104 und das empfangene Spaltenhaltesignal COLHOLD bei 106. Wenn über einen der Digitalcodes alle Stromzellen 100 in einer Spalte ausgewählt sind, liefert der Spaltendecoder 34 oder eine andere Spaltenauswahllogik ein Signal mit einem logisch hohen Pegel in dem Spaltenhaltesignal COLHOLD bei 106. Die Dekodierlogik 110 liefert ein Signal mit einem logisch hohen Pegel bei 124 und die Stromzelle 100 wird ausgewählt, wenn das Zeilenauswahlsignal LINE bei 102 und das Spaltenauswahlsignal COL bei 104 sich auf einem logisch hohen Pegel befinden oder wenn sich das Spaltenhaltesignal COLHOLD bei 106 auf einem logisch hohen Pegel befindet. Andernfalls liefert die Dekodierlogik 110 ein Signal mit einem logisch niedrigen Pegel bei 124 und die Stromzelle 100 wird nicht ausgewählt. Die Dekodierlogik 110 liefert basierend auf den dekodierten Digitalcodes in der Folge von digitalen Eingangscodes IND bei 24 in dem Auswahlsignal SEL bei 124 eine Folge von Auswahlbits.
Die Dekodierlogik 110 beinhaltet einen zweiten Inverter 126, ein erstes NAND-Gatter 128, und ein zweites NAND-Gatter 130.
Der Ausgang des zweiten Inverters 126 ist über einen Signalpfad 132 elektrisch mit einem Eingang des zweiten NAND-Gatters 130 gekoppelt. Der Ausgang des ersten NAND-Gatters 128 ist über einen Signalpfad 134 elektrisch mit einem weiteren Eingang des zweiten NAND-Gatters 130 gekoppelt. Der Ausgang des zweiten NAND-Gatters 130 ist über den Auswahlsignalpfad 124 elektrisch mit einer Seite des getakteten Schalters 112 und dem Eingang des Inverters 114 gekoppelt.
Das erste NAND-Gatter 128 empfängt das Zeilenauswahlsignal LINE bei 102 und das Spaltenauswahlsignal COL bei 104. Wenn beide Auswahlsignale LINE bei 102 und COL bei 104 sich auf einem logisch hohen Pegel befinden, liefert das erste NAND-Gatter 128 in dem Auswahlsignal SEL bei 124 ein Ausgangssignal mit einem logisch niedrigen Pegel. Wenn eines oder beide der Auswahlsignale LINE bei 102 und COL bei 104 sich auf einem logisch niedrigen Pegel befinden, liefert das erste NAND-Gatter 128 in dem Auswahlsignal SEL bei 124 ein Ausgangssignal mit einem logisch hohen Pegel. Der zweite Inverter 126 empfängt das Spaltenhaltesignal COLHOLD bei 106 und liefert das Inverse des Spaltenhaltesignals COLHOLD bei 106 an das zweite NAND-Gatter 130. Wenn beide Eingänge des NAND-Gatters 130 sich auf einem logisch hohen Pegel befinden, liefert das zweite NAND-Gatter 130 in dem Auswahlsignal SEL bei 124 ein Bit mit einem logisch niedrigen Pegel. Wenn einer oder beide der Eingänge des zweiten NAND-Gatters 130 sich auf einem logisch niedrigen Pegel befinden, liefert das zweite NAND-Gatter 130 in dem Auswahlsignal SEL bei 124 ein Bit mit einem logisch hohen Pegel. Somit befindet sich das Auswahlsignal SEL bei 124 auf einem logisch hohen Pegel, wenn das Zeilenauswahlsignal LINE bei 102 und das Spaltenauswahlsignal COL bei 104 sich jeweils auf einem logisch hohen Pegel befinden oder wenn sich das Spaltenhaltesignal COLHOLD bei 106 auf einem logisch hohen Pegel befindet. Andernfalls befindet sich das Auswahlsignal SEL bei 124 auf einem logisch niedrigen Pegel.
Der getaktete Schalter 112 und der erste Inverter 110 empfangen das Auswahlsignal SEL bei 124. Die andere Seite des getakteten Schalters 112 ist über einen speichernden Auswahlsignalpfad 136 (auch bezeichnet als gelatchter Auswahlsignalpfad) elektrisch mit dem Gate des ersten NMOS-Transistors 118 und einem Eingang des NOR-Gatters 116 gekoppelt. Der Ausgang des Inverters 114 ist über einen Signalpfad 138 elektrisch mit einem weiteren Eingang des NOR-Gatters 116 gekoppelt. Der Ausgang des NOR-Gatters 116 ist über einen Signalpfad 140 elektrisch mit dem Gate des zweiten NMOS-Transistors 120 gekoppelt. Eine Seite des Drain-Source-Pfads des ersten NMOS-Transistors 118 liefert den analogen Ausgangsstrom IOUT bei 108. Eine Seite des Drain-Source-Pfads des zweiten NMOS-Transistors 120 ist elektrisch mit einer Versorgungsspannung VDD bei 142 gekoppelt. Die andere Seite des Drain-Source-Pfads des ersten NMOS-Transistors 118 ist über einen Schaltungsknoten 144 elektrisch mit der anderen Seite des Drain-Source-Pfad des zweiten NMOS-Transistors 120 und einer Stromquelle 122 gekoppelt. Die andere Seite der Stromquelle 122 ist elektrisch mit einem Bezugspunkt, wie zum Beispiel Masse, bei 146 gekoppelt. Weiterhin beinhaltet der Schaltungsknoten 144 eine parasitäre Kapazität C bei 148, welche elektrisch mit einem Bezugspunkt, wie zum Beispiel Masse, bei 150 gekoppelt ist.
Der getaktete Schalter 112 empfängt eine Folge von Auswahlbits in dem Auswahlsignal SEL bei 124 und das Taktsignal CLOCK bei 152. Der getaktete Schalter 112 bewirkt über das Taktsignal CLOCK bei 152 ein getaktetes Einspeichern (Einlatchen) von einem Auswahlbit zur Zeit aus der Folge von Auswahlbits in dem Auswahlsignal SEL bei 124 und liefert die eingespeicherten Auswahlbits in dem gespeicherten Auswahlsignal LSEL bei 136. Der getaktete Schalter 112 schließt sich zum Durchleiten eines der Auswahlbits in dem Auswahlsignal SEL bei 124 und öffnet sich zum Einspeichern des Auswahlbits in dem gespeicherten Auswahlsignal LSEL bei 136. Im offenen Zustand empfängt der getaktete Schalter 112 das nächste Aus wahlbit in der Folge von Auswahlbits in dem Auswahlsignal SEL bei 124.
Das Gate des ersten NMOS-Transistors 118 nimmt das gespeicherte Auswahlbit in dem gespeicherten Auswahlsignal LSEL bei 136 auf. Der erste NMOS-Transistor 118 leitet zur Bereitstellung des analogen Ausgangsstrom IOUT bei 108, wenn das gespeicherte Auswahlbit sich auf einem logisch hohen Pegel befindet. Weiterhin liefert das NOR-Gatter 116 ein Signal mit einem logisch niedrigen Pegel und der zweite NMOS-Transistor 120 ist gesperrt oder nichtleitend, wenn das gespeicherte Auswahlbit sich auf einem logisch hohen Pegel befindet. Der erste NMOS-Transistor ist nichtleitend, so dass der analoge Ausgangsstrom IOUT bei 108 gesperrt wird, wenn das gespeicherte Auswahlbit sich auf einem logisch niedrigen Pegel befindet.
Der erste Inverter 114 nimmt das nächste Auswahlbit in der Folge von Auswahlbits in dem Auswahlsignal SEL bei 124 auf. Das NOR-Gatter 116 liefert ein Signal mit logisch niedrigem Pegel und der zweite NMOS-Transistor 120 sperrt, wenn das nächste Auswahlbit sich auf einem logisch niedrigen Pegel befindet. Das NOR-Gatter 116 liefert ein Signal mit einem logisch hohen Pegel, und der zweite NMIS-Transistor 120 leitet, wenn das gespeicherte Auswahlbit sich auf einem logisch niedrigen Pegel befindet und das nächste Auswahlbit sich auf einem logisch hohen Pegel befindet. Der zweite NMOS-Transistor 120 leitet, um eine Voraufladung des Schaltungsknotens 144 und der Kapazität 148 zu bewirken. Dies geschieht, wenn der erste NMOS-Transistor 118 nichtleitend ist, jedoch in Reaktion auf das nächste Auswahlbit in leitenden Zustand versetzt wird.
In Betrieb wird jeder der Digitalcodes in der Folge von digitalen Eingangscodes IND bei 24 durch den Zeilendecoder 33, welcher das Zeilenauswahlsignal LINE bei 102 liefert, und den Spaltendecoder 34, welcher das Spaltenauswahlsignal COL bei 104 liefert, dekodiert. Wenn durch einen der Digtialcodes alle Stromzellen 100 in einer Spalte ausgewählt werden, liefert der Spaltendecoder 34 oder eine andere Spaltenauswahllogik ein Signal mit einem logisch hohen Pegel in dem Spaltenhaltesignal COLHOLD bei 106. Die Dekodierlogik 110 liefert ein Signal mit einem logisch hohen Pegel bei 124 und die Stromzelle 100 wird ausgewählt, wenn das Zeilenauswahlsignal LINE bei 102 und das Spaltenauswahlsignal COL bei 104 sich jeweils auf einem logisch hohen Pegel befinden oder wenn das Spaltenhaltesignal COLHOLD bei 106 sich auf einem logisch hohen Pegel befindet. Die Dekodierlogik 110 liefert die Folge von Auswahlbits in dem Auswahlsignal SEL bei 124 basierend auf den dekodierten Digitalcodes in der Folge von digitalen Eingangscodes IND bei 24.
Der getaktete Schalter 112 empfängt die Folge von Auswahlbits in dem Auswahlsignal SEL bei 124 und bewirkt über das Taktsignal CLOCK bei 152 ein Einspeichern von einem Auswahlbit zur Zeit aus der Folge von Auswahlbits in dem Auswahlsignal SEL bei 124. Der getaktete Schalter bei 112 schließt sich, um eines der Auswahlbits in dem Auswahlsignal SEL bei 124 durchzuleiten, und öffnet sich, um das Auswahlbit in das gespeicherte Auswahlsignal LSEL bei 136 einzuspeichern. Der getaktete Schalter 112 liefert das gespeicherte Auswahlbit in dem gespeicherten Auswahlsignal LSEL bei 136 an das Gate des ersten NMOS-Transistors 118 und an das NOR-Gate 116. Nach seiner Öffnung empfängt der getaktete Schalter 112 das nächste Auswahlbit in der Folge von Auswahlbits in dem Auswahlsignal SEL bei 124.
Wenn das gespeicherte Auswahlbit sich auf einem logisch hohen Pegel befindet, wird die Stromzelle 100 ausgewählt, und der erste NMOS-Transistor 118 leitet, so dass der analoge Ausgangsstrom IOUT bereitgestellt wird. Weiterhin wird der zweite NMOS-Transistor 120 gesperrt, so dass er nichtleitend ist.
Wenn sich das gespeicherte Auswahlbit auf einem logisch niedrigen Pegel befindet, wird die Stromzelle 100 nicht ausgewählt, und der erste NMOS-Transistor 118 ist nichtleitend, so dass der analoge Ausgangsstrom IOUT bei 108 gesperrt wird. Weiterhin, wenn das nächste Auswahlbit sich auf einem logisch hohen Pegel befindet und das gespeicherte Auswahlbit sich auf einem logisch niedrigen Pegel befindet, liefert das NOR-Gatter 116 ein Signal mit einem logisch hohen Pegel, und der zweite NMOS-Transistor 120 leitet, um eine Voraufladung des Schaltungsknotens 144 und der Kapazität 148 zu bewirken. Wenn das nächste Auswahlbit sich auf einem logisch niedrigen Pegel befindet, liefert das NOR-Gatter 116 ein Signal mit einem logisch niedrigen Pegel, und der zweite NMOS-Transistor 120 sperrt, so dass er nichtleitend ist.
Die Steuerung des analogen Ausgangsstroms IOUT bei 108 über einen einpolig massebezogenen Schalter, wie zum Beispiel den ersten NMOS-Transistor 118, reduziert die Leistungsaufnahme. Eine Voraufladung des Schaltungsknotens 144 und der Kapazität 148 in einer nicht ausgewählten Stromzelle 100, welche über da nächste Auswahlbit ausgewählt werden soll, welches dem nächsten Digitalcode in der Folge von digitalen Eingangscodes IND bei 24 entspricht, reduziert Störungen in dem analogen Ausgangsstrom IOUT bei 108 und verbessert die Leistungsfähigkeit.
4 zeigt eine Logiktabelle, welche den Betrieb der Stromzelle 100 aus 3 veranschaulicht. Die Logiktabelle beinhaltet bei 200 die Logikpegel des Auswahlsignals SEL und bei 202 die Logikpegel des gespeicherten Auswahlsignals LSEL. Wenn der analoge Ausgangsstrom IOUT bei 204 an dem Ausgang der Stromzelle 100 bereitgestellt wird, ist der Logikpegel hoch oder „1", und wenn der analoge Ausgangsstrom IOUT bei 204 gesperrt wird, ist der Logikpegel niedrig oder „0". Wenn der zweite NMOS-Transistor 120 eine Voraufladung des Schaltungsknotens 144 bewirkt, ist das Signal PRE-CHARGE bei 206 auf einem logisch hohen Pegel von „1", und wenn der zweite NMOS-Transistor 120 keine Voraufladung des Schaltungsknotens 144 bewirkt, ist das Signal PRE-CHARGE bei 206 auf einem logisch niedrigen Pegel von „0".
In der ersten Zeile bei 208 befinden sich das Auswahlsignal SEL bei 200 und das gespeicherte Auswahlsignal LSEL bei 202 jeweils auf einem logisch niedrigen Pegel. Der logisch niedrige Pegel des Auswahlsignals SEL bei 200 verhindert eine Voraufladung des Schaltungsknotens 144 über den zweiten NMOS-Transistor 120, und das Signal PRE-CHARGE bei 206 ist auf einem logisch niedrigen Pegel. Der logisch niedrige Pegel des gespeicherten Auswahlsignals LSEL bei 202 sperrt den analogen Ausgangsstrom IOUT bei 204, was durch den logisch niedrigen Pegel angezeigt wird.
In der zweiten Zeile bei 210 befindet sich das Auswahlsignal SEL bei 200 auf einem logisch niedrigen Pegel und das gespeicherte Auswahlsignal LSEL bei 202 befindet sich auf einem logisch hohen Pegel. Der logisch niedrige Pegel des Auswahlsignals SEL bei 200 verhindert eine Voraufladung des Schaltungsknotens 144 über den zweiten NMOS-Transistor 120, und das Signal PRE-CHARGE bei 206 befindet sich auf einem logisch niedrigen Pegel. Der erste NMOS-Transistor 118 leitet in Reaktion auf den logisch hohen Pegel des gespeicherten Auswahlsignals LSEL bei 202, und der analoge Ausgangsstrom IOUT bei 204 wird an dem Ausgang der Stromzelle 100 bereitgestellt, was durch einen logisch hohen Pegel angezeigt wird.
In der dritten Zeile bei 212 befindet sich das Auswahlsignal SEL bei 200 auf einem logisch hohen Pegel, und das gespeicherte Auswahlsignal LSEL bei 202 befindet sich auf einem logisch niedrigen Pegel. Der logisch niedrige Pegel des gespeicherten Auswahlsignals LSEL bei 202 sperrt den analogen Ausgangsstrom IOUT bei 204, was durch den logisch niedrigen Pegel angezeigt wird. Der zweite NMOS-Transistor 120 wird über den logisch hohen Pegel des Auswahlsignals SEL bei 200 und den logisch niedrigen Pegel des gespeicherten Auswahlsignals LSEL bei 202 in den leitfähigen Zustand geschaltet. Der zweite NMOS-Transistor 120 leitet, so dass eine Voraufladung des Schaltungsknotens 144 bewirkt wird, und das Signal PRE-CHARGE bei 206 befindet sich auf einem logisch hohen Pegel.
In der vierten Zeile bei 214 befinden sich das Auswahlsignal SEL bei 200 und das gespeicherte Auswahlsignal LSEL bei 202 jeweils auf einem logisch hohen Pegel. Der erste NMOS-Transistor 118 leitet in Reaktion auf den logisch hohen Pegel des gespeicherten Auswahlsignals LSEL bei 202, und der analoge Ausgangsstrom IOUT bei 204 wird an dem Ausgang der Stromzelle 100 bereitgestellt, was durch einen logisch hohen Pegel angezeigt wird. Weiterhin verhindert der logisch hohe Pegel des gespeicherten Auswahlsignals LSEL bei 202 eine Voraufladung des Schaltungsknotens 144 über den zweiten NMOS-Transistor 120, und das Signal PRE-CHARGE bei 206 befindet sich auf einem logisch niedrigen Pegel.
Obwohl hierin spezifische Ausführungsbeispiele veranschaulicht und beschrieben wurden, versteht es sich für diejenigen mit gewöhnlichen Kenntnissen der Technik, dass die beschrieben und dargestellten spezifischen Ausführungsbeispiele durch eine Vielzahl von Alternativen oder äquivalenten Implementierungen ersetzt werden können, ohne den Umfang der vorliegenden Erfindung zu verlassen. Es ist somit beabsichtigt, dass diese Beschreibung jegliche Anpassungen oder Variationen der hierin beschriebenen spezifischen Ausführungsbeispiele mit umfasst.

Claims

Halbleitervorrichtung, umfassend: einen ersten Schalter (112), welcher ausgestaltet ist zum Speichern eines Bits in einer Folge von Bits, um ein gespeichertes Bit bereitzustellen, einen zweiten Schalter (118), welcher dazu ausgestaltet ist, basierend auf dem gespeicherten Bit zu leiten; und einen dritten Schalter (120), welcher dazu ausgestaltet ist, basierend auf dem gespeicherten Bit und einem nächsten Bit in der Folge von Bits zu leiten, wobei in der Folge von Bits das nächste Bit auf das gespeicherte Bit folgt.
Halbleitervorrichtung nach Anspruch 1, wobei der zweite Schalter (118) zwischen einem Schaltungsknoten (144) und einem Ausgang (108) angeordnet ist und über den dritten Schalter (120) eine Voraufladung des Schaltungsknotens (144) bewirkt wird.
Halbleitervorrichtung nach Anspruch 2, umfassend: eine Stromquelle (122) zur Bereitstellung eines Stroms, wobei der zweite Schalter (118) den Strom zwischen dem Schaltungsknoten (144) und dem Ausgang (108) leitet.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der dritte Schalter (120) derart ausgestaltet ist, dass er leitet, wenn der zweite Schalter (118) nichtleitend ist und das nächste Bit einen anderen Logikwert aufweist als das gespeicherte Bit.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der dritte Schalter (120) nichtleitend ist, wenn das nächste Bit denselben Logikwert aufweist wie das gespeicherte Bit.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der dritte Schalter (120) nichtleitend ist, wenn der zweite Schalter (118) leitet und das nächste Bit einen anderen Logikwert aufweist als das gespeicherte Bit.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste Schalter (118) dazu ausgestaltet ist, das Bit basierend auf einem Taktsignal zu speichern.
Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, umfassend: eine Logik (110) zum Dekodieren von Zeilenauswahlsignalen (LINE) und Spaltenauswahlsignalen (COL) und zur Bereitstellung der Folge von Bits.
Digital-Analog-Wandler, umfassend: ein Register (30) zur Aufnahme einer Folge von Digitalcodes; eine Matrixanordnung von Stromzellen (36), welche Stromzellen (58) beinhaltet, welche über Digitalcodes in der Folge von Digitalcodes ausgewählt werden, wobei jede der Stromzellen (58) in der Matrixanordnung von Stromzellen (36) umfasst: einen ersten Schalter (118), welcher dazu ausgestaltet ist, in einer ausgewählten Stromzelle (58) einen Strom zwischen einem Schaltungsknoten (144) und einem Ausgang (108) zu leiten, und in einer nicht ausgewählten Stromzelle (58) nichtleitend zu sein; und einen zweiten Schalter (120), welcher dazu ausgestaltet ist, in einer nicht ausgewählten Stromzelle (58) nichtleitend zu sein und eine Voraufladung des Schaltungsknotens (144) zu bewirken, wenn der nächste Digitalcode in der Folge von Digitalcodes die nicht ausgewählte Stromzelle (58) auswählt.
Digital-Analog-Wandler nach Anspruch 9, wobei jede der Stromzellen umfasst: einen dritten Schalter (112), welcher dazu ausgestaltet ist, ein Auswahlbit zu speichern und ein gespeichertes Auswahlbit bereitzustellen.
Digital-Analog-Wandler nach Anspruch 10, wobei der erste Schalter (118) dazu ausgestaltet ist, über das gespeicherte Auswahlbit gesteuert zu werden.
Digital-Analog-Wandler nach Anspruch 10 oder 11, wobei der zweite Schalter (120) dazu ausgestaltet ist, über das gespeicherte Auswahlbit und das nächste Auswahlbit gesteuert zu werden.
Digital-Analog-Wandler nach einem der Ansprüche 9–12, wobei jede der Stromzellen (58) umfasst: eine Stromquelle (122) zur Bereitstellung des Stroms, welchen der erste Schalter (118) zwischen dem Schaltungsknoten (144) und dem Ausgang (108) leitet.
Digital-Analog-Wandler nach einem der Ansprüche 9–13, umfassend: einen Zeilendecoder (32); und einen Spaltendecoder (34), wobei der Zeilendecoder (32) und der Spaltendecoder (34) die von dem Register (30) aufgenommenen Digitalcodes dekodieren und Zeilenauswahlsignale und Spaltenauswahlsignale bereitstellen.
Digital-Analog-Wandler nach Anspruch 14, wobei jeder der Stromzellen (58) umfasst: eine Logik (110) zum Dekodieren der Zeilenauswahlsignale (LINE) und der Spaltenauswahlsignale (COL) und zur Bereitstellung von Auswahlbits.
Digital-Analog-Wandler nach einem der Ansprüche 9–15, wobei der Digital-Analog-Wandler ein binär gewichteter Digital-Analog-Wandler ist.
Digital-Analog-Wandler nach einem der Ansprüche 9–15, wobei der Digital-Analog-Wandler ein thermometerkodierter Digital-Analog-Wandler ist.
Digital-Analog-Wandler nach einem der Ansprüche 9–15, wobei der Digital-Analog-Wandler segmentiert ist in einen thermometerkodierten Digital-Analog-Wandler-Abschnitt und einen binär gewichteten Digital-Analog-Wandler-Abschnitt.
Verfahren zum Betrieb einer Halbleitervorrichtung, umfassend: Speichern eines Bits in einer Folge von Bits zur Bereitstellung eines gespeicherten Bits; Steuern eines ersten Schalters (118) über das gespeicherte Bit; und Steuern eines zweiten Schalters über das gespeicherte Bit und ein nächstes Bit, welches in der Folge von Bits auf das gespeicherte Bit folgt.
Verfahren nach Anspruch 19, wobei das Steuern des ersten Schalters (118) umfasst: Leiten von Strom zwischen einem Schaltungsknoten (144) und einem Ausgang (108) über den ersten Schalter (118); und wobei das Steuern des zweiten Schalters (120) umfasst: Voraufladung des Schaltungsknotens (144) über den zweiten Schalter (120) basierend auf dem gespeicherten Bit und dem nächsten Bit.
Verfahren nach Anspruch 20, wobei die Voraufladung des Schaltungsknotens (144) umfasst: Voraufladung des Schaltungsknotens (144), wenn der erste Schalter (118) nichtleitend ist und das nächste Bit einen anderen Logikwert aufweist als das gespeicherte Bit.
Verfahren nach einem der Ansprüche 19–21, wobei das Steuern des zweiten Schalters (120) umfasst: Bringen des zweiten Schalters (120) in einen nichtleitenden Zustand, wenn das nächste Bit denselben Logikwert aufweist wie das gespeicherte Bit.
Verfahren nach einem der Ansprüche 19–22, wobei das Steuern des zweiten Schalters (120) umfasst: Bringen des zweiten Schalters (120) in einen nichtleitenden Zustand, wenn der zweite Schalter (120) leitet und das nächste Bit einen anderen Logikwert aufweist als das gespeicherte Bit.
Verfahren zum Betrieb eines Digital-Analog-Wandlers, umfassend: Empfangen einer Folge von Digitalcodes; Auswählen von Stromzellen (58) basierend auf Digitalcodes in der Folge von Digitalcodes; Bringen eines ersten Schalters (118) in einen leitenden Zustand zum Leiten eines Stroms zwischen einem Schaltungsknoten (144) und einem Ausgang in einer ausgewählten Stromzelle (58); Bringen des ersten Schalters in einen nichtleitenden Zustand in einer nicht ausgewählten Stromzelle (58); Bringen eines zweiten Schalters (120) in einen leitenden Zustand zum Bewirken einer Voraufladung des Schaltungsknotens (144) in der nicht ausgewählten Stromzelle (58), wenn der nächste Digitalcode in der Folge von Digitalcodes die nicht ausgewählte Stromzelle (58) auswählt.
Verfahren nach Anspruch 24, umfassend: Dekodieren jedes Digitalcodes in der Folge von Digitalcodes; Bereitstellen einer Folge von Zeilenauswahlsignalen (LINE) basierend auf der Folge von Digitalcodes; Bereitstellen einer Folge von Spaltenauswahlsignalen (COL) basierend auf der Folge von Digitalcodes; Dekodieren der Folge von Zeilenauswahlsignalen (LINE) und der Folge von Spaltenauswahlsignalen (COL); Bereitstellen einer Folge von Auswahlbits (SEL); Speichern eines Auswahlbits aus der Folge von Auswahlbits und Bereitstellen eines gespeicherten Auswahlbits (LSEL); Steuern des ersten Schalters (118) über das gespeicherte Auswahlbit (LSEL); und Steuern des zweiten Schalters (120) über das gespeicherte Auswahlbit (LSEL) und ein nächstes Auswahlbit in der Folge von Auswahlbits (LSEL).