DE112013001990B4

DE112013001990B4 - Digital-Analog-Wandler mit gesteuerten Gate-Spannungen

Info

Publication number: DE112013001990B4
Application number: DE112013001990.6T
Authority: DE
Inventors: Roderick McLachlan; Avinash Gutta; Fergus John Downey
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 2012-04-12
Filing date: 2013-03-27
Publication date: 2019-12-05
Anticipated expiration: 2033-03-28
Also published as: US8537043B1; CN104247270A; DE112013001990T5; WO2013154830A1; CN104247270B

Abstract

Digital-Analog-Wandler (DAC), umfassend:einen Widerstandszweig, der zwischen einer ersten Spannungsreferenz (Vgnd) über einen ersten n-Kanal-MOSFET (416) und einer zweiten Spannungsreferenz (Vref) über einen ersten p-Kanal-MOSFET (414) schaltbar verbunden ist; undeine Generatorschaltung (400), umfassend:eine erste Teilschaltung zum Erzeugen einer ersten Ansteuerspannung in Abhängigkeit einer Drain-Source-Spannung einer MOS-Vorrichtung (408, 410) in der ersten Teilschaltung; undeine zweite Teilschaltung zum a) Versetzen der ersten Ansteuerspannung um eine Offsetspannung welche proportional zu einer Drain-Source-Spannung der MOS-Vorrichtung (408, 410) in der ersten Teilschaltung ist, um eine zweite Ansteuerspannung zu erzeugen, und b) Zuführen der zweiten Ansteuerspannung an ein Gate von einem des ersten n-Kanal-MOSFET (416) und des ersten p-Kanal-MOSFET (414).

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft im Allgemeinen Digital-Analog-Wandler (DACs), insbesondere Verfahren und Vorrichtungen, die Gate-Spannungen von NMOS- und PMOS-Schaltern steuern können, die in R-2R-Spannungsmodus-DACs verwendet werden.
HINTERGRUNDINFORMATIONEN
Ein Spannungsmodus-R-2R-Digital-Analog-Wandler (DAC) umfasst Widerstandszweige, die mit einem einpoligen Umschalter zwischen zwei Bezugsspannungen (Vref und Masse Vgnd) geschaltet werden. 1 veranschaulicht einen segmentierten Spannungsmodus-R-2R-DAC 100, welcher einen Digitalcodeeingang in einen Analogspannungsausgang (Vout) umwandelt. Der segmentierte Spannungsmodus-R-2R-DAC 100 kann eine Widerstandsleiter umfassen, welche ferner eine Reihe von Zweigen umfasst. Jeder Zweig kann einen Widerstand (2R) und einen Schalter 106.1-106.6 umfassen, so dass der Widerstand (2R) entweder mit einer ersten Position, welche mit der Masse (Vgnd) verbunden ist, oder einer zweiten Position, welche mit einem Bezugsspannungspotential (Vref) verbunden ist, schaltbar verbunden ist. Die Schalter 106.1-106.6 sind MOS-Schalterpaare, welche ausführlich zusammen mit 2 erläutert werden. Jeder Zweig der Widerstandsleiter (einschließlich eines entsprechenden Schalterpaars) wird durch ein Bit des Digitalcodes gemäß einer Reihenfolge von einem niedrigstwertigen Bit (LSB) auf der linken Seite bis zu einem höchstwertigen Bit (MSB) auf der rechten Seite gesteuert. Falls der Bit-Wert gleich null ist, wird der Schalter in die erste Position geschaltet, so dass der entsprechende Zweig mit Vgnd verbunden ist; falls der Bit-Wert gleich eins ist, wird der Schalter in die zweite Position geschaltet, so dass der entsprechende Zweig mit Vref verbunden ist. Folglich kann der Digitalcode durch Spannungsdämpfung über der Widerstandsleiter in einen Analogspannungsausgang (Vout) umgewandelt werden.
Der segmentierte Spannungsmodus-R-2R-DAC 100 kann in zwei Abschnitte unterteilt werden. Ein erster Abschnitt auf der linken Seite der gestrichelten Linie ist ein R-2R-DAC 102, und ein zweiter Abschnitt auf der rechten Seite der gestrichelten Linie ist ein segmentaler DAC 104. Der R-2R-DAC 102 kann digitale Bits niedrigerer Wertigkeit umfassen, während der segmentierte DAC Bits höherer Wertigkeit umfassen kann. Zusammen bilden der R-2R-DAC 102 und der segmentale DAC 104 den segmentierten Spannungsmodus-R-2R-DAC 100.
2 veranschaulicht ein detailliertes Schaltbild für die MOS-Schalter 106.1-106.6. Bezug nehmend auf 2 empfängt ein Schalter 200 (welcher ein beliebiger der MOS-Schalter 106.1-106.6 sein kann) ein digitales Bit B(N) und gibt eine Spannung von Vgnd oder Vref an den Widerstand (2R) in einem Zweig des segmentierten Spannungsmodus-R-2R-DAC aus. Der Schalter 200 umfasst Treiber 202, 204 und einen p-Kanal-MOSFET (PMOS) 206 und einen n-Kanal-MOSFET (NMOS) 208. Die Treiber 202, 204 empfangen jeweils das digitale Bit B(N), während die Ausgänge der Treiber 202, 204 mit den Gates vom PMOS 206 bzw. NMOS 208 gekoppelt sind. Basierend auf dem Digitaleingang kann der Ausgang des Treibers 202 entweder zu einer Bezugsspannung Vgp oder einer positiven Versorgungsspannung Vdd gesteuert werden, und der Ausgang des Treibers 204 kann entweder zu einer Bezugsspannung Vgn oder einer negativen Versorgungsspannung Vss gesteuert werden. Im Betrieb bilden der PMOS 206 und der NMOS 208 ein komplementäres MOS-Schalterpaar, so dass zu jedem Zeitpunkt, falls die Gate-Spannung vom PMOS 206 bei Vgp ist, die Gate-Spannung des NMOS 208 bei Vss ist; oder alternativ, falls die Gate-Spannung vom PMOS 206 bei Vdd ist, ist die Gate-Spannung des NMOS 208 bei Vgn. Zu jedem Zeitpunkt ist somit nur einer von PMOS 206 und NMOS 208 eingeschaltet.
Ein idealer Schalter weist einen Widerstand von null auf, wenn er auf EIN geschaltet (oder aktiviert) ist. In der Praxis weist jeder der MOS-Schalter jedoch einen EIN-Widerstand auf, wenn PMOS 206 oder NMOS 208 auf EIN geschaltet ist. Ferner ist der EIN-Widerstand für PMOS 206 gewöhnlich vom EIN-Widerstand für NMOS 208 verschieden. Diese ungleichen EIN-Widerstände zwischen PMOS 206 und NMOS 208 bewirken eine Ungenauigkeit im DAC-Ausgang. Das US-Patent-Nr. 5,075,677 ('677-Patent) (auf den Rechtsnachfolger der vorliegenden Anmeldung übertragen) beschreibt eine Vgn-Generatorschaltung, welche einstellbare Vgn (oder in ähnlicher Weise einstellbare Vgp) dem Treiber 204 (oder in ähnlicher Weise dem Treiber 202) zuführt, so dass die scheinbaren EIN-Widerstände für die PMOS- und NMOS-Schalter im Wesentlichen gleich sind.
3 veranschaulicht einen Vgn-Generator wie im '677-Patent beschrieben. Unter Bezugnahme auf 3 umfasst der Vgn-Generator 300 einen Operationsverstärker 302, einen PMOS 304, einen NMOS 306 und Widerstände 308-314. Die Widerstände 308, 310 sind ausgewählt, um einen gleichen ersten Widerstandswert (R1) innerhalb eines Präzisionsbereichs aufzuweisen, und die Widerstände 312, 314 sind ausgewählt, um einen gleichen zweiten Widerstandswert (R2) innerhalb eines Präzisionsbereichs aufzuweisen. Da die Widerstände 312, 314 ausgewählt sind, um einen gleichen zweiten Widerstandswert aufzuweisen, ist die Spannung am Knoten 318 Vref/2, welche dem invertierten Eingang des Operationsverstärkers 302 zugeführt wird. Durch den Betrieb des Operationsverstärkers 302 folgt die Spannung am nicht invertierten Eingang des Operationsverstärkers 302 dem invertierten Eingang und ist ebenfalls gleich Vref/2. Ferner sind, da die Widerstände 308, 310 ebenfalls den gleichen Widerstandswert aufweisen, die Spannungsabfälle über die Widerstände 308, 310 ebenfalls gleich, und somit ist Vds für PMOS 304 gleich Vds für NMOS 306. Das Vds-Gleichgewicht zwischen PMOS 304 und NMOS 306 wird durch Einstellen von Vgn als das Gate des NMOS 306 erzielt. Die einstellbare Vgn wird auf das Gate des NMOS-Schalters 208 angewendet. Auf diese Weise wählt das '677-Patent Vgn für den NMOS-Schalter, was zu einem Ausgleich der EIN-Widerstände zwischen dem NMOS-Schalter 208 und dem PMOS-Schalter 206 führt. Obgleich 3 einen Vgn-Generator veranschaulicht, würden Durchschnittsfachleute verstehen, dass ein Vgp-Generator in ähnlicher Weise konstruiert werden kann, wobei der Ausgang mit dem Gate des PMOS 304 gekoppelt ist und das Gate des NMOS 306 mit Vref gekoppelt ist. Daher werden die folgenden Ausführungsformen der Einfachheit halber in Bezug auf den Vgn-Generator erläutert.
Um die Empfindlichkeit gegenüber dem Eingangs-Offset (Vos) des Operationsverstärkers 302 zu reduzieren und um die Empfindlichkeit gegenüber Widerstands-Fehlanpassungen zu reduzieren, verwendet der derzeitige Stand der Technik eine mäßig große Vds für den PMOS 304 und NMOS 306 im Vgn-Generator, so dass sie viel größer als die Vds für den PMOS 206 und NMOS 208 sind, nämlich Vds [Vgn] >> Vds [DAC]. Wie im Folgenden jedoch gezeigt wird, bewirkt dies eine Nichtlinearität in den Widerstandszweigen im DAC, was unerwünscht ist, insbesondere für Bits höherer Wertigkeit, wie beispielsweise MSB.
US 6,266,001 B1 bezieht sich auf eine Spannungspegelumsetzung zum Steuern von Schaltern innerhalb eines Digital-Analog-Wandlers.
US 7,639,168 B1 bezieht sich auf einen MOS-Schalter basierenden Digital-Analog-Wandler mit einem ersten und zweiten Schalter zum Steuern einer Hoch- und Niedrigreferenz-Gatespannung.
US 7,129,878 B1 bezieht sich auf einen Digital-Analog-Wandler für ein Flüssigkristall-Display mit einer Verriegelungsschaltung, einer Spannungspegelschiebeschaltung, einem Schalterschaltkreis und einem Widerstandsnetzwerk.
Figurenliste

1 veranschaulicht einen segmentierten Spannungsmodus-R-2R-Digital-Analog-Wandler.
2 veranschaulicht einen Schalter, der ein komplementäres PMOS- und NMOS-Paar umfasst.
3 veranschaulicht einen Vgn-Generator.
4 veranschaulicht einen Vgn-Generator gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung.
5 veranschaulicht einen Vgn-Generator gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung.

DETAILLIERTE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
Der Strom I_DS, der durch einen MOS-Transistor fließt, kann einen nichtlinearen Faktor in Bezug auf Vds umfassen. Beispielsweise ist in Bezug auf NMOS 306, wie in 3 gezeigt, bekannt, dass I_DS, d. h. der Strom vom Drain zur Source,
$I_{D S} = K' \frac{W}{L} {(V_{G S} - V_{T}) V_{D S} - \frac{V_{D S}^{2}}{2})} = K' \frac{W}{L} (V_{G S} - V_{T} - \frac{V_{D S}}{2}) V_{D S},$
wobei K' ein konstanter Koeffizient, W/L das Verhältnis von Breite zu Länge des NMOS, V_GS die Gate-zu-Source-Spannung, VT die Schwellenspannung, über der der NMOS auf EIN geschaltet ist, und V_DS der Spannungsabfall vom Drain zur Source ist. Daher kann der EIN-Widerstand R_ON (= V_DS/I_DS) von V_DS abhängig sein, einschließlich eines nichtlinearen Faktors, welcher sich erhöhen kann, wenn V_DS groß ist. Die Widerstandszweige des DAC sind jedoch in der Regel so ausgelegt, dass die NMOS-Schalter eine kleine Vds aufweisen können, insbesondere in den Schaltern für MSB-Widerstandszweige. Folglich besteht ein Konflikt zwischen Linearität und Genauigkeit des Ausgangs des DAC. Obwohl es wünschenswert ist, dass V_DS groß ist, so dass der Betrieb des „Vgn-Generators“ weniger empfindlich gegenüber Operationsverstärker-Offset und Widerstands-Fehlanpassung ist, erzeugen große V_DS leider ebenfalls Nichtlinearität im EIN-Widerstand, was wiederum Nichtlinearität im DAC bewirken kann. Der derzeitige Stand der Technik macht Kompromisse durch die Verwendung einer mäßig großen V_DS und anschließendem Trimmen der Schaltung, wie beispielsweise Laserabgleich, um Fehler zu reduzieren, welche aufgrund der kompromittierten Empfindlichkeit des „Vgn-Generators“ gegenüber Operationsverstärker-Offsets und Widerstands-Fehlanpassungen resultieren.
Ein Ziel dieser Erfindung ist es, eine gute Ausgangsgenauigkeit bereitzustellen, ohne dass anschließendes Trimmen oder Kalibrieren notwendig ist. Es ist ebenfalls ein Ziel der vorliegenden Erfindung, eine gute Ausgangsgenauigkeit bereitzustellen, ohne dass eine zusätzliche negative Versorgungsschiene hinzugefügt werden muss.
Die vorliegende Erfindung betrifft einen Digital-Analog-Wandler (DAC) mit den Merkmalen des Patentanspruchs 1.
Die vorliegende Erfindung betrifft zudem eine Generatorschaltung für einen Digital-Analog-Wandler mit den Merkmalen des Patentanspruchs 7.
Ausführungsformen der vorliegenden Erfindung können einen Digital-Analog-Wandler (DAC) umfassen, welcher eine Mehrzahl von Widerstandszweigen umfassen kann, wobei jeder Widerstandsschenkel einem digitalen Bit mit einer Bit-Wertigkeit entspricht, wobei jeder Widerstandszweig mit einer von einer ersten Spannungsreferenz und einer zweiten Spannungsreferenz über ein entsprechendes MOS-Paar schaltbar verbunden ist, wobei das entsprechende MOS-Paar jeweils einen ersten NMOS und einen ersten PMOS umfasst, und eine Generatorschaltung, welche eine erste Teilschaltung zum Erzeugen einer ersten Ansteuerspannung (Vgn) und eine zweite Teilschaltung zum a) Versetzen der ersten Ansteuerspannung um eine Mehrzahl von Offsetspannungen, um eine Mehrzahl von zweiten Ansteuerspannungen zu erzeugen, und b) Zuführen von jeder der Mehrzahl der zweiten Ansteuerspannungen und der entsprechenden Offsetspannungen an das entsprechende MOS-Paar umfassen kann.
Ausführungsformen der vorliegenden Erfindung können eine Generatorschaltung umfassen, welche eine zusätzliche Schaltung umfasssen kann, die den nichtlinearen Fehlerterm aufheben kann. Wie in Gleichung (1) gezeigt, kann die Nichtlinearität reduziert werden, wenn Vgs um einen bestimmten Betrag reduziert wird, vorzugsweise um Vds/2. 4 veranschaulicht einen Vgn/Vgp-Generator gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. Der Vgn/Vgp-Generator 400 kann eine erste Teilschaltung 426 und eine zweite Teilschaltung 428 umfassen. Ferner zeigt 4 zur Vereinfachung der Darstellung ebenfalls einen Widerstandszweig eines DAC, einschließlich eines PMOS-Schalters 414, eines NMOS-Schalters 416, welche von einer Treiberschaltung 424 angesteuert werden, und zwei Widerstände (Rdac). Die erste Teilschaltung 426 und die zweite Teilschaltung 428 können zusammen den Vgn/Vgp-Generator 400 bilden, wobei die erste Teilschaltung 426 den Vgn-Generator reflektiert, wie in 3 gezeigt, und die zweite Teilschaltung 428 eine Schaltung ist, welche verwendet werden kann, um Vds/2 (im Vgn/Vgp-Generator) vom Ausgang der ersten Teilschaltung 426 zu subtrahieren.
In einer Ausführungsform der vorliegenden Erfindung kann die erste Teilschaltung 426 einen Operationsverstärker 402, ein gestapeltes PMOS-Paar 404, 406, ein gestapeltes NMOS-Paar 408, 410 und zwei Widerstandspaare R1, R2 umfassen. Die erste Teilschaltung 426 kann im Wesentlichen in derselben Weise wie der Vgn-Generator funktionieren, wie in 3 gezeigt. Das gestapelte PMOS-Paar 404, 406 und das gestapelte NMOS-Paar 408, 410 werden verwendet, um zu veranschaulichen, dass ihre jeweilige Vds größer als die im DAC ist. Folglich würde die Vgn des Stands der Technik (VGN_PA) am Knoten 418, falls im DAC verwendet, nichtlineare Effekte aufgrund des zusätzlichen Terms Vds/2 enthalten.
Die zweite Teilschaltung 428 kann Vds/2 vom Spannungsausgang am Knoten 418 subtrahieren und entsprechende Gate-Spannungen an die jeweiligen Gates des PMOS-Schalters 414 und NMOS 416 zuführen. Die zweite Teilschaltung 428 kann einen Operationsverstärker 405, einen NMOS 412 und drei Widerstände (R3) umfassen. Der nichtinvertierte Eingang des Operationsverstärkers 405 ist mit einem Drain des gestapelten PMOS 408 gekoppelt, so dass der nichtinvertierte Eingang des Operationsverstärkers 405 eine Eingangsspannung von Vds aufweist. Der NMOS 412 und die drei Widerstände (R3) sind in Reihe geschaltet, so dass zwei R3 zwischen der Masse Vgnd und der Source des NMOS 412 in Reihe geschaltet sind, und der dritte R3 ist zwischen Drain des NMOS 422 und Ausgang von Operationsverstärker 402 (oder Knoten 418) geschaltet. Der invertierte Eingang des Operationsverstärkers 405 ist mit der Source des NMOS 412 gekoppelt, und der Ausgang des Operationsverstärkers 405 ist mit dem Gate des NMOS 412 gekoppelt. Der Drain von NMOS 412 (Knoten 422) kann Vgn an einen ersten Treiber 430 (in der Treiberschaltung 424) zuführen, dessen Ausgang mit dem Gate des NMOS-Schalters 416 des DAC gekoppelt sein kann, und die Verbindung 420 (zwischen den beiden in Reihe geschalteten R3) kann eine Offsetspannung, hier eine Reduktionsspannung, Vgp an einen zweiten Treiber 432 (in der Treiberschaltung 424) zuführen, dessen Ausgang mit dem Gate des PMOS-Schalters 414 des DAC gekoppelt sein kann.
Durch den Betrieb des Operationsverstärkers 405 kann der invertierte Eingang dem nichtinvertierten Eingang folgen, so dass die Spannung am Knoten 426 ebenfalls Vds ist. Der Strom am Drain des NMOS 412, Id = Vds/(2*R3), wodurch ein Abfall von Vds/2 vom Knoten 418 zum Knoten 422 bewirkt wird, nämlich am Gate des NMOS-Schalters 416 des DAC. Die Gate-Spannung des PMOS-Schalters 414 kann dieselbe sein wie die am Knoten 420 bei Vds/2. Auf diese Weise können die Gate-Spannungen für den NMOS-Schalter 416 und den PMOS-Schalter 414 um Vds/2 verschoben werden und somit die Nichtlinearität im DAC-Ausgang reduzieren. Ausführungsformen der vorliegenden Erfindung wie in 3 gezeigt können den Vorteil haben, dass die Vds in der Vgn/Vgp-Generatorschaltung maximiert wird, ohne die Notwendigkeit, die Nichtlinearität für die höherwertigen Bits zu kompromittieren, und ohne die Notwendigkeit, die Schaltung zu trimmen.
In einer Ausführungsform der vorliegenden Erfindung kann die Größe der beiden PMOS- und NMOS-Schalter für verschiedene Bits von den MSBs (oder Schaltern im Segmentabschnitt des segmentierten DAC) auf die LSBs (oder Schalter im R-2R-Abschnitt des segmentierten DAC) herunterskaliert werden. Beispielsweise kann das Skalierungsschema binäre Skalierung sei, d. h. die Größe eines niedrigeren Bits ist die Hälfte der Größe des unmittelbar höheren Bits. Andere Skalierungstechniken, wie beispielsweise die Conroy-Skalierung, können ebenfalls verwendet werden. Unabhängig von den Skalierungsschemata ist W/L (oder das Verhältnis von Breite zu Länge) eines MSB-Schalters viel größer als W/L des letzten LSB-Schalters. Da der EIN-Widerstand umgekehrt proportional zum W/L-Verhältnis ist, weisen die MSBs einen viel kleineren EIN-Widerstand als die LSBs auf. Folglich kann für einen gleichen Strom, der durch einen MSB-Schalter und einen LSB-Schalter fließt, der Spannungsabfall über den LSB-Schalter viel größer als der Spannungsabfall über den MSB-Schalter sein. In der vorliegenden DAC-Einrichtung sind der Strom, der durch die Schalter fließt, und somit der Spannungsabfall über die Schalter Funktion des Digitaleingangscodes, wobei die Spannungsabfälle über die Schalter für MSBs vernachlässigbar sein können und die Spannungsabfälle über die Schalter für LSBs große Schwankungen aufweisen können.
Es ist wünschenswert, die nicht vernachlässigbaren Spannungsabfälle über die Schalter für LSBs einzubeziehen, indem eine geringere Spannungskorrektur für LSBs bereitgestellt wird. In einer beispielhaften Ausführungsform können statt einer Korrektur von Vds/2 für MSBs die LSBs eine Korrektur von Vds/4 erhalten.
In einer anderen beispielhaften Ausführungsform können die Gate-Spannungen für LSB-Schalter gemäß der entsprechenden Bit-Position variabel erzeugt werden. Dementsprechend kann die Gate-Spannung bei einem niedrigerwertigen Bit im LSB-Bereich eine geringere Spannungskorrektur aufweisen, während die Gate-Spannung bei einem höherwertigen Bit im LSB-Bereich eine größere Spannungskorrektur aufweisen kann. 5 veranschaulicht einen segmentierten R-2R-DAC, welcher variable Gate-Spannungen für LSBs gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung aufweist. Unter Bezugnahme auf 5 kann ein segmentierter R-2R-DAC 504 einen segmentalen Abschnitt 506 für MSBs und einen R-2R-Abschnitt für LSBs umfassen. Die Gate-Spannungen für die MSBs im segmentalen Abschnitt 506 können ähnlich sein wie in 4, einschließlich einer Spannungskorrektur von Vds/2. Die Gate-Spannungen für die LSBs im R-2R-Abschnitt können jedoch je nach digitaler Bit-Position variabel sein und vom Vgn/Vgp-Generator zugeführt werden. Wie in 4 erläutert, kann der Vgn/Vgp-Generator ähnlich wie die erste Teilschaltung 406 sein, wie in 4 gezeigt, zum Erzeugen einer Vgn ohne Korrektur, und eine zweite Teilschaltung 502 zum Korrigieren der erzeugten Vgn um eine Korrekturspannung.
Die Teilschaltung 502 kann einen Operationsverstärker 510, einen NMOS 512, einen Stapel von in Reihe geschalteten Widerständen R4 und einen Stapel von in Reihe geschalteten Widerständen R5 umfassen. In einer Ausführungsform kann der Summenwiderstand der in Reihe geschalteten Widerstände R4 gleich dem Widerstand R3 sein, wie in 4 gezeigt, oder Σ R4 = R3, und der Summenwiderstand der in Reihe geschalteten Widerstände R5 kann zweimal den Widerstand von R3 betragen, oder Σ R5 = 2*R3. Der Pm-Knoten der Teilschaltung 502 kann sich am Mittelpunkt des in Reihe geschalteten R5 befinden, wobei eine Hälfte des in Reihe geschalteten R5 von der Source des NMOS 512 mit Pm und eine Hälfte des R5 von Pm zur Masse verbunden sind. Die in Reihe geschalteten R4 können zwischen dem Drain des NMOS 512 und einem Ausgang einer Vgn-Generatorschaltung 426 verbunden sein, wie in 4 gezeigt. In einer Ausführungsform kann die Spannung vom Drain des NMOS 512 (Knoten Nm) an die Gates dieser NMOS-Schalter der MSBs des DAC 504 zugeführt werden, und die Spannung am Knoten Pm kann an diese PMOS-Schalter der MSBs des DAC 504 zugeführt werden. In einer bevorzugten Ausführungsform können die MSBs des DAC 505 diese Bits im segmentalen Abschnitt 508 des segmentierten R-2R-DAC umfassen. Folglich können die Vgn und Vgp an den Gates der MOS-Schalter für diese MSBs um VdS/2 reduziert werden, wobei die VdS ein Drain-zu-Source-Spannungsabfall ist, wie in 4 gezeigt.
Für die niedrigerwertigen Bits, wie beispielsweise die Bits im R-2R-Abschnitt 506 des DAC, können Vgn und Vgp an den Gates der MOS-Schalter für diese LSBs gemäß Bit-Positionen reduziert werden. In einer Ausführungsform kann sich der Betrag der Spannungs-Offsets von einem höheren Bit zu einem niedrigeren Bit für diese LSBs verringern. Unter Bezugnahme auf 5 können als Beispiel zur Veranschaulichung die Bits i+1, i, i-1 abnehmende Wertigkeit aufweisen. Daher können sich die Spannungs-Offset-Beträge von Vgn/Vgp für die Bits i+1, i, i-1 dementsprechend verringern. In einer Ausführungsform können Gate-Spannungen für die NMOS-Schalter für die Bits i+1, i, i-1 von den Knoten Ni+1, Ni, Ni-1 in der Teilschaltung 502 (oder R4 an den Positionen Ni+1, Ni, Ni-1 vom Drain des NMOS 512) sein, und die Gate-Spannungen für die PMOS-Schalter für die Bits i+1, i, i-1 können von den Knoten Pi+1, Pi, Pi-1 in der Teilschaltung 502 (oder R5 an den Positionen Pi+1, Pi, Pi-1 vom Pm-Knoten) sein. Auf diese Weise können sich die Spannungs-Offset-Beträge gemäß den Bit-Positionen für LSBs proportional verringern.
Fachleute werden aus der vorstehenden Beschreibung erkennen können, dass die vorliegende Erfindung in einer Vielzahl von Formen implementiert werden kann und dass die verschiedenen Ausführungsformen allein oder in Kombination implementiert werden können. Daher sollte, obgleich die Ausführungsformen dieser Erfindung in Verbindung mit bestimmten Beispielen derselben beschrieben wurden, der wahre Schutzbereich der Ausführungsformen nicht derart eingeschränkt werden, da dem erfahrenen Praktiker nach dem Studium der Zeichnungen, Beschreibung und vorliegenden Ansprüche andere Modifikationen ersichtlich werden.

Claims

Digital-Analog-Wandler (DAC), umfassend: einen Widerstandszweig, der zwischen einer ersten Spannungsreferenz (Vgnd) über einen ersten n-Kanal-MOSFET (416) und einer zweiten Spannungsreferenz (Vref) über einen ersten p-Kanal-MOSFET (414) schaltbar verbunden ist; und eine Generatorschaltung (400), umfassend: eine erste Teilschaltung zum Erzeugen einer ersten Ansteuerspannung in Abhängigkeit einer Drain-Source-Spannung einer MOS-Vorrichtung (408, 410) in der ersten Teilschaltung; und eine zweite Teilschaltung zum a) Versetzen der ersten Ansteuerspannung um eine Offsetspannung welche proportional zu einer Drain-Source-Spannung der MOS-Vorrichtung (408, 410) in der ersten Teilschaltung ist, um eine zweite Ansteuerspannung zu erzeugen, und b) Zuführen der zweiten Ansteuerspannung an ein Gate von einem des ersten n-Kanal-MOSFET (416) und des ersten p-Kanal-MOSFET (414).
Digital-Analog-Wandler (DAC) nach Anspruch 1, wobei die MOS-Vorrichtung in der ersten Teilschaltung eine zweite n-Kanal-MOSFET-Vorrichtung (408,410) ist und weiterhin die erste Teilschaltung Folgendes umfasst: einen zweiten p-Kanal-MOSFET (404,406); und einen ersten Operationsverstärker (402), wobei der erste Operationsverstärker Folgendes umfasst: einen ersten Eingang (+), welcher mit einem ersten Ende eines ersten Widerstands und einem ersten Ende eines zweiten Widerstands gekoppelt ist, wobei ein zweites Ende von jedem der ersten und zweiten Widerstände (R1) in Serie mit einem Drain des zweiten n-Kanal-MOSFET (408, 410) oder einem Drain des zweiten p-Kanal-MOSFET (406) gekoppelt ist, wobei eine Source des zweiten n-Kanal-MOSFET (408, 410) mit der ersten Spannungsreferenz (Vgnd) gekoppelt ist und eine Source des zweiten p-Kanal-MOSFET (404, 406) mit der zweiten Spannungsreferenz (Vref) gekoppelt ist, wobei ein Gate des zweiten p-Kanal-MOSFET (404, 406) mit der ersten Spannungsreferenz (Vgnd) gekoppelt ist; einen zweiten Eingang (-), welcher mit einem ersten Ende eines dritten Widerstands und einem ersten Ende eines vierten Widerstands mit gleichem Widerstandswert (R2) gekoppelt ist, wobei ein zweites Ende des dritten Widerstands mit der ersten Spannungsreferenz (Vgnd) gekoppelt ist und ein zweites Ende des vierten Widerstands mit der zweiten Spannungsreferenz (Vref) gekoppelt ist; und einen Ausgang, welcher mit einem Gate des zweiten n-Kanal-MOSFET (408, 410) gekoppelt ist und die erste Ansteuerspannung ausgibt.
Digital-Analog-Wandler (DAC) nach Anspruch 2, wobei die zweite Teilschaltung Folgendes umfasst: einen dritten n-Kanal-MOSFET (412), umfassend einen Drain, welcher mit einem ersten Ende eines fünften Widerstands gekoppelt ist, wobei ein zweites Ende des fünften Widerstands mit dem Ausgang des ersten Operationsverstärkers (402) gekoppelt ist; und einen zweiten Operationsverstärker (405), umfassend: einen ersten Eingang (+), welcher mit dem Drain des zweiten n-Kanal-MOSFET (408, 410) gekoppelt ist; einen zweiten Eingang (-), welcher mit einer Source des dritten n-Kanal-MOSFET (412) und einem ersten Ende eines sechsten Widerstands gekoppelt ist, wobei ein zweites Ende des sechsten Widerstands über einen in Reihe geschalteten siebten Widerstand mit der ersten Spannungsreferenz (Vgnd) gekoppelt ist; einen Ausgang, welcher mit einem Gate des dritten n-Kanal-MOSFET (412) gekoppelt ist.
Digital-Analog-Wandler (DAC) nach Anspruch 3, wobei der Drain des dritten n-Kanal-MOSFET (412) mit dem Gate des ersten n-Kanal-MOSFET (416) gekoppelt ist, um die zweite Ansteuerspannung zuzuführen, und eine gemeinsame Verbindung der sechsten und siebten Widerstände (420) mit dem Gate des ersten p-Kanal-MOSFET gekoppelt ist, um die Offsetspannung zuzuführen.
Digital-Analog-Wandler (DAC) nach Anspruch 4, wobei die ersten und zweiten Widerstände im Wesentlichen den gleichen Widerstandswert (R1) aufweisen; die dritten und vierten Widerstände im Wesentlichen den gleichen Widerstandswert (R2) aufweisen; und die fünften, sechsten und siebten Widerstände im Wesentlichen den gleichen Widerstandswert (R3) aufweisen.
Digital-Analog-Wandler (DAC) nach einem der vorhergehenden Ansprüche, wobei die Offsetspannung im Wesentlichen gleich der Hälfte einer Spannung vom Drain zur Source der MOS-Vorrichtung in der ersten Teilschaltung ist.
Generatorschaltung (400) für einen Digital-Analog-Wandler (DAC), umfassend: eine erste Teilschaltung (426) zum Erzeugen einer ersten Ansteuerspannung (Vgn) in Abhängigkeit einer Drain-Source-Spannung eines n-Kanal-MOSFET-Transistors (408, 410) in der ersten Teilschaltung; und eine zweite Teilschaltung (428) zum a) Versetzen der ersten Ansteuerspannung um eine Offsetspannung welche proportional zu einer Drain-Source-Spannung der MOS-Vorrichtung in der ersten Teilschaltung ist, um eine zweite Ansteuerspannung zu erzeugen, und b) Zuführen der zweiten Ansteuerspannung an ein Gate von einem des ersten n-Kanal-MOSFET (416) und des ersten p-Kanal-MOSFET (414).
Generatorschaltung nach Anspruch 7, wobei der Digital-Analog-Wandler (DAC) Folgendes umfasst: einen Widerstandszweig, welcher mit einer ersten Spannungsreferenz (Vgnd) über einen ersten n-Kanal-MOSFET-Schalter oder einer zweiten Spannungsreferenz (Vref) über einen ersten p-Kanal-MOSFET-Schalter schaltbar verbunden ist.
Generatorschaltung nach Anspruch 7 oder 8, wobei die MOS-Vorrichtung der ersten Teilschaltung eine zweite n-Kanal-MOSFET-Vorrichtung (408, 410) ist und die erste Teilschaltung weiterhin Folgendes umfasst: einen zweiten p-Kanal-MOSFET (404, 406); und einen ersten Operationsverstärker (402), wobei der erste Operationsverstärker Folgendes umfasst: einen ersten Eingang (+), welcher mit einem ersten Ende eines ersten Widerstands und einem ersten Ende eines zweiten Widerstands gekoppelt ist, wobei ein zweites Ende von jedem der ersten und zweiten Widerstände in Serie mit einem von einem Drain des zweiten n-Kanal-MOSFET (408, 410) oder einem Drain des zweiten p-Kanal-MOSFET (404, 406) gekoppelt ist, wobei eine Source des zweiten n-Kanal-MOSFET (408,410) mit der ersten Spannungsreferenz (Vgnd) gekoppelt ist und eine Source des zweiten p-Kanal-MOSFET (404, 406) mit der zweiten Spannungsreferenz (Vref) gekoppelt ist, wobei ein Gate des zweiten p-Kanal-MOSFET (404, 406) mit der ersten Spannungsreferenz (Vgnd) gekoppelt ist; einen zweiten Eingang (-), welcher mit einem ersten Ende eines dritten Widerstands und einem ersten Ende eines vierten Widerstands mit gleichem Widerstandswert (R2) gekoppelt ist, wobei ein zweites Ende des dritten Widerstands mit der ersten Spannungsreferenz (Vgnd) gekoppelt ist und ein zweites Ende des vierten Widerstands mit der zweiten Spannungsreferenz (Vref) gekoppelt ist; und einen Ausgang (418), welcher mit einem Gate des zweiten n-Kanal-MOSFET (408,410) gekoppelt ist und die erste Ansteuerspannung ausgibt.
Generatorschaltung nach Anspruch 9, wobei die zweite Teilschaltung Folgendes umfasst: einen dritten n-Kanal-MOSFET (412), umfassend einen Drain, welcher mit einem ersten Ende eines fünften Widerstands gekoppelt ist, wobei ein zweites Ende des fünften Widerstands mit dem Ausgang des ersten Operationsverstärkers gekoppelt ist; und einen zweiten Operationsverstärker (405), umfassend: einen ersten Eingang (+), welcher mit dem Drain des zweiten n-Kanal-MOSFET (408, 410) gekoppelt ist; einen zweiten Eingang (-), welcher mit einer Source des dritten n-Kanal-MOSFET (412) und einem ersten Ende eines sechsten Widerstands gekoppelt ist, wobei ein zweites Ende des sechsten Widerstands über einen in Reihe geschalteten siebten Widerstand mit der ersten Spannungsreferenz (Vgnd) gekoppelt ist; einen Ausgang, welcher mit einem Gate des dritten n-Kanal-MOSFET (412) gekoppelt ist.
Generatorschaltung nach Anspruch 10, wobei der Drain des dritten n-Kanal-MOSFET (412) mit dem Gate des ersten n-Kanal-MOSFET (416) gekoppelt ist, um die zweite Ansteuerspannung zuzuführen, und eine gemeinsame Verbindung der sechsten und siebten Widerstände mit dem Gate des ersten p-Kanal-MOSFET (414) gekoppelt ist, um die Offsetspannung zuzuführen.
Generatorschaltung nach Anspruch 11, wobei die ersten und zweiten Widerstände im Wesentlichen den gleichen Widerstandswert (R1) aufweisen; die dritten und vierten Widerstände im Wesentlichen den gleichen Widerstandswert (R2) aufweisen; und die fünften, sechsten und siebenten Widerstände im Wesentlichen den gleichen Widerstandswert (R3) aufweisen; und die Offsetspannung im Wesentlichen gleich der Hälfte einer Spannung vom Drain zur Source des zweiten n-Kanal-MOSFET (408, 410) ist.
Digital-Analog-Wandler (DAC), umfassend: eine Mehrzahl von Widerstandszweigen, wobei jeder Widerstandszweig einem digitalen Bit mit einer Bit-Wertigkeit entspricht, wobei jeder Widerstandszweig zwischen einer ersten Spannungsreferenz (Vgnd) und einer zweiten Spannungsreferenz (Vref) über ein entsprechendes MOS-Paar schaltbar verbunden ist, wobei das entsprechende MOS-Paar jeweils einen ersten n-Kanal-MOSFET (416) und einen ersten p-Kanal-MOSFET (414) umfasst; und eine Generatorschaltung nach einem der Ansprüche 7 bis 12, um jede der Mehrzahl der zweiten Ansteuerspannungen und der entsprechenden Offsetspannungen dem entsprechenden MOS-Paar zuzuführen.
Digital-Analog-Wandler (DAC) umfassend: eine Mehrzahl von Widerstandszweigen, wobei jeder Widerstandszweig einem digitalen Bit mit einer Bit-Wertigkeit entspricht, wobei jeder Widerstandszweig zwischen einer ersten Spannungsreferenz (Vgnd) und einer zweiten Spannungsreferenz (Vref) über ein entsprechendes MOS-Paar schaltbar verbunden ist, wobei das entsprechende MOS-Paar jeweils einen ersten n-Kanal-MOSFET (416) und einen ersten p-Kanal-MOSFET (414) umfasst; und eine Generatorschaltung nach Anspruch 10, um jede der Mehrzahl der zweiten Ansteuerspannungen und der entsprechenden Offsetspannungen dem entsprechenden MOS-Paar zuzuführen, und wobei Spannungen an Verbindungen der Mehrzahl der in Reihe geschalteten fünften Widerstände entsprechend an Gates des ersten n-Kanal-MOSFET (416) zugeführt werden, und die Spannungen an Verbindungen der Mehrzahl der in Reihe geschalteten siebten Widerstände entsprechend an Gates des ersten p-Kanal-MOSFET (414) zugeführt werden, gemäß einer Reihenfolge der Bit-Wertigkeit jedes Widerstandszweigs.