DE102009038074A1

DE102009038074A1 - Digital-Analog Wandler

Info

Publication number: DE102009038074A1
Application number: DE102009038074A
Authority: DE
Inventors: Thierry Soude; Joao Pedro Antunes Carreira; Didier Davino
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 2008-08-26
Filing date: 2009-08-19
Publication date: 2010-03-04
Also published as: US20100052963A1; TW201014197A; CN101662286A; US7773019B2

Abstract

Offenbart wird ein PRA-DAC. Der PRA-DAC kann so betrieben werden, dass seine Umwandlungsgeschwindigkeit erhöht wird.

Description

TECHNISCHER BEREICH
Der Gegenstand dieser Anmeldung bezieht sich allgemein auf Analog-Digital-Wandler.
HINTERGRUND
Ein Digital-Analog-Wandler (DAC) ist eine Vorrichtung zur Umwandlung eines digitalen Codes in ein analoges Signal. Zum Beispiel kann ein DAC ein 8-bit Digitalsignal in eine Ausgangsspannung oder einen Ausgangsstrom mit einer Amplitude, die den digitalen Code repräsentiert, umwandeln. Zwei übliche Beispiele für DACs sind der ”R-Ketten” DAC und der ”R-2R Leiter” DAC. Ein weiteres Beispiel ist der DAC mit der Architektur paralleler Widerstände (PRA). Die Vorteile des PRA-DAC gegenüber dem ”R-string” DAC und dem ”R-2R Leiter” DAC bestehen unter anderem darin, dass der PRA-DAC eine konstante Ausgangsimpedanz und eine inhärente Monotonie im Vergleich zu dem ”R-2R Leiter” DAC aufweist.
Wenn eine Eingabe (z. B. ein Digitalcode) geändert wird, stellt sich die Ausgabe (z. B. ein Analogsignal) eines DAC mit einer Einschwingzeit genannten Verzögerung auf einen Wert ein. Die Einschwingzeit hängt vom Ausgangswiderstand Rout des DAC und der kapazitiven Last CL am Ausgang des DAC ab. Insbesondere hängt die Einschwingzeit von einer Zeitkonstante ab, die durch das Produkt aus Rout und CL definiert werden kann. Die Einschwingzeit kann die Umwandlungsgeschwindigkeit des DAC begrenzen.
ZUSAMMENFASSUNG
Es wird ein PRA-DAC offenbart. Der PRA-DAC kann so betrieben werden, dass seine Umwandlungsgeschwindigkeit erhöht wird.
Ein Vorteil des PRA-DAC besteht darin, dass seine Umwandlungsgeschwindigkeit erhöht werden kann, (i) ohne die Widerstandsanpassung zu beinträchtigen, wodurch die Linearität des PRA-DAC erhalten bleibt, und (ii) ohne den Stromverbrauch während der Dauer des Feineinschwingens zu erhöhen.
BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein schematisches Schaltungsdiagramm, das einen beispielhaften PRA-DAC darstellt.
2 ist ein Diagram mit beispielhaften Widerstandswerten der einstellbaren Widerstandselemente des PRA-DAC aus 1.
3 ist ein Diagramm, das beispielhafte Einschwingzeiten darstellt.
Ähnliche Bezugszeichen in den verschiedenen Zeichnungen bezeichnen ähnliche Komponenten.
DETAILLIERTE BESCHREIBUNG
Beispiel für einen PRA-DAC
1 ist ein schematisches Schaltungsdiagramm das einen beispielhaften PRA-DAC 100 darstellt. In diesem Beispiel ist der PRA-DAC 100 ein N-Bit DAC, der eine digitale Eingabe D mit N Bits (z. B. d₀, d₁, ..., d_N–1) empfängt. Basierend auf einem empfangenen D erzeugt der PRA-DAC 100 eine analoge Ausgangsspannung Vout. In einem Beispiel kann Vout monoton mit D zunehmen. Wenn z. B. D₁ > D₂, so gilt Vout_D1 > Vout_D2.
Der PRA-DAC 100 enthält ein Widerstandsnetzwerk. Das Widerstandsnetzwerk enthält 2^N Sätze paralleler Widerstandselemente 110. In manchen Implementierungen kann eine kapazitive Last CL an das Widerstandsnetzwerk am Ausgang des PRA-DAC 100 gekoppelt sein. In diesem Beispiel enthält jeder Satz paralleler Widerstandselemente 110 ein Widerstandselement RA und ein Widerstandselement RB. Die Sätze paralleler Widerstandselemente 110 haben im wesentlichen den gleichen Widerstand R = RA + RB. Einer der Sätze paralleler Widerstandselemente 110a ist mit Masse GND verbunden. 2^N – 1 der Sätze paralleler Widerstandselemente 110b sind mit einem ersten Schalternetzwerk verbunden. Das erste Schalternetzwerk enthält Schalter S1, S2, ..., S2^N – 1. Die Schalter S1 bis S2^N – 1 können steuern, ob die 2^N – 1 Sätze paralleler Widerstandselemente 110b mit einer Referenzspannung Vref oder mit GND verbunden sind.
S1 bis S2^N – 1 verbinden die Sätze paralleler Widerstandselemente 110b basierend auf einem Steuerwort, das durch einen Decoder 120 erzeugt wird. Zum Beispiel können S1 to S2^N – 1 so konfiguriert sein, dass ein Schalter einen verbundenen Widerstand mit Vref verbindet, wenn ein Steuersignal empfangen wird, das eine logische 1 repräsentiert, und der Schalter den verbundenen Widerstand mit GND verbindet, wenn ein Steuersignal empfangen wird, das eine logische 0 repräsentiert. Andere Referenzpegel können ebenfalls verwendet werden. In manchen Implementierungen kann ein Schalter ein Transistor sein, der vorgespannt ist, so dass er sich wie ein Schalter verhält. Andere Implementierungen sind möglich.
Der Decoder 120 erzeugt basierend auf dem empfangenen D ein Steuerwort mit 2^N – 1 Bits. In manchen Implementierungen entspricht jedes Steuerbit in dem Steuerwort einem der Schalter S1 bis S2^N – 1. Auf Basis des zugehörigen Steuerbits können S1 bis S2^N – 1 die Sätze paralleler Widerstandselemente 110b mit Vref oder GND verbinden. In manchen Implementierungen kann das Steuerwort eine decodierte Darstellung von D sein. Für ein gegebenes D (z. B. kann D eine ganze Zahl zwischen 0 and 2^N – 1 sein), können D der 2^N – 1 Steuerbits auf logisch 1 und 2^N – D der Steuerbits auf logisch 0 sein. Da in manchen Implementierungen der Decoder 120 dazu eingerichtet ist, D der 2^N – 1 Steuersignale auf logisch 1 zu erzeugen, werden D Sätze paralleler Widerstandselemente 110 mit Vref und 2^N – D Widerstände mit GND verbunden.
Demgemäß kann der PRA-DAC 100 Vout basierend auf einer Spannungsteilung zwischen den Sätzen paralleler Widerstandselemente 110, die mit Vref verbunden sind, und den Sätzen paralleler Widerstandselemente 110, die mit GND verbunden sind, erzeugen. In manchen Implementierungen ist der äquivalente Widerstand zwischen Vref und Vout ungefähr
und der äquivalente Widerstand zwischen Vout und GND ungefähr
Der PRA-DAC 100 kann Vout basierend auf D (Vout(D)) gemäß der folgenden Gleichung erzeugen:
Der PRA-DAC 100 kann Vout(D) erzeugen, welche im wesentlichen monoton in D ist. Wenn zum Beispiel D um eins erhöht wird (z. B. von D auf D + 1), wird ein zusätzliches Widerstandselement mit Vref verbunden. Daher ist Vout(D) kleiner als Vout(D + 1). In manchen Implementierungen ist die Monotonieeigenschaft des PRA-DAC 100 im wesentlichen unabhängig von der Qualität der Anpassung der Sätze paralleler Widerstandselemente 110. Wenn zum Beispiel die Sätze paralleler Widerstandselemente 110 schlecht angepasst sind, was zu einer großen Varianz der Widerstände über die Sätze paralleler Widerstandselemente 110 führt, kann die Monotonieeigenschaft des PRA-DAC 100 im Wesentlichen aufrechterhalten werden, da nach wie vor mehr Widerstand mit Vref verbunden wird.
Wie gezeigt wurde, zieht der PRA-DAC 100 einen Referenzstrom Iref von Vref. In diesem Beispiel fließt Iref zunächst von einem Knoten bei Vref zu einem Knoten bei Vout durch D Sätze paralleler Widerstandselemente 110, und dann von Vout nach GND durch 2^N – D Sätze paralleler Widerstandselemente 110. In Abhängigkeit von D kann Iref(D) ausgedrückt werden als:
Aus den obigen Gleichungen kann Iref(D) ausgedrückt werden als:
Durch Umformung der obigen Gleichungen kann Iref(D) ausgedrückt werden als:
Man beachte, dass Iref(D) ein Polynom zweiter Ordnung in D ist. Iref(D) hat ein Minimum bei D = 0. Der Minimalwert von Iref(D) ist: Imin = Iref(D = 0) = 0.
In der Mitte der Skala (2^N–1) erhöht sich Iref(D) auf ein Maximum. Der Maximalwert von Iref(D) ist:
Jenseits der Mitte der Skala fällt Iref(D) symmetrisch ab auf:
Der Ausgangswiderstand des PRA-DAC 100 bei D (Rout(D)) enthält den Widerstand
Nach Auflösung nach dem Äquivalentwiderstand kann Rout(D) ausgedrückt werden als
wobei Rout unabhängig ist von D.
Einschwingzeit und Umwandlungsgeschwindigkeit
Wenn sich D ändert, schwingt Vout(D) nach einer Einschwingzeit t_SETTLE genannten Verzögerung auf einen Wert (z. B. einen endgültigen Wert) ein. Zum Beispiel kann davon ausgegangen werden, dass Vout(D) auf seinen endgültigen Wert eingeschwungen ist, wenn Vout(D) weniger als

entfernt ist.
Da die Umwandlungsgeschwindigkeit f_S des PRA-DAC 100 (z. B. die Rate mit der sich D ändert) von t_SETTLE abhängt, kann f_S nicht größer sein als
Zum Beispiel kann abhängig von der Rate, mit der sich D ändert, Vout(D) bei
(z. B. einer Periode von D) mehr als
(z. B.
weg sein. Ein Maximalwert von f_S kann daher ausgedrückt werden als:
Wie zuvor erläutert, hängt t_SETTLE von τ_DAC ab. τ_DAC kann ausgedrückt werden als:
Für ein System erster Ordnung schwingt Vout(D) exponentiell ein und kann ausgedrückt werden als:
Vout(t) bei t = τ_DAC kann ausgedrückt werden: Ausdruck [1]
Nach Vereinfachung kann Vout(t = τ_DAC) ausgedrückt werden als: Vout(t = τDAC) ≈ Vout(t = 0) + 0.63·[Vout(t = ∞) – Vout(t = 0)].
Für ein System erster Ordnung kann die Beziehung zwischen t_SETTLE und τ_DAC auch von N abhängen. Wiederum kann davon ausgegangen werden, dass Vout(D) auf den endgültigen Wert eingeschwungen ist, wenn Vout(D) weniger als
weg ist. Diese Bedingung kann auch ausgedrückt werden als: Ausdruck [2]
Im Allgemeinen gilt Vout(t = 0) = 0 und Vout(t = ∞) = Vref. Unter Verwendung von Ausdruck [1] kann Vout(t) ausgedrückt werden als: Ausdruck [3]
Unter Verwendung von Ausdruck [3] and Ausdruck [2], kann die Bedingung ausgedrückt werden als:
Unter Verwendung des natürlichen Logarithmus kann die Bedingung ausgedrückt werden als:
Daher kann die Bedingung ausgedrückt werden als:
Umwandlungsgeschwindigkeit des beispielhaften PRA-DAC
Wie zuvor diskutiert, hängt f_S von t_SETTLE, t_SETTLE von τ_DAC, und τ_DAC von Rout ab. Deshalb kann t_SETTLE reduziert werden, indem Rout des PRA-DAC 100 reduziert wird. Eine dauerhafte Reduktion von Rout kann zu einem erhöhten Stromverbrauch führen, der proportional zur Reduktion von Rout ist. Darüber hinaus kann eine Reduktion der Widerstandswerte der Widerstandselemente des PRA-DAC zum Beispiel zu einer Verschlechterung der Widerstandsanpassung führen (z. B. Anpassung der tatsächlichen Widerstandswerte innerhalb der Sätze paralleler Widerstandselemente 110, inklusive der tatsächlichen Widerstandswerte von RA und RB). In verschieden Ausführungsformen sind zum Beispiel die tatsächlichen Widerstandswerte der Widerstände RA (z. B. RA verbunden mit S1, RA verbunden mit S2, und RA verbunden mit S3, etc.) vorzugsweise angepasst oder im wesentlichen vom gleichen Wert. Als weiteres Beispiel sind die tatsächlichen Widerstandswerte der Widerstände RB (z. B. RB verbunden mit S1', RB verbunden mit S2', und RB verbunden mit S3', etc.) vorzugsweise angepasst oder im wesentlichen vom gleichen Wert.
Wenn die Widerstandswerte der Widerstandselemente reduziert werden, kann die Widerstandsanpassung zum Beispiel anfälliger werden für parasitäre Widerstände (z. B. parasitäre Widerstände von Schaltern und metallischen Verbindungen zwischen den Widerständen). Da die tatsächlichen Widerstände der Sätze paralleler Widerstandselemente 110 nicht mehr im Wesentlichen vom gleichen Wert sind, kann die Spannungsteilung zwischen den Sätzen paralleler Widerstandselemente 110, die zum Beispiel mit Vref verbunden sind, variieren, wodurch Vout beeinträchtigt wird. Die Linearität des PRA-DAC 100 kann verringert werden, das die Linearität von der Widerstandsanpassung abhängt.
Bezugnehmend auf 1, ist der PRA-DAC 100 dazu eingerichtet, Rout vorrübergehend zu reduzieren. Ein erstes Eingangssignal PHI1 (z. B. ein Taktsignal), das an dem Decoder 120 empfangen wird, kann f_S einstellen. Die Widerstandselemente RA in den Sätzen paralleler Widerstandselemente 110 kann an ein zweites Schalternetzwerk gekoppelt werden. Das zweite Schalternetzwerk enthält Schalter S0', S1', S2', ..., S(2^N – 1)'. Das zweite Schalternetzwerk kann betrieben werden, um die Widerstandselemente RA in Reaktion auf ein zweites Eingangssignal PHI2 kurzzuschließen. Wenn zum Beispiel PHI2 High ist (z. B. dargestellt durch logisch 1), kann das zweite Schalternetzwerk die Widerstandselemente RA kurzschließen. Alternativ, wenn PHI2 Low ist (z. B. dargestellt durch logisch 0), ist das zweite Schalternetzwerk offen. Andere Referenzpegel können verwendet werden.
Wenn das zweite Schalternetzwerk offen ist, haben die Sätze paralleler Widerstandselemente 110 einen Widerstand R = RA + RB. Ein Kurzschließen der Widerstandselemente RA bewirkt, dass die Sätze paralleler Widerstandselemente 110 einen Widerstand R = RB haben. Da
ist Rout reduziert. Folglich sind τ_DAC und t_SETTLE reduziert und f_S kann erhöht werden.
2 ist ein Diagramm 200, das beispielhafte Widerstandswerte der einstellbaren Widerstandselemente in dem PRA-DAC der 1 enthält. Das Diagram 200 enthält auch ein Steuersignal S, das verwendet wird, um die S1 bis S2^N – 1 der 1 zu betreiben (z. B. zu öffnen und zu schließen). Wie in 2 gezeigt wird, kann PHI1 verwendet werden, um Rout vorrübergehend zu reduzieren.
PHI2 kann von Phil abhängen. Insbesondere kann PHI2 für einen ersten Abschnitt einer Taktperiode von PHI1 High sein. Der erste Abschnitt kann einer Periode eines Grobeinschwingens entsprechen, in dem R = B. Während der Grobeinschwingung schwingt Vout(t) mit einer zugehörigen Zeitkonstante
ein. Der erste Abschnitt von PHI2 kann von einem zweiten Abschnitt der Taktperiode von PHI1 gefolgt werden, in dem PHI2 Low ist. Der zweite Abschnitt entspricht einer Periode eines Feineinschwingens, in der R = RA + RB. Während des Feineinschwingens schwingt Vout(t) mit einer zugehörigen Zeitkonstante
ein.
Da Rout während des ersten Abschnitts der Taktperiode von PHI1 vorrübergehend reduziert ist, können τ_DAC und t_SETTLE während des ersten Abschnitts der Taktperiode von PHI1 reduziert werden. Da darüber hinaus R gleich (RA + RB) während eines zweiten Abschnitts der Taktperiode von PHI1 sein kann, kann die Linearität des PRA-DAC 100 während des zweiten Abschnitts der Taktperiode von PHI1 erhalten werden. Darüber hinaus kann ein erhöhter Stromverbrauch des PRA-DAC 100 auf den ersten Abschnitt der Taktperiode von PHI1 begrenzt werden.
3 ist ein Diagramm 300, das beispielhafte Einschwingzeiten zeigt. Insbesondere illustriert 3 beispielhafte Einschwingzeiten für einen PRA-DAC, in dem RB = ½RA. Deshalb gilt
und
Wenn Rout vorrübergehend reduziert wird, schwingt Vout auf ungefähr 63% des endgültigen Werts bei τ = τ_DAC1 (wie z. B. durch den Plot 310 illustriert) ungefähr dreimal schneller ein, als wenn Rout nicht vorrübergehend reduziert wird (wie z. B. durch den Plot 320 bei t = τ_DAC2 illustriert). Wenn Rout vorrübergehend reduziert wird, gilt zusätzlich t_SETTLE1 < t_SETTLE2.
In dem Beispiel, wurde PHI2 so konfiguriert, dass eine Periode des Grobeinschwingens gleich τ_DAC1 ist. Nach dem Grobeinschwingen folgt eine Periode des Feineinschwingens, die τ_DAC2 entspricht. In manchen Implementierungen kann PHI2 so erzeugt werden, dass PHI2 während der gesamten Taktperiode von PHI1 High ist. Andere Konfigurationen sind möglich.
Obwohl eine Implementierung eines PRA-DAC (z. B. der PRA-DAC 100 der 1) beschrieben wurde, sind andere Implementierungen ebenso möglich. Zum Beispiel kann der PRA-DAC eine andere Architektur enthalten, die es dem PRA-DAC erlaubt, Rout vorrübergehend zu reduzieren. Zum Beispiel können andere Arten von Widerstandselementen (z. B. Transistoren) verwendet werden. Als weiteres Beispiel können die Widerstandselemente des PRA-DAC einstellbare Widerstandselemente (z. B. variable Widerstände) sein. Als weiteres Beispiel können die Sätze paralleler Widerstandselemente 110 in 1 alternativ parallel geschaltete Widerstände enthalten.
Einige konkrete Implementierungen der Erfindung wurden beschrieben. Nichtsdestotrotz versteht es sich, dass verschiedene Abwandlungen vorgenommen werden können, ohne vom Geist und Umfang der Erfindung abzuweichen. Folglich sind andere Implementierungen von den nachfolgenden Patentansprüchen mitumfasst.

Claims

Digital-Analog-Wandler (DAC) mit: einem Widerstandsnetzwerk, das einen Satz von Widerstandselementen enthält, wobei das Widerstandsnetzwerk einen ersten Widerstand für einen ersten Abschnitt einer Einschwingzeit des Digital-Analog-Wandlers, die zumindest durch eine kapazitive Last und den ersten Widerstand bestimmt wird, und einen zweiten Widerstand für einen zweiten Abschnitt der Einschwingzeit des Digital-Analog-Wandlers, die zumindest durch die kapazitive Last und den zweiten Widerstand bestimmt wird, hat, wobei der zweite Widerstand größer ist als der erste Widerstand; und ein erstes Schalternetzwerk, das mit dem Satz von Widerstandselementen gekoppelt ist und dazu eingerichtet ist, ein oder mehr Widerstandselemente aus dem Satz von Widerstandselementen als Reaktion auf ein erstes Eingangssignal und ein Steuersignal auszuwählen.
Digital-Analog-Wandler nach Anspruch 1, wobei der zweite Abschnitt dem ersten Abschnitt folgt.
Digital-Analog-Wandler nach Anspruch 1, wobei der Satz von Widerstandselementen eine Untermenge von Widerstandselementen enthält, die jeweils ein erstes Widerstandselement enthalten, das in Reihe mit einem zweiten Widerstandselement geschaltet ist, wobei das zweite Widerstandselement parallel zu einem zweiten Schalternetzwerk geschaltet ist, das dazu eingerichtet ist, ein zweites Eingangssignal zu empfangen und das zweite Widerstandselement für den ersten Abschnitt der Einschwingzeit kurzzuschließen.
Digital-Analog-Wandler nach Anspruch 1, wobei der Satz von Widerstandselementen eine erste Untermenge von Widerstandselementen und eine zweite Untermenge von Widerstandselementen enthält, wobei die zweite Untermenge von Widerstandselementen an ein zweites Schalternetzwerk gekoppelt ist, das dazu eingerichtet ist, das Widerstandsnetzwerk zwischen dem ersten Widerstand und dem zweiten Widerstand als Reaktion auf ein zweites Eingangssignal umzuschalten.
Digital-Analog-Wandler nach Anspruch 4, wobei das zweite Eingangssignal von dem ersten Eingangssignal abhängt.
Digital-Analog-Wandler nach Anspruch 1, wobei das Widerstandsnetzwerk dazu eingerichtet ist, mit einer kapazitiven Last gekoppelt zu werden.
Digital-Analog-Wandler nach Anspruch 6, wobei die Einschwingzeit des Digital-Analog-Wandlers gleich ist dem Produkt eines Ausgangswiderstands des Digital-Analog-Wandlers und einer Kapazität der kapazitiven Last.
Digital-Analog-Wandler nach Anspruch 1, des Weiteren umfassend: einen Decoder, der an das erste Schalternetzwerk gekoppelt ist und dazu eingerichtet ist, das Steuersignal zu erzeugen.
Verfahren, umfassend die Schritte: Auswählen von einem oder mehreren Widerstandselementen aus einem ersten Satz von Widerstandselementen in einem Widerstandsnetzwerk eines Digital-Analog-Wandlers (DAC) in Reaktion auf ein erstes Eingangssignal und ein Steuersignal; und Umschalten eines Widerstands des Widerstandsnetzwerks von einem ersten Widerstand für einen ersten Abschnitt einer Einschwingzeit des Digital-Analog-Wandlers, die zumindest durch eine kapazitive Last und den ersten Widerstand bestimmt wird, auf einen zweiten Widerstand für einen zweiten Abschnitt der Einschwingzeit des Digital-Analog-Wandlers, die zumindest durch eine kapazitive Last und den zweiten Widerstand bestimmt wird, wobei der zweite Widerstand größer ist als der erste Widerstand.
Verfahren nach Anspruch 9, wobei der zweite Abschnitt dem ersten Abschnitt folgt.
Verfahren nach Anspruch 9, wobei das Umschalten eines Widerstands des Widerstandsnetzwerks umfasst: Kurzschließen einer Untermenge von Widerstandselementen in dem ersten Satz von Widerstandselementen in Reaktion auf ein zweites Eingangssignal.
Verfahren nach Anspruch 9, wobei die Einschwingzeit des Digital-Analog-Wandlers gleich ist dem Produkt eines Ausgangswiderstands des Digital-Analog-Wandlers und einer Kapazität der kapazitiven Last, die an den Digital-Analog-Wandler gekoppelt ist.
Digital-Analog-Wandler (DAC), umfassend: ein Widerstandsnetzwerk, das einen ersten Satz von Widerstandselementen enthält; und ein erstes Schalternetzwerk, das an das Widerstandsnetzwerk gekoppelt ist und dazu eingerichtet ist, ein oder mehr Widerstandselemente aus dem ersten Satz von Widerstandselementen in Reaktion auf ein erstes Eingangssignal und ein Steuersignal auszuwählen, wobei der erste Satz von Widerstandselementen einen einstellbaren Widerstand hat, der dazu eingerichtet ist, einen Ausgangswiderstand des Digital-Analog-Wandlers vorübergehend zu reduzieren.
Digital-Analog-Wandler nach Anspruch 13, wobei das Widerstandsnetzwerk dazu eingerichtet ist, mit einer kapazitiven Last gekoppelt zu werden.
Digital-Analog-Wandler nach Anspruch 14, wobei eine Einschwingzeit des Digital-Analog-Wandlers gleich ist dem Produkt des Ausgangswiderstands des Digital-Analog-Wandlers und einer Kapazität der kapazitiven Last.
Digital-Analog-Wandler nach Anspruch 13, wobei der erste Satz von Widerstandselementen Widerstandselemente mit einem variablen Widerstand enthält.
Digital-Analog-Wandler nach Anspruch 13, wobei der erste Satz von Widerstandselementen Untermengen von Widerstandselementen enthält, die jeweils ein erstes Widerstandselement enthalten, das in Reihe mit einem zweiten Widerstandselement geschaltet ist, wobei das zweite Widerstandselement parallel zu einem zweiten Schalternetzwerk geschaltet ist, das dazu eingerichtet ist, ein zweites Eingangssignal zu empfangen und das zweite Widerstandselement kurzzuschließen.
Digital-Analog-Wandler nach Anspruch 13, des Weiteren umfassend: einen Decoder, der an das erste Schalternetzwerk gekoppelt ist und dazu eingerichtet ist, das Steuersignal zu erzeugen.