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Erfindungsgebiet
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Die vorliegende Offenbarung betrifft einen Analog-Digital-Wandler. Die vorliegende Offenbarung betrifft insbesondere einen Analog-Digital-Wandler, der das integrierende Arbeitsschema verwendet. Die vorliegende Offenbarung betrifft auch eine Sensoranordnung, die ein Sensorelement und einen Analog-Digital-Wandler des integrierenden Arbeitsschemas enthält.
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Hintergrund
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Analog-Digital-Wandler (ADWs) finden breite Anwendung in Elektronikeinrichtungen, um ein analoges Eingangssignal wie etwa ein analoges Spannungssignal oder ein analoges Stromsignal in einen digitalen Wert umzuwandeln, der durch eine digitale Signalverarbeitungsschaltungsanordnung weiter verarbeitet werden kann. Das analoge Eingangssignal an einen Analog-Digital-Wandler der vorliegenden Offenbarung ist ein DC-Signal, das während eines Umwandlungszyklus konstant oder im Wesentlichen konstant ist. Das DC-Signal kann aus Quellen generiert werden, die ein variables Signal liefern, das sich sehr langsam ändert, so dass es während der Umwandlungsperiode als ein DC-Signal angesehen werden kann. Ein Analog-Digital-Wandler gemäß dem integrierenden Arbeitsprinzip ist auch als ein Sigma-Delta-ADW bekannt.
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Ein DC-Eingang wird während einer Umwandlungsperiode durch den ADW in ein entsprechendes digitales Muster umgewandelt.
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Danach wird ein anderer DC-Eingang in ein entsprechendes Muster umgewandelt. In solchen Fällen basiert die Auflösung des ADW auf der Anzahl von Taktzyklen, die für eine DC-Eingangsumwandlungsperiode verwendet wird.
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In der Druckschrift von „ROBERT, J. et al.: A 16-bit Low-Voltage CMOS A/D Converter. In: IEEE Journal of Solid-State Circuits, Vol. 22, No. 2, S. 157-163, 1987. - ISSN: 0018-9200“ wird beispielsweise ein Analog-Digital-Wandler gezeigt, der auf einfach Weise einen Offset oder Nichtlinearitäten durch eine digitale Kompensation ausgleichen kann und so eine Genauigkeit von unter 16 bits erreicht. Die Druckschrift von „GUICQUERO, W. et al.: Incremental Delta Sigma Modulation with Dynamic Weighted Integration. In: 2018 IEEE 61 st International Midwest Symposium on Circuits and Systems (MWSCAS), 2018, S. 344-347. - ISSN: 1558-3899“ beschreibt eine Methode zur inkrementeilen Delta-Sigma Modulation mit dem Ziel, die Zahl der benötigen Taktzyklen pro Wandlung bei gleichbleibender Auflösung zu reduzieren.
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1 zeigt einen herkömmlichen Sigma-Delta-ADW erster Ordnung, um ein DC-Eingangssignal VIN in einen digitalen Ausgangsbitstrom BS umzuwandeln. Um eine 11-Bit-Auflösung des ADW zu erzielen, ist eine Anzahl von 211 = 2048 Taktzyklen erforderlich, um einen Umwandlungszyklus zu beenden und ein DC-Eingangssignal VIN in einen digitalen Ausgangscode BS umzuwandeln, der das Eingangssignal VIN darstellt. Jeder Taktzyklus während der Sigma-Delta-Operation erfordert durch den Integrationsprozess und das Schalten von Zuständen in den digitalen Elementen des ADW verursachte elektrische Leistung. Eine Anzahl von zum Beispiel 2048 Taktzyklen für eine DC-Eingangsumwandlung führt zu einem entsprechend großen Energieverbrauch pro Umwandlungszyklus, was bei Niedrigleistungs- oder batteriebasierten Anwendungen ein Nachteil sein kann.
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Eine Aufgabe der vorliegenden Offenbarung besteht in der Bereitstellung eines Analog-Digital-Wandlers des Sigma-Delta-Arbeitsprinzips, der weniger Leistung verbraucht, während die Umwandlungsgenauigkeit beibehalten wird.
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Eine weitere Aufgabe der vorliegenden Offenbarung besteht in der Bereitstellung einer Sensoranordnung unter Verwendung eines Sigma-Delta-Analog-Digital-Wandlers mit einer hohen Umwandlungsgenauigkeit, der wenig Leistung verbraucht.
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Kurze Darstellung
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Gemäß Ausführungsformen umfasst ein Analog-Digital-Wandler die Merkmale des vorliegenden Anspruchs 1.
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Gemäß der vorliegenden Offenbarung ist ein Verstärkungselement mit schaltbaren unterschiedlichen Verstärkungswerten vor dem Integrierer vorgesehen. Das Verstärkungselement kann zwischen einer ersten und einer zweiten Verstärkung umschalten, so dass der ADW während einer ersten Anzahl an Zyklen des Taktsignals mit der ersten Verstärkung arbeitet und danach während einer zweiten Anzahl an Taktzyklen mit der zweiten Verstärkung arbeitet. Ein Zähler der hinter dem Vergleicher geschaltet ist, wandelt den durch den Vergleicher generierten Bitstrom in einen digitalen Wert um, der das umgewandelte analoge Signal darstellt. Der Zähler führt selektiv ein Zählen gemäß einer ersten Inkrementschrittgröße oder einer zweiten Inkrementschrittgröße abhängig von dem ersten beziehungsweise dem zweiten Verstärkungswert des Verstärkungselements durch. Die Inkrementschrittgröße des Zählers wird in Abhängigkeit von dem Verstärkungswert wie etwa dem ersten und zweiten Verstärkungswert von dem Verstärkungselement gewählt. Der Zählerwert wird als Reaktion auf ein an den Taktsteueranschluss des Zählers angelegtes Taktsignal um die erste oder zweite Inkrementschrittgröße erhöht.
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Gemäß einer Ausführungsform ist die erste Anzahl an Taktzyklen des Taktsignals, währenddem die erste Verstärkung arbeitet, größer als die zweite Anzahl an Taktzyklen, während der die zweite Verstärkung arbeitet. Während der ersten Anzahl an Taktzyklen befindet sich die erste Verstärkung auf einem hohen Wert, und während der zweiten Anzahl an Taktzyklen befindet sich die zweite Verstärkung auf einem niedrigen Wert, so dass die erste Verstärkung größer ist als die zweite Verstärkung. Ein Zählschritt während der ersten Anzahl an Taktzyklen besitzt eine höhere Inkrementschrittgröße als ein Zählschritt während der zweiten Anzahl an Taktzyklen. Die Inkrementschrittgröße des Zählens ist proportional zu der Beziehung zwischen der ersten und zweiten Verstärkung.
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Während der Zähloperation des Zählers ist, ausführlicher, die erste Inkrementschrittgröße größer als die zweite Inkrementschrittgröße, wobei die erste Inkrementschrittgröße als Reaktion auf die erste Verstärkung gewählt wird und die zweite Inkrementschrittgröße als Reaktion auf die zweite Verstärkung gewählt wird. Diese Operation stellt sicher, dass die Zähloperation während der ersten Verstärkung eine höhere Gewichtung besitzt als die Zähloperation während der zweiten Verstärkung.
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Gemäß Ausführungsformen ist das analoge Signal während der Umwandlungsperiode ein konstantes Signal. Die Umwandlungsperiode besteht aus der ersten und der zweiten Anzahl an Taktzyklen, die eine integrierende Sigma-Delta-Operation mit der ersten Verstärkung und danach mit der zweiten Verstärkung bilden. Das analoge Signal kann in Abhängigkeit von mechanischen oder Umgebungszuständen schwanken, doch ist diese Schwankung im Vergleich zu der Umwandlungsperiode sehr langsam. Zumindest ist das analoge Eingangssignal insofern im Wesentlichen konstant, dass es sehr wenig Schwankung besitzen kann, so dass der Umwandlungsprozess nicht gestört wird. Das durch den Sigma-Delta-ADW umzuwandelnde analoge Eingangssignal kann als ein DC-Signal relativ zu dem Zeitfenster der Umwandlungsperiode angesehen werden. Dies kann der Fall sein, wenn das analoge Eingangssignal durch einen Temperatursensor generiert wird, der eine temperaturabhängige Spannung generiert, oder einen Drucksensor, der eine druckabhängige Spannung generiert, oder einen Hall-Sensor, der eine Spannung als Reaktion auf ein durch den Hall-Sensor gemessenes Magnetfeld generiert. Das Magnetfeld kann von einem mechanischen Arbeitszustand oder einer anderen physischen Bedingung abhängen.
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Gemäß Ausführungsformen umfasst der Integrierer einen Verstärker und einen Kondensator, der zwischen den Verstärkerausgang und den Verstärkereingang geschaltet ist, um einen virtuellen Masseknoten, der der Integrationsknoten ist, zu generieren. Ein erster und ein zweiter Widerstand mit unterschiedlichem Widerstandswert können selektiv mit dem virtuellen Masseknoten und dem Kondensator verbunden sein. Die selektive Verbindung wird als Reaktion auf die gegenwärtig gewählte der ersten und zweiten Verstärkung gesteuert. Die selektive Verbindung des ersten und des zweiten Widerstands kann durch Schalter erzielt werden, die gemäß der ersten und zweiten Verstärkung gesteuert werden.
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Gemäß Ausführungsformen wird ein Schalter parallel zu dem Kondensator geschaltet, um den Kondensator zu Beginn des Integrationsprozesses oder zu Beginn einer Umwandlungsperiode kurzzuschließen und den Kondensator in einen definierten Zustand zu bringen. Dies stellt sicher, dass der Integrierer zu Beginn einer Umwandlungsperiode dadurch zurückgesetzt wird, dass eine etwaige Restladung auf dem Kondensator, die von vorausgegangenen Umwandlungsperioden resultiert, beseitigt wird. Dies stellt einen definierten Zustand des Kondensators und des Integrierers zu Beginn einer Umwandlungsperiode sicher.
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Gemäß Ausführungsformen besitzen die erste und zweite Verstärkung G1, G2 des Verstärkungsblocks ein Verhältnis G1/G2. Die erste Inkrementschrittgröße S1 und die zweite Inkrementschrittgröße S2 des Zählers besitzen das gleiche Verhältnis S1/S2 = G1/G2. In einem Ausführungsbeispiel kann der Sigma-Delta-ADW eine Auflösung von 11 Bit besitzen, das heißt 2048 inkrementelle Schritte. Die erste Verstärkung kann gleich 4 sein, und die zweite Verstärkung kann gleich 1 sein, G1/G2 = 4. Dementsprechend ist die erste Inkrementschrittgröße des Zählers gleich 4 und die zweite Inkrementschrittgröße des Zählers gleich 1, S1/S2 = 4. Dementsprechend sollte die Beziehung zwischen der ersten und zweiten Verstärkung und der ersten und zweiten Inkrementschrittgröße die gleiche sein. In diesem Fall kann die Anzahl an Taktzyklen 510 betragen, und die zweite Anzahl an Taktzyklen kann 8 betragen, so dass eine Umwandlungsperiode 510 + 8 = 518 Schritte umfasst, was nahe an einem Viertel der 2048 Schritte liegt, die ein herkömmlicher Sigma-Delta-ADW erfordert, oder einer Reduktion um beinahe drei Viertel von Taktzyklen, obwohl eine Auflösung von 2048 Schritten erzielt wird. Der AD-Umwandlungsprozess gemäß der vorliegenden Offenbarung ist relativ schnell, erfordert zur Beendigung einer Umwandlung weniger Taktzyklen als in einem herkömmlichen Fall und erfordert folglich weniger Leistung.
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Gemäß Ausführungsformen ist ein Schalter mit einem Takteingangsanschluss des Zählers und dem Anschluss für das Taktsignal verbunden. Der Schalter wird durch den Ausgang des Vergleichers gesteuert. In Abhängigkeit von dem Pegel des Ausgangssignals des Vergleichers wird der Schalter geschlossen und er leitet das Taktsignal an den Zähler weiter, so dass entweder die erste oder zweite Inkrementschrittgröße durch den Zähler durchgeführt werden kann.
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Gemäß Ausführungsformen besitzen der erste und zweite Widerstand, die selektiv und schaltbar mit dem virtuellen Masseknoten des Verstärkers verbunden sind, eine Beziehung von 1/X, wobei der erste Widerstand einen Widerstandswert von R besitzt und der zweite Widerstand einen Widerstandswert von X * R besitzt. Folglich beträgt das Verhältnis zwischen der ersten Verstärkung, wenn der erste Widerstand mit dem Widerstandswert R aktiv ist, und die zweite Verstärkung, wenn der zweite Widerstand mit dem Widerstandswert X * R aktiv ist, G1/G2 = X. Folglich muss der Zähler mit einer Inkrementschrittgröße von X zählen, wenn der erste Widerstand aktiv ist, und muss mit einer Inkrementschrittgröße von 1 zählen, wenn der zweite Widerstand aktiv ist.
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Eines oder mehrere der oben erwähnten Aufgaben werden durch eine Sensoranordnung gemäß den Merkmalen des vorliegenden Anspruchs 10 erzielt.
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Die Sensoranordnung enthält ein Sensorelement, das dazu ausgebildet ist, eine variable Ausgangsspannung zu generieren, wie etwa ein Temperatursensorelement, das eine Spannung abhängig von Temperatur generiert, ein Drucksensorelement, das dazu ausgebildet ist, eine Spannung abhängig von einem auf den Drucksensor ausgeübten Druck zu generieren, und ein Hall-Sensorelement, das dazu ausgebildet ist, eine Spannung abhängig von einem Magnetfeld zu generieren, das durch den Hall-Effekt gemessen werden kann. Andere Sensorelemente, die Spannungen abhängig von dem Sensorzustand generieren, sind ebenfalls nützlich. Die durch das Sensorelement generierte Spannung ist ein DC-Signal während der Umwandlungsperiode. Ein weiterer Spannungsgenerator ist mit dem Referenzspannungseingang des ADW verbunden und generiert eine konstante Spannung unabhängig von der Temperatur. Ein derartiger Spannungsgenerator kann einen Bandabstands-Spannungsgenerator beinhalten.
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Im Folgenden sind vorteilhafte Aspekte beschrieben. Um eine Referenzierung zu erleichtern sind die Aspekte durchnummeriert. Merkmale der Aspekte sind nicht nur in Kombination mit dem speziellen Aspekt, auf den sie sich beziehen, sondern auch separat betrachtet relevant.
- 1. Analog-Digital-Wandler, umfassend:
- - einen Eingangsanschluss für ein umzuwandelndes analoges Signal;
- - einen Ausgangsanschluss für ein das analoge Signal darstellendes digitales Signal;
- - einen Anschluss für ein Referenzsignal (VREF);
- - einen Summierknoten, der mit dem Eingangsanschluss für ein umzuwandelndes analoges Signal verbunden ist und einen Ausgangsanschluss besitzt;
- - einen Integrierer, der hinter den Summierknoten geschaltet ist;
- - einen Vergleicher, der hinter den Integrierer geschaltet ist mit einem Anschluss für ein Taktsignal und einen Ausgang;
- - eine Rückkopplungsschleife mit einem durch den Ausgang des Vergleichers gesteuerten Schalter, wobei der Schalter zwischen einen Eingang des Summierknotens und den Anschluss für ein Referenzsignal geschaltet ist;
- - ein Verstärkungselement, das zwischen den Ausgangsanschluss des Summierknotens und den Integrierer geschaltet ist, wobei das Verstärkungselement dazu ausgebildet ist, zwischen einer ersten und einer zweiten Verstärkung umzuschalten, wobei die erste Verstärkung von der zweiten Verstärkung verschieden ist, wobei das Verstärkungselement dazu ausgebildet ist, mit der ersten Verstärkung während einer ersten Anzahl von Zyklen des Taktsignals zu arbeiten und mit der zweiten Verstärkung während einer konsekutiven zweiten Anzahl von Zyklen des Taktsignals zu arbeiten; und
- - einen Zähler, der hinter den Vergleicher geschaltet und dazu ausgebildet ist, eine einer ersten und einer zweiten Inkrementschrittgröße als Reaktion auf ein Signal von dem Vergleicher und in Abhängigkeit von einer der ersten und zweiten Verstärkung selektiv zu zählen, wobei der Zähler mit dem Ausgangsanschluss für ein digitales Signal verbunden ist.
- 2. Analog-Digital-Wandler nach Aspekt 1, wobei die erste Anzahl von Zyklen des Taktsignals größer ist als die zweite Anzahl von Taktzyklen des Taktsignals und die erste Verstärkung größer ist als die zweite Verstärkung.
- 3. Analog-Digital-Wandler nach Aspekt 2, wobei die erste Inkrementschrittgröße größer ist als die zweite Inkrementschrittgröße und die erste Inkrementschrittgröße als Reaktion auf die erste Verstärkung gewählt wird und die zweite Inkrementschrittgröße als Reaktion auf die zweite Verstärkung gewählt wird.
- 4. Analog-Digital-Wandler nach einem der Aspekte 1 bis 3, wobei der Integrierer einen Verstärker , einen zwischen einen Eingang und einen Ausgang des Verstärkers gekoppelten Kondensator umfasst und ein erster und ein zweiter Widerstand mit unterschiedlichem Widerstandswert selektiv mit dem Eingang des Verstärkers und dem Kondensator als Reaktion auf die gewählte eine der ersten und zweiten Verstärkung verbunden wird.
- 5. Analog-Digital-Wandler nach Aspekt 4, weiterhin umfassend einen parallel zu dem Kondensator geschalteten Schalter, der dazu ausgebildet ist, den Integrierer zu Beginn einer Umwandlungsperiode zurückzusetzen.
- 6. Analog-Digital-Wandler nach einem der Aspekt 1 bis 5, wobei die erste und zweite Verstärkung ein Verhältnis besitzen und die erste Inkrementschrittgröße und die zweite Inkrementschrittgröße des Zählers das gleiche Verhältnis besitzen.
- 7. Analog-Digital-Wandler nach einem der Aspekte 1 bis 6, wobei das analoge Signal ein konstantes Signal oder ein im Wesentlichen konstantes Signal während einer Umwandlungsperiode ist, die die erste und zweite Anzahl an Taktzyklen umfasst.
- 8. Analog-Digital-Wandler nach einem der Aspekt 1 bis 7, weiterhin umfassend einen zwischen einen Anschluss für das Taktsignal und einen Takteingangsanschluss des Zählers geschalteten Schalter, wobei der Schalter einen hinter den Vergleicher geschalteten Steueranschluss umfasst.
- 9. Analog-Digital-Wandler nach einem der Aspekte1 bis 8, wobei der Summierknoten einen Summierer umfasst, der einen ersten Eingangsanschluss umfasst, der mit dem analogen Signal verbunden ist, und einen zweiten Eingangsanschluss, wobei der Summierer dazu ausgebildet ist, dass das Signal am zweiten Eingangsanschluss von dem analogen Signal subtrahiert wird.
- 10. Analog-Digital-Wandler nach einem der Aspekte 1 bis 9, umfassend:
- - einen Operationsverstärker mit einem invertierenden Eingang und einem nichtinvertierenden Eingang;
- - ein Ausgang des Operationsverstärkers, der durch einen integrierenden Kondensator mit dem invertierenden Eingang des Operationsverstärkers verbunden ist;
- - einen ersten und einen zweiten Widerstand mit unterschiedlichem Widerstandswert, mit dem invertierenden Eingang des Operationsverstärkers durch jeweilige Schalter verbunden, wobei der erste Widerstand einen Widerstandswert von R besitzt und der zweite Widerstand einen Widerstandswert von X * R besitzt, und wobei der Zähler dazu ausgebildet ist, mit einem Inkrement von X Schritten zu zählen, wenn der mit dem ersten Widerstand verbundene Schalter leitend ist, und der Zähler dazu ausgebildet ist, mit einem Inkrement von einem Schritt zu zählen, wenn der mit dem zweiten Widerstand verbundene Schalter leitend ist.
- 11. Sensoranordnung, umfassend:
- - ein Sensorelement , das dazu ausgebildet ist, eine variable Ausgangsspannung zu generieren;
- - einen Spannungsgenerator zum Generieren einer konstanten Spannung unabhängig von der Temperatur;
- - den Analog-Digital-Wandler nach einem der Aspekte 1 bis 10, wobei das Sensorelement mit dem Eingangsanschluss für ein analoges Signal des Analog-Digital-Wandlers verbunden ist und der Spannungsgenerator mit dem Anschluss für ein Referenzsignal des Analog-Digital-Wandlers verbunden ist.
- 12. Sensoranordnung nach Aspekt11, wobei das Sensorelement eines der folgenden umfasst:
- - einen Temperatursensor, der dazu ausgebildet ist, eine Ausgangsspannung abhängig von Temperatur zu generieren;
- - einen Drucksensor, der dazu ausgebildet ist, eine Ausgangsspannung abhängig von einem auf dem Drucksensor ausgeübten Druck zu generieren;
- - einen Hall-Sensor, der dazu ausgebildet ist, eine Ausgangsspannung abhängig von dem Hall-Effekt zu generieren.
- 13. Sensoranordnung nach Aspekt 11 oder 12, wobei das Sensorelement dazu ausgebildet ist, eine variable Ausgangsspannung zu generieren, die während eines Umwandlungszyklus konstant ist.
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Es versteht sich, dass sowohl die vorausgegangene allgemeine Beschreibung als auch die folgende ausführliche Beschreibung lediglich beispielhaft sind und einen Überblick oder ein Rahmenwerk bereitstellen sollen, um das Wesen und den Charakter der Ansprüche zu verstehen. Die beiliegenden Zeichnungen sind aufgenommen, um ein weiteres Verständnis zu vermitteln, und sind in dieser Beschreibung integriert und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen eine oder mehrere Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien und der Funktionsweise der verschiedenen Ausführungsformen. Die gleichen Elemente in verschiedenen Figuren der Zeichnungen sind mit den gleichen Bezugszeichen bezeichnet.
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Figurenliste
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In den Bildern:
- 1 zeigt einen herkömmlichen Sigma-Delta-Analog-Digital-Wandler;
- 2 zeigt einen Sigma-Delta-Analog-Digital-Wandler gemäß den Prinzipien der vorliegenden Offenbarung;
- 3 zeigt ein detailliertes Blockdiagramm einer Sensoranordnung mit einer Ausführungsform eines Sigma-Delta-Analog-Digital-Wandlers; und
- 4 zeigt ein Zeitsteuerdiagramm einer Sigma-Delta-Umwandlungsperiode.
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Ausführliche Beschreibung von Ausführungsformen
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Die vorliegende Offenbarung wird nun im Folgenden unter Bezugnahme auf die beiliegenden Zeichnungen, die Ausführungsformen der Offenbarung zeigen, ausführlicher beschrieben. Die Offenbarung kann jedoch in vielen verschiedenen Formen verkörpert werden und sollte nicht als die hierin dargestellten Ausführungsformen beschränkend ausgelegt werden. Vielmehr sind diese Ausführungsformen vorgelegt, so dass die Offenbarung den Schutzbereich der Offenbarung dem Fachmann vollständig vermittelt. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu gezeichnet, sondern sind dazu ausgebildet, die Offenbarung klar darzustellen.
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1 zeigt ein Blockdiagramm eines herkömmlichen Sigma-Delta-ADW erster Ordnung. Ein analoges Eingangssignal wie etwa die zu einer digitalen Darstellung umzuwandelnde Eingangsspannung VIN wird an den Eingangsanschluss 101 geliefert. Ein Summierer 103 kombiniert die Eingangsspannung VIN mit einem Rückkopplungspfad. Der Ausgang 104 des Summierknotens 103 ist ein Differenzsignal VS, das an den Integrierer 105 weitergeschickt wird. Der Integrierer 105 generiert an seinem Ausgangsanschluss 106 eine Integrationsspannung VINT. Ein Vergleicher 107 ist hinter den Integrierer 105 geschaltet, wobei der Ausgang 106 des Integrierers 105 mit dem Eingang des Vergleichers 107 verbunden ist. Der Vergleicher 107 wird durch das Taktsignal CLK an seinem Takteingangsanschluss 108 gesteuert. Der Ausgang des Vergleichers 107 liefert einen Strom von Bits BS. Der Vergleicher vergleicht sein Eingangssignal mit einem Schwellwert. Insbesondere generiert der Vergleicher ein Ausgangssignal in Abhängigkeit von dem Vorzeichen des an den Vergleicher gelieferten Eingangssignals. Insbesondere nimmt der Vergleicher 107 das Vorzeichen seines Eingangssignals und gibt eine „1“ aus, falls sein Eingangssignal positiv ist, und gibt eine „0“ aus, falls sein Eingangssignal negativ ist. Das Vorzeichen des Eingangssignals des Vergleichers wird mit einem Impuls des Taktsignals CLK genommen, so dass jeder Impuls des Taktsignals CLK das Vorzeichen des Eingangssignals an den Vergleicher ausliest. Der Ausgang des Vergleichers wird als eine Rückkopplung an die Eingangsseite des ADW geliefert. Insbesondere steuert der Ausgang 109 des Vergleichers 107 einen Schalter 110, der zwischen einem Anschluss 102 für eine konstante Referenzspannung VREF und einen anderen Eingangsanschluss des Summierknotens 103 geschaltet ist. Die Rückkopplungsschleife sollte einen Rückkopplungspfad enthalten, der eine negative Rückkopplung generiert, so dass das Differenzsignal VS am Ausgang 104 des Summierknotens 103 reduziert ist.
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Während des Betriebs des herkömmlichen Sigma-Delta-ADW erster Ordnung von
1, wenn er über eine lange Zeit läuft, führt die negative Rückkopplung zu einem mittleren Eingangssignal VS an den Integrierer
105 gleich null, was zu der folgenden Beziehung führt:
wobei BS der Bitstrom ist und R(BS) das Verhältnis von Einsen „1“ zu der Gesamtzahl an Bits im Bitstrom ist. Es besteht dort eine Eins-zu-Eins-Abbildung zwischen dem DC-Eingangssignal VIN und dem resultierenden Bitstrommuster BS.
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Der Sigma-Delta-ADW von 1 wandelt immer nur ein DC-Eingangssignal VIN in ein entsprechendes Ausgangssignal BS um. Dann wird der ADW zurückgesetzt, so dass der Integrierer zurückgesetzt ist, bevor der nächste DC-Eingang umgewandelt wird. Es ist anzumerken, dass AC-Parameter aus der Frequenzanalyse für das in Verbindung mit dem Sigma-Delta-ADW von 1 beschriebene Arbeitsprinzip nicht aussagekräftig sind, was ein Hauptunterschied der gegenwärtig offenbarten Konzepte zu anderen Sigma-Delta-ADWs mit laufenden Wellenformeingaben wie etwa Sinuswellen-Eingaben oder anderen hochfrequenten Eingangssignalen ist.
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Bei einem hochauflösenden Beispielsfall von beispielsweise 2exp11 = 211 = 2048 Schritten kann ein akzeptierbarer Quantisierungsfehler erzielt werden. Die 11 Bits der ADW-Auflösung werden verwendet, um die Eingangsspannung VIN präzise zu digitalisieren. Falls beispielsweise das Eingangssignal VIN = (1/2048) * VREF ist, das ist das kleinste detektierbare Eingangssignal oder die Quantisierungsauflösung, enthält das ausgegebene Bitstromsignal BS einen Bitstrom von 010...0, das ist eine „1“ und 2047 Nullen „0“. Eine volle Umwandlungsperiode erfordert in diesem Beispiel mindestens 2048 Taktzyklen des Taktsignals CLK, um 11 Bits an Auflösung zu finden. Im Allgemeinen muss ein standardmäßiger Sigma-Delta-ADW erster Ordnung mit einem DC-Eingangssignal VIN durch 2N Taktzyklen betrieben werden, um eine Umwandlung von VIN zu einem entsprechenden Bitstromsignal BS zu beenden, um N Bits an Auflösung zu erzielen, wobei N eine natürliche Zahl ist. Je mehr Taktzyklen zum Beenden einer Umwandlung von VIN, umso mehr Energie ist erforderlich, um den ADW zu betreiben. Jeder Taktzyklus verbraucht Strom und der Energieverbrauch pro Umwandlung hängt von der Anzahl von Taktzyklen ab oder skaliert mit dieser, die von der gewünschten Anzahl von Bits an Auflösung abhängt.
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2 zeigt einen verbesserten Sigma-Delta-Analog-Digital-Wandler erster Ordnung gemäß den Prinzipien der vorliegenden Offenbarung. Der Sigma-Delta-ADW basiert auf dem Summierer 103, dem Integrierer 105 und dem Vergleicher 107, die bereits in Verbindung mit 1 erörtert wurden.
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Gemäß Ausführungsformen der vorliegenden Offenbarung ist ein Verstärkungsblock 210 vorgesehen, der vor den Integrierer 105 und hinter den Summierknoten 103 geschaltet ist. Ein Eingang des Verstärkungsblocks 210 empfängt das Differenzsignal VS am Ausgang des Summierknotens 103, und ein Ausgang des Verstärkungsblocks 210 liefert ein verstärktes Differenzsignal VG an den Eingang des Integrierers 105. Der Verstärkungsblock 210 weist mindestens zwei verschiedene Arbeitszustände mit verschiedenen Verstärkungen wie etwa einer ersten Verstärkung G1 und einer zweiten Verstärkung G2 auf. Bei einem Beispiel beträgt die erste Verstärkung G1 = 4 und die zweite Verstärkung G2 = 1. Der Verstärkungswert des Verstärkungsblocks 210 wird durch einen Controller 220 gesteuert, der ein entsprechendes Steuersignal C generiert, das an einen Steuereingang 211 des Verstärkungsblocks 210 weitergeliefert wird. Während eines ersten Arbeitszustands arbeitet der Verstärkungsblock 210 mit der ersten Verstärkung G1 = 4, und während eines nachfolgenden, konsekutiven zweiten Arbeitszustands wird der Verstärkungsblock 210 mit der zweiten Verstärkung G2 = 1 betrieben.
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Gemäß den Prinzipien der vorliegenden Offenbarung schaltet der Verstärkungsblock 210 die Verstärkung während des Betriebs um. Der Sigma-Delta-ADW durchläuft zuerst zum Beispiel 510 Taktzyklen, wobei die Verstärkung G auf G1 = 4 gesetzt ist. Danach durchläuft der ADW zum Beispiel 8 Taktzyklen, wobei die Verstärkung G auf G2 = 1 gesetzt ist. Insgesamt wird während einer vollen Umwandlungsperiode zum Umwandeln des Eingangssignals VIN in einen Ausgangsbitstrom BS eine Anzahl von 510 + 8 = 518 Taktzyklen verwendet, um die Auflösung von 11 Bits zu erhalten. Im Vergleich zu dem standardmäßigen Sigma-Delta-ADW erster Ordnung von 1, der 2048 Taktzyklen erfordert, erfordert der verbesserte ADW von 2 eine wesentlich reduzierte Anzahl an Taktzyklen, um eine Umwandlung des Eingangssignals VIN in ein entsprechendes Bitstromsignal BS zu beenden. Die Rate der Reduktion von zum Beispiel 2048 Taktzyklen auf 518 Taktzyklen beträgt etwa drei Viertel (3/4).
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Während der ersten Umwandlungsperiode mit dem ersten Verstärkungswert G1, der über dem nachfolgenden zweiten Verstärkungswert G2 liegt, G1 > G2, wird jedes Bit des Bitstroms BS erweitert. Der Erweiterungsfaktor ist gleich der Beziehung zwischen dem ersten und zweiten Verstärkungswert G1/G2. Als Reaktion auf ein Bit des Signals BS werden G1/G2 konsekutive Bits für jeden Taktzyklus des Taktsignals CLK generiert, da jedes Bit des Bitstroms BS während der ersten Arbeitsphase mit dem Verstärkungsfaktor G1 höher gewichtet werden muss im Vergleich zu der zweiten Arbeitsphase mit dem Verstärkungsfaktor G2.
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Die Gewichtungsoperation wird durch einen spezifischen Zähler 230 durchgeführt, der hinter den Ausgang 109 des Vergleichers 107 geschaltet ist. Der Bitstrom BS wird in einen digitalen Ausgangswert DOUT am Ausgangsanschluss 240 des Zählers 230 umgewandelt. Das Ausgangssignal DOUT kann an eine digitale Signalverarbeitungsschaltungsanordnung weitergeleitet werden, die Berechnungen oder Operationen als Reaktion auf den bestimmten digitalen Wert DOUT durchführt. Falls beispielsweise das Eingangssignal VIN ein temperaturabhängiges Signal ist, ist das Ausgangssignal DOUT die digitale Darstellung der Temperatur, die in der digitalen Signalverarbeitungsschaltungsanordnung verwendet werden kann.
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Der Zähler 230 besitzt zwei Arbeitsmodi 232, 233, wobei der Arbeitsmodus 232 während der ersten Phase unter Verwendung der Verstärkung G1 aktiv ist und der zweite Arbeitsmodus 233 während des zweiten Arbeitsmodus unter Verwendung der Verstärkung G2 aktiv ist. Während des ersten Arbeitsmodus 232 ist die Schrittgröße des Zählers 230 größer, was den höheren Verstärkungswert G1 widerspiegelt. Während des zweiten Arbeitsmodus 233 ist die Schrittgröße kleiner, was den niedrigeren Verstärkungswert G2 widerspiegelt. In der Praxis beträgt während des ersten Arbeitsmodus von G1 = 4 die Schrittgröße von Modus 232 + 4 Schritte. Während des zweiten Arbeitsmodus von G2 = 1 beträgt die Schrittgröße von Modus 233 +1 Schritt. Das Steuersignal C von dem Controller 230 wird ebenfalls an den Steuereingang 231 des Zählers 230 weitergeleitet, um zwischen den Arbeitsmodi 232 und 233 umzuschalten. Der Zähler 230 kann einen ersten Zähler zum Durchführen von Arbeitsmodus 232 und einen zweiten Zähler zum Durchführen von Arbeitsmodus 233 enthalten.
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Am Zähler 230 wird in dem Fall der ersten Anzahl von z.B. 510 Taktzyklen während der höheren Verstärkung von G1 = 4 ein Bit des Bitstroms BS zu einer Sequenz von vier Bits erweitert. Falls der Bitstrom BS = „0“, lautet die erweiterte Bitsequenz „0000“. Falls BS = „1“, lautet die erweiterte Bitsequenz „1111“. Die 510 Taktzyklen ergeben die vierfache Anzahl der tatsächlichen Bits des Bitstromsignals BS, was eine Gesamtzahl von 2040 Bits wird. Ein Probenausgang des digitalen Ausgangssignals DOUT, irgendwo genommen, nachdem die Vorrichtung gestartet hat, und irgendwo abgeschnitten, bevor die Vorrichtung fertig ist, lautet beispielsweise:
„----.0000.1111.1111.0000 ----.1111.0000 ----‟ wobei die Punkte bezeichnen, wenn der Vergleicher 107 ein einzelnes Bit des Bitstroms BS ausgibt. Der Punkt drückt die Erweiterung eines Bits BS zu mehreren Bits aus, wodurch jeden vier erweiterten Bits ein Punkt vorausgestellt wird. Insgesamt enthält eine Umwandlungsperiode für ein Eingangssignal VIN die erste und zweite Periode von Zählzyklen, so dass das Taktsignal CLK 510 Zyklen für die erste Periode und acht Zyklen für die zweite Periode zählt, was zu 518 Taktzyklen des Taktsignals CLK am Anschluss 108 für eine Umwandlungsperiode führt. Dies erzielt das gleiche Umwandlungsergebnis wie ein herkömmlicher Sigma-Delta-ADW von 1 während 2048 Taktzyklen. Der verbesserte ADW von 2 erreicht 11 Bits an Auflösung nur durch 518 Taktzyklen, was eine Reduktion um etwa 3/4 ist.
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Nunmehr unter Bezugnahme auf 3 wird eine Sensoranordnung gezeigt, die ein Sensorelement 310 wie etwa einen Temperatursensor zum Generieren eines Sensorsignals enthält, einschließlich eines detaillierteren Blockdiagramms eines Sigma-Delta-ADW. Es ist anzumerken, dass der Sigma-Delta-ADW gemäß der vorliegenden Offenbarung auch mit anderen Sensorschaltungen wie etwa einem Drucksensor oder einem Hall-Sensor verwendet werden kann.
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Zum Zweck der folgenden beispielhaften Erläuterung wird angenommen, dass das Sensorelement 310 ein Temperatursensor ist, das beispielsweise ein von der Temperatur abhängiges Spannungssignal generiert. Die Spannung kann eine Spannung proportional zur Absoluttemperatur VPTAT sein. Auf dem Gebiet von Temperatursensoren ändert sich das temperaturabhängige Signal nur sehr langsam, so dass es während der Umwandlungsperiode einer Sigma-Delta-ADW als ein DC-Signal angesehen werden kann. Jedes DC-Signal wird in ein Bitstrommuster BS umgewandelt. Bei jeder Temperaturumwandlungsperiode wird ein DC-Eingang durch den ADW in ein entsprechendes digitales Bitstrommuster BS umgewandelt. Der Sigma-Delta-ADW erster Ordnung von 3 ist energieeffizient und kann auf einem integrierten Halbleiterchip implementiert werden, relativ wenig Halbleiterfläche benötigend. Damit ezielt man einen digitalen Temperatursensor mit niedrigen Herstellungskosten und niedrigem Energieverbrauch oder niedrigen Energiekosten während des Betriebs. Der Sensor erfordert auch eine von der Temperatur unabhängige konstante Spannungsreferenz wie etwa eine Spannung VREF, die durch die Spannungsquelle 380 generiert wird, die eine Bandabstands-Spannungsquelle beinhalten kann, die eine von der Temperatur unabhängige Spannung generieren kann, was für Fachleute beim Halbleiterschaltungsdesign sehr bekannt ist. Die Energiekosten während des Betriebs der Einrichtung werden niedrig gehalten, obwohl auf eine 11-Bit-Auflösung des ADW abgezielt wird.
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Mit 11 Bits an Auflösung und zum Beispiel einen Temperaturbereich von 600 Kelvin abdeckend, wird eine Temperaturgenauigkeit von etwa 0,29°C des digitalen Temperatursignals erzielt (600 K/211 = 0,29°C). Das VPTAT-Signal ist eine Spannung proportional zur Kelvin-Temperatur. Bei 0 Kelvin (0 K = -273,13°C) beträgt das VPTAT-Signal 0 Volt. Die Steigung von VPTAT ist implementierungsspezifisch. Die Temperatur kann im Bereich von 0 Kelvin bis zu einer oberen Bereichsgrenze liegen, die durch die gewählten Werte von VPTAT und VREF bestimmt wird. Beispielsweise kann die Temperatur bei VPTAT = VREF 600 K betragen, was zu einer ungefähren Temperaturgenauigkeit von 0,29°C über den Temperaturbereich von 600 K führt. Wie oben erläutert, sind 518 Taktzyklen des Taktsignals CLK erforderlich, um eine Umwandlung des temperaturabhängigen Spannungssignals VPTAT durchzuführen.
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Bezüglich 3 enthält das ausführliche Diagramm des Sigma-Delta-ADW die folgenden Komponenten. Ein Integrierer umfasst einen Operationsverstärker 320 und einen Kondensator 321, der zwischen den Ausgang und den invertierenden Eingang „-“ des Verstärkers 320 geschaltet ist. Der nichtinvertierende Eingang „+“ des Operationsverstärkers 320 ist mit Massepotential VSS verbunden. Diese Ausbildung des Operationsverstärkers generiert einen virtuellen Masseknoten an seinem invertierenden Eingang. Der virtuelle Masseknoten ist schaltbar mit Widerständen 341, 342 verbunden, die verschiedene Verstärkungszustände des Verstärkungsblocks von 2 realisieren. Die Widerstände 341, 342 sind mit dem Ausgang des Summierknotens 103 verbunden. Die Schalter 343, 344 sind zwischen die Widerstände 341 bzw. 342 und den invertierenden Eingang des Operationsverstärkers 320 geschaltet. Die Schalter 343, 344 werden durch einen Controller 350 gesteuert, der die Umwandlungsschritte der ersten Phase und der zweiten Phase des Sigma-Delta-ADW zählt. Der Controller 350 enthält einen Zähler 351, der einen Decodierblock 352 enthält, der ein Signal am Anschluss 355 generiert, um den Schalter 344 zu steuern, den Widerstand 342 zu aktivieren. Ein anderer Decodierer 353 im Controller 350 generiert ein Steuersignal für den Schalter 343 am Anschluss 354, um den Widerstand 341 zu aktivieren.
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Der Widerstand 342 betrifft die erste Verstärkung G1 des Verstärkungsblocks, und der Widerstand 341 betrifft die zweite Verstärkung G2 des Verstärkungsblocks. Nach dem obigen 11-Bit-Auflösungsbeispiel besitzt der Widerstand 342 einen Wert von R, um einen Verstärkungswert von G1 = 4 zu generieren, wobei der Widerstand 341 einen Widerstandswert von 4 * R besitzt, um einen Verstärkungswert von G2 = 1 zu generieren, das heißt G1/G2 = 4. Der Schalter 344 ist während der ersten Arbeitsphase der Verstärkung G1 = 4 leitend, und der Schalter 343 ist während der zweiten Arbeitsphase der Verstärkung G2 = 1 leitend. Dementsprechend realisieren der Widerstand 342, 341 und die entsprechenden Schalter 344, 343 den Verstärkungsblock 210 von 2. Die Steuerausgänge 355, 354 des Controllers 350 werden ebenfalls an den Zähler 230 weitergeleitet, um die Arbeitsmodi 232, 233 zu steuern, wobei Modus 232 mit einer höheren Inkrementschrittgröße S1 von z.B. +4 zählt, um die höhere Verstärkung von Widerstand 342 darzustellen, und der Arbeitsmodus 233 stellt eine niedrigere Inkrementschrittgröße S2 von z.B. +1 dar, um den Modus mit niedrigerer Verstärkung durch den Widerstand 341 darzustellen, das heißt S1/S2 = 4. Die Taktsteuerung des Zählers 230 wird durch einen Schalter 360 bereitgestellt, der den Takteingangsanschluss 108 für ein Taktsignal CLK mit dem Takteingang des Zählers 230 verbindet. Der Schalter 360 wird durch den Ausgang des Vergleichers 107 betätigt. Da der Integrierer ein invertierender Integrierer ist, stellt ein Inverter 370 am Ausgang des Vergleichers 107 die ordnungsgemäße Polarität der Signale sicher. Das Taktsignal CLK wird an den Controller 350, den Vergleicher 107 und durch den Schalter 360 an den Zähler 230 geliefert. Der Schalter 110 schaltet ein, wenn das Bitstromsignal BS einen Signalpegel „1“ erhält, so dass die temperaturunabhängige Referenzspannung VREF im Summierknoten 103 von der Spannung VPTAT subtrahiert wird.
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Der integrierende Kondensator 321 soll durch einen parallel zum Kondensator 321 geschalteten Schalter 322 kurzgeschlossen werden, der durch ein Rücksetzsignal R betätigt werden kann. Der integrierende Kondensator 321 wird zu Beginn eines Umwandlungszyklus auf einen Nullzustand zurückgesetzt, um einen vorbestimmten, definierten Ausgangspunkt der Integrierungsoperation zu liefern.
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Das digitale Ausgangssignal DOUT entspricht dem analogen Eingangssignal VPTAT bezüglich VREF und repräsentiert die Temperatur. Das Signal BS besteht aus Einsen und Nullen, wobei das Verhältnis von Einsen zu der Gesamtanzahl von Bits im Signal BS in einer Umwandlungsperiode die Temperaturinformationen von VPTAT/VREF darstellt. Dies ist ein üblicher Weg, um Temperaturinformationen in digitalen Temperatursensoren auszulesen, die ausgelegt und weiter durch eine nachgeschaltete digitale Signalverarbeitungsschaltungsanordnung weiter verarbeitet werden kann. Das digitale Ausgangssignal DOUT kann eine digitale Zahl sein, die die Summe aus den Zählwerten ist, die durch die Arbeitsmodi 232 und 233 erhalten werden. Das Verhältnis VPTAT/VREF ist gleich dem Verhältnis zwischen DOUT und dem maximum von DOUT, wobei VPTAT/VREF = 1.
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Während 3 einen Integrierer-basierten Sigma-Delta-ADW unter Verwendung eines Operationsverstärkers als eine Beispielausführungsform zeigt, können auch andere Arten von Sigma-Delta-Implementierungen verwendet werden.
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Nunmehr unter Bezugnahme auf 4 wird ein Zeitdiagramm eines Umwandlungszyklus dargestellt. Das Zeitsteuerdiagramm zeigt eine erste Umwandlungsteilperiode von 510 Taktzyklen des Taktsignals CLK, wobei der Schalter 344 eingeschaltet ist oder leitet und der Schalter 343 ausgeschaltet ist oder nicht leitet. Wenn der Schalter 344 eingeschaltet ist, ist die Verstärkung G1 = 4 und der Widerstand 342 mit einem Widerstandswert von R ist aktiviert. Während der nachfolgenden Umwandlungsteilperiode ist der Schalter 343 eingeschaltet und der Schalter 344 ist ausgeschaltet, wodurch der Widerstand 341 einen Widerstandswert von 4R besitzt, um eine Verstärkung von G2 = 1 zu realisieren. Die zweite Umwandlungsteilperiode dauert 8 Taktzyklen des Taktsignals CLK, wobei der Widerstand 341 mit einem Widerstandswert von 4 * R aktiviert ist. Während der ersten Umwandlungsteilperiode inkrementiert der Zähler 230 um +4 Schritte. Während der zweiten Umwandlungsteilperiode inkrementiert der Zähler 230 um nur +1 Schritt. Wenn das Bitstromsignal BS „0“ ist, schaltet der Schalter 360 aus und das Taktsignal CLK wird nicht an den Zähler 230 weitergeleitet, so dass der Zähler 230 den vorausgegangenen Wert hält und keine Zählung durchführt.
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Das vorliegende Beispiel berücksichtigt 2048 = 2
11 Pegel. Die Wahl von 2
N Pegeln kann unter einer Designperspektive vorteilhaft sein. Die
2048 Pegel ergeben 2048 Bits des Bitstroms BS, der wiederum die Anzahl von Bits während der Phase liefert, wenn G1 aktiv ist, und während der Phase, wenn G2 aktiv ist, gemäß der Formel:
wobei BitsG1 die Anzahl von Bits in dem Modus darstellt, wenn die Verstärkung G1 ist, und BitsG2 die Anzahl von Bits in dem Modus darstellt, wenn die Verstärkung G2 ist. In dem vorliegenden Ausführungsbeispiel beträgt die Gesamtzahl an Bits 2048, doch könnte sie generischer beliebig sein, wobei BitsG1, BitsG2 und die Verstärkungsmodi G1, G2 entsprechend geändert werden. Die spezifischen Werte von BitG1 und BitG2 beeinflussen die AD-Umwandlungsauflösung sowie den möglichen Bereich der umzuwandelnden Eingangsspannung VIN.
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Abschließend zeigt die Schaltung in 3 einen flächeneffizienten Temperatursensor mit niedrigem Energieverbrauch. Die Verwendung von zwei verschiedenen Verstärkungswerten während der Integrationsoperation eines Sigma-Delta-ADW gefolgt von einer entsprechenden Gewichtung der durch einen Vergleicher in einem Zähler generierten Einsen und Nullen, was das Zählen von verschiedenen Gewichtungswerten ermöglicht, erzielt hohe Umwandlungsgenauigkeit bei niedrigem Energieverbrauch. Obwohl in Verbindung mit einer temperaturabhängigen Spannung beschrieben, können auch andere Sensoren verwendet werden, die ein von einem physischen Zustand abhängiges Ausgangssignal mit DC-Qualität während eines Umwandlungszyklus generieren.
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Der Fachmann versteht, dass verschiedene Modifikationen und Variationen vorgenommen werden können, ohne von dem Gedanken oder Schutzbereich der Offenbarung, wie in den beigefügten Ansprüchen niedergelegt, abzuweichen. Da Modifikationen, Kombinationen, Teilkombinationen und Variationen der offenbarten Ausführungsformen, die den Gedanken und die Substanz der Offenbarung enthalten, sich für den Fachmann ergeben können, sollte die Offenbarung so ausgelegt werden, dass sie alles innerhalb des Schutzbereichs der beigefügten Ansprüche enthält.
