KR20010078087A - 개선된 선형성 및 정정시간을 갖는 디지털 스위칭포텐셔미터 - Google Patents

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KR20010078087A
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마이클 브루놀리
친 호앙
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씨. 필립 채프맨
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Abstract

포텐셔미터를 구성하는 저항 소자를 스위칭하는 스위치에 의해 유도되는 저항성 오차의 양을 최소화하는 것에 의해 개선된 선형성을 가지는 디지털 스위칭 포텐셔미터가 제공된다. 이 포텐셔미터는 또한 포텐셔미터의 출력에 연결된 스위치 커패시턴스의 양을 감소시킴에 의해 보다 빠른 정정시간을 가진다. 이와 같은 디지털 스위칭 포텐셔미터는 집적회로 다이 위에서 제작될 수 있으며, 스위치는 상보형 금속 산화물 반도체(CMOS)로 제조될 수 있다. 원하는 저항 단수 변화를 위해 필요한 저항의 개수는, 2개의 큰 저항 열(resister ranks) 및 1개의 작은 저항 열에 의해, 또는 직렬로 연결된 2개의 작은 저항 열 및 하나의 큰 저항 열에 의해 감소된다.

Description

개선된 선형성 및 정정시간을 갖는 디지털 스위칭 포텐셔미터{DIGITALLY SWITCHED POTENTIOMETER HAVING IMPROVED LINEARITY AND SETTLING TIME}
본 발명은 디지털방식으로 제어되는 포텐셔미터에 관한 것이며, 특히 증대된 선형성과 보다 빠른 정정시간을 갖는 디지털 포텐셔미터에 관한 것이다.
때로 "전압 스케일링 디지털 대 아날로그 변환기(Voltage-scaling Digital-to-Analog Converters: DAC)라 지칭되는 디지털 포텐셔미터는 소형이며 더 용이하고 정확한 조정이 가능하며 원격으로 조정할 수 있고 비용이 적게 든다는 점에서 아날로그 포텐셔미터를 대체하고 있다. 이 디지털 포텐셔미터의 조정 정밀도 또는 "세분성(粒度; granularity)는 원하는 저항 값을 선택하기 위해 사용되는 "디지털 비트"의 수에 의해 결정된다. 다시 말해, 8비트는 256개의 서로 다른 저항값 선택을 허용하고, 10비트는 1024개 저항값 선택을 허락한다. 보다 정밀한 조정 세분성(많은 디지털 비트 사용)에서의 단점은 디지털 포텐셔미터를 구성하는 데 필요한 저항, 스위치, 디코더 및 논리회로와 같은 부품 수가 급속히 증가한다는 것이다.
전압 스케일링 DAC는 높은 기준전압과 낮은 기준전압(통상 접지로 설정) 사이에 연결된 분압기 저항 열(列)을 선택적으로 탭핑하는 것에 의해 아날로그 출력 전압을 생성한다. 이와 같은 형태의 변환기능은 아날로그 디지털 변환 시스템에서 가장 일상적으로 금속 산화물 반도체(MOS) 구성단위로서 사용되며, 여기서 변환기는 축차근사형 아날로그 디지털 변환기의 DAC 세분부로서 기능을 한다. N개 비트의전압 스케일링 DAC에서, 전압 열은 직렬로 연결된 2N개의 동일한 저항으로 구성되고, 이 DAC는 연속된 직렬접속 저항들 사이의 전압 레벨을 2진 스위치를 통해 샘플링하는 포텐셔미터로서 사용된다. 기계적인 포텐셔미터 및 가감 저항기를 대체하는 것은 이들 장치에 대한 중요하고 잠재적으로 매우 많은 응용이 있을 수 있다.
도 1은 종래의 전압 스케일링 원리로 동작하는 N-비트 DAC의 회로도를 나타낸다. 직렬접속된 저항 R1, R2, R3, ... , R2N-1, R2N으로 구성된 저항 열은 통상 5볼트로 되는 높은 기준 전압(VREF+)의 노드(2)와 통상 접지 전위인 낮은 기준 전압(VREF-) 노드(4) 사이에 연결된다. 각 저항 양단의 전압강하는 하나의 최하위 비트(LSB)의 출력 전압 변화와 같다. 출력전압은 스위치 S1, S2, S3, ... , S2N으로 나타낸 디코딩 스위치 네트워크에 의해 샘플링된다. 각 스위치는 저항 열에서 서로 다른 점을 끌어내어, 어느 특정 스위치를 온 시키고 다른 스위치들은 오프 상태로 유지함으로써 각각의 스위치가 연결된 공통 출력 라인(6) 상에 유일한 아날로그 전압을 출력하게 된다. 디코더(도시 안됨)는 입력 디지털 신호의 크기에 해당하는 전압을 가진 스위치가 온 되게 하는 식으로 스위치의 동작을 제어한다.
아날로그 출력 라인(6) 상의 신호는 높은 임피던스를 가진 버퍼 증폭기 또는 전압 폴로어(A1)에 의해 감지되며, 이 버퍼증폭기 또는 전압 폴로어(A1)의 출력은 최종 출력 아날로그 전압을 제공하는 출력단자(8)에 연결된다. 변환의 정확성을 보장하기 위해 버퍼 증폭기는 상기 저항 열 내의 전류에 비하여 무시할만한 DC 바이어스 전압을 발생시켜야 한다. 이와 같은 형태의 다 비트 수 DAC 회로의 주된 단점은 2N개의 저항, 2N개의 스위치 및 2N개의 구동 라인과 같은 매우 많은 수의 회로부품이 요구된다는 것이다. 예를 들어, 12 비트 DAC에서는 4,096개의 저항과, 4,096개의 스위치와, 4,096개의 논리 구동 라인을 사용한다. 따라서, 집적회로 면적의 축소와 높은 제조 수율 및 저비용을 위해 상기 많은 구성요소들의 수를 대폭 감소시키는 것이 요청된다.
저항과 스위치의 수가 크게 저감된 전압 스케일링 DAC가 현재 사용가능한데, 그 DAC는 입력 디지털 신호의 최상위 비트(MSB)에 대해 2N/2개의 저항으로 구성된 하나의 저항 열과, 최하위 비트(LSB)에 대해 역시 2N/2개의 저항으로 구성된 별개의 저항 열을 사용하고 있다. LSB 열에서 각 저항의 저항값은 각 MSB 저항의 1/2N/2개 저항값과 동일하다. LSB 열의 맞은편 단부는 MSB 저항들중의 하나를 가로질러 연결된다. LSB 열과 연결을 위해 선택된 MSB 저항을 변화시키고 LSB 열로부터 출력을 취하는 것에 의해, 하나의 LSB 증분들에서의 출력은 1 내지 1/2N/2-1개 LSB의 전체범위에 걸처 얻어질 수 있다.
디지털 포텐셔미터에서 저감된 부품수를 가진 저항-스위치 구성이 제임스 제이. 애쉬(James J. Ashe)에게 허여된 미합중국 특허 제 5,495,245호 명세서에 개시되어 있다. 제 2도를 참조하면, 애쉬의 특허에서 설명된 디지털 포텐셔미터는 입력 디지털 신호의 MSB에 대응하는 아날로그 신호를 공급하도록 감소 전압 패턴을 제공하는 2개의 외측 스트링(10, 12)과, LSB들에 대응하는 아날로그 신호를 공급하는하나의 내측 스트링(14)을 사용한다. 변형예로서, 외측 스트링이 LSB에 대응하는 아날로그 신호를 공급하고 내측 스트링이 MSB에 대응하는 아날로그 신호를 공급하게 할 수도 있다. 2개의 외측 스트링(10, 12)은 동일 형태를 가지며, 제1 외측 스트링(10)의 고전압 단자가 높은 기준전압 VREF+ 에 연결되고 제2 외측 스트링(12)의 저전압 단자가 낮은 기준전압 VREF-에 연결된다. 내측 스트링(14)의 양 끝단은 디코더(도시 안됨)에 의해 동작되는 각각의 외측 스위치 네트워크를 통해 제1 및 제2 외측 스트링(10, 12)에 연결된다. 사실상, 디코더는 내측 스트링의 양 끝단이 상기 2개의 외측 스트링을 따라 "슬라이드" 되게 한다.
이 슬라이딩 동작은 외측 스트링이 탭핑되어지는 곳에 무관하게 회로에서 외측 스트링 저항들의 개수를 일정하게 유지한다. 외측 스트링으로부터 내측 스트링을 완충시키는 데 아무런 능동 소자도 필요하지 않다. 이것은 회로가 포텐셔미터 및 가감 저항기로 사용될 수 있다는 것을 말한다. 츨력전압은 내측 스트링(14)의 원하는 위치에서 탭핑하는 것으로 얻어진다.
애쉬의 특허에서, MSB 값이 내측 스트링 또는 외측 스트링에 의해 발생되는것에 무관하게 각 MSB 저항 스트링은 저항값 R의 2N/2-1개 저항과 2N/2개의 스위치를 포함한다. 또한 각 LSB 스트링 저항은 저항값 R/2N/2의 2N/2개 저항과 2N/2개의 스위치를 포함한다. 애쉬 특허의 디지털 포텐셔미터는 도 1에 나타낸 포텐셔미터에 비해 저항과 스위치 양자의 개수에서 현저한 감소를 가져온다.
그러나, 애쉬의 특허에 설명된 디지털 포텐셔미터는 저항에 기인한 고유의비선형성과, 상호접속 및 스위치 저항의 부정합 특성을 가지며 MSB 저항 스트링의 외측 탭 상에 위치한 병렬 접속 스위치가 가진 큰 내부 커패시턴스에 의해 야기된 긴 스위칭 정정시간을 요한다는 문제가 있다.
따라서, 내측 및 외측 저항 스트링 및 스위치의 조합에서 저항 및 스위치의 개수를 간단하고 효율적으로 저감시킬 수 있는 동시에 개선된 직선성 및 저항 값이 스위치될 때 감소된 정정시간을 갖는 디지털 포텐셔미터의 출현이 필요하다.
따라서, 본 발명은 상기한 문제점 및 현존하는 기술의 단점 및 결점을 극복하기 위한 것으로, 증대된 선형성을 가지며 저항 값의 변화시 감소된 정정시간을 갖는 디지털 포텐셔미터를 제공하는 데 그 목적이 있다. 본 발명의 실시예에 따른 디지털 포텐셔미터는 스위치로서 상보형 금속 산화물 반도체(CMOS)를 사용하는 집적회로 다이 위에서 제조될 수 있다.
본 발명의 하나의 실시예에서는 상부 및 하부 열로서 2개의 스케일링된 소(minor) 저항 스트링(LSB) 및 상기 상부 및 하부 열 사이에 접속된 브리지 열로서 하나의 대(major) 저항 스트링(MSB)을 사용한다. 상기 상부 및 하부 열에 대한 스위치는 각각 기준 전압원과 상부 및 하부 열의 직렬 연결된 저항 사이에 접속된다. 부가적인 스위치가 브리지 열(MSB) 저항으로부터 디지털 포텐셔미터의 출력 노드(와이퍼)로 연결된다. 디지털 값의 MSB 부분은 브리지 열 스위치들 중 하나의 스위치에 의해 선택되며, 그 LSB 부분은 상부 및 하부 열에 접속된 스위치 쌍으로 선택된다. 상부 및 하부 열의 가변 부분은 브리지 열과 접속되며, 사용가능한 전체탭 포인트는 다른(상부 또는 하부) 열 중 어느 하나의 탭 수와 브리지 열의 탭 수의 곱과 같다.
본 발명의 디지털 포텐셔미터에서 전반적인 선형성은 전체 저항 대부분이 항상 포텐셔미터의 전체 저항값으로 사용되기 때문에 종래기술의 디지털 포텐셔미터에 비해 현저히 개선된다. 종래기술의 디지털 포텐셔미터에서는 전체 저항의 50 퍼센트까지 밖에 저항 교환에 사용되지 못한다. 상부 및 하부 열의 정합 조건은 스케일링된 저항값으로 감소되고, ADC에서의 단조성(單調性)을 보장하기 위한 정합 레벨 또한 동일한 요인에 의해 감소된다.
또한, 상부 열 내의 모든 스위치는 종래기술에서 각 스위치의 바이어스 전압이 열 내의 스위치 위치에 따라 변화되고 있는 것과 반대로 동일한 일정 바이어스 전압을 이용한다(동일 일정 저항을 가짐). 이것은 하부 열 내의 모든 스위치에도 해당된다. 따라서, 스위치의 저항을 정합시키기 위해 각 스위치를 개별로 조절할 필요가 없다.
본 발명의 교류(AC) 특성은 상기 상부 및 하부 열 스위치에서의 전압 레벨이 그 이전 범위의 작은 분수 값(큰 저항 열, 즉 브리지 열의 저항 수의 역)으로 제한되기 때문에 종래기술에 비해 크게 개선된다. 스위치에서의 용량 분포가 저감되는것에 의해 보다 빠른 정정시간과 개선된 AC 응답을 가져온다. 본 발명에서의 스위치의 배치는 공통 신호 버스의 정정 노드로부터 스위치 커패시턴스의 제거에 의해 AC 특성을 더 개선한다. 본 발명에서 포텐셔미터의 정정 시간은 단지 모든 저항 열의 저항과 브리지 열 스위치의 커패시턴스에 의해서만 영향을 받는다.
본 발명의 다른 실시예에서는 상부 및 하부 열로서 2개의 스케일링된 대(major) 저항 스트링(MSB)과 상기 상부 및 하부 열 사이에 연결된 브리지 열로서의 소(minor) 저항 스트링(LSB)을 사용한다. 상기 상부 및 하부 열에 대한 스위치는 각각 기준 전압원과 상부 및 하부 열의 직렬 연결된 저항 사이에 접속된다. 부가적인 스위치가 브리지 열(MSB) 저항과 디지털 포텐셔미터의 출력 노드(와이퍼) 사이에 연결된다. 디지털 값의 LSB 부분은 브리지 열 스위치들 중 하나의 스위치로 선택되며, LSB 부분은 상부 및 하부 열에 접속된 스위치 쌍을 가지고 선택된다.
본 발명의 특징 및 장점은 첨부도면을 참고하여 설명을 목적으로 한 바람직한 실시예에 대한 이하의 설명으로부터 명백하게 될 것이다.
도 1은 종래기술의 디지털 포텐셔미터를 나타낸 회로도.
도 2는 더 효율적으로 연결된 종래기술의 디지털 포텐셔미터를 나타낸 회로도.
도 3은 본 발명의 실시예를 나타낸 회로도.
도 4는 도 3의 실시예에서 소정의 저항 조합에 대해 활성화되는 스위치의 테이블을 나타낸 도표.
도 5는 본 발명의 다른 실시예를 나타낸 회로도.
도 6은 도 5의 실시예에서 소정의 저항 조합에 대해 활성화되는 스위치의 테이블을 나타낸 도표.
도 7은 본 발명의 또 다른 실시예를 나타낸 회로도.
도 8은 도 7의 실시예에서 소정의 저항 조합에 대해 활성화되는 스위치의 테이블을 나타낸 도표.
도 9는 본 발명의 또 다른 실시예를 나타낸 회로도.
도 10은 도 9에 보인 실시예에서 소정의 저항 조합에 대해 활성화되는 스위치 테이블을 나타낸 도표.
본 발명은 저항 값들이 스위칭하여 변화될 때 증대된 선형성 및 감소된 정정 시간을 가진 디지털 포텐셔미터를 제공한다. 본 발명의 실시예들은 개별적으로나 다른 아날로그 및 디지털 기능(회로)과 결합하여 집적 회로 다이 상에서 제조될 수도 있으며, 집적 회로 패키지로 패키지화될 수 있다. 집적 회로 다이 상에서 조합된 저항들, 스위치들 및 다른 회로들에 대한 표준적인 구현이 사용될 수도 있으며, 이것은 아날로그 및 디지털 집적 회로 설계 및 제조 기술에서 당업자들에게 잘 알려져 있다. N채널 및 P채널 금속 산화물 반도체(NMOS 및 PMOS), 상보형 금속 산화물 반도체(CMOS), 바이폴라 트랜지스터, 접합 전계 효과 트랜지스터(JFET), 절연 게이트 전계 효과 트랜지스터(IGFET) 및 동종은 본 발명의 실시예들에 따른 스위치 및 기타 회로를 구현하도록 사용될 수도 있다. 본 발명은 디지털방식으로 제어되는포텐셔미터, 디지털 대 아날로그 변환기 및 동종에서 사용될 수도 있다.
2N개 저항의 연속되는 저항 스트링대신에, 본 발명의 실시예들은 2개의 외측 스트링 및 하나의 내측 스트링으로 구성된 분할된(segmented) 저항을 이용한다. 외측 스트링들은 입력 디지털 신호의 LSB를 변경시킬 수도 있으며 내측 스트링은 MSB를 변경시킬 수도 있거나, 또는 그 반대의 경우도 가능하다. 2개의 외측 스트링은 실제 상기 2가지 구조를 가지며, 동등한 수의 저항들이 하나의 외측 스트링에 의해 감소 회로에 더해지고 디지털 입력에서 각각의 변화(LSB 또는 MSB)에 대한 다른 외측 스트링에 의해 감산되게 하는 식으로 외측 스트링을 통과하여 내측 스트링을 "슬라이딩"시키는 것에 의해 입력 디지털 신호의 분배를 변경시킨다.
디지털 입력의 LSB에 의해 제어되는 외측 스트링 및 MSB에 의해 제어되는 내측 스트링을 가진 본 발명의 실시예들에서, 2개의 외측 스트링(LSB)의 전체 저항 값은 내측 스트링 저항들(MSB)중 하나의 저항 값과 같다. 디지털 입력의 MSB에 의해 제어되는 외측 스트링 및 LSB에 의해 제어되는 내측 스트링을 갖는 본 발명의 실시예들에서, 내측 스트링 저항들(LSB)의 전체 저항값은 외측 스트링 저항들(MSB) 중의 하나의 저항 값과 같다(각 스트링에서 저항, 스위치 및 스위치 위치의 수는 제 1의 경우에 비교되어 약간 다른 것이다).
본 발명의 실시예들에 따라, 디지털 포텐셔미터의 전체 접속된 저항 값(하나의 입력 노드로부터 다른 노드까지)은 하나의 MSB 저항(외측 또는 내측 스트링 중 어느 하나에서나)의 저항 값의 2N/2배이다. 저항 값 조정 세분성 또는 저항 단수 변화는 LSB 저항 값의 증가에서 2N과 같다. 여기서 N은 양의 짝수 정수 값, 즉 N=2, 4, 6, 8, 등이다.
바람직하게 2N/2개의 저항을 가진 외측 스트링 저항들의 저항값 합계는 내측 스트링 저항들(내측 스트링 MSB에 대한)중의 하나의 저항 값과 같다. 외측 스트링 저항들(LSB)중의 하나의 저항 값은 바람직하게 외측 스트링 저항들(LSB)의 저항 값 합계의 2-N/2배이다. 여기서 N은 양의 짝수 정수 값, 즉 N=2, 4, 6, 8, 등이다.
내측 스트링 저항들(LSB)의 저항값 합계는 바람직하게 외측 스트링 저항들(외측 스트링 MSB에 대한)중 하나의 저항값과 같다. 내측 스트링 저항들 중의 하나의 저항값은 바람직하게 내측 스트링 저항들(LSB)의 저항값 합계의 2-N/2배이다. 여기서 N은 양의 짝수 정수 값, 즉 N=2, 4, 6, 8, 등이다.
모든 외측 스트링 저항들은 실제 동일한 저항 값을 가지며, 모든 내측 스트링 저항들도 실제 동일한 저항 값을 가진다.
MSB 내측 스트링에 사용된 저항들의 수는 2N/2-1이며, 하나의 LSB 외측 스트링에 사용된 저항들의 수는 2N/2이며, 나머지 LSB 외측 스트링에 사용된 저항들의 수는 2N/2-1이며, 그리고 각각의 스트링들에 사용된 스위치들의 수는 2N/2이다. 여기서 N은 양의 짝수 정수 값, 즉 N=2, 4, 6, 8, 등이다.
LSB 내측 스트링에 사용된 저항들의 수는 2N/2이며, 하나의 MSB 외측 스트링에 사용된 저항들의 수는 2N/2-1이며, 나머지 LSB 외측 스트링에 사용된 저항들의 수는 2N/2이며, 각각의 스트링에 사용된 스위치들의 수는 2N/2이다. 여기서 N은 양의 짝수 정수 값, 즉 N=2, 4, 6, 8, 등이다.
하기에 기술된 모든 실시예들은 예시의 명료함을 위해 4비트 2진 제어의 예를 사용한다. 디지털 및 아날로그 전자 기술에서 통상의 지식을 가진 사람은 본 발명의 실시예들이 어떤 수의 2진 비트라도 사용될 2진 비트의 수와 정합되기 위한 적당한 수의 스위치 및 저항과 함께 제어 워드에 대해 동등하게 적용 가능하다는 것을 쉽게 이해할 것이다.
실시예
도면을 참조하면, 본 발명의 바람직한 실시예가 예시되어 있다. 도면에서 동일한 엘레멘트가 동일한 번호에 의해 표시되고, 유사한 엘레멘트는 다른 소문자 첨자를 가진 동일번호로 표시될 것이다.
도 3을 참조하면, 본 발명의 실시예에 따른, 디지털 포텐셔미터의 다이어그램이 예시된다. 디지털 포텐셔미터는 일반적으로 도면번호 300으로 지칭되며, 다수의 저항 RLSB및 RMSB와, 도시된 바와 같이 접속된 다수의 스위치 S1내지 S12를 포함한다. 저항들 RLSB는 스위치들 S1내지 S4및 S9내지 S12와 연결된다. 저항들 RMSB는 스위치들 S5 내지 S8과 연결된다. 스위치들 S1내지 S4및 연관된 저항들 RLSB는 스트링(306)에서 접속된다. 스위치들 S5내지 S8및 연관된 저항들 RMSB는 스트링(304)에서 접속된다. 스위치들 S9내지 S12및 연관된 저항들 RLSB은 스트링(302)에서 접속된다. 각각의 스위치 제어 라인(예시안됨)은 각각의 스위치들 S1내지 S12에 접속되며, 각각의 스위치 S1내지 S12를 활성화시키도록 사용된다. 스위치 제어 라인들은 응용 주문형 집적 회로(ASIC), 프로그램 가능한 논리 어레이(PLA)에 의해 또는 마이크로 컨트롤러로부터 디지털 워드로서 디코딩될 수 있는 2진, 8진, 10진 16진수 등으로 코딩된 디지털 신호에 의해 제어될 수 있다. 제어 신호들은 디지털 포텐셔미터에 대한 소정의 저항 값을 산출하기 위해 소정의 스위치들을 활성화시키도록 적당한 스위치 제어 라인에 인가된다.
스위치들 S1내지 S4및 S9내지 S12는 2개의 입력 기준 노드들간에, VCC및 접지간에, 그리고 저항들 RLSB간에 위치된다. 이 구성은 출력 노드와 관련된 커패시턴스의 양을 감소시키는데 도움이 된다. 감소된 출력 노드 커패시턴스는 스위치 변화 동작 이후 더 빠른 정정 시간 및 개선된 교류(AC) 주파수 응답을 초래한다.
스트링(306)에서 스위치들 S1내지 S4의 설치 및 스트링(302)에서 스위치들 S9내지 S12의 설치는 전계 효과 트랜지스터(FET) 스위치들의 보디 효과에 의해 야기된 더 작은 스위치 저항 값 변동에 기인하여 선택된 저항 값들의 선형성을 증대시킨다. 이것은 FET의 소오스단이 VCC노드 또는 접지 노드 중 하나에 통상 접속되며 제임스 제이, 애쉬의 미합중국 특허번호 5,495,245호 공보에서 개시된 바와 같이 변화하는 저항 값들과 함께 플로팅(floating)하지 않으므로, FET 스위치의 소오스-게이트 접합 간에 더욱 균일한 전압 제어가 존재하기 때문이다.
VCC노드는 제 1의 신호 입력 노드로서 사용될 수도 있으며, 접지 노드는 제 2의 신호 입력 노드로서 사용될 수도 있다. 출력 노드는 그후 공통의 제 1 또는 제 2의 신호 입력 노드 중의 하나와 연계하여 동작할 것이다.
스위치들 S1내지 S4및 S9내지 S12는 디지털 워드의 최하위 비트에 의해 제어될 수도 있으며 스위치들 S5내지 S8은 디지털 워드의 최상위 비트에 의해 제어될 수도 있거나, 또는 그 반대의 경우도 가능하다. 예시적인 목적을 위해, 4비트 디지털 워드는 예시를 위해 사용할 것이지만, 소정의 응용예에 대한 비용 및 복잡성을 제외한다면 디지털 워드에 대한 어떤 수의 비트도 사용할 수 있으며 이 또한 본 발명의 범위내에 있다는 것을 이해할 것이다.
도 4를 참조하면, 도 3의 실시예에 따라 원하는 저항 조합에 대해 활성화되는 스위치의 테이블이 예시된다. VCC의 값의 비율들이 좌측 열에 표시되며, 그 오른쪽으로 4비트 2진 워드들이 다음 열에 표시되며, 그리고 스위치 활성화 패턴들이 VCC값의 비율을 표시하는 각각의 행에서 "X"로 표시된다. 예를 들어, 1111의 2진 워드는 풀 스케일 또는 16/16 VCC를 나타내며, 스위치 S1, S8및 S9는 닫혀진 것을 표시한다. 또한 0111의 2진 워드는 하프 스케일 또는 8/16 VCC를 나타내며, 스위치 S1, S6및 S9는 닫혀진 것을 표시한다. 도 4에서 예시된 바와 같이 스위치 닫힘의 적당한 조합들에 의해, 0/16을 제외한 1/16 증가로 VCC의 모든 비율이 얻어질 수 있다. 하위 스트링(306)에서 하나의 특별한 RLSB가 있기 때문에, 단지 1/16에서 16/16 VCC까지는 본 발명의 이와 같은 실시예에서 얻어질 수 있다. 저항 값의 더 세밀한 조정 정밀도는 더 많은 2진 제어 워드(비트)에 의해 그리고 이에 대응한 스트링에서의 저항 및 스위치 수를 증가시킴에 의해 얻어질 수 있다.
도 5를 참조하면, 본 발명의 또하나의 실시예에 따라, 디지털 포텐셔미터의 회로도가 예시된다. 디지털 포텐셔미터는 통상 도면번호 500으로 참조되며 다수의 저항들 RLSB및 RMSB및 예시된 바와 같이 접속된 다수의 스위치들 S1내지 S12를 포함한다. 저항들 RLSB는 스위치들 S1내지 S4및 S9내지 S12와 관련된다. 저항들 RMSB은 스위치들 S5내지 S8과 관련된다. 스위치들 S1내지 S4및 관련된 저항들 RLSB은 스트링(506)에서 접속된다. 스위치들 S5내지 S8및 관련된 저항들 RMSB은 스트링(504)에서 접속된다. 스위치들 S9내지 S12및 관련된 저항들 RLSB은 스트링(502)에서 접속된다.
각각의 스위치 제어 라인(예시 안됨)은 각각의 스위치들 S1내지 S12에 접속되며, 각각의 스위치들 S1내지 S12를 활성화하는데 사용된다. 스위치 제어 라인들은 응용 주문형 집적 회로(ASIC), 프로그램 가능한 논리 어레이(PLA)에 의해 또는 마이크로 컨트롤러로부터 디지털 워드로서 디코딩될 수 있는 2진 , 8진, 10진, 16진수로 코딩된 디지털 신호에 의해 제어될 수도 있다. 제어 신호들은 디지털 포텐셔미터에 대한 소정의 저항 값을 산출하기 위해 소정의 스위치들을 활성화시키는 적당한 스위치 제어 라인들에 가해진다.
스위치들 S1내지 S4및 S9내지 S12는 2개의 입력 기준 노드들, VCC및 접지, 그리고 저항들 RLSB간에 위치된다. 이 구성은 출력 노드와 관련된 커패시턴스의 양을 감소시키는데 도움이 된다. 감소된 출력 노드 커패시턴스는 스위치 변화 동작 이후 더 빠른 정정 시간 및 개선된 교류(AC) 주파수 응답을 가져온다.
스트링(506)에서 스위치들 S1내지 S4의 배치 및 스트링 (502)에서 스위치들 S9내지 S12의 배치는 전계 효과 트랜지스터(FET) 스위치들의 보디 효과에 의해 야기된 더 작은 스위치 저항 값 변동에 기인하여 선택된 저항 값들의 선형성을 증대시킨다. 이것은 FET의 소오스단이 VCC노드 또는 접지 노드 중 하나에 전형적으로 접속되며 제임스 제이. 애쉬의 미합중국 특허번호 5,495,245호 공보에서 개시된 바와 같이 변화하는 저항 값들과 함께 플로팅(floating)되지 않으므로, FET 스위치의 소오스-게이트 접합 간에 더욱 균일한 전압 제어가 존재하기 때문이다.
VCC노드는 제 1의 신호 입력 노드로서 사용될 수도 있으며, 접지 노드는 제 2의 신호 입력 노드로서 사용될 수도 있다. 출력 노드는 그후 공통의 제 1 또는 제 2의 신호 입력 노드 중의 하나와 연계하여 동작할 것이다.
스위치들 S1내지 S4및 S9내지 S12는 디지털 워드의 최하위 비트에 의해 제어될 수도 있으며 스위치들 S5내지 S8은 디지털 워드의 최상위 비트에 의해 제어될 수도 있거나, 또는 그 반대의 경우도 가능하다. 예시적인 목적을 위해, 4비트 디지털 워드가 사용될 것이지만, 소정의 응용예서 비용 및 복잡성을 제외한다면 실시예들은 디지털 워드에 대한 어떤 수의 비트도 사용할 수 있으며 이것는 본 발명의 범위내에 있다는 것을 이해할 것이다.
도 6을 참조하면, 도 5의 실시예에 따라 소정 저항의 결합에 대해 활성화되는 스위치들의 테이블이 예시된다. VCC의 값의 비율들이 좌측 열에 표시되며, 그 오른쪽으로 4비트 2진 워드들이 다음 열에 표시되며, 그리고 스위치 활성화 패턴들이 VCC값의 비율을 표시하는 각각의 행에서 "X"로 표시된다. 예를 들어, 1111의 2진 워드는 풀 스케일 또는 15/16 VCC를 나타내며, 스위치 S1, S8및 S9는 닫혀진다. 1000의 2진 워드는 하프 스케일 또는 8/16 VCC를 나타내며, 스위치들 S4, S7및 S12는 닫혀진다. 도 6에서 예시된 바와 같이 스위치 닫힘의 적당한 조합들에 의해, 16/16을 제외한 1/16 증가로 VCC의 모든 비율이 얻어질 수 있다. 상위 스트링(506)에서 하나의 특별한 RLSB가 있기 때문에, 단지 0/16에서 15/16 VCC까지는 본 발명의 이와 같은 실시예에서 얻어질 수 있다. 저항 값의 더 세밀한 조정 정밀도는 더 많은 2진 제어 워드(비트)에 의해 그리고 이에 대응한 스트링에서의 저항 및 스위치 수를 증가시킴에 의해 얻어질 수 있다.
도 7을 참조하면, 본 발명의 다른 또하나의 실시예에 따라, 디지털 포텐셔미터의 다이어그램이 예시된다. 디지털 포텐셔미터는 통상 도면번호 700으로 참조되며 다수의 저항들 RLSB및 RMSB및 예시된 바와 같이 접속된 다수의 스위치들 S1내지 S12를 포함한다. 저항들 RMSB는 스위치들 S1내지 S4및 S9내지 S12와 관련된다. 저항들 RLSB은 스위치들 S5내지 S8과 관련된다. 스위치들 S1내지 S4및 관련된 저항들 RMSB은 스트링(706)에서 접속된다. 스위치들 S5내지 S8및 관련된 저항들 RLSB은 스트링(704)에서 접속된다. 스위치들 S9내지 S12및 관련된 저항들 RMSB은 스트링(702)에서 접속된다.
각각의 스위치 제어 라인(예시 안됨)은 각각의 스위치들 S1내지 S12에 접속되며, 각각의 스위치들 S1내지 S12를 활성화하는데 사용된다. 스위치 제어 라인들은 응용 주문형 집적 회로(ASIC), 프로그램 가능한 논리 어레이(PLA)에 의해 또는 마이크로 컨트롤러로부터 디지털 워드로서 디코딩될 수 있는 2진 , 8진, 10진, 16진수로 코딩된 디지털 신호에 의해 더 제어될 수도 있다. 제어 신호들은 디지털 포텐셔미터에 대한 소정의 저항 값을 산출하기 위해 소정의 스위치들을 활성화시키는 적당한 스위치 제어 라인에 인가된다.
스위치들 S1내지 S4및 S9내지 S12는 2개의 입력 기준 노드들, VCC및 접지, 및 저항들 RMSB간에 위치된다. 이 구성은 출력 노드와 관련된 커패시턴스의 양을 감소시키는데 도움이 된다. 감소된 출력 노드 커패시턴스는 스위치 변화 동작 이후더 빠른 정정 시간 및 개선된 교류(AC) 주파수 응답을 가져온다.
스트링(706)에서 스위치들 S1내지 S4의 위치 및 스트링 (702)에서 스위치들 S9내지 S12의 위치는 전계 효과 트랜지스터(FET) 스위치들의 보디 효과에 의해 야기된 더 작은 스위치 저항 값 변동에 기인하여 선택된 저항 값들의 선형성을 증대시킨다. 이것은 FET의 소오스단이 VCC노드 또는 접지 노드 중 하나에 통상 접속되며 제임스 제이. 애쉬의 미합중국 특허번호 5,495,245호 공보에서 개시된 바와 같이 변화하는 저항 값들과 함께 플로팅되지 않으므로, FET 스위치의 소오스-게이트 접합간에 더욱 균일한 전압 제어가 존재하기 때문이다.
VCC노드는 제 1의 신호 입력 노드로서 사용될 수도 있으며, 접지 노드는 제 2의 신호 입력 노드로서 사용될 수도 있다. 출력 노드는 그후 공통의 제 1 또는 제 2의 신호 입력 노드 중의 하나와 연계하여 동작할 것이다.
스위치들 S1내지 S4및 S9내지 S12는 디지털 워드의 최상위 비트에 의해 제어될 수도 있으며 스위치들 S5내지 S8은 디지털 워드의 최하위 비트에 의해 제어될 수도 있다. 예시적인 목적을 위해, 4비트 디지털 워드가 사용될 것이지만, 소정의 응용예서 비용 및 복잡성을 제외한다면 실시예들은 디지털 워드에 대한 어떤 수의 비트도 사용할 수 있으며 이것는 본 발명의 범위내에 있다는 것을 이해할 것이다.
도 8을 참조하면, 도 7의 실시예에 따라 소정 저항의 결합에 대해 활성화되는 스위치들의 테이블이 예시된다. VCC의 값의 비율들이 좌측 열에 표시되며, 그 오른쪽으로 4비트 2진 워드들이 다음 열에 표시되며, 그리고 스위치 활성화 패턴들이 VCC값의 비율을 표시하는 각각의 행에서 "X"로 표시된다. 예를 들어, 1111의 2진 워드는 풀 스케일 또는 16/16 VCC를 나타내며, 스위치 S1, S8및 S9는 닫혀진다. 0111의 2진 워드는 하프 스케일 또는 8/16 VCC를 나타내며, 스위치들 S3, S8및 S11은 닫혀진다. 도 8에 예시된 바와 같이, 스위치 닫힘의 적당한 조합들에 의해, 0/16을 제외한 1/16 증가로 VCC의 모든 비율이 얻어질 수 있다. 하위 스트링(706)에 접속된 중간 스트링(704)에 하나의 RMSB가 있기 때문에, 단지 1/16에서 16/16 VCC까지는 본 발명의 이와 같은 실시예에서 얻어질 수 있다. 저항 값의 더 세밀한 조정 정밀도는 더 많은 2진 제어 워드(비트)에 의해 그리고 이에 대응한 스트링에서의 저항 및 스위치 수를 증가시킴에 의해 얻어질 수도 있다.
도 9를 참조하면, 본 발명의 다른 또하나의 실시예에 따라, 디지털 포텐셔미터의 다이어그램이 예시된다. 디지털 포텐셔미터는 통상 도면번호 900으로 참조되며 다수의 저항들 RLSB및 RMSB및 예시된 바와 같이 접속된 다수의 스위치들 S1내지 S12를 포함한다. 저항들 RMSB는 스위치들 S1내지 S4및 S9내지 S12와 관련된다. 저항들 RLSB은 스위치들 S5내지 S8과 관련된다. 스위치들 S1내지 S4및 관련된 저항들 RMSB은 스트링(906)에서 접속된다. 스위치들 S5내지 S8및 관련된 저항들 RLSB은 스트링(904)에서 접속된다. 스위치들 S9내지 S12및 관련된 저항들 RMSB은 스트링(902)에서 접속된다.
각각의 스위치 제어 라인(예시 안됨)은 각각의 스위치들 S1내지 S12에 접속되며, 각각의 스위치들 S1내지 S12를 활성화하는데 사용된다. 스위치 제어 라인들은 응용 주문형 집적회로(ASIC), 프로그램 가능한 논리 어레이(PLA)에 의해 또는 마이크로 컨트롤러로부터 디지털 워드로서 디코딩될 수 있는 2진 , 8진, 10진, 16진수로 코딩된 디지털 신호에 의해 제어될 수도 있다. 제어 신호들은 디지털 포텐셔미터에 대한 소정의 저항값을 산출하기 위해 소정의 스위치를 활성화시키는 적당한 스위치 제어 라인에 인가된다.
스위치들 S1내지 S4및 S9내지 S12는 2개의 입력 기준 노드들, VCC및 접지, 및 저항들 RMSB간에 위치된다. 이 구성은 출력 노드와 관련된 커패시턴스의 양을 감소시키는데 도움이 된다. 감소된 출력 노드 커패시턴스는 스위치 변화 동작 이후 더 빠른 정정 시간 및 개선된 교류(AC) 주파수 응답을 가져온다.
스트링(906)에서 스위치들 S1내지 S4의 위치 및 스트링 (902)에서 스위치들 S9내지 S12의 위치는 전계 효과 트랜지스터(FET) 스위치들의 보디 효과에 의해 야기된 더 작은 스위치 저항 값 변동에 기인하여 선택된 저항 값들의 선형성을 증대시킨다. 이것은 FET의 소오스단이 VCC노드 또는 접지 노드 중 하나에 통상 접속되며 제임스 제이. 애쉬의 미합중국 특허번호 5,495,245호 공보에서 개시된 바와 같이 변화하는 저항 값들과 함께 플로팅되지 않으므로, FET 스위치의 소오스-게이트 접합 간에 더욱 균일한 전압 제어가 존재하기 때문이다.
VCC노드는 제 1의 신호 입력 노드로서 사용될 수도 있으며, 접지 노드는 제 2의 신호 입력 노드로서 사용될 수도 있다. 출력 노드는 그후 공통의 제 1 또는 제 2의 신호 입력 노드 중의 하나와 연계하여 동작할 것이다.
스위치들 S1내지 S4및 S9내지 S12는 디지털 워드의 최상위 비트에 의해 제어될 수도 있으며 스위치들 S5내지 S8은 디지털 워드의 최하위 비트에 의해 제어될 수도 있다. 예시적인 목적을 위해, 4비트 디지털 워드가 사용될 것이지만, 소정의 응용예서 비용 및 복잡성을 제외한다면 실시예들은 디지털 워드에 대한 어떤 수의 비트도 사용할 수 있으며 이것는 본 발명의 범위내에 있다는 것을 이해할 것이다.
도 10을 참조하면, 도 9의 실시예에 따라 소정 저항들의 결합에 대해 활성화되는 스위치들의 테이블이 예시된다. VCC의 값의 비율들이 좌측 열에 표시되며, 그 오른쪽으로 4비트 2진 워드들이 다음 열에 표시되며, 그리고 스위치 활성화 패턴들이 VCC값의 비율을 표시하는 각각의 행에서 "X"로 표시된다. 예를 들어, 1111의 2진 워드는 풀 스케일 또는 15/16 VCC를 나타내며, 스위치 S1, S8및 S9는 닫혀진다. 1000의 2진 워드는 하프 스케일 또는 8/16 VCC를 나타내며, 스위치들 S2, S5및 S10은 닫혀진다. 도 10에 예시된 바와 같이, 스위치 닫힘의 적당한 조합들에 의해, 16/16을 제외한 1/16 증가로 VCC의 모든 비율이 얻어질 수 있다. 상위 스트링(902)에 접속된 중간 스트링(904)에 하나의 특별한 RMSB가 있기 때문에, 단지 0/16에서 15/16 VCC까지는 본 발명의 이와 같은 실시예에서 얻어질 수 있다. 저항 값의 더 세밀한 조정 정밀도는 더 많은 2진 제어 워드(비트)에 의해 그리고 이에 대응한 스트링에서의 저항 및 스위치 수를 증가시킴에 의해 얻어질 수 있다.
따라서, 본 발명은 소기의 목적을 수행하여 상술된 그리고 본 발명에 내재된 이점을 나타낸다. 본 발명이 특정의 바람직한 실시예를 참고로 도시, 설명 및 한정되었지만, 이들 실시예는 본 발명을 한정하는 것은 아니다. 본 발명은 관련 기술분야에서 통상의 기술자에 의해 구성과 기능에서 상당한 수정, 변경 및 대체가 가능하다. 따라서 본 발명은 모든 것에 대한 동등물을 감안하여 첨부된 청구범위의 정신과 범위에 의해서만 제한된다.

Claims (24)

  1. 제 1의 입력 노드에 접속된 제 1의 다수의 스위치들;
    제 2의 입력 노드에 접속된 제 2의 다수의 스위치들;
    출력 노드에 접속된 제 3의 다수의 스위치들;
    직렬 접속된 저항들로 구성된 제 1의 스트링;
    직렬 접속된 저항들로 구성된 제 2의 스트링; 및
    직렬 접속된 저항들로 구성된 제 3의 스트링을 포함하고,
    상기 직렬 접속된 저항들로 구성된 제 3의 스트링은 상기 직렬 접속된 저항들의 제 1 및 제 2 스트링간에 접속되며, 상기 제 1의 다수의 스위치들은 제 1의 입력 노드 및 직렬 접속된 저항들의 제 1 스트링간에 접속되고, 상기 제 2의 다수의 스위치들은 제 2의 입력 노드 및 직렬 접속된 저항들의 제 2 스트링간에 접속되며, 그리고 상기 제 3의 다수의 스위치들은 출력 노드 및 상기 직렬 접속된 저항들의 제 3 스트링간에 접속되는 것을 특징으로 하는 디지털 포텐셔미터.
  2. 제 1항에 있어서,
    상기 제 1의 다수의 스위치들은 2N/2개의 스위치들을 포함하고;
    상기 제 2의 다수의 스위치들은 2N/2개의 스위치들을 포함하고;
    상기 제 3의 다수의 스위치들은 2N/2개의 스위치들을 포함하고;
    상기 직렬 접속된 저항들의 제 1 스트링은 2N/2-1개의 저항을 포함하고;
    상기 직렬 접속된 저항들의 제 2 스트링은 2N/2개의 저항을 포함하고; 그리고
    상기 직렬 접속된 저항들의 제 3 스트링은 2N/2-1개의 저항을 포함하고, 여기서 N은 양의 짝수 정수 값으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 디지털 포텐셔미터.
  3. 제 1항에 있어서,
    상기 제 1의 다수의 스위치들은 2N/2개의 스위치를 포함하고;
    상기 제 2의 다수의 스위치들은 2N/2개의 스위치를 포함하고;
    상기 제 3의 다수의 스위치들은 2N/2개의 스위치를 포함하고;
    상기 직렬 접속된 저항들의 제 1 스트링은 2N/2개의 저항을 포함하고;
    상기 직렬 접속된 저항들의 제 2 스트링은 2N/2-1개의 저항을 포함하고; 그리고
    상기 직렬 접속된 저항들의 제 3 스트링은 2N/2-1개의 저항을 포함하며, 여기서 N은 양의 짝수 정수 값으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 디지털 포텐셔미터.
  4. 제 1항에 있어서,
    상기 제 1의 다수의 스위치들은 2N/2개의 스위치를 포함하고;
    상기 제 2의 다수의 스위치들은 2N/2개의 스위치를 포함하고;
    상기 제 3의 다수의 스위치들은 2N/2개의 스위치를 포함하고;
    상기 직렬 접속된 저항들의 제 1 스트링은 2N/2-1개의 저항을 포함하고;
    상기 직렬 접속된 저항들의 제 2 스트링은 2N/2-1개의 저항을 포함하고; 그리고
    상기 직렬 접속된 저항들의 제 3 스트링은 2N/2개의 저항들을 포함하며, 여기서 N은 양의 짝수 정수 값으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 디지털 포텐셔미터.
  5. 제 1 항에 있어서, 상기 직렬 접속된 저항들의 제 1 및 제 2 스트링에서 저항들 각각은 동일한 저항값을 가지며, 상기 직렬 접속된 저항들의 제 3 스트링에서 저항들의 합계는 상기 직렬 접속된 저항들의 제 1 및 제 2 스트링에서 저항들 중 하나와 동일한 저항값을 갖는 것을 특징으로 하는 디지털 포텐셔미터.
  6. 제 5 항에 있어서, 상기 직렬 접속된 저항들의 제 3 스트링에서 저항들의 각각은 상기 직렬 접속된 저항들의 제 1 및 제 2 스트링에서 저항들 중 하나의 저항 값의 2-N/2배의 저항값을 갖는 것을 특징으로 하는 디지털 포텐셔미터.
  7. 제 1 항에 있어서, 상기 직렬 접속된 저항들의 제 1 및 제 2 스트링에서 저항들 각각은 동일한 제 1의 저항값을 가지며, 상기 직렬 접속된 저항들의 제 3 스트링에서 저항들 각각은 동일한 제 2의 저항값을 갖는 것을 특징으로 하는 디지털 포텐셔미터.
  8. 제 7 항에 있어서, 상기 직렬 접속된 저항들의 제 1 및 제 2 스트링에서 저항들 각각은 상기 직렬 접속된 저항들의 제 3 스트링에서 저항들 중 하나의 저항 값의 2-N/2저항값을 갖는 것을 특징으로 하는 디지털 포텐셔미터.
  9. 제 1 항에 있어서, 상기 직렬 접속된 저항들의 제 1 스트링의 저항들 각각은 대응하는 상기 제 1의 다수의 스위치들 중 하나의 스위치에 접속되는 것을 특징으로 하는 디지털 포텐셔미터.
  10. 제 1 항에 있어서, 상기 직렬 접속된 저항들의 제 2 스트링의 각각의 저항은 대응하는 상기 제 2의 다수의 스위치들 중의 하나의 스위치에 접속되는 것을 특징으로 하는 디지털 포텐셔미터.
  11. 제 1 항에 있어서, 상기 직렬 접속된 저항들의 제 3 스트링의 각각의 저항은 대응하는 상기 제 3의 다수의 스위치들 중의 하나의 스위치에 접속되는 것을 특징으로 하는 디지털 포텐셔미터.
  12. 제 1 항에 있어서, 상기 제 1의 입력 노드는 양의 전위에 있으며, 상기 제 2의 입력 노드는 접지전위에 있는 것을 특징으로 하는 디지털 포텐셔미터.
  13. 제 1 항에 있어서, 상기 제 1, 제 2 및 제 3의 다수의 스위치들은 응용 주문형 집적회로에서 이송된 디지털 워드에 의해 제어되는 것을 특징으로 하는 디지털 포텐셔미터.
  14. 제 1 항에 있어서, 상기 제 1, 제 2 및 제 3의 다수의 스위치들은 프로그램 가능한 논리 어레이에서 이송된 디지털 워드에 의해 제어되는 것을 특징으로 하는 디지털 포텐셔미터.
  15. 제 1 항에 있어서, 상기 제 1, 제 2 및 제 3의 다수의 스위치들은 소프트웨어 프로그램 제어 마이크로 컨트롤러에 의해 제어되는 것을 특징으로 하는 디지털 포텐셔미터.
  16. 제 1 항에 있어서, 상기 제 1, 제 2 및 제 3의 다수의 스위치들은 전계 효과 트랜지스터로 구성되는 것을 특징으로 하는 디지털 포텐셔미터.
  17. 제 16 항에 있어서, 상기 전계 효과 트랜지스터는 N 채널 및 P 채널로 구성되는 것을 특징으로 하는 디지털 포텐셔미터.
  18. 제 1 항에 있어서, 상기 제 1, 제 2 및 제 3의 다수의 스위치들은 상보형 금속 산화물 반도체 전계 효과 트랜지스터로 구성되는 것을 특징으로 하는 디지털 포텐셔미터.
  19. 제 1 항에 있어서, 상기 제 1, 제 2 및 제 3의 다수의 스위치 및 상기 직렬 접속된 저항들의 제 1, 제 2 및 제 3 스트링은 반도체 집적 회로 다이 위에 제조되는 것을 특징으로 하는 디지털 포텐셔미터.
  20. 제 1의 입력 노드에 접속된 제 1의 다수의 스위치들; 제 2의 입력 노드에 접속된 제 2의 다수의 스위치들; 직렬 접속된 저항들로 구성된 제 1의 스트링; 직렬 접속된 저항들로 구성된 제 2의 스트링; 및 직렬 접속된 저항들로 구성된 제 3의 스트링을 포함하고, 상기 직렬 접속된 저항들의 제 3 스트링은 상기 직렬 접속된 저항들의 제 1 및 제 2 스트링간에 접속되며, 상기 제 1의 다수의 스위치들은 제 1의 입력 노드 및 직렬 접속된 저항들의 제 1의 스트링간에 접속되고, 상기 제 2의 다수의 스위치들은 제 2의 입력 노드 및 직렬 접속된 저항들의 제 2의 스트링간에 접속되며, 그리고 상기 제 3의 다수의 스위치들은 출력 노드 및 직렬 접속된 저항들의 상기 제 3의 스트링간에 접속되는 디지털 포텐셔미터를 가지고 저항 값을 조정하는 방법에 있어서:
    상기 제 1의 다수의 스위치들 중 하나의 스위치에 의해 상기 직렬 접속된 저항들의 제 1 스트링에 있는 제 1의 소정의 저항을 제 1의 입력 노드에 접속하는 단계와;
    상기 제 2의 다수의 스위치들 중 하나의 스위치에 의해 상기 직렬 접속된 저항들의 제 2 스트링에 있는 제 2의 소정의 저항을 제 2의 입력 노드에 접속하는 단계와; 그리고
    상기 제 3의 다수의 스위치들 중 하나의 스위치에 의해 상기 직렬 접속된 저항들의 제 3 스트링에 있는 제 1의 소정의 저항을 출력 노드에 접속하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제 20 항에 있어서, 디지털 워드를 가지고 상기 제 1, 제 2 및 제 3의 다수의 스위치를 제어하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  22. 제 21 항에 있어서, 상기 제 1의 입력 노드를 전압원에 접속하는 한편 상기 제 2의 입력 노드를 접지에 접속하고, 상기 전압원과 접지 사이의 전압 값을 갖는조절가능한 전압원으로서 출력 노드를 사용하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  23. 제 22 항에 있어서, 상기 조절가능한 전압원은 상기 디지털 워드에 의해 결정되는 것을 특징으로 하는 방법.
  24. 제 21 항에 있어서, 상기 제 1의 입력 노드를 접지에 접속하는 한편 상기 제 2의 입력 노드를 전압원에 접속하고, 상기 전압원과 접지 사이의 전압 값을 갖는 조절가능한 전압원으로서 출력 노드를 사용하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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