JP4550901B2 - デジタル・アナログ変換器 - Google Patents

Description

本発明は、デジタル・アナログ変換器（ＤＡＣ）及びデジタル入力ワード変換方法に関し、より詳細には、抵抗ラダー構成を用いて実装されるデジタル・アナログ変換器及びデジタル入力ワードを対応する出力電圧に変換するデジタル入力ワード変換方法に関する。特に、Ｒ−２Ｒ構成に基づくデジタル・アナログ変換器に関する。

デジタル・アナログ変換器（ＤＡＣ）は、当該分野において公知である。こうしたＤＡＣは、一般にバイナリコードの形で与えられる入力デジタル信号を、対応する電圧又は電流の形のアナログ出力信号に変換するのに使われる。この変換は、スイッチ又は抵抗器もしくは電流源のネットワークを使って遂行される。

公知のＤＡＣの例が、本出願の譲受人に譲渡され、その内容が参照により本明細書に組み込まれている、Ｄｅｍｐｓｅｙらの特許文献１において与えられている。この特許文献１は、複数のレッグ（ｌｅｇ）を含むＲ−２Ｒラダー構造について記載している。各レッグは、装置の分解能に影響し、そうすることによって、構造内に提供されるレッグが多い程、分解能がよくなる。しかし、ラダー構造により多くのレッグを追加する際には、適切にスケーリング（ｓｃａｌｉｎｇ）される必要がある、対応する複数のスイッチを追加することも必要である。新たな各スイッチは、先行スイッチに合わせて適切にスケーリングされる必要があるので、スイッチの追加は些細な動作ではない。このスイッチのスケーリングについては、制御回路を提供する特許文献１の発明によって対処され、その結果、スイッチのオン抵抗が、基準値に関して制御されるようになる。しかし、ＤＡＣに対して高分解能を望む場合は、スイッチを、妥当な動作パラメータに保ち、多数のスイッチに適応するように、回路レイアウト上に十分な面積を提供させ続けるという問題が依然としてある。

高分解能ＤＡＣに伴うそれ以外の問題は、ＤＡＣの直線性及び単調性が、構成要素の整合によって制限されることである。確率的な構成要素の不整合により、ＤＡＣ構造の単調性及び直線性を低減することが可能である。この問題は、従来、その値を調節するためのレーザトリミング構成要素によって、又はボード上への較正回路の組込みによって阻止されていた。

米国特許第５７６４１７４号明細書

したがって、高ＤＡＣ分解能を提供するように適合され、ＤＡＣの直線性誤差の較正を容易にするＤＡＣ構成を提供する必要がある。

本発明は、このような状況に鑑みてなされたもので、その目的とするところは、抵抗ラダー構成を用いて実装されるデジタル・アナログ変換器及びデジタル入力ワードを対応する出力電圧に変換するデジタル入力ワード変換方法を提供することにある。

したがって、本発明の第１の実施形態は、デジタル入力ワードをアナログ出力電圧信号に変換するように適合されたデジタル・アナログ変換器（ＤＡＣ）を提供し、デジタル入力ワードは、上部及び下部に分割可能であり、ＤＡＣは、デジタル入力ワードの下部によって制御される抵抗器ラダーＤＡＣを含み、出力電圧を生成する第１の構成要素と、デジタル入力ワードの上部によって制御される抵抗器ラダーＤＡＣを含み、出力電圧を生成する第２の構成要素とを含んでいる。第２の構成要素はセグメント化され、個々のセグメントの少なくとも１つは、デジタル入力ワードの上部の１ＬＳＢ未満の加重（ｗｅｉｇｈｔｉｎｇ）を有し、第１の構成要素は、第２の構成要素のセグメントの選択に応答して、第２の構成要素の出力電圧を調整するようにさらに適合される。

本発明の好ましい特徴は、本明細書に添付されている独立請求項によって与えられる。有利な実施形態は、従属請求項で与えられる。

ラダーは、通常、Ｒ−２Ｒトポロジ又はその修正バージョンとして提供することができる。標準Ｒ−２Ｒ構造のこのような修正版では、リンク「Ｒ」抵抗器のいくつかが除去され、残りのＤＡＣ抵抗器がスケーリングされる。こうすることにより、抵抗器の面積を犠牲にして、第１の構成要素又は下位ＤＡＣセクションのインピーダンスが上昇するが、ＤＡＣを流れる電流が低下し、ＤＡＣの下部における抵抗器の値に相対してスイッチの効果及び配線の非理想性も小さくなる。

スケーリングされた（基準に関して）電流をＲ−２Ｒラダーのノードに注入するように構成された電流源にＤＡＣの下部を結合することによって、本発明は、所与の分解能に対する総ＤＡＣ面積の最小化を実現し、スイッチのスケーリング問題を小さくする。このような注入は、ラダーのどのノードにも加えることができるが、通常は、終端抵抗器の最上部に結合される。

以下、図面を参照して本発明の実施形態について説明する。
図１乃至図６Ａ，図６Ｂ，図６Ｃを参照して本発明のデジタル・アナログ変換器（ＤＡＣ）について説明する。
図１は、本発明を実施する例示的な第１の実施形態によるデジタル・アナログ変換器（ＤＡＣ）の構成を示す概略図である。図１に示すように、本発明を実施するＤＡＣの例示的な第１の実施形態によると、デジタル入力信号をアナログ出力信号に変換するように適合されたＤＡＣ１００が提供される。このＤＡＣ１００は、デジタル入力ワードの最上位ビット（ＭＳＢ）を含むデジタル入力ワードの第１の部分の変換を担う上部（ｕｐｐｅｒ ｐａｒｔ）１０５と、デジタル入力ワードの残りの部分（すなわち、最下位ビットＬＳＢ）の変換を担う下部（ｌｏｗｅｒ ｐａｒｔ）１１０とを含んでいる。上部１０５、すなわち、Ｒ２の抵抗は、下部１１０、すなわち、Ｒ１の抵抗未満でよい。本発明のＤＡＣは、デジタル入力ワードを、そのデジタル入力ワードに対応する単一のアナログ出力に変換することが理解されよう。ただし、説明のために、デジタル入力ワードは、２つのサブデジタル入力ワード、すなわち、デジタル入力ワードの最下位ビット（ＬＳＢ）を含む第１のサブデジタル入力ワードと、デジタル入力ワードの最上位ビット（ＭＳＢ）を含む第２のサブデジタル入力ワードとに分割可能であると見なすことができ、こうした２つのサブデジタル入力ワードはそれぞれ、ＤＡＣの一部によって変換される。本発明によると、下部は、デジタル入力ワードのＬＳＢに対して対応するアナログ出力電圧信号を与えるだけでなく、上部１０５を調整するのにも使うことができる。

図２は、図１に示した実施形態による４ビットＤＡＣアーキテクチャの例を示す図である。４ビットＤＡＣとして実装される、図１の構成の例示的な実施形態であると理解され、この図２に示すように、上部１０５は、ここでは２つのセグメント２０５，２１０として示される第１のセグメントセット２００を含んでいる。下部１１０は、従来のＲ−２Ｒ構成における３つのレッグ２１５，２２０，２２５として与えられ、下部１１０の各レッグは、ＤＡＣの出力電圧に影響する１、２又は４つのＬＳＢを与える。終端レッグ２３０が、通常はグラウンド信号であるＶｒｅｆ−に結合される。下部１１０の３つのレッグの各々は、それぞれスイッチ２３５，２４０，２４５を介してＶｒｅｆ−とＶｒｅｆ＋の間で切換え可能に結合される。

ＤＡＣの出力における上部１０５のセットの各セグメントの切換えの効果は、デジタル入力ワードの下部１１０にある１ビットの倍数の切換えの効果（ワードの上部の１ＬＳＢ未満の加重（ｗｅｉｇｈｔ）と等価である）に対応する図２の例では、４ビットＤＡＣに対して、第１のセグメントには８／３ＬＳＢの加重、第２のセグメントには１６／３ＬＳＢの加重（ワードの上部のビットの公称荷重（ｎｏｍｉｎａｌ ｗｅｉｇｈｔ）の１／３及び２／３と等価である）が与えられる。上部１０５のセグメントの両方が一緒に切り換えられたとき、効果は、標準Ｒ−２Ｒ配置でのように、８ＬＳＢに等しい。しかし、こうした要素は、別個に切り換えることもでき、８／３ＬＳＢ及び１６／３ＬＳＢの出力に効果を与える。したがって、このセグメントセットは、ＤＡＣ出力に対するその効果が、先行レッグの効果にわたる、切り換えられた抵抗を与えられたと見なすことができる。抵抗器（各プロセスに対して既知である）の整合を考慮すると、図２のＤＡＣの構造は、ＤＡＣ内部に、所望の出力電圧すべてに近似するスイッチの組合せがあることを保証するように修正することができる。こうすると、較正アルゴリズムは、デジタル入力コードを、所望の出力を与えるスイッチコードにマップする方法になる。

図２は、切換え可能な各要素のビット荷重も示している。このビット荷重（ｂｉｔ ｗｅｉｇｈｔ）は、各ビットが切り換えられるときのＤＡＣ出力に対する効果である。４ビットＤＡＣに対して予想されるように、全要素が切り換えられるときの出力は、１５ＬＳＢに等しい。以下に示す表１は、所望の伝達関数Ｏｕｔｐｕｔ＝Ｃｏｄｅ＊ＬＳＢに等しいか、又は近似する、可能な２つの切換えシーケンスを示す。抵抗器誤差がない場合、シーケンス１は、各入力コードに対して、理想的な出力を与える。コード７からコード８への中規模の遷移において正のＤＮＬ誤差がある（８／３又は１６／３荷重あるいは両方の荷重が大きすぎる）場合、このＤＡＣは、切換えシーケンス１が使われているときは訂正することができない。第２のシーケンスが選択されると、不整合がない場合、シーケンスは各デジタル入力コードに対する理想的な出力に近似する。８／３又は１６／３セグメントあるいは両方が大きすぎることによる正のＤＮＬ誤差がある場合、ＤＡＣのＬＳＢセクションにロードされるコードは、出力を訂正するように、すなわち、＋１ＬＳＢ ＤＮＬの誤差の訂正を行うためにコード１００１０をロードするのではなく、コード７に対して１０００１をロードするように修正することができる。この基本方式は、高分解能ＤＡＣを較正するように拡張することができる。

したがって、第２の切換えシーケンスが使われる場合、上部セットにあるセグメントが選択されていると、ＤＡＣの下部１１０のレッグが、ＤＡＣの出力電圧を調整するのに使われることが理解されよう。使われる較正アルゴリズムは、下部１１０が最大偏向で実装されることがない。すなわち、下部１１０のレッグが全部オンであるか、又は全部オフであることを確実にするようなものである。したがって、下部１１０のレッグは、上部１０５のセグメントからの影響を、ＤＡＣからデジタル入力ワードに対する所望の出力を与えるように調整し、又は適合させるのに使うことができ、好ましくは、＋ＤＮＬ＜１ＬＳＢからの偏差が確実にないようにするのに使うことができる
図２に示すような構成の使用は、デジタル較正が１ＬＳＢ未満の正のＤＮＬを有する必要があるアプリケーションにおいて有利である。これは、高分解能標準Ｒ−２Ｒ構造においては、抵抗器の整合制限のせいで、保証するのが難しい。標準４ビットＲ−２Ｒ ＤＡＣにおける０１１１から１０００への中規模の遷移が、１ＬＳＢより大きい正のＤＮＬをもつ場合、ＤＡＣにどのようなコードがロードされようとも取得することができない所望の出力電圧が存在する。図２に示す例では、Ｒ−２Ｒ構造は、冗長性を加えるように修正されている。標準ＮビットＲ−２Ｒ構造には、２^N個の可能な出力を与えるＮ個の切換え可能要素がある。本発明によると、２^(N+X)個の可能な出力を与える、Ｎ＋Ｘ個の切換え可能要素がある。こうした追加の切換え可能要素は、１ＬＳＢ未満の正のＤＮＬを保証するように構築され配列される。

図２に示すように、下部１１０は、好ましくはラダー構成で提供される。本発明は、このような従来のラダー構成に対する修正形態も提供する。

図３は、例示的な第２の実施形態によるＤＡＣアーキテクチャの例を示す図である。図３に示す標準Ｒ−２Ｒ構造のこのような修正形態において、隣接レッグ３００の間のリンク「Ｒ」抵抗器のいくつかが除去され、残りのＤＡＣ抵抗器がスケーリングされる。すなわち、残りの抵抗器が、終端レッグと除去された抵抗器との間のラダーのレッグ上に与えられる。この事例では、抵抗器の数は、２Ｒ−４Ｒ構成が与えられるように２倍に増加される。こうすることにより、抵抗器の面積を犠牲にして、こうした下部レッグのインピーダンスが上昇するが、ＤＡＣを流れる電流は低下し、ＤＡＣのこうした下部レッグにおける抵抗器の値に相対して、スイッチの効果及び配線の非理想性も小さくなる。抵抗器の値を２倍にすることによって、レッグにおける電圧の大部分は、スイッチとは反対に、抵抗器全体にわたって降下される。結果として、レッグに対するスイッチの抵抗の影響は低くなり、それに関連するスケーリング問題は、これまでに達成可能だったよりも、誤差に影響しなくなる。

上述したように、ＤＡＣの下部は、好ましくは、終端レッグを備え、終端レッグは、基準信号、通常はグラウンドに直接結合される。このようなラダー構成の終端レッグを、スイッチを介してグラウンドに結合することも公知であるが、本発明の好ましい実施形態によると、結合は、スイッチ経由とは反対に直接的である。

図４は、第３の実施形態によるＤＡＣアーキテクチャの例を示す図である。第３の実施形態によると、ラダー構成に対する修正形態が与えられ、ここで、ラダーは、電流源４００にさらに結合され、この電流源４００は、スケーリングされた（基準に関して）電流を、Ｒ−２Ｒラダーのノードに注入するように構成される。こうすることにより、所与の分解能に対する総ＤＡＣ面積が最小限になり、スイッチスケーリング問題が小さくなる。このような注入は、ラダーのどのノードにも加えることができるが、通常は、図４に示すような、終端抵抗器の最上部に結合される。

終端レッグ２３０に電流源を結合することが好ましい。というのは、ＤＡＣアーキテクチャ内の使用可能なヘッドルームが最大な場所であり、したがって、電流源を設計するのが比較的容易だからである。Ｒ−２Ｒ ＤＡＣラダーアーキテクチャ及び電流源ＤＡＣの組合せにより、抵抗器及びスイッチの数を増加させずに、Ｒ−２Ｒ ＤＡＣの分解能を拡張することが可能になる。これは、このようなアーキテクチャによって与えられる分解能を拡張するのに役立つ。終端レッグ２３０に注入される電流の値は通常、数マイクロアンペアであり、電流がラダーの他のレッグに注入された場合は、大幅に削減された量の信号が通常必要とされることが理解されよう。

図５は、図４に示した実施形態とともに使うことができる電流源の例を示す図である。本発明によるＤＡＣの実装形態において使うことができる電流源回路のタイプの例を示している。ただし、図示してある構造及び構成要素は、当業者によって、図４に示した抵抗器ラダーに電流注入を与えると見なすことができる構成のタイプの例示であることが理解されよう。この例では、Ｖｒｅｆ＋にその非反転入力が結合される増幅器Ａが与えられる。反転入力は、フィードバック構成において、抵抗器及びスイッチＱ２に結合され、その値は、ＤＡＣの下部のレッグにおけるスイッチ及び抵抗器の値までスケーリングされる。スイッチＱ２のゲートは、バイアス電圧Ｖｂｉａｓによって、スケーリング効果を達成するように制御される。増幅器の出力は、第２のスイッチＱ１のゲートを制御し、第２のスイッチＱ１のソースは、ミラー配置のマスタＭＯＳＦＥＴ装置を制御する。ミラーは、ここでは、この図５に示していないが前に図３で示したＤＡＣの下部１１０の終端レッグへのＢ０、Ｂ０／２及びＢ０／４として示す電流の選択的結合を行うように適合される。選択的切換えは、１ＬＳＢ、１ＬＳＢ／２及び１ＬＳＢ／４とそれぞれ等価な電流の注入を遂行する。このような電流注入は、抵抗器ラダーＤＡＣ配置における追加レッグを必要とせずに、ＤＡＣの分解能を向上させるという点で有利である。

３つの実施形態、例えば、図２，図３，図４に示すもののどの１つも、他のものとは独立して用いることができるが、好ましい実装形態では、３つすべてが組み合わされることが理解されよう。

図６Ａ，図６Ｂ，図６Ｃは、図２，図３，図４に示される３つすべての実施形態を組み込むＤＡＣアーキテクチャを示す概略図である。この図６Ａ，図６Ｂ，図６Ｃとして示す３枚にサブ分割される。こうした分図は、全体的ＤＡＣ構造を見るために、互いに併せて読むとよい。図６Ａ，図６Ｂ，図６Ｃに示す本実施形態において、上部１０５は、デジタル入力ワードの４ビットを与えるように適合される。こうした４ビットは、荷重が等しい１５個のセグメント、すなわち、図６Ｃに示すような、各々が２つの抵抗器を有する１４個のレッグＳ１からＳ１４と、１／３の公称荷重の第１のセグメント及び２／３の公称荷重の第２のセグメントを有するセットを与えるようにさらに分割される１つのレッグ／セグメント（Ｓ０）とを有する、セグメント化されたアーキテクチャで与えられる。これは、第１のレッグ（レッグＳ０Ａ）内の６つの抵抗器及び第２のレッグ（レッグＳ０Ｂ）内の３つの抵抗器によって与えられる。

ＤＡＣの下部１１０は、下部１１０と上部１０５の間のリンク抵抗器が除去された、修正されたＲ−２Ｒアーキテクチャとして提供され、そうすることによって、図６Ａ及び図６Ｂに示すような、下部レッグ（レッグＢ１〜Ｂ１１）（すなわち、リンク抵抗器が従来備えられていた領域の下のレッグ）が、２Ｒ−４Ｒアーキテクチャを提供するようにスケーリングした。セグメントＢ１１、Ｂ１０、Ｂ９、Ｂ８の後の４ビットは、他の方法としては、ここでは１／３及び２／３の公称加重配分として示されている図２に示す公称加重セットに分裂される。それに続く７ビット（Ｂ７・・・Ｂ１）は、標準２Ｒ−４Ｒ実装形態として与えられる。ビット０及びＬＳＢ／２及びＬＳＢ／４の荷重は、電流源に終端レッグを結合し、電流源を使ってそのレッグの中間点、すなわち、終端レッグを与えられた４つの抵抗器の中間点に電流を注入することによって生成される。１ＬＳＢ未満の荷重は、要求される場合は、ＤＡＣにさらに分解能を与えるように適合される。所望の結果を与えるために終端レッグに注入されるべき電流タイプの例として、この電流源は、
Ｖｒｅｆ／［１６Ｒ＋４ｓｗｒｅｓ１］
（ｓｗｒｅｓ１＝Ｂ１レッグ上でのスイッチの抵抗）を注入して、Ｌｓｂ／４の出力変化を与えるべきである。

レッグ（Ｂ０〜Ｂ１１及びＳ０〜Ｓ１４）はそれぞれ、抵抗器ラダー構成にとって通常通りに、電圧基準に切換え可能に結合されるが、便宜上、個々のスイッチ構成要素は図示していないことが理解されよう。

本明細書における発明は、ＤＡＣアーキテクチャの改善をもたらし、こうした改善は、単独でもたらすことも、互いに組み合わされてもたらすこともできることが理解されよう。本発明は、特に、デジタル較正に対して最適化されたＤＡＣ構造を提供するように適合される。目標は、ＤＡＣアーキテクチャのメインパートを画定する上部と、アーキテクチャのサブＤＡＣパートを構成する下部とを備えるＤＡＣ構造を提供することによって達成される。サブＤＡＣパートは、ＤＡＣ向けに適用される増加入力コードに対して、ＤＡＣが、１ＬＳＢを超えては変わらない出力を提供することを確実にするように、ＤＡＣの上部の調整を行うのに使われる。これは、ＤＡＣの上部及び下部を一緒に選択的に切り換えることによって達成される。

デジタル較正アルゴリズムを用いて、ＤＡＣのＤＮＬ及びＩＮＬ誤差を較正するために、基底ＤＡＣアーキテクチャは、較正される出力の所望の分解能より大きい分解能をもつべきであり、伝達関数にギャップがないことを保証する手段（すなわち、どの正のＤＮＬ誤差も、確実に１ＬＳＢより大きくならないようにする手段）ももつべきである。こうした要件は、本明細書において論じたアーキテクチャによって満たされる。

図７は、例示的な第４の実施形態を示す概略図で、本発明を実施するために提供されるＤＡＣ較正システムの概略図である。このＤＡＣ較正システム７００は、構成要素の整合誤差がある場合、線形抵抗器ラダー、電圧出力ＤＡＣを生成する機器及び方法を提供する。この例示的な例では、インターフェースデコード７０５で１６ビットのユーザ入力ワードが与えられ、ワードのＭＳＢ及びＬＳＢが分離される。

ＤＡＣ較正システム７００は、ＤＡＣワードのＭＳＢを出力電圧に変換するメインセクション７１０と、ＤＡＣワードのＬＳＢを変換するサブセクション７１５とを含んでいる。こうしたセクションは、共に結合されて、全体としての出力電圧を出力７２０で与える。

メインセクション７１０は、図６にブロック１０５として示したような構成で提供することができ、そのＬＳＢがサブセクション７１５のフルスケール未満であるが実質的にはサブセクションのＬＳＢ及び全体としてのＤＡＣ伝達関数ＬＳＢ両方より大きくなるように構築された抵抗器ラダーを含んでいる。

サブセクション７１５は、図６にブロック１１０として示した構造タイプの例である、抵抗器ラダー構造も含んでいる。

（不整合がない場合は）ＤＡＣ伝達関数中の電圧ポイントすべて（ゼロスケール（ＺＳ）及びフルスケール（ＦＳ）を除く）を、ＺＳ及びＦＳをサブセクションＤＡＣにロードせずに取得することができるように、メインセクションのラダー構造が配列され、サブセクションがスケーリングされることが理解されよう。このように、サブセクションＤＡＣは、削減されたコード範囲を使うことが明らかであろう。

インターフェースデコードは、すべてのユーザ入力コード（フルスケールを除く）に対してメインセクション及びサブセクションＤＡＣワードを選択するように構築され、そうすることによって、メインセクションコードが選択されると、サブセクションはゼロスケールでもフルスケールでもなくなる。メインセクションの各セグメントに対する誤差訂正を格納する較正メモリ７２５も提供される。この較正メモリ７２５に格納されているデータにある、選択された訂正は、加算器７３０を使って、選択されたメインセクションの各セグメントごとに、ＬＳＢワードに加えることができる。

製造試験の間、メインセクションのセグメント中の誤差が測定され、対応する訂正が、較正メモリ７２５に格納される。こうした訂正は、次いで、ロードされたメインセクションコード（すなわち、メインセクションのラダーにおいて選択されたセグメント）に応じて、サブセクションにロードされたコードに自動的に加えられる。

本発明は、デジタル入力ワードをアナログ電圧出力に変換するのに用いることができるＤＡＣ構成を提供することが、当業者には理解されよう。例示した実施形態及び動作原理については、上部及び下部又は第１及び第２の構成要素を参照して説明したが、このような名称は、説明を簡単にするために使われているのであって、添付の特許請求の範囲を鑑みて必要と思われるものを除いては、保護範囲を限定することはまったく意図していないことが理解されよう。同様に、修正形態は、実現することが可能であり、本明細書において説明した例示的な実施形態に対するものが、本発明の精神及び技術的範囲から逸脱することなく、当業者には明らかであろう。

「備える」という言葉は、本明細書において使われる場合、説明した特徴、整数、ステップ又は構成要素の存在を指定するためのものであって、他の１つ又は複数の特徴、整数、ステップ、構成要素又はグループの存在も追加も排除するものではない。

本発明を実施する例示的な第１の実施形態によるＤＡＣの構成を示す概略図である。 図１に示した実施形態による４ビットＤＡＣアーキテクチャの例を示す図である。 例示的な第２の実施形態によるＤＡＣアーキテクチャの例を示す図である。 第３の実施形態によるＤＡＣアーキテクチャの例を示す図である。 図４に示した実施形態とともに使うことができる電流源の例を示す図である。 図２，図３，図４に示される３つすべての実施形態を組み込むＤＡＣアーキテクチャを示す概略図（その１）である。 図２，図３，図４に示される３つすべての実施形態を組み込むＤＡＣアーキテクチャを示す概略図（その２）である。 図２，図３，図４に示される３つすべての実施形態を組み込むＤＡＣアーキテクチャを示す概略図（その３）である。 例示的な第４の実施形態を示す概略図である。

Claims (17)

1. デジタル入力ワードをアナログ出力電圧信号に変換するデジタル・アナログ変換器（ＤＡＣ）において、前記デジタル入力ワードは、上部及び下部に分割可能であり、前記ＤＡＣは、
   前記デジタル入力ワードの前記下部によって制御され、出力電圧を生成する第１の抵抗器ラダーＤＡＣと、
   前記デジタル入力ワードの前記上部によって制御され、出力電圧を生成する第２の抵抗器ラダーＤＡＣとを備え、
   前記第１の抵抗器ラダーＤＡＣは、２つの加重されたブランチの複数からなり、前記第２の抵抗器ラダーＤＡＣは、少なくとも２つの別個のセグメントからなり、前記個々のセグメントは、前記デジタル入力ワードの前記下部の複数の１ビットに相当する加重を有し、少なくとも２つの別個のセグメントは、前記デジタル入力ワードの前記上部のビットに相当する公称荷重に等しいデジタル・アナログ変換器であって、
   更正フェーズから導き出された切換シーケンスが、前記第１の抵抗器ラダーＤＡＣのブランチと、前記ＤＡＣの出力電圧が要求された値になるように前第２の抵抗器ラダーＤＡＣの前記セグメントを制御し、前記切換シーケンスが、前記当初のデジタル入力ワードの切換シーケンスと異なり、前記デジタル入力ワードの前記下部が、最大偏向で実装されることがないように保証することを特徴とするデジタル・アナログ変換器。
2. 前記第２の抵抗器ラダーＤＡＣの前記セグメントの少なくとも１つの前記加重は、前記デジタル入力ワードの前記下部の総加重未満であることを特徴とする請求項１に記載のデジタル・アナログ変換器。
3. 前記第１の抵抗器ラダーＤＡＣの前記ラダーは、Ｒ−２Ｒアーキテクチャを有することを特徴とする請求項１に記載のデジタル・アナログ変換器。
4. 前記第１の抵抗器ラダーＤＡＣの前記ラダーは、複数の抵抗器を有するレッグを備える、スケーリングされたＲ−２Ｒアーキテクチャを有し、前記レッグは、リンク抵抗器によって分離されることを特徴とする請求項３に記載のデジタル・アナログ変換器。
5. 前記リンク抵抗器の少なくとも１つは、従来のＲ−２Ｒアーキテクチャと比較して除去され、残りのレッグ抵抗器は、その除去に整合してスケーリングされることを特徴とする請求項４に記載のデジタル・アナログ変換器。
6. 前記ＤＡＣの前記第１の抵抗器ラダーＤＡＣは、終端レッグを備え、該終端レッグは、基準信号に直接結合されることを特徴とする請求項１に記載のデジタル・アナログ変換器。
7. 前記ＤＡＣの前記第１の抵抗器ラダーＤＡＣは、電流源に結合され、該電流源は、前記ラダーのノードに、スケーリングされた電流を注入するように構成されることを特徴とする請求項１に記載のデジタル・アナログ変換器。
8. 前記注入される電流は、前記ラダーの終端レッグに注入されることを特徴とする請求項７に記載のデジタル・アナログ変換器。
9. 前記終端レッグは、基準電圧に結合され、切換え可能な複数のレッグは、各々が基準電圧に切換え可能に結合され、前記個々のセグメントの少なくとも１つは、電流源にさらに結合され、該電流源は、前記ＤＡＣの分解能が増加するように、前記第１の抵抗器ラダーＤＡＣに調整電流を注入するようにしたことを特徴とする請求項６に記載のデジタル・アナログ変換器。
10. 前記第１の抵抗器ラダーＤＡＣに注入される電流は、前記基準電圧に相対してスケーリングされることを特徴とする請求項９に記載のデジタル・アナログ変換器。
11. 前記第１の抵抗器ラダーＤＡＣの前記レッグに提供される抵抗の値は、前記第２の抵抗器ラダーＤＡＣレッグにおける抵抗の値の２倍であることを特徴とする請求項９に記載のデジタル・アナログ変換器。
12. 前記第１の抵抗器ラダーＤＡＣの上部レッグは、結合抵抗器なしで前記第２の抵抗器ラダーＤＡＣの下部レッグに直接結合されることによって、前記第１の抵抗器ラダーＤＡＣにおける前記レッグの抵抗が、前記第２の抵抗器ラダーＤＡＣにおける前記レッグの抵抗のスケーリングされた倍数となることを特徴とする請求項１１に記載のデジタル・アナログ変換器。
13. 少なくとも１つのレッグは、セグメント化されることを特徴とする請求項１２に記載のデジタル・アナログ変換器。
14. 第２の抵抗器ラダーＤＡＣコードが選択されると、前記第１の抵抗器ラダーＤＡＣがゼロとフルスケールの間となり、インターフェースデコードは、前記入力デジタルコードをＭＳＢ ＤＡＣワード及びＬＳＢ ＤＡＣワードに分離するように、入力ユーザコードに対する前記第２の抵抗器ラダーＤＡＣ及び記第１の抵抗器ラダーＤＡＣワードを選択するように構築されたインターフェースデコードと、
    前記第２の抵抗器ラダーＤＡＣに対するＤＮＬ及び／又はＩＮＬ誤差訂正を格納する較正メモリと、
    選択された誤差訂正を、前記較正メモリから前記ＬＳＢ ＤＡＣワードに加える加算器とを含むことを特徴とする請求項１に記載のデジタル・アナログ変換器。
15. 前記較正メモリは、前記ＤＡＣの製造試験の間、誤差訂正と共にロードされることを特徴とする請求項１４に記載のデジタル・アナログ変換器。
16. 前記加算器は、前記第２の抵抗器ラダーＤＡＣの所定のセグメントが選択されると、前記第１の抵抗器ラダーＤＡＣにロードされた前記コードに前記訂正を自動的に加えるように構成されることを特徴とする請求項１４に記載のデジタル・アナログ変換器。
17. デジタル入力ワードを対応する出力電圧に変換するデジタル入力ワード変換方法において、
    前記デジタル入力ワードを下部及び上部に分割するステップと、
    第１の抵抗器ラダーデジタル・アナログ変換器（ＤＡＣ）を使って、前記デジタル入力ワードの前記下部を対応する電圧出力に変換するステップと、
    第２の抵抗器ラダーデジタル・アナログ変換器（ＤＡＣ）を使って、前記デジタル入力ワードの前記上部を対応する電圧出力に変換するステップとを有し、
    前記第１の抵抗器ラダーＤＡＣは、２つの加重されたブランチの複数からなり、前記第２の抵抗器ラダーＤＡＣは、少なくとも２つの別個のセグメントからなり、前記個々のセグメントは、前記デジタル入力ワードの前記下部の複数の１ビットに相当する加重を有し、少なくとも２つの別個のセグメントは、前記デジタル入力ワードの前記上部のビットに相当する公称荷重に等しいデジタル入力ワード変換方法であって、
    更正フェーズから導き出された切換シーケンスが、前記第１の抵抗器ラダーＤＡＣのブランチと、前記ＤＡＣの出力電圧が要求された値になるように前第２の抵抗器ラダーＤＡＣの前記セグメントを制御し、前記切換シーケンスが、前記当初のデジタル入力ワードの切換シーケンスと異なり、前記デジタル入力ワードの前記下部が、最大偏向で実装されることがないように保証することを特徴とするデジタル入力ワード変換方法。

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