JP7146779B2 - 線形及び非線形制御メカニズムを含む適応デジタルコントローラ - Google Patents

Description

本明細書中で記載される実施形態は、電子システムにおける電力管理に関係がある。いくつかの実施形態は、電圧レギュレータに関する。

多くの電子機器又はシステム（例えば、コンピュータ、タブレット、及び携帯電話機）は、機器又はシステム内の電圧（例えば、供給電圧）を制御するための電力管理コンポーネント（例えば、電圧レギュレータ）を備える。電力管理コンポーネントは、電圧を目標値範囲内に保つために機器又はシステム内の電圧の値を定期的にモニタし得る。機器の動作中のいくつかの事象（例えば、電流消費の急増）の間に、電圧の値は、目標値範囲から突然に外れることがある。いくつかの従来技術は、そのような事象に対処するための制御メカニズムを提供する。しかしながら、異なる機器は異なる動作スキームを有している。よって、ある機器とともに作動するよう設計されたいくつかの従来の制御メカニズムは、その他の機器にとっては不適切である可能性がある。

本明細書で記載されるいくつかの実施形態に従って、電圧レギュレータ及び負荷を含む装置のブロック図を示す。 本明細書で記載されるいくつかの実施形態に従って、図１の電圧レギュレータのエラーコード生成部の概略図を示す。 本明細書で記載されるいくつかの実施形態に従って、図１の電圧レギュレータにおいて実装されるパワーＦＥＴ（電界効果トランジスタ）構造のためのプラントモデルを示す。 本明細書で記載されるいくつかの実施形態に従って、図１の電圧レギュレータのデジタル線形コントローラの簡略化された実施を表す。 本明細書で記載されるいくつかの実施形態に従って、図４のデジタル線形コントローラの適応ゲイン回路の図を示す。 本明細書で記載されるいくつかの実施形態に従って、図５Ａの適応ゲイン回路の乗算器を示す。 本明細書で記載されるいくつかの実施形態に従って、図４のデジタル線形コントローラの他の適応ゲイン回路の図を示す。 本明細書で記載されるいくつかの実施形態に従って、例となるドループ事象中の出力電圧及び負荷電流の波形を例示する。 本明細書で記載されるいくつかの実施形態に従って、図１の電圧レギュレータの非線形コントローラの略アーキテクチャ図を示す。 本明細書で記載されるいくつかの実施形態に従って、図８の非線形コントローラのカウント測定論理回路のブロック図を示す。 本明細書で記載されるいくつかの実施形態に従って、電子システムの形で装置を示す。 本明細書で記載されるいくつかの実施形態に従って、装置の作動方法を示すフローチャートである。

多くの機器（例えば、プロセッサ）において、電力管理（動的な電圧及び周波数スケーリング（Dynamic Voltage and Frequency Scaling；ＤＶＦＳ）によるファインゲイン（fine-gain）電力管理）は、機器の異なる電力状態で電力比に対する性能を改善することにおいて重要になっている。これらの機器において、特定の動作モードからの入退場（例えば、アイドルモードからバーストモード）は、とても迅速に（例えば、ＧＨｚ範囲内のコア周波数による数コアクロックサイクルで）起こり得る。これらの機器内の機能ユニット（例えば、マルチコア中央演算処理装置（Central Processing Unit；CPU））は、広い負荷電流（Ｉ_ＬＯＡＤ）範囲により動作し得る。これは、翻って、負荷電流が負荷ステップ中に（負荷電流が増大するときに）変化する比率（ｄｔ／ｄｔ）の広いばらつきをもたらし得る。これらの高速な負荷トランジェント（load transient）（例えば、負荷電流の高速な変化）は、オンダイの負荷キャパシタンスが（例えば、ダイ面積の小ささにより）制限され得る機器の供給電圧において大きいドループ（droop）（電圧値の突然の低下）を引き起こし得る。供給電圧のそのようなドループは、機器の速さ（例えば、コア周波数）を制限する可能性がある。

従来の低ドロップアウト（low-dropout；ＬＤＯ）レギュレータ回路は、ダイ／パッケージへの切替電圧コントローラの組み込みが実用的ではない実行可能な低費用の解決法を提供する。ＬＤＯ回路はまた、同じ供給レールからの電圧供給が同じ機器内の複数の機能ユニットへ電力を供給する場合に、二次的な電力管理（第２レベルの細粒度電力管理）も可能にすることができる。ＬＤＯ回路は、各機能ユニットのための最適な電圧供給を可能にすることができる。デジタルＬＤＯ回路は、そのスケーラビリティと、アナログ回路が不適切であり得る超低電圧動作（閾値に近い動作）とにより、ますます一般的になりつつある。ＬＤＯ回路及び関連するパワートランジスタのデジタル制御は、機器の再構成可能性に対する柔軟性を可能にし得る。いくつかの従来の線形デジタルコントローラは、異なる範囲の負荷電流及び出力電圧条件に対して、低い定常状態誤差で、安定した滑らかな誤差応答を提供することができる。しかし、そのような線形デジタルコントローラは、固定サンプリング周波数で動作してもよく、制御ループの帯域幅によって制限されることがある。これは、そのような従来の線形コントローラを、ドループ事象中の高速な過渡応答などのいくつかの動作条件の間に十分な応答を提供するのに不適切にする可能性がある。

更に、いくつかの従来の線形制御技術は、比較的に狭い範囲の負荷電流のために及び最悪の場合の動作条件のために設計されている。そのような技術は、比較的に広い負荷電流範囲に対して適切な応答を提供することができない可能性がある。更に、狭い負荷電流範囲の場合でさえ、そのような従来の線形制御技術におけるループ性能は、従来の技術が、負荷変動にかかわらず、ドループによって引き起こされる誤差を補正するために固定補償を通常適用するということで、低下する可能性がある。更には、ロバストな非線形制御の欠如は、比較的に広い範囲の負荷電流と、出力電圧範囲にわたる負荷電流の変化率の開始点及び終了点の大きな変動とに対する過剰補正及び過小補正の傾向がある。

図１乃至図１１を参照して本明細書で記載される技術は、広い負荷電流及び電圧ロップアウト範囲をサポートすることができるデジタル線形制御及び非線形制御を含む電圧レギュレータを含む。詳細な回路素子、動作、及び改善は、以下で、図１乃至図１１を参照して記載される。

図１は、本明細書で記載されるいくつかの実施形態に従って、電圧レギュレータ１１０及び負荷１１５を含む装置１００のブロック図を示す。装置１００は、コンピュータ（例えば、デスクトップ、ラップトップ、ノートブック）、タブレット、携帯電話機、ウェアラブル電子機器（例えば、スマートウォッチ）、又は他の電子機器若しくはシステムなどの電子機器又はシステムを含むか、あるいは、それに含まれ得る。

図１に示されるように、電圧レギュレータ１１０は、電力切替ユニット１１２を制御するよう制御情報（例えば、デジタルコード）ｃｏｎｔｒｏｌ＿ｃｏｄｅを生成する制御ユニット１１１を含むことができる。制御ユニット１１１は、ノード１０２での電圧Ｖ_ＯＵＴの値を目標値に保つために、電圧Ｖ_ＯＵＴの値の誤差をモニタ及び検出して制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅの値を制御（例えば、調整）することができる。電圧Ｖ_ＯＵＴの値の誤差は、電圧Ｖ_ＯＵＴの値が目標値から外れるときに起こり得る。目標値は、目標値範囲（例えば、所定の値範囲）内にある電圧値であることができる。

電力切替ユニット１１２は、電圧Ｖ_ＩＮ（例えば、供給電圧Ｖ_ＣＣ）とＶ_ＯＵＴ（例えば、出力電圧）との間の値の差が比較的小さい（例えば、低ドロップアウト（ＬＤＯ））ように制御ユニット１１１によって制御され得る。よって、Ｖ_ＯＵＴの値は、比較的小さい量だけ電圧Ｖ_ＩＮの値よりも小さくなり得る。従って、電圧レギュレータ１１０は、低ドロップアウト（ＬＤＯ）電圧レギュレータとして動作することができる。

負荷１１５は、その供給電圧（例えば、レギュレートされた供給電圧）として電圧Ｖ_ＯＵＴを使用してよい。負荷１１５は、中央演算処理装置（ＣＰＵ）、メモリデバイス、又は他の機能ユニットのうちの少なくとも１つを含むことができるプロセッサ（例えば、シングルコア・プロセッサ、マルチコア・プロセッサ）などの機能ユニットを含むか、あるいは、それに含まれ得る。電圧レギュレータ１１０及び負荷１１５は、同じ集積回路（Integrated Circuit；ＩＣ）ダイ（例えば、ＩＣチップ）上に位置する（例えば、その中に形成されるか、その上に形成されるか、あるいは、それに組み込まれる）ことができる。ＩＣダイは、半導体ダイ（例えば、シリコンダイ）を含むことができる。代替的に、電圧レギュレータ１１０及び負荷１１５は、異なるＩＣダイ上に位置することができる。例えば、電圧レギュレータ１１０は、回路基板（例えば、マザーボード）上のデバイスの１つのＩＣダイに位置することができ、負荷１１５は、回路基板上の他のデバイスの別のＩＣダイに位置することができる。電力切替ユニット１１２は、電圧レギュレータ１１０及び負荷１１５の外に形成され得る（例えば、電圧レギュレータ１１０及び負荷１１５が位置するＩＣダイ（又はＩＣダイス）から外され得る）。代替的に、電力切替ユニット１１２の一部又は電力切替ユニット１１２の全体は、電圧レギュレータ１１０とともに同じＩＣダイ上に位置する（例えば、その中に形成されるか、その上に形成されるか、あるいは、それに組み込まれる）ことができる。装置１００は、電圧レギュレータ１１０及び負荷１１５がシステム・オン・チップ（System on Chip；ＳｏＣ）に含まれ得る（例えば、組み込まれ得る）ように、ＳｏＣを含むか、あるいは、それに含まれ得る。

電圧レギュレータ１１０は、線形モード（例えば、定常状態モード）及び非線形モードで動作することができる。電圧レギュレータ１１０は、電圧Ｖ_ＯＵＴの誤差が特定の（例えば、所定の）値よりも小さい値を有する場合に（例えば、Ｖ_ＯＵＴの値が目標値範囲内にあるときに）線形モードで動作することができる。電圧レギュレータ１１０は、電圧Ｖ_ＯＵＴの誤差がその特定の値よりも大きい値を有する場合に（例えば、Ｖ_ＯＵＴの値が目標値範囲外にあるときに）線形モードから非線形モードへ変化することができる。電圧レギュレータ１１０を線形モードから非線形モードへ変化させる誤差は、電圧Ｖ_ＯＵＴのドループ（例えば、Ｖ_ＯＵＴの値の低下）を含んでよい。そのようなドループ（又はドループ事象）は、負荷１１５での負荷トランジェント事象中に起こり得る。負荷トランジェント事象は、負荷１１５が１つの動作状態（例えば、アイドル状態）から他の動作状態（例えば、アクティブ状態）へ変化するときに起こり得る。図２乃至図９を参照して更に詳細に記載されるように、電圧レギュレータ１１０は、電圧Ｖ_ＯＵＴの値が目標値に戻るまで、適応的且つ動的に電圧Ｖ_ＯＵＴの誤差を補正する（例えば、ドループを補正する）ことができる。

図１に示されるように、制御ユニット１１１は、エラーコード生成部１２０と、デジタル線形コントローラ１３０及び非線形コントローラ１４０を含む制御回路１２５と、セレクタ１５０（例えば、マルチプレクサ）とを含むことができる。制御ユニット１１１は、キャパシタＣ_ｉと、キャパシタＣ_ｌｏａｄ（例えば、負荷キャパシタ）と、抵抗Ｒ_ｅｒｓと、抵抗Ｒ１及びＲ２（例えば、分圧器）とを更に含むことができる。制御ユニット１１１の構成要素は、電圧レギュレータ１１０の線形モード及び非線形モードの両方で電圧Ｖ_ＯＵＴの値を制御するよう閉ループ内でデジタル制御ＬＤＯ回路を形成することができる。

エラーコード生成部１２０は、電圧Ｖ_ＯＵＴの誤差に基づき誤差情報（例えば、デジタルエラーコード）ｅｒｒｏｒ＿ｃｏｄｅ＿ｐ及び誤差情報（例えば、デジタルエラーコード）ｅｒｒｏｒ＿ｃｏｄｅ＿ｎを生成するよう動作することができる。電圧Ｖ_ＯＵＴの誤差は、電圧Ｖ_ＯＵＴの値が目標値から外れるときに現れる。

デジタル線形コントローラ１３０は、誤差情報ｅｒｒｏｒ＿ｃｏｄｅ＿ｐに基づき出力情報（例えば、デジタル線形出力コード）ｄｌｃ＿ｏｕｔを生成することができる。出力情報は、定常状態で電圧_ＶＯＵＴの値を零誤差又は略零誤差に保つために、線形モード中に使用され得る。

非線形コントローラ１４０は、誤差情報ｅｒｒｏｒ＿ｃｏｄｅ＿ｐ及び誤差情報ｅｒｒｏｒ＿ｃｏｄｅ＿ｎに基づき出力情報（例えば、デジタル非線形出力コード）ｎｌ＿ｏｕｔを生成することができる。非線形コントローラ１４０はまた、信号ｎｌ＿ｍｏｄｅ＿ｅｎ（非線形モードイネーブル信号）を生成することもできる。この信号は、（線形モードから）非線形モードに入ることを示すためにアクティブにされ得る（例えば、低信号レベル（例えば、論理０レベル）から高信号レベル（例えば、論理１レベル）に変化し得る）。出力情報ｎｌ＿ｏｕｔは、負荷ステップ中に（例えば、ノード１０２での電流が増大するときに）電圧レギュレータ１１０の過渡応答を改善するために、非線形モード中に使用され得る。

セレクタ１５０は、特定の時点で電圧レギュレータ１１０がどちらのモード（例えば、線形又は非線形モード）で動作しているかに応じて、出力情報ｄｌｃ＿ｏｕｔ又は出力情報ｎｌ＿ｏｕｔのいずれか一方を、制御回路１２５の出力ポート１２６での制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅであるよう（信号ｎｌ＿ｍｏｄｅ＿ｅｎの信号レベルに基づき）選択することができる。よって、線形モードでは、制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅは、出力情報ｄｌｃ＿ｏｕｔに基づき（例えば、線形モードでは、ｃｏｎｔｒｏｌ＿ｃｏｄｅ＝ｄｌｃ＿ｏｕｔ）、非線形モードでは、制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅは、出力情報ｎｌ＿ｏｕｔに基づく（例えば、非線形モードでは、ｃｏｎｔｒｏｌ＿ｃｏｄｅ＝ｎｌ＿ｏｕｔ）。一例として、出力情報ｄｌｃ＿ｏｕｔ及び出力情報ｎｌ＿ｏｕｔの夫々がＮビットコードである場合に（なお、Ｎはビットの数である。）、制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅも、線形モード又は非線形モードのどちらかのモードでＮビットコードである。よって、この例では、線形モードにおいて、ｃｏｎｔｒｏｌ＿ｃｏｄｅ＝ｄｌｃ＿ｏｕｔ＝Ｎ、且つ、非線形モードにおいて、ｃｏｎｔｒｏｌ＿ｃｏｄｅ＝ｎｌ＿ｏｕｔ＝Ｎである。

簡単のために、この記載は、制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅ又は制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅの値（例えば、Ｎビットの値）に言及するために用語‘ｃｏｎｔｒｏｌ＿ｃｏｄｅ’（引用符付き）又は用語ｃｏｎｔｒｏｌ＿ｃｏｄｅ（引用符なし且つ関連するラベル「制御情報」なし）のどちらか一方を時々使用する。同様に、用語‘ｄｌｃ＿ｏｕｔ’（引用符付き）又は用語ｄｌｃ＿ｏｕｔ（引用符なし）は、出力情報ｄｌｃ＿ｏｕｔ及び出力情報ｄｌｃ＿ｏｕｔの値（例えば、Ｎビットの値）を指す。そして。用語‘ｎｌ＿ｏｕｔ’（引用符付き）又は用語ｎｌ＿ｏｕｔ（引用符なし）は、出力情報ｎｌ＿ｏｕｔ又は出力情報ｎｌ＿ｏｕｔの値（例えば、Ｎビットの値）を指す。同じパターンが本明細書で記載される他の項目（例えば、変数又はパラメータ）に当てはまり、それにより、ある項目に関連する特定の用語（引用符付き又は引用符なし）は、そのような項目の名称又は値を指す。

図１に示されるように、エラーコード生成部１２０は、電圧Ｖ_ＦＢ及びＶ_{ＲＥＦ＿ＩＮ}を受けることができる。電圧Ｖ_ＦＢは、電圧Ｖ_ＯＵＴに基づき生成され得るフィードバック電圧である。例えば、電圧Ｖ_ＦＢの値は、抵抗Ｒ１及びＲ２の値に基づき電圧Ｖ_ＯＵＴの分割された値であることができる。電圧Ｖ_{ＲＥＦ＿ＩＮ}は、バンドギャップに基づき基準電圧（図示せず。）から生成され得る。以下で更に詳細に記載されるように、エラーコード生成部１２０は、電圧Ｖ_{ＲＥＦ＿ＩＮ}から一連の基準電圧を生成することができる。エラーコード生成部１２０は、電圧Ｖ_ＦＢを一連の基準電圧と比較し、比較の結果に基づき誤差情報ｅｒｒｏｒ＿ｃｏｄｅ＿ｐ及びｅｒｒｏｒ＿ｃｏｄｅ＿ｎを生成することができる。エラーコード生成部１２０は、比較のためのタイミングとして使用され得るクロック信号Ｆｃｌｋ（例えば、サンプリングクロック信号）を受信することができる。誤差情報ｅｒｒｏｒ＿ｃｏｄｅ＿ｐ及び誤差情報ｅｒｒｏｒ＿ｃｏｄｅ＿ｎの夫々は、複数のビットを含むデジタルコード（例えば、デジタルエラーコード）である。エラーコード生成部１２０は、クロック信号Ｆｃｌｋのポジティブエッジ（例えば、立ち上がり）での電圧Ｖ_ＦＢと一連の基準電圧との比較に基づき誤差情報ｅｒｒｏｒ＿ｃｏｄｅ＿ｐを生成することができる。エラーコード生成部１２０は、クロック信号Ｆｃｌｋのネガティブエッジ（例えば、立ち下がり）での電圧Ｖ_ＦＢと一連の基準電圧との比較に基づき誤差情報ｅｒｒｏｒ＿ｃｏｄｅ＿ｎを生成することができる。

制御回路１２５は、電圧Ｖ_ＯＵＴの値を目標値範囲内に保つために、制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅを使用して電力切替ユニット１１２内の複数の電流経路（例えば、「レッグ」）を制御（例えば、ターンオン又はターンオフ）することができる。制御回路１２５は、制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅの値を定期的に調整（例えば、更新する）ことができる（制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅは、電圧レギュレータ１１０のモードに応じて、出力情報ｄｌｃ＿ｏｕｔ又はｎｌ＿ｏｕｔのどちらか一方であることができる。）。上述されたように、制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅは、複数のビット（例えば、Ｎビット）を含むことができる。

制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅを供給する出力ポート１２６は、異なる信号を運ぶ（例えば、出力ポート１２６上で並列に信号を運ぶ）ことができる導電ノード（例えば、並列な導電線の部分）を含むことができる。出力ポート１２６上の信号の夫々は、バイナリ０（論理０）及びバイナリ１（論理１）に対応する信号レベルを含むことができる。出力ポート１２６によって運ばれる信号の信号レベルは、制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅの値を表すことができる。例えば、制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅが１２ビットを有する（例えば、Ｎ＝１２ビット）場合に、出力ポート１２６は、Ｎ＝１２ビットのビット値を含む１２個の各々の信号を同時に運ぶよう１２個のノード（すなわち、１２本の導電線）を含むことができる。上述されたように、線形モードでは、ｃｏｎｔｒｏｌ＿ｃｏｄｅ＝ｄｌｃ＿ｏｕｔ＝Ｎ、且つ、非線形モードでは、ｃｏｎｔｒｏｌ＿ｃｏｄｅ＝ｎｌ＿ｏｕｔ＝Ｎである。よって、ここでの例では、ｄｌｃ＿ｏｕｔはＮ＝ビットを含み、ｎｌ＿ｏｕｔはＮ＝ビットを含む。

図１に示されるように、電力切替ユニット１１２は、ノード１０１から１０２の間に結合されたトランジスタ（例えば、パワートランジスタ）１１４ａ、１１４ｂ、１１６ａ、及び１１６ｂを含むトランジスタバンク１１３を含むことができる。トランジスタ１１４ａ、１１４ｂ、１１６ａ、及び１１６ｂは、ｐチャネルＦＥＴなどの電界効果トランジスタ（ＦＥＴ）を含むことができる。トランジスタバンク（例えば、パワーＦＥＴバンク）１１３は、バイナリ加重トランジスタバンクであることができる。トランジスタ１１４ａ及び１１４ｂの夫々は、制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅに含まれるビット（例えば、Ｎビット）の中の異なるビットによって制御され得る。

トランジスタ１１４ａ、１１４ｂ、１１６ａ、及び１１６ｂは、ノード１０１から１０２の間の異なる電流経路（例えば、並列な電流経路）の部分であることができる。例えば、トランジスタ１１４ａ及び１１４ｂは、電流経路１６４の部分であることができ、トランジスタ１１６ａ及び１１６ｂは、電流経路１６５の部分であることができる。本明細書中で、電流経路１６４及び１６５は、「電流レッグ」又は単に「レッグ」と時々呼ばれる。よって、電流経路１６４及び１６５の夫々を流れる電流は、「カレント・パー・レッグ」又は代替的に「Ｉ＿ｐｅｒ＿ｌｅｇ」と呼ばれ得る。トランジスタバンク１１３は、電流Ｉ_ＬＯＡＤ（例えば、負荷電流）を供給することができる。

図１は、４つのトランジスタ１１４ａ、１１４ｂ、１１６ａ、及び１１６ｂしか含まないトランジスタバンク１１３を一例として示す。トランジスタバンク１１３は、異なる数のトランジスタを含むことができる。トランジスタの数は、制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅのビットの数（例えば、Ｎビット）に基づくことができる。例えば、ｃｏｎｔｒｏｌ＿ｃｏｄｅが１２ビットを含む場合には、トランジスタバンク１１３は２４個のトランジスタ（例えば、トランジスタ１１４ｂ及び１１６ｂと同様の他の１２個のトランジスタへ結合される、トランジスタ１１４ａ及び１１６ａと同様の１２個のトランジスタ）を含むことができる。この例では、２４個のトランジスタは、電流経路（例えば、レッグ）１６４及び１６５と同様の２４の異なる電流経路（例えば、２４本のレッグ）の部分であることができる。上述されたように、電圧Ｖ_ＯＵＴは、定常状態の間に目標値範囲内に保たれる。制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅは、電圧Ｖ_ＯＵＴの値を制御するために、適切な数のトランジスタ（例えば、１１４ａ及び１１６ａ）を制御（例えば、ターンオン又はターンオフ）するよう使用され得る。

図１に示されるように、電力切替ユニット１１２は、トランジスタ１１７ａ及び１１７ｂを含むレプリカ部分１１７と、増幅器１１８と、電流Ｉｒｅｆを生成する基準電流源１１９とを更に含むことができる。電流Ｉｒｅｆの値は、所定の（例えば、既知の）値であることができる。動作中、トランジスタバンク１１３のトランジスタ（例えば、トランジスタ１１４ａ、１１４ｂ、１１６ａ、及び１１６ｂ）は、レプリカ部分１１７を用いて、より高いドロップアウト（１００ｍＶよりも大きいドロップアウト）に対して信頼性限界内に保たれた一定のカレント・パー・レッグ（Ｉ＿ｐｅｒ＿ｌｅｇ）で、制御可能な電流源として動作する電流リミッタを形成することができる。ドロップアウト（又は電圧ドロップアウト）は、Ｖ_ＩＮとＶ_ＯＵＴとの間の差である（例えば、ドロップアウト＝Ｖ_ＩＮ－Ｖ_ＯＵＴ）。

レプリカ部分１１７は、カレント・パー・レッグを電流‘Ｉｒｅｆ’の倍数であるようセットする電圧Ｖ_ＢＩＡＳを生成するために、電圧（例えば、基準電圧）Ｖｒｅｆ＿ｍｉｄを受けるよう増幅器１１８を使用することができる。しかし、トランジスタバンク１１３のトランジスタ（例えば、１１４ｂ及び１１６ｂ）によって提供される電流源は、ドロップアウトとともに変化し得る有限な出力抵抗（Ｒｏ）を有する。より低いドロップアウト（例えば、１００ｍＶに満たないドロップアウト）の場合に、トランジスタ１１４ｂ及び１１６ｂは、電圧Ｖ_ＢＩＡＳがゼロ（例えば、接地電位）又はゼロに近くなり、カレント・パー・レッグが安全限界内にあるがもはや一定ではないので、抵抗（例えば、完全にオンされたトランジスタ）のように振る舞うことができる。カレント・パー・レッグは、より低いドロップアウトでトランジスタ１１４ａ、１１４ｂ、１１６ａ、及び１１６ｂでのドロップアウトに依存する。トランジスタ１１４ａ及び１１６ａは、対応する数のレッグをオンするために、ｃｏｎｔｒｏｌ＿ｃｏｄｅのビット（例えば、Ｎビット）に基づきデジタル制御（ターンオン又はターンオフ）される。これは、電力切替ユニット１１２が、より高いドロップアウトで負荷１１５によって必要とされる十分な電流を供給（調達）すること、又はより低いドロップアウトでの電圧Ｖ_ＯＵＴの値のためにトランジスタ１１４ａ、１１４ｂ、１１６ａ、及び１１６ｂでの電圧降下を保つことを可能にする。

上述されたように、電圧レギュレータ１１０は、線形モード及び非線形モードで動作することができる。線形モードでは（例えば、定常状態中）、制御回路１２５は、ｅｒｒｏｒ＿ｃｏｄｅ＿ｐに基づき各ポジティブクロックエッジで更新するｄｌｃ＿ｏｕｔにより固定周波数で動作することができる。制御回路１２５は、Ｖ_ＯＵＴのドループ又はオーバーシュート事象が検出されるときに線形モードから非線形モードに入るよう、信号ｎｌ＿ｍｏｄｅ＿ｅｎをアクティブにすることができる。出力情報ｎｌ＿ｏｕｔは、出力情報ｄｌｃ＿ｏｕｔのそれよりもずっと速い応答で電圧Ｖ_ＯＵＴのドループを補正するために使用され得る。非線形コントローラ１４０は、デジタル線形コントローラ１３０の２倍の周波数で動作することができる。これは、クロック信号Ｆｃｌｋの両方のエッジを使用して‘ｅｒｒｏｒ＿ｃｏｄｅ＿ｐ’及び‘ｅｒｒｏｒ＿ｃｏｄｅ＿ｎ’を生成することによって達成され得る。ｃｏｎｔｒｏｌ＿ｃｏｄｅは、ｅｒｒｏｒ＿ｃｏｄｅ＿ｐ及びｅｒｒｏｒ＿ｃｏｄｅ＿ｎの最新の値に基づき自立的にｄｌｃ＿ｏｕｔとｎｌ＿ｏｕｔとの間で切り替わることができる。

このようにして、電圧レギュレータ１１０は、図２乃至図６を参照して以下で記載されるように、線形モード中にｃｏｎｔｒｏｌ＿ｃｏｄｅのためにｄｌｃ＿ｏｕｔを使用することができる（例えば、ｃｏｎｔｒｏｌ＿ｃｏｄｅ＝ｄｌｃ＿ｏｕｔ＝Ｎビット）。電圧レギュレータ１１０は、図７乃至図９を参照して以下で記載されるように、非線形モード中にｃｏｎｔｒｏｌ＿ｃｏｄｅのためにｎｌ＿ｏｕｔを使用することができる（ｃｏｎｔｒｏｌ＿ｃｏｄｅ＝ｎｌ＿ｏｕｔ＝Ｎビット）。

図２は、本明細書で記載されるいくつかの実施形態に従って、図１のエラーコード生成部１２０の概略図を示す。エラーコード生成部１２０は、基準生成回路２１０及びアナログ－デジタル変換器（ＡＤＣ）２２０を含むことができる。ＡＤＣ２２０は、窓化フラッシュＡＤＣを含むことができる。基準生成回路２１０及びＡＤＣ２２０は、電圧Ｖ_ＦＢ（電圧Ｖ_ＯＵＴに基づく。）との比較のために且つエラーコードｅｒｒｏｒ＿ｃｏｄｅ＿ｐ及びｅｒｒｏｒ＿ｃｏｄｅ＿ｎの生成のために一連の基準電圧を生成するよう動作することができる。

基準生成回路２１０は、Ｖ_{ＲＥＦ＿ＩＮ}（例えば、バンドギャップに基づく電圧）並びに抵抗Ｒ３及びＲ４（例えば、分圧器）に基づき分割電圧Ｖ_ＤＩＶを生成することができる。Ｖ_ＤＩＶは、電圧Ｄａｃ＿ｒｅｆを生成するようユニティゲインバッファ２１２によってバッファリングされ得る。電圧Ｄａｃ＿ｒｅｆは、デジタル－アナログ変換器（ＤＡＣ）２１４（例えば、７ビットプライマリＲ－ＤＡＣ）へ供給される。ＤＡＣ２１４は、抵抗回路２１４ａ及びマルチプレクサ回路（ＭＵＸ）２１４ｂ（例えば、１２６個のタップを備えた２×ＭＵＸ）を含むことができる。ＤＡＣ２１４は、コードＤＡＣ＿ｃｏｄｅ１（例えば、７ビットコード）及びＤＡＣ＿ｃｏｄｅ２（例えば、７ビットコード）を受け、ＤＡＣ２１４の各々の出力で電圧Ｖｒｅｆ＿ｔｏｐ及びＶｒｅｆ＿ｂｏｔを生成することができる。電圧Ｖｒｅｆ＿ｔｏｐ及びＶｒｅｆ＿ｂｏｔは、夫々ＡＤＣ２２０の最大閾値及び最低閾値であることができる。

電圧Ｖｒｅｆ＿ｔｏｐ及びＶｒｅｆ＿ｂｏｔは、８つの基準電圧Ｖｒｅｆ＿ｔａｐ＿ｐ１、Ｖｒｅｆ＿ｔａｐ＿ｐ２、Ｖｒｅｆ＿ｔａｐ＿ｐ４、Ｖｒｅｆ＿ｔａｐ＿ｐ６、Ｖｒｅｆ＿ｔａｐ＿ｍ１、Ｖｒｅｆ＿ｔａｐ＿ｍ２、Ｖｒｅｆ＿ｔａｐ＿ｍ４、Ｖｒｅｆ＿ｔａｐ＿ｍ６（簡単のために集合的に「ＡＤＣ入力基準電圧」と呼ばれる。）を生成するよう第２ＤＡＣ２１７（例えば、Ｒ－ＤＡＣ）へ供給するために、ユニティゲインバッファ２１６ａ及び２１６ｂによってバッファリングされ得る。ＡＤＣ入力基準電圧は、誤差範囲内で電圧Ｖ_ＯＵＴの誤差の大きさ（例えば、±６０ｍＶ誤差範囲内の電圧Ｖ_ＯＵＴ）を決定するために、入力基準電圧としてＡＤＣ２２０へ供給される。

８つのＡＤＣ入力基準電圧の夫々の値は、Ｖｒｅｆ＿ｔａｐ＿ｐ６の値からＶｒｅｆ＿ｔａｐ＿ｍ６の間の中間値であることができる電圧Ｖｒｅｆ＿ｍｉｄと相対的であることができる。Ｖｒｅｆ＿ｔａｐ＿ｐ１、Ｖｒｅｆ＿ｔａｐ＿ｐ２、Ｖｒｅｆ＿ｔａｐ＿ｐ４、Ｖｒｅｆ＿ｔａｐ＿ｐ６の夫々の値は、Ｖｒｅｆ＿ｍｉｄに夫々１Ｖｘ、２Ｖｘ、４Ｖｘ、及び６Ｖｘを足した値であることができる。電圧Ｖｘは、電圧の量（例えば、所定の量）である。例えば、Ｖｘ＝６ｍＶの場合に、
Ｖｒｅｆ＿ｔａｐ＿ｐ１＝Ｖｒｅｆ＿ｍｉｄ＋１Ｖｘ＝Ｖｒｅｆ＿ｍｉｄ＋６ｍＶ、
Ｖｒｅｆ＿ｔａｐ＿ｐ２＝Ｖｒｅｆ＿ｍｉｄ＋２Ｖｘ＝Ｖｒｅｆ＿ｍｉｄ＋１２ｍＶ、
Ｖｒｅｆ＿ｔａｐ＿ｐ４＝Ｖｒｅｆ＿ｍｉｄ＋４Ｖｘ＝Ｖｒｅｆ＿ｍｉｄ＋２４ｍＶ、
Ｖｒｅｆ＿ｔａｐ＿ｐ６＝Ｖｒｅｆ＿ｍｉｄ＋６Ｖｘ＝Ｖｒｅｆ＿ｍｉｄ＋３６ｍＶ。

Ｖｒｅｆ＿ｔａｐ＿ｍ１、Ｖｒｅｆ＿ｔａｐ＿ｍ２、Ｖｒｅｆ＿ｔａｐ＿ｍ４、Ｖｒｅｆ＿ｔａｐ＿ｍ６の夫々の値は、Ｖｒｅｆ＿ｍｉｄから夫々１Ｖｘ、２Ｖｘ、４Ｖｘ、及び６Ｖｘを引いた値であることができる。

よって、例えば、Ｖｘ＝６ｍＶの場合に（先の例に基づく。）、
Ｖｒｅｆ＿ｔａｐ＿ｍ１＝Ｖｒｅｆ＿ｍｉｄ－１Ｖｘ＝Ｖｒｅｆ＿ｍｉｄ－６ｍＶ、
Ｖｒｅｆ＿ｔａｐ＿ｍ２＝Ｖｒｅｆ＿ｍｉｄ－２Ｖｘ＝Ｖｒｅｆ＿ｍｉｄ－１２ｍＶ、
Ｖｒｅｆ＿ｔａｐ＿ｍ４＝Ｖｒｅｆ＿ｍｉｄ－４Ｖｘ＝Ｖｒｅｆ＿ｍｉｄ－２４ｍＶ、
Ｖｒｅｆ＿ｔａｐ＿ｍ６＝Ｖｒｅｆ＿ｍｉｄ－６Ｖｘ＝Ｖｒｅｆ＿ｍｉｄ－３６ｍＶ。

図２に示されるように、ＡＤＣ２２０は、Ｖ_ＦＢを８つのＡＤＣ入力基準電圧と比較するよう８つのコンパレータ２２５（例えば、クロック信号Ｆｃｌｋを使用するポジティブエッジクロックドコンパレータ）を有するコンパレータ回路２２４を含むことができる。コンパレータ２２５の出力は、クロック信号Ｆｃｌｋのポジティブエッジに基づき取得され得る。比較の結果に基づき、コンパレータ回路２２４は、８ビット（８ビットサーモメータコード）［７：０］を含むことができるｅｒｒｏｒ＿ｃｏｄｅ＿ｐを生成することができる。ｅｒｒｏｒ＿ｃｏｄｅ＿ｐの８ビット［７：０］の夫々は、クロック信号Ｆｃｌｋのポジティブエッジでコンパレータ２２５の１つにおいて生成され得る。ｅｒｒｏｒ＿ｃｏｄｅ＿ｐのビット［７：０］の値は、Ｖ_ＯＵＴのポジティブエッジに基づき取得される電圧Ｖ_ＯＵＴの電圧誤差を表す。ｅｒｒｏｒ＿ｃｏｄｅ＿ｐのビット［７：０］は、制御回路１２５のデジタル線形コントローラ１３０及び非線形コントローラ１４０（図１）への入力として供給される。制御回路１２５は、制御回路１２５は、ｅｒｒｏｒ＿ｃｏｄｅ＿ｐのビット［７：０］を（例えば）正のＡＤＣエラーレベルｐｏｓ＿ｅｒｒｏｒ＿ｃｏｄｅ±１、±２、±４、±６に変換するようサーモメトリック・ツー・バイナリ変換を実行することができる。ここで、負の値（例えば、－１、－２、－４及び－６）は、Ｖ_ＯＵＴのオーバーシュートを示すことができる。Ｖ_ＯＵＴの誤差の値は、電圧値（例えば、所定の値）を乗じられたｐｏｓ＿ｅｒｒｏｒ＿ｃｏｄｅ（ＡＤＣエラーレベル）に基づくことができる。例えば、Ｖ_ＯＵＴの誤差の値は、ｐｏｓ＿ｅｒｒｏｒ＿ｃｏｄｅ×１０ｍＶに基づくことができる。

図２に示されるように、ＡＤＣ２２０は、Ｖ_ＦＢを（８つのＡＤＣ入力基準電圧のうちの）５つの入力基準電圧Ｖｒｅｆ＿ｔａｐ＿ｐ１、Ｖｒｅｆ＿ｔａｐ＿ｐ４、Ｖｒｅｆ＿ｔａｐ＿ｍ１、Ｖｒｅｆ＿ｔａｐ＿ｍ４、及びＶｒｅｆ＿ｔａｐ＿ｍ６と比較するよう５つのコンパレータ（例えば、クロック信号Ｆｃｌｋを使用するネガティブエッジクロックドコンパレータ）２２７を有するコンパレータ回路２２６を更に含むことができる。コンパレータ２２７の出力は、クロック信号Ｆｃｌｋのネガティブエッジに基づき取得され得る。比較の結果に基づき、コンパレータ回路２２６は、５ビット（５ビットサーモメータコード）［４：０］を含むことができるｅｒｒｏｒ＿ｃｏｄｅ＿ｎを生成することができる。ｅｒｒｏｒ＿ｃｏｄｅ＿ｎの５ビット［４：０］の夫々は、クロック信号Ｆｃｌｋのネガティブエッジでコンパレータ２２７の１つにおいて生成され得る。ｅｒｒｏｒ＿ｃｏｄｅ＿ｎの５ビット［４：０］の値は、クロック信号Ｆｃｌｋのネガティブエッジに基づき取得される電圧Ｖ_ＯＵＴの電圧誤差を表す。ｅｒｒｏｒ＿ｃｏｄｅ＿ｎのビット［４：０］は、制御回路１２５の非線形コントローラ１４０（図１）への入力として供給される。制御回路１２５は、制御回路１２５は、ｅｒｒｏｒ＿ｃｏｄｅ＿ｎのビット［４：０］を（例えば）負のＡＤＣエラーレベルｎｅｇ＿ｅｒｒｏｒ＿ｃｏｄｅ±１、±４、±６に変換するようサーモメトリック・ツー・バイナリ変換を実行することができる。負荷ステップ中に、Ｖ_ＯＵＴが正又は負いずれかのクロックエッジで非線形閾値（例えば、±４０ｍＶ出力誤差に対応する±４）と交差する場合には、制御回路１２５は非線形モードに入ることができ、非線形コントローラ１４０は誤差を補正するよう動作することができる。

図２で、コンパレータ回路２２４及び２２６のコンパレータ２２５及び２２７は夫々、コンパレータオフセットが低く（例えば、±１／２ＬＳＢ（最下位ビット）内に）保たれ且つＡＤＣが単調であることを確かにするためにオートゼロオフセット補正（auto-zero offset cancellation）を使用することができる。

制御回路１２５は、ＡＤＣエラーコードの適切なサーモメータ・ツー・バイナリコード変換を確かにするよう、ｅｒｒｏｒ＿ｃｏｄｅ＿ｐの８ビット［７：０］サーモメータコード及びｅｒｒｏｒ＿ｃｏｄｅ＿ｎの５ビット［４：０］サーモメータコードに対してバブル補正（bubble correction）を実行することができる。コンパレータ２２５の入力部へ供給されるＡＤＣ入力基準電圧を改善するよう、基準生成において較正が実行され得る。例えば、オンライン較正が、ユニティゲインバッファ２１６ａ及び２１６ｂのランダムオフセットを削るために使用され得る。ユニティゲインバッファ２１６ａ及び２１６ｂにおける何らかの残留オフセットの影響はＡＤＣ範囲にあり、第２ＤＡＣ２１７の使用により生成される異なる基準の間の差分にはない。

図２は、８つのコンパレータ２２５及び５つのコンパレータ２２７を夫々含むコンパレータ回路２２４及び２２６を一例として示す。しかし、コンパレータ回路２２４及び２２６の一方又は両方におけるコンパレータの数は様々であることができる。例えば、コンパレータ回路２２４及び２２６の一方又は両方におけるコンパレータの数は、より高い分解能又は範囲を提供するよう増やされ得る。

上記の説明は、図１及び図２を参照して、エラーコード生成部１２０を使用した誤差情報ｅｒｒｏｒ＿ｃｏｄｅ＿ｐ及びｅｒｒｏｒ＿ｃｏｄｅ＿ｎの生成について論じた。非線形コントローラ１４０及びデジタル線形コントローラ１３０（図１）は、電圧Ｖ_ＯＵＴの値を目標値範囲内に保つために、誤差情報ｅｒｒｏｒ＿ｃｏｄｅ＿ｐ及びｅｒｒｏｒ＿ｃｏｄｅ＿ｎを使用して制御情報ｃｏｎｔｒｏｌ＿ｃｏｄｅの値を調整することができる。以下の説明は、デジタル線形コントローラ１３０（図３乃至図６）及び非線形コントローラ１４０（図７乃至図９）の構造及び動作について論じる。

［デジタル線形制御技術］
電圧レギュレータ１１０（図１）の動作条件は、Ｖ_ＩＮ（入力電圧）と、Ｖ_ＯＵＴ（出力電圧）と、電力切替ユニット１１２のカレント・パー・レッグ（Ｉ＿ｐｅｒ＿ｌｅｇ）と、電圧レギュレータ１１０を含むＩＣチップのプロセスコーナーに対応するオン抵抗とを含む静的パラメータによって定義され得る。上記のパラメータは、時間にわたって変化し得るが、それらの変化は、負荷トランジェント中の抵抗負荷（例えば、負荷１１５）に対する負荷電流（例えば、Ｉ_ＬＯＡＤ）の変化ほど動的ではない。オンダイ負荷キャパシタンスも、所与の状態でオンされる機能ユニット（例えば、負荷１１５におけるマルチコア・プロセッサ内のプロセッサコア）の数に基づき変化し得る。本明細書で記載されるデジタル線形制御技術は、図３乃至図６を参照して以下で論じられるように、負荷の急な変化及び電圧レギュレータ１１０の動作条件の緩やかな変化に有効に対抗するために適応直流（ＤＣ）ゲインの動的な調整及び動的な負荷極相殺を用いる。

［プラント伝達関数］
図３は、本明細書で記載されるいくつかの実施形態に従って、デジタル線形コントローラ１３０において実装され得るデジタル線形制御技術のためのプラントモデル３０５を示す。図３のプラントモデル３０５は、プラント（トランジスタバンク１１３＋負荷抵抗Ｒ_Ｌ＋負荷キャパシタＣ_ｌｏａｄ）伝達関数を記述するために使用され得る。電流Ｉ_ＣＳは、並列な出力抵抗Ｒ_Ｏを有する理想的な電流源電流値を表す。電流Ｉ_ＣＳと出力抵抗Ｒ_Ｏとの組み合わせは、パワーＦＥＴをモデル化するために使用される。用語‘Ｎ’は、オンすべきトランジスタバンク１１３内のレッグ（電流経路）の数を決定するｃｏｎｔｒｏｌ＿ｃｏｄｅ（例えば、線形モード中にデジタル線形コントローラ１３０によって生成されるＮ個のビット）を表す。広い負荷電流範囲（例えば、０．１Ａから１５Ａ）にわたって変化する負荷抵抗Ｒ_Ｌに加えて、トランジスタバンク１１３の出力抵抗Ｒ_Ｏは変化することができ、カレント・パー・レッグＩ_ｕｎｉｔは低ドロップアウト範囲（１００ｍＶに満たない。）において低下し得る。固有キャパシタンスＣ_ｉは、オンされる負荷１１５内の機能ユニット（例えば、プロセッサコア）により変化し得る。しかし、キャパシタンスＣ_ｉの変化が全体の負荷キャパシタンスに対して小さい場合には、キャパシタンスＣ_ｉは無視され得る。本明細書で記載されるデジタル線形制御技術は、係数の単一のセットを用いてプラント変動にわたって閉ループ応答を狭めるよう動的補償を提供することができる。

図３に示されるプラントモデル３０５は、ｄ（Ｖ_ＯＵＴ）／ｄ（Ｎ）に対する二次伝達関数を有することが分かる。これは、以下で示されるように適切な方法により書き換えられ得る。

ここで、Ｇ_０は、単位コード変化あたりのＤＣ電圧ゲインであり、ｗ_ｚは零であり、ｗ_ｐ１、ｗ_ｐ２は伝達関数の極である。ここで、

Ｒ_ｅｓｒは、大部分がＣ_ｌｏａｄの単位あたりの値である。よって、Ｒ_ｅｓｒ×Ｃ_ｌｏａｄ及びｗ_ｚは一定のままであることができる。Ｃ_ｉはまた、一般に、Ｃ_ｌｏａｄよりもずっと小さい。従って、ｗ_ｐ２は、関心のある帯域において伝達関数の振幅及び位相応答に対してそれほど変化しない。しかし、負荷抵抗Ｒ_Ｌ、Ｎ、及びＧ_０は、負荷電流とともに著しく変化し得る。用語‘Ｎ’は、線形モードではｄｌｃ＿ｏｕｔに等しいｃｏｎｔｒｏｌ＿ｃｏｄｅを表す（例えば、線形モードでは、ｃｏｎｔｒｏｌ＿ｃｏｄｅ＝ｄｌｃ＿ｏｕｔ＝Ｎ）。例えば、２５０ｍＡから１５Ａへの負荷電流の変化は、Ｒ_Ｌにおいて６０００の比率変化を引き起こし得る（ここで、Ｒ_Ｌ＝公称出力電圧（例えば、Ｖ_ＯＵＴ）／負荷電流）。同様のスケール変化は、Ｎにおいて（ここで、Ｎ＝負荷電流／Ｉ_ｕｎｉｔ）、ひいてはＧ_０において起こり得る。よって、支配極ｗ_ｐ１及びＤＣゲインＧ_０は、負荷電流の変化とともに広範囲にわたって変化し得る。出力抵抗Ｒ_Ｏも、電圧ドロップアウトとともに変化することができ、Ｒ_Ｌは、ある出力電圧範囲内（例えば、０．５から１．１３Ｖ）で更に変化することができる。（上述されたように）著しく変化し得るそのようなプラントのための固定係数によりデジタル補償器を設計することは、課題をもたらし得る。しかし、後述されるように、本明細書で記載される技術は、過渡性能又は安定性に影響を与えずに（例えば、劣化なしで）広い負荷範囲にわたってデジタル補償器を使用して固定係数（例えば、係数の単一のセット）を提供する。ここで及び以下で論じられるデジタル補償器は、図１のデジタル線形コントローラ１３０（例えば、その部分）に含まれ得る。

［適応極相殺及び適応ＤＣゲイン式］
デジタル補償器（デジタル線形コントローラ１３０に含まれ得る。）は、本明細書で記載される技術に基づき、プラントの動的支配極を相殺するための動的零と、プラントのＤＣゲインの変化を相殺するための適応ＤＣゲインとを実装する。よって、ループ内のデジタル補償器の伝達関数は、プラント内の変化に対して逆である動的（又は適応的）ＤＣゲインと、変化する動作条件にわたってプラント内の動的極を相殺するための動的（又は適応的）零とを有することになる。

よって、この理解によれば、（Ｒ_Ｌ｜｜Ｒ_Ｏ／Ｎ）を‘Ｒ_ｅｑ’と簡単に書くことで、デジタル補償器の初期伝達関数は、次のように記述され得る。

ここで、Ｇ_{ｓｅｔｐｏｉｎｔ}は、係数計算のために使用される設定点でのプラントＤＣゲインであり、Ｗ_Ｚ＝１／（（Ｒ_ｅｓｒ＋Ｒ_ｅｑ）Ｃ_ｌｏａｄ）は、プラントのｗ_ｐ１と同じである。

この形で、Ｒ_ｅｑ（＝Ｒ_Ｌ｜｜Ｒ_０／Ｎ）の項は、最初の項のゲイン係数としてのみ現れ、第２の項では全く存在しない。すなわち、デジタル補償器は適応ゲインを有して実装され得、適応係数は無視され得る（例えば、適応係数なしで適応ゲインのみで実装される）。動的零に加えて、デジタル補償器はまた、目標帯域幅をセットするための静的極と、システムを安定させ且つ定常状態誤差を減らすための比例積分器（ＰＩ）とを有する。次の式は、静的極及びＰＩ補償器を含むデジタル補償器の完全伝達関数を示す。

ここで、Ｗ_ｐは極であり、Ｈ_ｐ＋Ｋ_ｉ／ｓはＰＩ補償器である。Ｒ_ｅｓｒは、大部分が、Ｃ_ｌｏａｄの単位あたりで計算された値であり、よって、‘Ｒ_ｅｓｒＣ_ｌｏａｄ’は一定であり、‘Ｒ_ｕｅｓｒ’と書き換えられ得る。上記に基づき、適応ＤＣゲイン項は、次のように表現され得る。

ここで、Ｈ（ｓ）は厳格（strict）関数であり、よって実装可能である。

［Ｚ領域実装］
ｚ領域での実装のために、ｓ伝達関数は、ｓ＝（ｚ－１）／（ｚ＋１）×２／Ｔのバイリニア又はタスティン（Tustin）変換を用いてｚ伝達関数に変換され得る。

ここで、Ａ_０、Ａ_１、Ｂ_０、及びＢ_１は定数である。単純化すると、

ここで、ａ_０、ａ_１、ａ_２、ａ’_０、ａ’_１、ａ’_２、ｂ_１、及びｂ_２は、プログラムされ得るデジタル補償器の係数であり、ＡＧ_１及びＡＧ_２は、図１のデジタル線形コントローラ１３０に含まれ得るデジタル補償器の２つのフォワード分子経路内の適応ゲイン乗数である。

［説明されているデジタル補償器の実装］
図４は、本明細書で記載されるいくつかの実施形態に従って、上記のｚ伝達関数Ｈ（ｚ）に基づくデジタル補償器を含むことができる図１のデジタル線形コントローラ１３０の簡略化された実装を表す。図４に示されるように、デジタル線形コントローラ１３０は、各々の適応ゲイン回路４１１（適応ゲイン乗数ＡＧ_１を供給することができる。）及び適応ゲイン回路４２２（適応ゲイン乗数ＡＧ_２を提供することができる。）を含むフォワード経路（例えば、有限インパルス応答（ＦＩＲ）フィルタ）４１０及び４２０を含むことができる。デジタル線形コントローラ１３０は、フィードバック経路４３０を含むことができる。フォワード経路４１０及び４２０のＦＩＲフィルタは、情報（ＦＩＲフィルタ出力）ＦＩＲ１＿ｏｕｔ及びＦＩＲ２＿ｏｕｔを夫々供給することができる。フォワード経路４２０は、情報（フォワード経路４２０の出力）ＦＷＤ２＿ｏｕｔを供給することができ、これは、フィードバック経路４３０の出力を減じる前にフォワード経路４１０の出力に加えられる。

図４に示されるように、係数ａ０、ａ１、及びａ２は、フォワード経路４１０内の固定係数であり、係数ａ０’ａ１’、及びａ２’は、フォワード経路４２０内の固定係数であり、係数ｂ１及びｂ２は、フィードバック経路４３０内の固定係数である。簡単のために、フィードバック経路４３０は、係数ｂ１及びｂ２の符号を逆にすることによって（図４に示されるように）加算器を用いて実装され得る。

図４で、適応ゲイン回路４１１は、情報ＶＩＤ＿ｃｏｄｅ（Ｖ_ｎｏｍに対応する既知の情報であり、Ｖ_ｎｏｍは目標Ｖ_ＯＵＴであることができる。）、及びＶｄｒｏｐｏｕｔ（例えば、Ｖ_ＩＮ－Ｖ_ＯＵＴ）情報を使用して、フォワード経路４１０のゲインを調整し、一方、適応ゲイン回路４２２は、カレント・パー・レッグ（Ｉ_ｕｎｉｔ）情報（Ｉ_ｕｎｉｔは、図１のトランジスタバンク１１３内のカレント・パー・レッグである。）を使用して、フォワード経路４２０のゲインを調整する。Ｉ_ｕｎｉｔに対するＡＧ_２（適応ゲイン乗数）の依存性は、Ｉ_ｕｎｉｔが低下するところのより低いドロップアウトでのみ見られる。

図４に示されるように、デジタル線形コントローラ１３０は、ｅｒｒｏｒ＿ｃｏｄｅ＿ｐを受け、ｄｌｃ＿ｏｕｔ（例えば、Ｎビットコード）を生成することができる。ｄｌｃ＿ｏｕｔの値は、図４に示されるように、信号ｎｌ＿ｍｏｄｅ＿ｅｎを用いてマルチプレクサ４３３及び４３５によって選択され得るｎｌ＿ｏｕｔ（図１の非線形コントローラ１４０の出力）からのフィードバックにも基づくことができる。動作中、ｄｌｃ＿ｏｕｔの値は、トランジスタバンク１１３（図１）内のレッグ（例えば、電流経路１６４及び１６５）を制御（例えば、ターンオン又はターンオフ）するよう、ｅｒｒｏｒ＿ｃｏｄｅ＿ｐに基づき、各クロックサイクルで更新され得る。出力情報ｄｌｃ＿ｏｕｔも、現在の動作条件に基づきゲインを調整するよう適応ゲイン回路４１１へフィードバックされ得る。エラーコードは２、３の既知の値（例えば、０、±１、±２、±４、±６）しかとらないので、ｅｒｒｏｒ＿ｃｏｄｅ＿ｐを乗じられた係数は記憶（事前にプログラム）され、そして、マルチプレクサの選択ラインとしてバイナリコード情報を使用して、マルチプレクサの入力として準備又は使用され得る。これは、本明細書で記載されるようにＤＣを調整するために適応ゲイン回路４１１内で使用される乗算器に加えてフォワード経路４１０内で更なる乗算器（複数を含む。）を使用することを回避する。これは、電圧レギュレータ１１０が、比較的問題のないタイミングの問題又は無視できるほどのタイミングの問題で、比較的高い周波数（例えば、数百メガヘルツの範囲）で動作するのを助ける。

［適応ゲイン１（ＡＧ１）の導出及び実装］
上記のＡＧ_１及びＡＧ_２の式において、Ｉ_ｕｎｉｔ（カレント・パー・レッグ）及びＲ_ｅｑ（Ｒ_Ｌ｜｜Ｒ_ｏ／Ｎ）は両方とも変化し得る。Ｉ_ｕｎｉｔは、カレント・パー・レッグがより低いドロップアウトで低下するので、ドロップアウトに依存する。よって、Ｉ_ｕｎｉｔは、低ドロップ範囲でのみ調整され得る。しかし、Ｒ_ｅｑは、トランジスタバンク１１３の出力抵抗Ｒ_ｏ及び負荷抵抗Ｒ_Ｌとともに著しく変化し得る。出力抵抗Ｒ_ｏは、トランジスタバンク１１３が主に線形領域で動作し飽和では動作しない中間範囲（例えば、１００ｍＶから４００ｍＶ）でのドロップアウトに対して特に、ドロップアウトともに変化し得る。よって、ＡＧ_１は、クロックサイクルごとに再計算及びリフレッシュされる必要があり得る。

１００ｍＶよりも低いドロップアウトの場合に、トランジスタバンク１１３のトランジスタは、抵抗として振る舞うことができ、Ｉ_ｕｎｉｔは、ドロップアウトとともに変化し得る。よって、上記の式は、以下で示されるように書き換えられ得る。

ここで、Ｖ_ｎｏｍは、目標情報ＶＩＤ＿ｃｏｄｅ（Ｖ_ｎｏｍに対応するデジタル情報）から知られる目標出力電圧（例えば、目標Ｖ_ＯＵＴ）であることができる。Ｉ_ｕｎｉｔ×Ｒ_ｏは、主に、所与のドロップアウト電圧のための定数であり、ドロップアウトに関するルックアップテーブルから供給され得る。Ｖ_{ｄｏｐｏｕｔ}の値は、Ｖ_{ｄｒｏｐｏｕｔ}＝ＶＩＮ＿ｃｏｄｅ－ＶＩＤ＿ｃｏｄｅのデジタル値であるように、既知の情報ＶＩＤ＿ｃｏｄｅ（Ｖ_ＩＮに対応するデジタル情報）及びＶＩＤ＿ｃｏｄｅからデジタル値で計算され得る。変化する負荷電流は、前のサイクルのｃｏｎｔｒｏｌ＿ｃｏｄｅ（例えば、Ｎ）によって間接的に表され（線形モードでｃｏｎｔｒｏｌ＿ｃｏｄｅ＝ｄｌｃ＿ｏｕｔであるから、前のサイクルのｃｏｎｔｒｏｌ＿ｃｏｄｅは前のサイクルのｄｌｃ＿ｏｕｔに等しい。）、Ｖ_ｎｏｍ、‘Ｉ_ｕｎｉｔＲ_ｏ’、及びＶ_{ｄｒｏｐｏｕｔ}は、デジタルコード利用可能である。

図５Ａは、本明細書で記載されるいくつかの実施形態に従って、図４の適応ゲイン回路４１１の図を示す。図５Ａに示されるように、ＡＧ_１（適応ゲイン乗数）は、前のサイクルからのｄｌｃ＿ｏｕｔの関数として計算可能であり、それを負荷電流に適応させる。例えば、ｄｌｃ＿ｏｕｔがＮビットコードである場合に（ここで、Ｎはビットの数である。）、前のサイクルからのｄｌｃ＿ｏｕｔは、前のサイクルからのＮビットの値によって供給され得る。

図５Ａに示されるように、ｄｌｃ＿ｏｕｔは、係数Ｍ１（ここで、Ｍ１＝１／Ｇ_{ｓｅｔｐｏｉｎｔ}）及びＭ２（ここで、Ｍ２＝Ｉ／Ｎ_{ｓｅｔｐｏｉｎｔ}）によって割られ得る。除算器５０２及び５０３（例えば、除算器として右シフトレジスタを使用する。）は、前のサイクルからのｄｌｃ＿ｏｕｔを割るために使用され得る。マルチプレクサ５０４は、除算器５０２及び５０３の出力を情報Ｎ／Ｍとして（信号Ｌｏｗ＿ｄｒｏｐｏｕｔ＿ｔｈｒｅｓ＿ｓｅｌに基づき）選択するために使用され得る。除数Ｍ１及びＭ２は、シフタを使用して除算器を実現するよう２の累乗であるよう選択され得る。乗算器５５０（図５Ｂ）を使用して、情報Ｎ／Ｍは次いで、以下で記載されるようにＶＩＤ＿ｃｏｄｅ（Ｖ_ｎｏｍ）及びＶ_{ｄｒｏｐｏｕｔ}情報に基づき計算される最終インデックスＦｉｎａｌ＿ｉｎｄｅｘを用いて選択されるゲイン係数を乗じられるよう入力情報として供給される。上述されたように、Ｖ_ｎｏｍは、目標ＶＩＤ＿ｃｏｄｅから知られる目標出力電圧であり、‘Ｉ_ｕｎｉｔＲ_ｏ’は、主に、所与のドロップ電圧のための定数であり、ドロップアウトに関するルックアップテーブルから供給され得、Ｖ_{ｄｒｏｐｏｕｔ}は、既知のＶＩＮ＿ｃｏｄｅ（Ｖ_ＩＮ）及びＶＩＤ＿ｃｏｄｅ（目標Ｖ_ＯＵＴであるＶ_ｎｏｍ）からデジタル値で計算され得る。

図５Ｂは、本明細書で記載されるいくつかの実施形態に従って、図５Ａの適応ゲイン回路４１１の乗算器５５０を示す。図５Ｂに示されるように、Ｆｉｎａｌ＿ｉｎｄｅｘ（８ビット［７：０］最終インデックス）を使用したゲイン係数乗算は、完全な乗算器／除算器の使用を回避するよう（図５Ａからの）出力コードＮ／Ｍに加えてシフト・アンド・アド（shift-and-add）ロジックを使用して行われ得る。図５Ｂのシフト・アンド・アドロジックは、２^３×ｘ（７）＋２^２×ｘ（６）＋２^１×ｘ（５）＋２^０×ｘ（４）＋２^－１×ｘ（３）＋２^－２×ｘ（２）＋２^－３×ｘ（１）＋２^－４×ｘ（０）の形をとる。ここで、ｘは、最終インデックスからのビットに基づく。

［最終インデックスの計算］
再び図５Ａを参照すると、ルックアップテーブルに基づく実装が、実際の算術計算の代わりに、ＡＧ_１（適応ゲイン乗数）のためのインデックスを計算するために使用され得る。

１／Ｖ_ｎｏｍの値は、目標Ｖ_ｎｏｍ範囲（例えば、０．５Ｖから１．１３Ｖ）に対する固定ルックアップテーブル‘ｖｉｄ＿ｌｕｔ’として記憶され得、多数の等しいサブレンジに分けられ得る。例えば、図５Ａに示されるように、‘ｖｉｄ＿ｌｕｔ’は、１６個の値ｖｉｄ＿ｌｕｔ０乃至ｖｉｄ＿ｌｕｔ１５に分けられ得る。これらは、マルチプレクサ５１０の入力として供給され得る。

１／Ｉ_ｕｎｉｔＲ_ｏの値は、プログラム可能なルックアップテーブル‘ｒｅｇ＿ＩｕＲｏ＿ｌｕｔ’で記憶され得、多数のサブレンジに分けられ得る。例えば、図５Ａに示されるように、‘ｒｅｇ＿ＩｕＲｏ＿ｌｕｔ’は、１６個の値ｒｅｇ＿ＩｕＲｏ＿ｌｕｔ０乃至ｒｅｇ＿ＩｕＲｏ＿ｌｕｔ１５に分けられ得る。これらは、マルチプレクサ５１１の入力として供給され得る。値ｒｅｇ＿ＩｕＲｏ＿ｌｕｔ０乃至ｒｅｇ＿ＩｕＲｏ＿ｌｕｔ１５は、例えば、２０ｍＶから４０ｍＶの分解能で最も変化する中間ドロップアウト領域（例えば、１００ｍＶから４００ｍＶのドロップアウト範囲）においてより高い分解能で、現在の電圧ドロップアウトに基づき選択され得る。１／Ｉ_ｕｎｉｔＲ_ｏのためのルックアップテーブルは、スキューとともに変化し得る既知の出力抵抗Ｒ_ｏと、既知の測定されたＩ_ｕｎｉｔ情報とに基づき、プログラムされ得る。

１／Ｖ_{ｄｒｏｐｏｕｔ}の値も、Ｖ_{ｄｒｏｐｏｕｔ}情報から入手可能なドロップ情報に関する固定ルックアップテーブル‘ｖｄｒｏｐ＿ｌｕｔ’として記憶され得る。例えば、図５Ａに示されるように、１／Ｖ_{ｄｒｏｐｏｕｔ}は、１６個の値ｖｄｒｏｐ＿ｌｕｔ０乃至ｖｄｒｏｐ＿ｌｕｔ１５に分けられ得る。これらは、マルチプレクサ５１２の入力として供給され得る。上述されるように、Ｖ_{ｄｒｏｐｏｕｔ}＝Ｖ_ＩＮ－Ｖ_ＯＵＴ（Ｖ_ｎｏｍに基づき、Ｖ_ｎｏｍはＶＩＤ＿ｃｏｄｅに基づく。）。よって、図５Ａで、Ｖ_{ｄｒｏｐｏｕｔ}のデジタル値は、ＶＩＮ＿ｃｏｄｅ（例えば、Ｖ_ＩＮ）からのＶＩＤ＿ｃｏｄｅ（例えば、Ｖ_ｎｏｍ）コードの減算に基づき求められ得る。よって、Ｖ_{ｄｒｏｐｏｕｔ}のデジタル値は、ＶＩＮ＿ｃｏｄｅ－ＶＩＤ＿ｃｏｄｅである。

この値は、低ドロップアウトの領域で（例えば、１０ｍＶ分解能で）のみ保持され得る。

動作中、１／Ｖ_ｎｏｍの値が通常は使用され（例えば、常に使用され）、信号ＶＩＤ＿ｉｎｄｅｘ（ＶＩＤ＿ｃｏｄｅに基づく。）を用いてロジック回路５２０によって選択される。しかし、ロジック回路５２１及び５２２（夫々Ｖｄｒｏｐ＿ｉｎｄｅｘ１及びＶｄｒｏｐ＿ｉｎｄｅｘ２を使用する。）は、Ｖ_{ｄｒｏｐｏｕｔ}（例えば、低ドロップアウト及び高ドロップアウト）に基づきいずれか一方のインデックス値１／Ｉ_ｕｎｉｔＲ_ｏ又は１／Ｖ_{ｄｒｏｐｏｕｔ}を選択する。図５Ａに示されるように、マルチプレクサ５３０は、上記ＡＧについての式で説明され且つ図５Ａで示されるようにドロップアウトに基づき１／Ｉ_ｕｎｉｔＲ_ｏと１／Ｖ_{ｄｒｏｐｏｕｔ}との間で選択を行うために信号Ｌｏｗ＿ｄｒｏｐｏｕｔ＿ｔｈｒｅｓ＿ｓｅｌを使用することができる。信号Ｌｏｗ＿ｄｒｏｐｏｕｔ＿ｔｈｒｅｓ＿ｓｅｌは、Ｖ_{ｄｒｏｐｏｕｔ}＜Ｖ＿ｔｈｒｅｓｈｏｌｄ（例えば、おおよそ１００ｍＶ）の場合に、又はカレント・パー・レッグＩ_ｕｎｉｔが閾値を下回る（例えば、電圧レギュレータ１１０が低ドロップアウト領域に入る）場合に、（論理０レベルから論理１レベルへ）アクティブにされ得る。１／Ｉ_ｕｎｉｔＲ_ｏ又は１／Ｖ_{ｄｒｏｐｏｕｔ}のどちらか一方の選択されたルックアップテーブル値（Ｌｏｗ＿ｄｒｏｐｏｕｔ＿ｔｈｒｅｓ＿ｓｅｌによって選択される。）は、選択されたルックアップテーブル値１／Ｖ_ｎｏｍ（ロジック回路５２０の信号ＶＩＤ＿ｉｎｄｅｘによって選択される。）に（加算器５４０により）加えられ、Ｆｉｎａｌ＿ｉｎｄｅｘが生成される。Ｆｉｎａｌ＿ｉｎｄｅｘは、動作点に基づき（図５Ｂを参照して上述されたように）適切なゲインを選択するために使用される。

デジタル線形コントローラ１３０若しくは制御回路１２５、又はその両方は、１／Ｖ_ｎｏｍ、１／Ｉ_ｕｎｉｔＲ_ｏ、及び１／Ｖ_{ｄｒｏｐｏｕｔ}の値を（例えば、ルックアップテーブル入力の形で）記憶（例えば、プログラム）するようメモリ回路（例えば、レジスタ又は他のタイプのメモリ、図示せず。）を含むことができる。上述されたように、Ｆｉｎａｌ＿ｉｎｄｅｘの値は、１／Ｖ_ｎｏｍ、１／Ｉ_ｕｎｉｔＲ_ｏ、及び１／Ｖ_{ｄｒｏｐｏｕｔ}の値に基づき生成される。よって、Ｆｉｎａｌ＿ｉｎｄｅｘの値は、デジタル線形コントローラ１３０若しくは制御回路１２５、又はその両方のメモリ回路に記憶されている値に基づく。

１／Ｖ_ｎｏｍの値は、時々無視され得る。例えば、１／Ｖ_ｎｏｍは、１／Ｖ_{ｄｒｏｐｏｕｔ}と比べて１／Ｖ_ｎｏｍからのゲインに対する寄与がずっと小さいということで、より低いドロップアウト領域で無視され得る。しかし、特定のドロップアウト（比較的高いドロップアウト）では、１／Ｖ_ｎｏｍは優位に立ち始めることができる。１／Ｉ_ｕｎｉｔＲ_ｏからの寄与は、出力抵抗Ｒ_ｏが一般的に（例えば、いくつかのテクノロジノードにおいて）より高いドロップアウトでは増大するので、小さいか又は無視できるほどである。

上記の説明は、図４のＡＧ_１（適応ゲイン乗数）を計算するための適応ゲイン回路４１１の計算及び実装のための技術について論じている。同様の技術は、フォワード経路４２０に適応ゲイン回路４２２（すなわち、ＡＧ_２、適応ゲイン乗数）を実装するために使用され得る。

図６は、本明細書で記載されるいくつかの実施形態に従って、図４のデジタル線形コントローラ１３０の適応ゲイン回路４２２の図を示す。図６で、フォワード経路４２０の適応ゲイン回路４２２の乗算器６５０の構造は、図５Ｂの乗算器５５０の構造と同様（又は同じ）であることができる。図６に示されるように、Ｉ_{ｕｎｉｔ＿ｓｅｔ}／Ｉ_ｕｎｉｔの値は、異なった選択可能な値を含むことができるルックアップテーブル‘Ｉｕｎｉｔ＿ｌｕｔ’で保持され得る。例えば、‘Ｉｕｎｉｔ＿ｌｕｔ’は、１６個の値Ｉｕｎｉｔ＿ｌｕｔ０乃至Ｉｕｎｉｔ＿ｌｕｔ１５を含むことができる。これらは、マルチプレクサ６２２の入力として供給され得る。値Ｉｕｎｉｔ＿ｌｕｔ０乃至Ｉｕｎｉｔ＿ｌｕｔ１５は、情報ｓｅｎｓｅｄ＿Ｉｕｎｉｔ＿ｃｏｄｅ（例えば、４ビット［３：０］コード）を用いて適切に選択され得る。ｓｅｎｓｅｄ＿Ｉｕｎｉｔ＿ｃｏｄｅの値は、テレメトリを目的として使用される電力ゲートのための電流感知ロジック（図示せず。）からの動的なＩ_ｕｎｉｔ情報に基づくことができる。設定点でのＲ＿ｅｑ（Ｒ_Ｌ｜｜Ｒ_ｏ／Ｎである。）は、項ＡＧ２（適応ゲイン２）を、より低いドロップアウトで主に変化し得る動作点でのカレント・パー・レッグに対する設定点でのカレント・パー・レッグの比にのみ依存させるよう、フォワード経路４２０に関連する係数項で消費される。図６に示されるように、乗算器６５０は、Ｉｕｎｉｔ＿ｌｕｔ０乃至Ｉｕｎｉｔ＿ｌｕｔ１５のうちの１つ（マルチプレクサ６２２の出力に選択される。）と（図４のフォワード経路４２０のＦＩＲフィルタからの）情報ＦＩＲ２＿ｏｕｔとの積（乗算）に基づき、情報ＦＷＤ＿ｏｕｔを生成することができる。情報ＦＷＤ＿ｏｕｔは、図４を参照して上述されるように、フォワード経路４１０からの情報に加えられ得る。

このように、図１乃至図６を参照して上述されたように、電圧レギュレータ１１０における線形制御技術は、プラントの負荷に依存した変化する支配極及び変化するＤＣゲインを、対応する零及び新しい適応ＤＣゲイン調整技術により相殺することができる。記載されている技術は、種々の負荷条件に適用可能であり、特定の負荷条件に制限されるべきではない。これは、電圧レギュレータ１１０が、時間にわたって異なる負荷条件でプラントに起こる変化に対抗するよう自身を動的に調整することを意味する。よって、記載されている線形制御技術は、広範囲の電流負荷及び広い出力電圧範囲にわたって、高速且つ安定した応答、及びピークドループの低減、又はその両方に関して、閉ループ性能を改善するのを助ける。記載されている線形制御技術はまた、係数の単一のセットが、異なる負荷条件に対して電圧レギュレータ１１０の広い動作範囲にわたってデジタルフィルタのために使用されることを可能にする。これらの因子の全ては、記載されている線形制御技術が、いくつかの従来技術に対する改善を有することを可能にする。

例えば、上述されたように、いくつかの従来の線形制御技術は、特定の出力電圧及び負荷条件での最悪の場合の条件のために設計されている。斯様な特定の負荷条件が変更される場合に、低い帯域幅に起因して、性能の劣化、遅い応答時間、より高いドループ／オーバーシュートが結果として起こり得る。そのような従来技術は、係数の単一のセットで比較的狭い範囲の負荷電流を扱う。

本明細書で記載されている技術では、電圧レギュレータ１１０は、よりずっと広範囲の負荷電流、入力電圧範囲、及び負荷キャパシタンスに対して係数の単一のセットを使用する。更に、記載されている技術におけるループの性能は、安定性及びループ帯域幅に関して、その範囲にわたって比較的不変なままであることができ、これは、最悪の場合のドループ及び整定時間に関して、より良い過渡応答をもたらす。

［非線形制御技術］
図１を参照して上述されたように、制御回路１２５（図１）は、誤差（例えば、ドループ又はオーバーシュート事象）がＶ_ＯＵＴで検出されると、非線形モードに入る。本明細書で記載される非線形制御技術において、非線形コントローラ１４０は、非線形補正を実行してＶ_ＯＵＴの誤差を二段階（初期段階及びそれに続く段階）で補正するために、出力情報ｎｌ＿ｏｕｔ（デジタル非線形出力コード）を使用する。ｎｌ＿ｏｕｔの計算は、初期段階及びそれに続く段階と異なる。本明細書で記載される非線形制御技術では、非線形コントローラ１４０は、Ｖ_ＯＵＴが依然として目標値範囲内にあるとき（Ｖ_ＯＵＴが非線形目標閾値と交差する前）に、補正情報ｎｌ＿ｄｌｃ＿ｓｔｅｐを計算（例えば、再計算）する。これは、Ｖ_ＯＵＴが目標値範囲外であると検出されると直ぐに（例えば、クロック信号Ｆｃｌｋの半サイクルで）、非線形コントローラ１４０が即座にＶ_ＯＵＴを補正することを可能にする。非線形コントローラ１４０はまた、その時点での動作条件に基づき補正情報ｎｌ＿ｄｌｃ＿ｓｔｅｐの値を計算（例えば、再計算）する。それにより、非線形コントローラ１４０は、過剰補正又は過小補正を回避するよう滑らか且つ正確にＶ_ＯＵＴの誤差を補正することができる。

ｎｌ＿ｄｌｃ＿ｓｔｅｐを計算する動作の部分として、非線形コントローラ１４０は、エラーコード（例えば、ｅｒｒｏｒ＿ｃｏｄｅ＿ｐ及びｅｒｒｏｒ＿ｃｏｄｅ＿ｎに基づき生成される。）が零誤差区間の外にあり、Ｖ_ＯＵＴの値が非線形エントリ閾値（例えば、ドループ事象については＋４及びオーバーシュート事象については－４）と交差する前のクロックエッジ（ポジティブ及びネガティブエッジ）の数を数える。カウント値の値は、非線形エントリ時間計算において使用される。補正情報ｎｌ＿ｄｌｃ＿ｓｔｅｐは、計算された非線形エントリ時間計算に基づき計算される。次いで、非線形コントローラ１４０は、ｎｌ＿ｏｕｔを計算し、ｎｌ＿ｏｕｔを、Ｖ_ＯＵＴの誤差が検出された後の初期段階での使用のために準備するよう、計算されたｎｌ＿ｄｌｃ＿ｓｔｅｐを使用する。初期段階後に、非線形コントローラ１４０は、その次の段階でのｎｌ＿ｏｕｔの別の計算を使用し、Ｖ_ＯＵＴが目標値範囲に戻るまでＶ_ＯＵＴの誤差を補正し続ける。Ｖ_ＯＵＴが目標値範囲に戻った時点で、非線形コントローラ１４０は、非線形モードから出て、動作をデジタル線形コントローラ１３０へ譲る。

以下の記載は、非線形モードに入るときにＶ_ＯＵＴの誤差を補正する初期段階のｎｌ＿ｏｕｔ（デジタル非線形出力コード）の計算に使用される補正情報ｎｌ＿ｄｌｃ＿ｓｔｅｐの計算について論じる。

Ｖ_ＯＵＴの誤差（例えば、ドループ又はオーバーシュート）を補正する初期段階で使用されるｎｌ＿ｏｕｔの値（初期値）は、次の式に基づき計算される。

（ドループの場合）
ｎｌ＿ｏｕｔ＝ｄｌｃ＿ｏｕｔ（前のサイクル）＋ｎｌ＿ｄｌｃ＿ｓｔｅｐ

（オーバーシュートの場合）
ｎｌ＿ｏｕｔ＝ｄｌｃ＿ｏｕｔ（前のサイクル）－ｎｌ＿ｄｌｃ＿ｓｔｅｐ。

図７は、本明細書で記載されるいくつかの実施形態に従って、例となるドループ事象中の電圧Ｖ_ＯＵＴ及び電流Ｉ_ＬＯＡＤの波形を例示する。図７はまた、ドループに対する伝播遅延の影響の例と、ドループ補正が開始する時間とを示す。電流Ｉ_ＬＯＡＤは、初期値（図７で“ＩＮＩＴＩＡＬ ＬＯＡＤ”として示される。）及び最終値（図７で“ＦＩＮＡＬ ＬＯＡＤ”として示される。）を有することができる。上述されたように、非線形コントローラ１４０は、補正情報ｎｌ＿ｄｌｃ＿ｓｔｅｐを計算する動作の部分として、クロックエッジ（ポジティブ及びネガティブエッジ）の数のカウントを使用する。図７で、‘ＣＯＵＮＴ’（カウント）は、時間Ｔ_ＲＳ１でセット（又はリセット）され得る。次いで、‘ＣＯＵＮＴ’は、時間Ｔ_ＣでＣＯＵＮＴ＝１から開始し、（例えば、時間Ｔ_ＲＳ２で）ＣＯＵＮＴ＝０にリセットされるまで続く（例えば、順次に増大する）ことができる。簡単のために、‘ＣＯＵＮＴ’のうちのほんの数個の値（例えば、ＣＯＵＮＴ＝０，１，２）しか、図７には示されていない。

図７の例において、目標値範囲７１４は、電圧Ｖ_ＯＵＴの目標値範囲の例である。この例では、目標値範囲７１４は、上限目標値７１４Ｕと下限目標値７１４Ｌとの間にあると考えられている。上限目標値７１４Ｕは、ＡＤＣ ＥＲＲＯＲ＝－４（例えば、＋４０ｍＶ）に対応することができる。下限目標値７１４Ｌは、ＡＤＣ ＥＲＲＯＲ＝＋４（例えば、－４０ｍＶ）に対応することができる。ｎｌ＿ｅｎｔｒｙ＿ｔｈｒｅｓｈｏｌｄは、ＡＤＣ ＥＲＲＯＲ＝＋４（例えば、下限目標値７１４Ｌ）にあると考えられている。よって、この例では、電圧Ｖ_ＯＵＴの値がその目標値よりも４０ｍＶだけ小さい（例えば、ドループが起きている。）と、又はその目標値よりも４０ｍＶだけ大きい（例えば、オーバーシュートが起きている。）と検出される場合に、非線形モードに入り、非線形コントローラ１４０は、Ｖ_ＯＵＴの誤差（例えば、ドループ又はオーバーシュート）を補正し始めることができる。図７で、零誤差区間７１０は、Ｖ_ＯＵＴに誤差がない（零誤差又は零誤差に近い）と見なされる区間（範囲）を示す。よって、この例では、電圧Ｖ_ＯＵＴの値が目標値よりも１０ｍＶ未満内で低い（又は高い）場合に、線形モードが維持され（例えば、非線形モードに入らない。）、デジタル線形コントローラ１３０（図１）は、Ｖ_ＯＵＴの値を制御するよう引き続き動作する。

［負荷ステップの開始から非線形補正の適用までの時間計算］
以下の議論で、Ｔ_Ｓは、電圧Ｖ_ＯＵＴの誤差をサンプリングするためにＡＤＣ１２０によって使用されるクロック信号Ｆｃｌｋ（図１及び図２）の周期（例えば、２．５ｎｓ）である。非線形コントローラ１４０内の非線形ロジックのためのサンプルは、クロック信号Ｆｃｌｋのポジティブ及びネガティブエッジに基づき夫々の半サイクル（半周期又はＴ_Ｓ／２）で取得され得る。

Ｔ＿ｎｌｅｎｔｒｙ＝Ｔ_Ｓ／２＋（ＣＯＵＮＴ＋１）×（Ｔ_Ｓ／２）。ここで、Ｔ＿ｎｌｅｎｔｒｙは、負荷ステップが（例えば、時間Ｔ０で）開始してから（例えば、図７のＴ２で）非線形エントリまでの時間であり、ＣＯＵＮＴは、非線形エントリ閾値交差が検出される時点（例えば、時間Ｔ２）よりクロック信号Ｆｃｌｋの半サイクル前である時間（例えば、時間Ｔ１）で取得されるカウントの値である。よって、図７の例において、タイミング計算のための式（例えば、Ｔ＿ｎｌｅｎｔｒｙ及びＴｓｔａｒｔ＿ｒｅｃｏｖｅｒｙ（以下））で使用されるカウントは、ＣＯＵＮＴ＝２（時間Ｔ１で図７中に示される。）である。しかし、カウントの値は、負荷ステップのｄｉ／ｄｔに基づき変化し得る。例えば、非線形エントリ閾値交差が検出される時点よりクロック信号Ｆｃｌｋの半サイクル前である時点で、カウントの値は２よりも小さく（例えば、負荷ステップが速い場合）、又は２よりも大きく（例えば、負荷ステップが遅い場合）なり得る。ここでの記載では、サイクルは、クロック信号Ｆｃｌｋ（サンプリングクロック信号）のサイクルを指す。

図７の例では、Ｔ＿ｎｌｅｎｔｒｙ＝Ｔ_Ｓ／２＋（ｃｏｕｎｔ＋１）×（Ｔ_Ｓ／２）＝Ｔ_Ｓ／２＋（２＋１）×（Ｔ_Ｓ／２）＝Ｔ_Ｓ／２＋３×（Ｔ_Ｓ／２）＝４×（Ｔ_Ｓ／２）。これは、Ｔ＿ｎｌｅｎｔｒｙが、時間Ｔ０（負荷ステップ開始時間）から４半サイクル後であることを意味し、それは、図７に示されるように、時間Ｔ２になる。

Ｔｓｔａｒｔ＿ｒｅｃｏｖｅｒｙ＝Ｔ＿ｎｌｅｎｔｒｙ＋Ｔ_Ｓ／２（ここで、非線形エントリ時のＡＤＣ出力からの伝播遅延のために、Ｔ_Ｓ／２が加えられる。）。ここで、Ｔｓｔａｒｔ＿ｒｅｃｏｖｅｒｙは、負荷ステップが（例えば、図７の時間Ｔ０で）適用された後に補正が開始する時点である。

上記に基づき、
Ｔｓｔａｒｔ＿ｒｅｃｏｖｅｒｙ＝（ＣＯＵＮＴ＋３）×（Ｔ_Ｓ／２） （式１）

よって、図７の例では、Ｔｓｔａｒｔ＿ｒｅｃｏｖｅｒｙ＝（２＋３）×（Ｔ_Ｓ／２）＝５×（Ｔ_Ｓ／２）。これは、Ｔｓｔａｒｔ＿ｒｅｃｏｖｅｒｙが、時間Ｔ０（負荷ステップ開始時点）から５半サイクル後であることを意味し、それは、図７に示されるように、時間Ｔ３になる。

本明細書で記載される非線形補正は、回復が開始して直ぐ半サイクル（Ｔ_Ｓ／２）後に十分な電流を供給（例えば、調達）するために、補正情報ｎｌ＿ｄｌｃ＿ｓｔｅｐ（ｎｌ＿ｏｕｔに含まれる。）を適用する。印加される電流は、非線形補正が適用されずに、負荷電流がそのサイクルの間に同じｄｉ／ｄｔで増大し続けた場合に起こることになる差分電圧ドループよりも大きい差分電圧（例えば、ΔＶ）上昇を与える。これは、電圧Ｖ_ＯＵＴを直ちに回復させるであろうと期待して電圧（例えば、ΔＶ）が計算されるので、ドループが更に下がることを防ぐ。この理由により、非線形モードに入るときの電圧誤差及び負荷のｄｉ／ｄｔは、補正情報ｎｌ＿ｄｌｃ＿ｓｔｅｐが上記の基準を満足するように決定され得る。

例えば、非線形補正が適用されなかった場合に‘ΔＶ’が半サイクルで起こり得る更なるドループであるとすると、電圧Ｖ_ＯＵＴが直ぐ次の半サイクルで更に下がることを防ぐために、（ΔＶに基づく）同量の変化が直ぐ次の半サイクルで補われ得る。これは、Ｖ_ＯＵＴの誤差が検出された後（例えば、非線形エントリが検出された後）、直ぐ次の半サイクルで電圧Ｖ_ＯＵＴが回復し始める（例えば、目標値範囲に戻り始める）ことを可能にする。‘ΔＶ’及び‘ｎｌ＿ｄｌｃ＿ｓｔｅｐ’の計算は、次の通りである。

Ｉ＝Ｃ×ｄｖ／ｄｔに基づき、
ｎｌ＿ｄｌｃ＿ｓｔｅｐ×Ｉ＿ｐｅｒ＿ｌｅｇ＝Ｃ_ｌｏａｄ×ΔＶ／（Ｔ_Ｓ／２）
ｎｌ＿ｄｌｃ＿ｓｔｅｐ＝（Ｃ_ｌｏａｄ／Ｉ＿ｐｅｒ＿ｌｅｇ）×（２／Ｔ_Ｓ）×ΔＶ
（式２）

ここで、Ｃ_ｌｏａｄは、出力で見られる総負荷キャパシタンスであり、Ｉ＿ｐｅｒ＿ｌｅｇは、トランジスタバンク１１３（図１）の固定カレント・パー・レッグであり、‘ΔＶ’の計算は、以下で示される。

ΔＶ＝Ｔｓｔａｒｔ＿ｒｅｃｏｖｅｒｙ（例えば、図７の時間Ｔ３）からＴｓｔａｒｔ＿ｒｅｃｏｖｅｒｙ＋Ｔ_Ｓ／２（例えば、図７の時間Ｔ４）の間の（Ｉ_ＬＯＡＤ×ｄｔ）／Ｃ_ｌｏａｄの積分。

近似を用いて上の２つの時点の間（例えば、時間Ｔ３からＴ４の間）のＩ_ＬＯＡＤ曲線の下の面積を計算し、Ｔｓｔａｒｔ＿ｒｅｃｏｖｅｒｙを式１から代入することによって、‘ΔＶ’は、次のように求められ得る。

ΔＶ＝ｄｅｌｔａ＿Ｉｈ×（ＣＯＵＮＴ＋３）×（Ｔ_Ｓ／２）／Ｃ_ｌｏａｄ （式３）

ここで、ｄｅｌｔａ＿Ｉｈは、線形負荷ステップの場合の半サイクルでの負荷電流の変化である。ｄｅｌｔａ＿Ｉｈの値は、以下で示されるように計算され得る。

以下の記載で、ｄｒｏｏｐ＿ａｔ＿ｅｎｔｒｙは、Ｖ_ＯＵＴの誤差が検出される非線形エントリ点での（例えば、図７の時間Ｔ２での）電圧ドループである。ｄｒｏｏｐ＿ａｔ＿ｅｎｔｒｙの値は、ｎｌ＿ｅｒｒｏｒ＿ａｔ＿ｅｎｔｒｙ（エントリ時のサンプリングされたＡＤＣ誤差である。）と、やはり知られている既知のＡＤＣ分解能（例えば、固定電圧値（例えば、０．０１Ｖ））とから近似的に知られる。

より速い負荷トランジェントの場合（例えば、‘ＣＯＵＮＴ’がより小さい値を有する場合）にサンプリングされる‘ｎｌ＿ｅｒｒｏｒ＿ａｔ＿ｅｎｔｒｙ’と比較される更なるドループが存在し得る。‘ｎｌ＿ｅｒｒｏｒ＿ａｔ＿ｅｎｔｒｙ’の正確さ（例えば、ｎｌ＿ｅｒｒｏｒ＿ａｔ＿ｅｎｔｒｙが実際の電圧ドループにどれくらい近いか）は、負荷ステップが遅い場合に（例えば、‘ＣＯＵＮＴ’がより大きい値を有する場合に）、負荷ステップが高速である場合に電圧Ｖ_ＯＵＴが非線形エントリ閾値（ｅｌ＿ｅｎｔｒｙ＿ｔｈｒｅｓｈｏｌｄ）と交差するのにかかる時間よりも電圧Ｖ_ＯＵＴは非線形エントリ閾値と交差するのに時間がかかるので、改善され得る。これらの関係に基づき、エントリ時の電圧ドループは、‘ＣＯＵＮＴ’及び‘ｎｌ＿ｅｒｒｏｒ＿ａｔ＿ｅｎｔｒｙ’の関数として正確に計算され得る。正確さは、比較的により多くの数（例えば、４以上）のサンプルが１ＡＤＣクロック周期（クロック信号Ｆｃｌｋの周期）でとられる場合に、又はＡＤＣ２２０（図２）内のコンパレータの数が増やされる場合に、更に改善され得る。

次の式は、‘ＣＯＵＮＴ’及び‘ｎｌ＿ｅｒｒｏｒ＿ａｔ＿ｅｎｔｒｙ’の関数に基づくエントリ時の電圧ドループ（ｄｒｏｏｐ＿ａｔ＿ｅｎｔｒｙ）を計算するために使用され得る。

（ＣＯＵＮＴ≦３の場合）
ｎｌ＿ｅｒｒ＿ｅｎｔｒｙ＿ａｄｊ＝ｎｌ＿ｅｒｒｏｒ＿ａｔ＿ｅｎｔｒｙ＋１

（ＣＯＵＮＴ＞３且つ≦５の場合）
ｎｌ＿ｅｒｒ＿ｅｎｔｒｙ＿ａｄｊ＝ｎｌ＿ｅｒｒｏｒ＿ａｔ＿ｅｎｔｒｙ

（ＣＯＵＮＴ＞５の場合）
ｎｌ＿ｅｒｒ＿ｅｎｔｒｙ＿ａｄｊ＝ｎｌ＿ｅｒｒｏｒ＿ａｔ＿ｅｎｔｒｙ－１

ここで、‘ｎｌ＿ｅｒｒｏｒ＿ａｔ＿ｅｎｔｒｙ’は、非線形エントリ時のエラーコードの大きさである。一例として、ｎｌ＿ｅｒｒｏｒ＿ａｔ＿ｅｎｔｒｙは４又は６であることができ、非線形エントリ閾値は（例えば）４０ｍＶ誤差であることができる。

ｄｒｏｏｐ＿ａｔ＿ｅｎｔｒｙ＝ｎｌ＿ｅｒｒ＿ｅｎｔｒｙ＿ａｄｊ×０．０１＝ｔ＝０（例えば、時間Ｔ０）からＴ＿ｎｌｅｎｔｒｙ（例えば、時間Ｔ２）までの（Ｉ_ＬＯＡＤ×ｄｔ）／Ｃ_ｌｏａｄの積分

負荷電流の非線形変化を前提として、Ｉ_ＬＯＡＤの下の面積を計算することは、次を与える。

ｄｒｏｏｐ＿ａｔ＿ｅｎｔｒｙ＝（１／Ｃ_ｌｏａｄ）×（１／２）×Ｔ＿ｎｌｅｎｔｒｙ×ｄｅｌｔａ＿Ｉｈ×Ｔ＿ｎｌｅｎｔｒｙ／（Ｔ_Ｓ／２）

‘Ｔ＿ｎｌｅｎｔｒｙ’を代入した後、それは、ｆｓ＝１／Ｔ_Ｓ（サンプリングクロック周波数である。）として、次を与える。

ｄｅｌｔａ＿Ｉｈ＝４×Ｃ_ｌｏａｄ×ｆｓ×０．０１×ｎｌ＿ｅｒｒ＿ｅｎｔｒｙ＿ａｄｊ／［（ＣＯＵＮＴ＋２）^２］ （式４）

式２、３及び４を組み合わせると、非線形モードで適用され得る補正情報ｎｌ＿ｄｌｃ＿ｓｔｅｐ（非線形エントリが検出されるより半サイクル前の最終コントローラステップ）の値は、次の通りである。

ｎｌ＿ｄｌｃ＿ｓｔｅｐ＝（０．０４×Ｃ_ｌｏａｄ×ｆｓ／Ｉ＿ｐｅｒ＿ｌｅｇ）×ｎｌ＿ｅｒｒ＿ｅｎｔｒｙ＿ａｄｊ×（ＣＯＵＮＴ＋３）／［（ＣＯＵＮＴ＋２）^２］
（式５）

上述されたように、ｎｌ＿ｄｌｃ＿ｓｔｅｐは、電圧Ｖ_ＯＵＴが目標値範囲外であると検出された後に非線形補正の初期段階で使用されるべきｎｌ＿ｏｕｔの値を計算（例えば、再計算）するために非線形コントローラ１４０が使用する補正情報である。

［非線形コントローラの実装］
図８は、本明細書で記載されるいくつかの実施形態に従って、図１の非線形コントローラ１４０の簡略化されたアーキテクチャ図を示す。実施のために、補正情報ｎｌ＿ｄｌｃ＿ｓｔｅｐのための上記の式５は、以下で示されるように書き直され得る。

ｎｌ＿ｄｌｃ＿ｓｔｅｐ＝Ｋ＿ｆｉｘｅｄ×Ｋ＿ｃｏｕｎｔ （式６）

ここで、Ｋ＿ｆｉｘｅｄ＝（０．０４×Ｃ_ｌｏａｄ×ｆｓ／Ｉ＿ｐｅｒ＿ｌｅｇ）は、負荷キャパシタンスＣ_ｌｏａｄの実際の測定（既知の）値に基づくプログラム可能な値であることができ（図８では一例として１０ビットのｒｅｇ＿Ｋ＿ｆｉｘｅｄ［０：９］と示されている。）、Ｉ＿ｐｅｒ＿ｌｅｇは、トランジスタバンク１１３（図１）のカレント・パー・レッグであり、‘ｆｓ’は、サンプリング周波数（例えば、クロック信号Ｆｃｌｋの周波数）である。非線形コントローラ１４０若しくは制御回路１２５、又はその両方は、Ｋ＿ｆｉｘｅｄの値（図８で１０ビットのｒｅｇ＿Ｋ＿ｆｉｘｅｄによって表される値）を記憶（例えば、プログラム）するためのメモリ回路（例えば、レジスタ又は他のタイプのメモリ、図示せず。）を含むことができる。

Ｋ＿ｃｏｕｎｔ＝ｎｌ＿ｅｒｒ＿ｅｎｔｒｙ＿ａｄｊ×（ＣＯＵＮＴ＋３）／［（ＣＯＵＮＴ＋２）^２］は、ｎｌ＿ｅｒｒｏｒ＿ａｔ＿ｅｎｔｒｙ＝４の場合の‘ＣＯＵＮＴ’に基づきルックアップテーブルとして実装され得る。広範囲な負荷シナリオにおいて、‘ＣＯＵＮＴ’（図７）の値は様々であってよい。例えば、‘ＣＯＵＮＴ’は０から９の間で変化してよい。よって、この例では、ルックアップテーブルは、カウント値（例えば、図８に示されるように、８ビット［７：０］の例を夫々有するｒｅｇ＿Ｋｃｏｕｎｔ＿ｖａｌ０乃至ｒｅｇ＿Ｋｃｏｕｎｔ＿ｖａｌ９）などの、‘Ｋ＿ｃｏｕｎｔ’に対する１０個の異なる入力（値）を含むことができる。これらの値は、入力としてマルチプレクサ８１０へ供給され得る。非線形コントローラ１４０若しくは制御回路１２５、又はその両方は、異なる選択可能な値であることができるＫ＿ｃｏｕｎｔの値（例えば、ｒｅｇ＿Ｋｃｏｕｎｔ＿ｖａｌ０乃至ｒｅｇ＿Ｋｃｏｕｎｔ＿ｖａｌ９）を記憶（例えば、プログラム）するためのメモリ回路（例えば、レジスタ又は他のタイプのメモリ、図示せず。）を含むことができる。

非線形コントローラ１４０の動作中、カウント測定論理回路８０５（図８）は、ルックアップテーブルから記憶されているカウント値の中の適切な‘Ｋ＿ｃｏｕｎｔ’を選択するようカウント情報‘Ｋｃｏｕｎｔ＿ｍｅａｓ＿ｓｅｌ’を生成することができる。‘Ｋｃｏｕｎｔ＿ｍｅａｓ＿ｓｅｌ’の値に応じて、マルチプレクサ８１０は、選択された‘Ｋ＿ｃｏｕｎｔ’（‘Ｋ＿ｃｏｕｎｔ＿ｓｅｌｅｃｔｅｄ’と呼ばれる。）であるようｒｅｇ＿Ｋｃｏｕｎｔ＿ｖａｌ０乃至ｒｅｇ＿Ｋｃｏｕｎｔ＿ｖａｌ９の中から１つを選択することができる。‘Ｋ＿ｃｏｕｎｔ＿ｓｅｌｅｃｔｅｄ’は、補正情報ｎｌ＿ｄｌｃ＿ｓｔｅｐを生成するよう乗算器８１２によってｒｅｇ＿Ｋ＿ｆｉｘｅｄ（式６中の‘Ｋ＿ｆｉｘｅｄ’に対応する。）を乗じられる。

図８に示されるように、‘Ｋ＿ｃｏｕｎｔ’（ｒｅｇ＿Ｋｃｏｕｎｔ＿ｖａｌ０乃至ｒｅｇ＿Ｋｃｏｕｎｔ＿ｖａｌ９のうちの１つである。）は、非線形コントローラ１４０の出力へ補正情報ｎｌ＿ｄｌｃ＿ｓｔｅｐを適用する前に、ｎｌ＿ｅｒｒｏｒ＿ａｔ＿ｅｎｔｒｙ＝６の場合に、１．５倍によって調整され得る（例えば、回路８１４によって１．５を乗じられ得る）。

非線形コントローラ１４０は、マルチプレクサ８１６にｎｌ＿ｄｌｃ＿ｓｔｅｐ＝ｒｅｇ＿Ｋ＿ｆｉｘｅｄ×Ｋ＿ｃｏｕｎｔ＿ｓｅｌｅｃｔｅｄ（例えば、ｎｌ＿ｅｒｒｏｒ＿ａｔ＿ｅｎｔｒｙ＝４の場合）又はｎｌ＿ｄｌｃ＿ｓｔｅｐ＝ｒｅｇ＿Ｋ＿ｆｉｘｅｄ×Ｋ＿ｃｏｕｎｔ＿ｓｅｌｅｃｔｅｄ×１．５（例えば、ｎｌ＿ｅｒｒｏｒ＿ａｔ＿ｅｎｔｒｙ＝６の場合）のいずれか一方を選択させるために信号ｎｌ＿ｅｒｒｏｒ＿ａｔ＿ｅｎｔｒｙ＿ｓｅｌを使用することができる。上述されたように、‘Ｋ＿ｃｏｕｎｔ＿ｓｅｌｅｃｔｅｄ’は、‘Ｋｃｏｕｎｔ＿ｍｅａｓ＿ｓｅｌ’の値に基づき選択されるｒｅｇ＿Ｋｃｏｕｎｔ＿ｖａｌ０乃至ｒｅｇ＿Ｋｃｏｕｎｔ＿ｖａｌ９の中の１つである。

図９は、本明細書で記載されるいくつかの実施形態に従って、‘Ｋｃｏｕｎｔ＿ｍｅａｓ＿ｓｅｌ’の値を生成するために使用される図８のカウント測定論理回路８０５のブロック図を示す。図９に示されるように、カウント測定論理回路８０５は、誤差情報ｐｏｓ＿ｅｒｒｏｒ＿ｃｏｄｅ及びｎｅｇ＿ｅｒｒｏｒ＿ｃｏｄｅ並びに信号ｎｌ＿ｍｏｄｅ＿ｅｎ及びｎｌ＿ｅｘｉｔに基づき‘Ｋｃｏｕｎｔ＿ｍｅａｓ＿ｓｅｌ’を生成するようモジュール９１１及び９１２並びに加算器９２３を含むことができる。‘Ｋｃｏｕｎｔ＿ｍｅａｓ＿ｓｅｌ’の値は、Ｖ_ＯＵＴが零誤差区間７１０にある時間（例えば、図７の時間Ｔ_Ｃ）から、値が非線形エントリ閾値に達する時間（例えば、時間Ｔ２）（例えば、Ｖ_ＯＵＴが図７において目標値範囲７１４の外にある時間）までに何回クロックエッジ（ポジティブ及びネガティブ）が起きるかを決定する。図９において、モジュール９１１は、クロック信号Ｆｃｌｋのポジティブエッジの数を数えるようポジティブエッジ計数ロジック９１１ａを含むことができる。モジュール９１２は、クロック信号Ｆｃｌｋのネガティブエッジの数を数えるようネガティブエッジ計数ロジック９１２ａを含むことができる。加算器９２３は、モジュール９１１及び９１２からのカウント値を足して‘Ｋｃｏｕｎｔ＿ｍｅａｓ＿ｓｅｌ’を生成するよう動作することができる。

動作中、エラーコードｐｏｓ＿ｅｒｒｏｒ＿ｃｏｄｅ及びｎｅｇ＿ｅｒｒｏｒ＿ｃｏｄｅ並びにＡＤＣ誤差レベル（例えば、図７）に基づき、図９のカウント測定論理回路８０５は、Ｖ_ＯＵＴが零誤差区間（例えば、図７の零誤差区間７１０）の外にある場合にカウントを開始し、そして、Ｖ_ＯＵＴが零誤差内にある場合にカウントを中止し、次いでカウントをリセットすることができる。例えば、図７の例を用いると、カウント測定論理回路８０５は、Ｖ_ＯＵＴの値が零誤差区間７１０内にある場合にＣＯＵＮＴ＝０であるように（例えば、時間Ｔ_ＲＳ１で）‘ＣＯＵＮＴ’をセット（又はリセット）することができる。カウント測定論理回路８０５は、Ｖ_ＯＵＴが零誤差区間７１０の外にある時点の直後に（例えば、時間Ｔ_Ｃで）、カウントＣＯＵＮＴ＝１を開始することができる。カウント測定論理回路８０５は、Ｖ_ＯＵＴの誤差の値が零誤差区間７１０内に再びある場合にカウントを中止しリセットすることができる（例えば、図７では、時間Ｔ_ＲＳ２でのＣＯＵＮＴ＝０）。図９で、信号ｎｌ＿ｍｏｄｅ＿ｅｎ及びｎｌ＿ｅｘｉｔの一方又は両方も、‘Ｋｃｏｕｎｔ＿ｍｅａｓ＿ｓｅｌ’を生成するためにエラーコードｐｏｓ＿ｅｒｒｏｒ＿ｃｏｄｅ及びｎｅｇ＿ｅｒｒｏｒ＿ｃｏｄｅに加えて使用され得る。例えば、信号ｎｌ＿ｍｏｄｅ＿ｅｎは、カウントを開始及び中止するために使用されてよく、信号ｎｌ＿ｅｘｉｔは、カウントをリセットするために使用されてよい。

再び図８を参照すると、Ｋ＿ｃｏｕｔ（‘Ｋｃｏｕｎｔ＿ｍｅａｓ＿ｓｅｌ’に基づき選択されるｒｅｇ＿Ｋｃｏｕｎｔ＿ｖａｌ０乃至ｒｅｇ＿Ｋｃｏｕｎｔ＿ｖａｌ９のうちの１つ）とＫ＿ｆｉｘｅｄ（固定値）との乗算に基づく補正情報ｎｌ＿ｄｌｃ＿ｓｔｅｐの計算の後、ｎｌ＿ｄｌｃ＿ｓｔｅｐは、ｎｌ＿ｏｕｔを出力するようｄｌｃ＿ｏｕｔと結合され得る（それに加算されるか、又はそれから減じられる）。この再計算されたｎｌ＿ｏｕｔは、Ｖ_ＯＵＴの誤差（例えば、ドループ又はオーバーシュート）が検出されるより半サイクル前に準備され得る。

図８で、ラベル「ｆｏｒ Ｄｒｏｏｐ」は、Ｖ_ＯＵＴのドループを補正するよう動作するためにｎｌ＿ｏｕｔを計算する動作を示す。加算器８２２は、前のサイクルからのｄｌｃ＿ｏｕｔにｎｌ＿ｄｌｃ＿ｓｔｅｐを加えることができる。結果（ｎｌ＿ｏｕｔ＝ｄｌｃ＿ｏｕｔ＋ｎｌ＿ｄｌｃ＿ｓｔｅｐ）は、非線形モードに入る前に利用可能であることができる（例えば、ポジティブ及びネガティブエッジでトリガされるフリップフロップ（＋ｖｅ ＦＦ及び－ｖｅ ＦＦ）８２３及び８２４に記憶され得る）。

図８中のラベル「ｆｏｒ Ｏｖｅｒ－ｓｈｏｏｔ」は、Ｖ_ＯＵＴのオーバーシュートを補正する準備をするようｎｌ＿ｏｕｔを計算する動作を示す。減算器８３２は、前のサイクルからのｄｌｃ＿ｏｕｔからｎｌ＿ｄｌｃ＿ｓｔｅｐを減じることができる。結果（ｎｌ＿ｏｕｔ＝ｄｌｃ＿ｏｕｔ－ｎｌ＿ｄｌｃ＿ｓｔｅｐ）は、非線形モードに入る前に利用可能であることができる（例えば、ポジティブ及びネガティブエッジでトリガされるフリップフロップ（＋ｖｅ ＦＦ及び－ｖｅ ＦＦ）８２３及び８２４に記憶され得る）。

クロック信号Ｆｃｌｋは、フリップフロップ８２３、８２４、８３３、及び８３４をトリガするために使用され得る。飽和モニタ（ＳＡＴ）８２５及び８３５は、事前計算されたｎｌ＿ｏｕｔの値（夫々ｎｌ＿ｏｕｔ＝‘ｄｌｃ＿ｏｕｔ’＋‘ｎｌ＿ｄｌｃ＿ｓｔｅｐ’、及びｎｌ＿ｏｕｔ＝‘ｄｌｃ＿ｏｕｔ’－‘ｎｌ＿ｄｌｃ＿ｓｔｅｐ’）を飽和限界内に保つために使用され得る。事前計算されたｎｌ＿ｏｕｔは、Ｖ_ＯＵＴを補正する初期段階中（例えば、図７では、時間Ｔ３からＴ４の間）にｃｏｎｔｒｏｌ＿ｃｏｄｅを調整するために使用され得る。

上記の説明では、カウント値ｒｅｇ＿Ｋｃｏｕｎｔ＿ｖａｌ０乃至ｒｅｇ＿Ｋｃｏｕｎｔ＿ｖａｌ９を選択するために使用されるカウント情報Ｋｃｏｕｎｔ＿ｍｅａｓ＿ｓｅｌ（‘ＣＯＵＮＴ’である。）は、非線形エントリより半サイクル前に利用可能であり、Ｋ＿ｃｏｕｎｔとＫ＿ｆｉｘｅｄとの乗算後に‘ｎｌ＿ｄｌｃ＿ｓｔｅｐ’を有効にする。よって、‘ｎｌ＿ｏｕｔ’が（非線形エントリが検出された後）Ｖ_ＯＵＴの補正において適用される時点（例えば、時間Ｔ３）で、‘ｎｌ＿ｏｕｔ’は、ｎｌ＿ｏｕｔ＝ｄｌｃ＿ｏｕｔ＿ｐｒｅｖ＋／－ｎｌ＿ｄｌｃ＿ｓｔｅｐ（ここで、ｄｌｃ＿ｏｕｔ＿ｐｒｅｖは、（例えば、時間Ｔ２での）ｄｌｃ＿ｏｕｔの前の値である。）であるところの事前計算された値である。この事前計算された値は、非線形エントリ閾値交差が検出され、‘ｎｌ＿ｍｏｄｅ＿ｅｎ’がアクティブにされる（例えば、論理１レベルに変化する）と直ぐに（例えば、図７の時間Ｔ２で）伝えられ得る。閾交差とともに、非線形コントローラ１４０は、信号‘ｅｎｔｒｙ＿ｅｒｒｏｒ＿ｓｉｇｎ＿ｂｉｔ’（制御マルチプレクサ８４２に対する。）、非線形エントリクロックエッジ信号‘ｅｎｔｒｙ＿ｐｏｓ＿ｏｒ＿ｎｅｇ＿ｅｄｇｅ’（制御マルチプレクサ８２６及び８３６に対する。）、及びエントリ時の非線形誤差（例えば、ｎｌ＿ｅｒｒｏｒ＿ａｔ＿ｅｎｔｒｙ＝４又は６）によって表されるエントリ時の誤差の符号に基づき、適切な事前計算されたｎｌ＿ｏｕｔ（ｎｌ＿ｏｕｔ＝ｄｌｃ＿ｏｕｔ＋ｎｌ＿ｄｌｃ＿ｓｔｅｐ又はｎｌ＿ｏｕｔ＝ｄｌｃ＿ｏｕｔ－ｎｌ＿ｄｌｃ＿ｓｔｅｐのどちらか一方）を選択することができる。非線形コントローラ１４０の構造は、非線形コントローラ１４０からトランジスタバンク１１３（図１）への伝播遅延に加えて経路内で加えられるロジック遅延が取るに足らないものであるように構成される。

図８に示されるように、非線形コントローラ１４０は、ｅｒｒｏｒ＿ｃｏｄｅ＿ｐの正確さを改善するバブル補正８５１と、情報ｅｒｒｏｒ＿ｃｏｄｅ＿ｐのビット［７：０］を正のＡＤＣ誤差レベルｐｏｓ＿ｅｒｒｏｒ＿ｃｏｄｅ（例えば、５ビット［４：０］）に変換するサーモメトリック・ツー・バイナリ変換を実行するサーモ・ツー・バイナリ変換器８５２とを含むことができる。非線形コントローラ１４０は、ｅｒｒｏｒ＿ｃｏｄｅ＿ｎの正確さを改善するバブル補正８６１と、情報ｅｒｒｏｒ＿ｃｏｄｅ＿ｎのビット［７：０］を正のＡＤＣ誤差レベルｐｏｓ＿ｅｒｒｏｒ＿ｃｏｄｅ（例えば、５ビット［４：０］）に変換するサーモメトリック・ツー・バイナリ変換を実行するサーモ・ツー・バイナリ変換器８６２とを含むことができる。カウント測定論理回路８０５（図９にも図示される。）は、カウント値ｒｅｇ＿Ｋｃｏｕｎｔ＿ｖａｌ０乃至ｒｅｇ＿Ｋｃｏｕｎｔ＿ｖａｌ９を選択するために使用されるカウント情報‘Ｋｃｏｕｎｔ＿ｍｅａｓ＿ｓｅｌ’（例えば、４ビット［３：０］）を生成する。

図８に示されるように、非線形コントローラ１４０は、ＡＤＣ誤差レベルｐｏｓ＿ｅｒｒｏｒ＿ｃｏｄｅ及びｎｅｇ＿ｅｒｒｏｒ＿ｃｏｄｅ並びにｎｌ＿ｅｎｔｒｙ＿ｔｈｒｅｓｈｏｌｄに基づき信号ｎｌ＿ｍｏｄｅ＿ｅｎ（非線形モードイネーブル信号）及びｎｌ＿ｅｘｉｔ（非線形イグジット信号）を生成するよう誤差閾検出器８７２を含むことができる。誤差閾検出器８７２は、Ｖ_ＯＵＴの値がｎｌ＿ｅｎｔｒｙ＿ｔｈｒｅｓｈｏｌｄと交差する場合（これは、Ｖ_ＯＵＴが目標値範囲７１４（図７）の外にある場合である。）に（例えば、図７の時間Ｔ２で）、信号ｎｌ＿ｍｏｄｅ＿ｅｎをアクティブにする（例えば、論理１レベルを供給する）ことができる。誤差閾検出器８７２は、ＶＯＵＴの値が目標値範囲７１４に戻る場合に（例えば、図７の時間Ｔ３で）、信号ｎｌ＿ｅｘｉｔをアクティブにする（論理１レベルを供給する）ことができる。

図８に示されるように、情報ｐｏｓ＿ｅｒｒｏｒ＿ｃｏｄｅの値は、スケーリング係数Ｋ２を乗じられ得、前のサイクルからのｎｌ＿ｏｕｔの値に（加算器８７４によって）加えられ得る。非線形コントローラ１４０は、ｐｏｓ＿ｅｒｒｏｒ＿ｃｏｄｅの値（スケーリング係数Ｋ２を乗じられた後である。）を飽和限界内に保つよう飽和モニタ（ＳＡＴ）８７５を含むことができる。スケーリング係数Ｋ２は、細かいステップを提供し且つＶ_ＯＵＴの回復中にオーバーシュートを回避するために、‘ｎｌ＿ｄｌｃ＿ｓｔｅｐ’よりも小さい係数であることができる。線形コードｎｌ＿ｏｕｔは、デジタル線形コントローラ１３０が零誤差を定常状態に保つよう新しい‘ｄｌｃ＿ｏｕｔ’コードに落ち着く前のｎｌ＿ｅｘｉｔでのモード間の滑らかな切り替えを確かにするよう、デジタル線形コントローラ１３０へ返される。

図８に示されるように、非線形コントローラ１４０は、上記の非線形補正の初期段階（例えば、最初の部分）及びそれに続く段階（例えば、後続の部分）の間にｎｌ＿ｏｕｔの値を選択するよう、信号Ｓｔａｔｅによって制御され得るマルチプレクサ８７６を含むことができる。信号Ｓｔａｔｅは、電圧レギュレータ１１０の状態機械（図示せず。）によって生成され得る。信号Ｓｔａｔｅは、それが線形モードの間は論理０に対応する信号レベル（例えば、Ｓｔａｔｅ＝０）を、及び非線形モードに入った後ある時点で（例えば、図７の時間Ｔ４で）論理１に対応する信号レベル（例えば、Ｓｔａｔｅ＝１）を有することができるように、制御され得る。非線形モードに入った後（例えば、図７の時間Ｔ２のの後）の信号Ｓｔａｔｅの値に対するｎｌ＿ｏｕｔの値は、次の通りである。

Ｓｔａｔｅ＝０（例えば、図７の時間Ｔ２より前）
ｎｌ＿ｏｕｔ＝ｄｌｃ＿ｏｕｔ＋ｎｌ＿ｄｌｃ＿ｓｔｅｐ（Ｖ_ＯＵＴの誤差がドループである場合）又は
ｎｌ＿ｏｕｔ＝ｄｌｃ＿ｏｕ－＋ｎｌ＿ｄｌｃ＿ｓｔｅｐ（Ｖ_ＯＵＴの誤差がオーバーシュートである場合）

Ｓｔａｔｅ＝１（例えば、図７の時間Ｔ３の後）
ｎｌ＿ｏｕｔ＝ｎｌ＿ｏｕｔ＿ｐｒｅｖ＋Ｋ２×ｐｏｓ＿ｅｒｒｏｒ＿ｃｏｄｅ

ここで、ｐｏｓ＿ｅｒｒｏｒ＿ｃｏｄｅは、ｅｒｒｏｒ＿ｃｏｄｅ＿ｐに基づく。

よって、非線形モードに入った後、信号ＳｔａｔｅがＳｔａｔｅ＝１にアクティブにされる前に、ｎｌ＿ｏｕｔ＝ｄｌｃ＿ｏｕｔ＋ｎｌ＿ｄｌｃ＿ｓｔｅｐ（Ｖ_ＯＵＴの誤差がドループである場合）、又はｎｌ＿ｏｕｔ＝ｄｌｃ＿ｏｕｔ－ｎｌ＿ｄｌｃ＿ｓｔｅｐ（Ｖ_ＯＵＴの誤差がオーバーシュートである場合）。Ｓｔａｔｅ＝１の後（例えば、時間Ｔ４の後）、‘ｎｌ＿ｏｕｔ’は、ポジティブエッジに関する動的なエラーコード（ｐｏｓ＿ｅｒｒｏｒ＿ｃｏｄｅ）を用いてクロック信号Ｆｃｌｋの各サイクルで計算され得る。状態＝１の後、‘ｎｌ＿ｏｕｔ’コードは、Ｖ_ＯＵＴの値が（例えば、図７の時間Ｔ５で）目標値範囲７１４に戻るまで、各サイクルで、Ｋ２×ｐｏｓ＿ｅｒｒｏｒ＿ｃｏｄｅによってインクリメント／デクリメントされ得る。誤差閾検出器８７２（図８）は、Ｖ_ＯＵＴが目標値範囲７１４に戻った後に非線形モードから出るよう信号ｎｌ＿ｅｘｉｔをアクティブにする（例えば、論理１レベルを供給する）ことができる。デジタル線形コントローラ１３０（図１）は、Ｖ_ＯＵＴを制御する動作を引き継ぐことができる。記載されている線形及び非線形動作のプロセスは、Ｖ_ＯＵＴを零誤差区間７１０に且つ目標値範囲７１４内に保つために繰り返す。

図７乃至図９を参照した上記の説明は、時間に対する負荷電流の変化率（ｄｉ／ｄｔ）をデジタルで取り出すことによって補正情報ｎｌ＿ｄｌｃ＿ｓｔｅｐが正確に動的に事前計算され得ることを示す。よって、（非線形エントリの検出後に（半サイクル内に）ｎｌ＿ｏｕｔが適用される時点での）出力情報ｎｌ＿ｏｕｔ＝ｄｌｃ＿ｏｕｔ＿ｐｒｅｖ＋／－ｎｌ＿ｄｌｃ＿ｓｔｅｐは、事前計算された補正情報ｎｌ＿ｄｌｃ＿ｓｔｅｐに基づく。この補正情報は、Ｖ_ＯＵＴが目標値範囲内にあるときに、誤差（例えば、ドループ）が検出される前に計算される。サンプリングクロック信号（クロック信号Ｆｃｌｋ）エッジのポジティブエッジ又はネガティブエッジのどちらか一方で（デュアルエッジ（ポジティブ－ネガティブ）動作による。）誤差出力がプログラム可能な閾値（例えば、図７のｎｌ＿ｅｎｔｒｙ＿ｔｈｒｅｓｈｏｌｄ）と交差すると直ぐに、事前計算された非線形コードｎｌ＿ｏｕｔは、出力ポート１２６（図１）でのｃｏｎｔｒｏ＿ｃｏｄｅとして選択される。ｃｏｎｔｒｏ＿ｃｏｄｅは、経路内の比較的小さい伝播遅延（例えば、最悪場合で数百ピコ秒の遅延）で、トランジスタバンク１１３内のオンされるレッグ（例えば、オンされる更なるレッグ）の数を調整することができる。従って、閾値を交差する出力ドループ（例えば、Ｖ_ＯＵＴ－４０ｍＶ）から更なるレッグのターンオンまでの最悪の場合の応答時間は、比較的小さくなり得る。

よって、図７乃至図９を参照して上述されたように、高速な負荷トランジェント中に、電圧レギュレータ１１０は、自立的に非線形モードに入り、出力電圧（Ｖ_ＯＵＴ）が回復した後に線形モードに戻る。本明細書で記載される非線形制御技術は、非線形補正が適用されず、負荷電流が同じ平均レートで上昇し続けた場合に起こることになる電荷の損失及び電圧ドループをデジタルで計算（事前計算）する。次いで、記載されている技術は、トランジスタバンク１１３のトランジスタを制御するデジタル非線形ステップを決定するために、事前計算された情報を使用する。これは、電圧レギュレータ１１０が、直ぐ次のサイクルで電荷を加えるほど十分な電流量を調達するよう十分なレッグをターンオンすることを可能にする。このようにして電流量を適用することは、たとえ負荷電流が同じレートで次のサイクルに増大し続けるとしても、ドループが即時に回復することを可能にする。これはまた、過剰補正も防ぎ、それによって、オーバーシュート及び発振が回避される。これらの因子の全ては、記載されている非線形制御技術がいくつかの従来技術に対する改善を有することを可能にする。

例えば、上述されたように、いくつかの従来技術は、負荷変動にかかわらず、ドループによって引き起こされる誤差を補正するよう固定補償を適用する。これは、出力電圧範囲にわたる広範囲の負荷電流及び大きい電流変動レートに対する過剰補正及び過小補正をもたらす可能性がある。

本明細書で記載される非線形技術では、電圧レギュレータ１１０は、比較的広範囲の負荷電流及び広範囲にわたって変化するｄｉ／ｄｔを有する応用を対象とするよう、単一のモジュール式の再構成可能な解決法を提供する。これは、複数の機能ユニット（例えば、マルチコア・プロセッサ内のプロセッサコア）を有する負荷に対して特に有用であることができる。非線形ステップゲインは、出力電圧を供給するパワートランジスタ（例えば、パワーＦＥＴ）及び出力負荷に基づきプログラム可能であることができる。更に、ステップは、負荷ｄｉ／ｄｔが非線形コントローラ１４０において内部でデジタルで計算されるので、負荷ｄｉ／ｄｔに適応でき、それによって、非線形応答におけるオーバーシュート又は発振は回避される。記載されている技術はまた、有意な遅延を加えることなしに非線形ステップの内部適応制御とは別にヒューズオプションによってプラントの仕様を変更するためにも使用され得る。

図１０は、本明細書で記載されるいくつかの実施形態に従って、システム（電子システム）１０００の形で装置を示す。システム１０００は、コンピュータ、タブレット、又は他の電子システムを含むか、又はそれに含まれ得る。図１０に示されるように、システム１０００は、プロセッサ１００５、メモリデバイス１０２０、メモリコントローラ１０３０、グラフィクスコントローラ１０４０、入出力（Ｉ／Ｏ）コントローラ１０５０、ディスプレイ１０５２、キーボード１０５４、指示デバイス１０５６、少なくとも１つのアンテナ１０５８、コネクタ１０１５、及びバス１０６０（例えば、システム１０００の回路基板（図示せず。）上に形成された導線）を含むことができる。

プロセッサ１００５、メモリデバイス１０２０、メモリコントローラ１０３０、グラフィクスコントローラ１０４０、Ｉ／Ｏコントローラ１０５０の夫々は、ＩＣチップを含むことができる。

いくつかの配置で、システム１０００は、ディスプレイを含む必要がない。よって、ディスプレイ１０５２は、システム１０００から省略され得る。いくつかの配置で、システム１０００は、如何なるアンテナも含む必要がない。よって、アンテナ１０５８は、システム１０００から省略され得る。

プロセッサ１００５は、汎用プロセッサ又はＡＳＩＣを含むことができる。プロセッサ１００５は、中央演算処理装置（ＣＰＵ）を含むことができる。

メモリデバイス１０２０は、動的ランダムアクセスメモリ（ＤＲＡＭ）デバイス、静的ランダムアクセスメモリ（ＳＲＡＭ）デバイス、フラッシュメモリデバイス、相変化メモリ、これらのメモリデバイスの組み合わせ、又は他のタイプのメモリを含むことができる。図１０は、メモリデバイス１０２０がプロセッサ１００５とは別個のスタンドアロン型メモリデバイスである例を示す。代替の配置で、メモリデバイス１０２０及びプロセッサ１００５は、同じダイ上に位置することができる。そのような代替の配置では、メモリデバイス１０２０は、埋め込みＤＲＡＭ（ｅＤＲＡＭ）、埋め込みＳＲＡＭ（ｅＳＲＡＭ）、埋め込みフラッシュメモリ、又は他のタイプの埋込メモリなどの、プロセッサ１００５内の埋込メモリである。

ディスプレイ１０５２は、液晶ディスプレイ（ＬＣＤ）、タッチスクリーン（例えば、容量式若しくは抵抗式タッチスクリーン）、又は他のタイプのディスプレイを含むことができる。指示デバイス１０５６は、マウス、スタイラス、又は他のタイプの指示デバイスを含むことができる。

Ｉ／Ｏコントローラ１０５０は、有線又は無線通信（例えば、１つ以上のアンテナ１０５８を通じた通信）のための通信モジュールを含むことができる。そのような無線通信は、ＷｉＦｉ通信技術、ロング・ターム・エボリューション・アドバンスド（ＬＴＥ－Ａ）通信技術、又は他の通信技術に従う通信を含むことができる。

Ｉ／Ｏコントローラ１０５０は、次の、ユニバーサル・シリアル・バス（ＵＳＢ）、ディスプレイポート（ＤＰ）、高精細マルチメディアインターフェイス（ＨＤＭＩ（登録商標））、サンダーボルト（Thunderbolt）、ペリフェラル・コンポーネント・インターコネクト・エクスプレス（ＰＣＩｅ）、イーサネット（登録商標）、及び他の仕様を含む標準又は仕様（例えば、Ｉ／Ｏ標準又は仕様）のうちの１つ以上に従ってシステム１０００が他のデバイス又はシステムと通信することを可能にするモジュールを更に含むことができる。

コネクタ１０１５は、システム１０００が外部のデバイス（又はシステム）へ結合されることを可能にするよう配置され得る（例えば、ピンなどの端子を含むことができる）。これは、システム１０００がコネクタ１０１５を通じてそのようなデバイス（又はシステム）と通信する（例えば、情報を交換する）ことを可能にし得る。コネクタ１０１５は、接続１０１６（例えば、バス）を通じてＩ／Ｏコントローラ１０５０へ結合され得る。

コネクタ１０１５、接続１０１６、及びバス１０６０の少なくとも一部は、ＵＳＢ、ＤＰ、ＨＤＭＩ、サンダーボルト、ＰＣＩｅ、イーサネット、及び他の仕様のうちの少なくとも１つに従う要素（例えば、導電端子、導線、又は他の導電素子）を含むことができる。

図１０は、一例として、互いに別れて配置されたシステム１０００の要素（例えば、デバイス及びコントローラ）を示す。例えば、プロセッサ１００５、メモリデバイス１０２０、メモリコントローラ１０３０、グラフィクスコントローラ１０４０、及びＩ／Ｏコントローラ１０５０の夫々は、別個のＩＣチップ（例えば、別個の半導体ダイ）に配置され得る。いくつかの配置で、システム１０００の２つ以上の要素（例えば、プロセッサ１００５、メモリデバイス１０２０、グラフィクスコントローラ１０４０、及びＩ／Ｏコントローラ１０５０）は、システム・オン・チップ（ＳｏＣ）を形成することができる同じダイ（例えば、同じＩＣチップ）に配置され得る。

図１０に示されるように、プロセッサ１００５、メモリデバイス１０２０、メモリコントローラ１０３０、グラフィクスコントローラ１０４０、及びＩ／Ｏコントローラ１０５０の夫々は、電圧レギュレータ１０１０を含むことができる。電圧レギュレータ１０１０は、電圧レギュレータ１１０を含むことができる。よって、電圧レギュレータ１０１０は、図１乃至図９を参照して上述された線形及び非線形制御技術を用いることができる。

図１１は、本明細書で記載されるいくつかの実施形態に従って、装置の作動方法１１００を示すフローチャートである。方法１１００で使用される装置は、図１乃至図１０を参照して上述された装置（例えば、電圧レギュレータ１１０及び１０１０を含む装置１００及びシステム１０００）のいずれかを含むことができる。方法１１００のアクティビティのいくつかは、ハードウェア、ソフトウェア、ファームウェア、又はハードウェア、ソフトウェア及びファームウェアのあらゆる組み合わせによって実行されてよい。例えば、方法１１００のアクティビティのいくつかは、図１乃至図１０を参照して上述された装置（例えば、電圧レギュレータ１１０及び１０１０を含む装置１００及びシステム１０００）のいずれかにおいて実装されたハードウェア、ソフトウェア、ファームウェア、又はハードウェア、ソフトウェア及びファームウェアのいずれかの組み合わせによって実行されてよい。

図１１に示されるように、方法１１００のアクティビティ１１１０は、ノードでの電圧を制御するよう電圧レギュレータの第１コントローラで制御情報を生成することを含むことができる。アクティビティ１１２０は、電圧が目標値範囲内の第１値を有する電圧レギュレータの第１モードの間、制御情報の第１値を調整するよう第１コントローラ内のフォワード経路のゲインを計算することを含むことができる。アクティビティ１１３０は、第１モードの間に電圧レギュレータの第２コントローラで補正情報を生成することを含むことができる。アクティビティ１１４０は、電圧が目標値範囲外の第２値を有する電圧レギュレータの第２モードの間、補正情報に基づき制御情報の第２値を調整することを含むことができる。

方法１１００は、図１１に示されるアクティビティ１１１０。１１２０、１１３０及び１１４０と比べて少ない又は多いアクティビティを含むことができる。例えば、方法１１００は、図１乃至図１０を参照して上述された電圧レギュレータ１１０及び１０１０の動作を含め、装置１００及びシステム１０００のアクティビティ及び動作を含むことができる。

上述された装置及び方法の説明は、種々の実施形態の構造の一般的な理解を提供するよう意図され、本明細書で記載される構造を使用する可能性がある装置の全ての要素及び特徴の完全な記載を提供することは意図されない。

上記の装置及び方法は、高速コンピュータ、通信及び信号処理回路、シングルプロセッサモジュール又はマルチプロセッサモジュール、単一の埋込プロセッサ又は複数の埋込プロセッサ、マルチコア・プロセッサ、メッセージ情報スイッチ、並びにマルチレイヤ又はマルチチップモジュールを含む特定用途向けモジュールを含むか、又はそれらに含まれ得る。そのような装置は、テレビ受像機、携帯電話機、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、携帯型コンピュータ、など）、タブレット（例えば、タブレットコンピュータ）、ワークステーション、ラジオ、ビデオプレイヤー、オーディオプレイヤー（例えば、ＭＰ３（Motion Picture Experts Group, Audio Layer 3）プレイヤー）、車両、医療装置（例えば、心臓モニタ、血圧モニタ、など）、セットトップボックス、及び他などの様々な他の装置（例えば、電子システム）内のサブコンポーネントとして更に含まれ得る。

［付記及び例］
例１は、電力切替ユニットのトランジスタを制御するよう出力情報を供給する出力部と、前記電力切替ユニットによって生成される出力電圧に基づくフィードバック電圧を受けるノードと、制御回路とを含み、前記制御回路は、前記出力電圧から生成される前記フィードバック電圧に基づき誤差情報を生成し、前記出力部へ結合されるフォワード経路へ供給される前記誤差情報に基づき前記出力情報を生成し、前記出力情報に第２時間インターバル中に第２値を持たせるために、第１時間インターバル中に前記出力情報の第１値に少なくとも部分的に基づき計算されたゲイン係数に基づき、前記フォワード経路のゲインを調整する、対象（例えば、デバイス、電子装置（例えば、回路、電子システム、若しくは両方）、又は機械）を含む。

例２で、例１の対象において、任意に、前記制御回路は、前記出力電圧が目標値範囲内にあるときに、前記出力情報に前記第１値及び前記第２値を持たせる。

例３で、例１の対象において、任意に、前記制御回路は、線形コントローラを含み、該線形コントローラは、乗算器を含み、該乗算器は、前記出力情報の前記第１値に基づく入力情報を受ける第１入力部と、前記制御回路内のメモリ回路から情報を受ける第２入力部と、前記ゲイン係数を供給する出力部とを含む。

例４で、例１の対象において、任意に、前記制御回路は、クロック信号を受信し、該クロック信号のタイミングに基づき前記誤差情報を生成し、前記制御回路は、前記クロック信号の各サイクルにおいて前記フォワード経路の前記ゲインを調整する。

例５で、例１の対象において、任意に、前記制御回路は、前記出力部へ結合される更なるフォワード経路へ供給される前記誤差情報に基づき前記出力情報を生成し、前記出力情報に前記第２時間インターバル中に前記第２値を持たせるために、前記第１時間インターバル中に前記出力情報の前記第１値に少なくとも部分的に基づき計算される更なるゲイン係数に基づき、前記更なるフォワード経路のゲインを調整する。

例６で、例１乃至５のうちいずれかの対象は、前記フィードバック電圧及び一連の基準電圧に基づき前記誤差情報を生成するアナログ－デジタル変換器を更に有することを任意に含んでよい。

例７で、例１乃至５のうちいずれかの対象において、任意に、前記制御回路は、前記誤差情報を受ける第１フォワード経路であり、該第１フォワード経路のゲインを調整するよう前記ゲイン係数を生成する第１適応ゲイン回路を含む前記第１フォワード経路と、前記誤差情報を受ける第２フォワード経路であり、更なるゲイン係数に基づき前記第２フォワード経路のゲインを調整するよう前記更なるゲイン係数を生成する第２適応ゲイン回路を含む前記第２フォワード経路と、前記出力部と前記第１フォワード経路及び前記第２フォワード経路とへ結合されるフィードバック経路とを含む。

例８は、電力切替ユニットのトランジスタを制御するよう制御情報を供給する出力ポートと、制御回路とを含み、前記制御回路は、前記電力切替ユニットによって生成される出力電圧の値が前記電力切替ユニットへ供給される入力電圧の値よりも小さいように前記制御情報を生成し、前記出力電圧が目標値範囲内の第１値を有する第１時間インターバル中に補正情報の値を計算し、前記補正情報に基づき、前記出力電圧が前記目標値範囲外の第２値を有する第２時間インターバル中に、前記制御情報の値を調整する、対象（例えば、デバイス、電子装置（例えば、回路、電子システム、若しくはその両方）、又は機械）を含む。

例９で、例８の対象において、任意に、前記制御回路は、前記出力電圧が供給されるノードでの電流の変化率に基づき前記補正情報の値を計算する。

例１０で、例８の対象において、任意に、前記補正情報は、前記第２時間インターバル中に前記ノードで調整されるべき電流の量を示す。

例１１で、例８乃至１０のうちいずれかの対象において、任意に、前記制御回路は、クロック信号を受信し、前記制御回路は、前記出力電圧の前記第２値が前記目標値範囲外であると検出される時点から前記クロック信号の１サイクルに満たない時点で前記制御情報の値を調整する。

例１２で、例８乃至１０のうちいずれかの対象において、任意に、前記制御回路は、クロック信号を受信し、前記出力電圧の前記第２値は、前記クロック信号の第１エッジで前記目標値範囲外であると検出され、前記制御回路は、前記クロック信号の第２エッジで前記制御情報の値を調整し始め、前記第２エッジは、前記第１エッジの発生から前記クロック信号の１サイクル未満で現れる。

例１３で、例８乃至１０のうちいずれかの対象において、任意に、前記制御回路は、クロック信号を受信し、前記制御回路は、前記クロック信号の２つの連続したエッジ間の時間インターバル中に前記補正情報を計算する。

例１４で、例８乃至１０のうちいずれかの対象において、任意に、前記制御回路は、クロック信号を受信し、前記制御回路は、カウント値に基づき前記補正情報を計算し、前記カウント値は、前記クロック信号の立ち上がり及び立ち下がりの数に対応する。

例１５で、例８乃至１０のうちいずれかの対象において、任意に、前記制御回路は、前記出力電圧の前記第２値が前記目標値範囲外であると検出される時点から、前記出力電圧の前記第２値が前記目標値範囲外であると検出されてから半サイクル後の時点までの電流の変化率に基づき、前記補正情報の値を計算する。

例１６で、例８乃至１０のうちいずれかの対象において、任意に、前記制御回路は、前記第２時間インターバルの第１部分の間、前記補正情報に基づき前記制御情報の値を調整し、前記制御回路は、前記第２時間インターバルの第２部分の間、前記出力電圧から生成されるフィードバック電圧と一連の基準電圧との比較から生成される誤差情報に基づき前記制御情報の値を調整する。

例１７で、例１６の対象は、前記比較を実行するアナログ－デジタル変換器を更に有することを任意に含んでよい。

例１８は、入力電圧を受けて、該入力電圧の値よりも小さい値を有する出力電圧を供給する電力切替ユニットと、前記出力電圧の誤差に基づき第１誤差補正情報及び第２誤差補正情報を生成するエラーコード生成部と、前記出力電圧が目標値範囲内の第１値を有する第１モードの間に前記電力切替ユニットを制御するよう第１出力情報を生成する第１コントローラであり、前記第１出力情報に前記第１モードの間第２値を持たせるために、前記第１モードの間にフォワード経路のゲインを計算する前記第１コントローラと、前記第１モードの間に補正情報の値を計算し、該補正情報に基づき、前記出力電圧が前記目標値範囲外の第２値を有する第２モードの間に前記電力切替ユニットを制御する第２コントローラとを含む対象（例えば、デバイス、電子装置（例えば、回路、電子システム、若しくはその両方）、又は機械）を含む。

例１９で、例１８の対象において、任意に、前記第１コントローラは、係数の単一のセットに基づき実装されるフォワード経路を含む。

例２０で、例１８の対象において、任意に、前記第１コントローラは、前記ゲインを計算するための情報を記憶するメモリ回路を含む。

例２１で、例１８乃至２０のうちいずれかの対象において、任意に、前記第２コントローラは、前記出力電圧が供給されるノードでの電流の変化率に基づき前記補正情報の値を計算する。

例２２で、例１８乃至２１のうちいずれかの対象において、任意に、前記第２コントローラは、前記第２モードの初期段階で前記電力切替ユニットを制御し、前記第２コントローラは、前記補正情報とは異なる誤差情報に基づき前記第２モードの第２段階で前記電力切替ユニットを制御する。

例２３は、半導体ダイと、該半導体ダイ上に位置する処理ユニットと、前記半導体ダイ上に位置し、前記処理ユニットへ結合される電圧レギュレータとを含み、前記電圧レギュレータは、入力電圧を受け、該入力電圧の値よりも小さい値を有する出力電圧を供給する電力切替ユニットと、前記出力電圧の誤差に基づき第１誤差補正情報及び第２誤差補正情報を生成するエラーコード生成部と、前記出力電圧が目標値範囲内の第１値を有する第１モードの間に前記電力切替ユニットを制御するよう第１出力情報を生成する第１コントローラであり、前記第１出力情報に前記第１モードの間第２値を持たせるために、前記第１モードの間にフォワード経路のゲインを計算する前記第１コントローラと、前記第１モードの間に補正情報の値を計算し、該補正情報に基づき、前記出力電圧が前記目標値範囲外の第２値を有する第２モードの間に前記電力切替ユニットを制御する第２コントローラとを含む、対象（例えば、デバイス、電子装置（例えば、回路、電子システム、若しくはその両方）、又は機械）を含む。

例２４で、例２３の対象において、任意に、前記第１モードは線形モードを含み、前記第２モードは非線形モードを含む。

例２５で、例２３又は２４の対象において、任意に、前記半導体ダイ、前記処理ユニット、及び前記電圧レギュレータは、システム・オン・チップ（ＳｏＣ）の部分である。

例２６は、ノードでの電圧を制御するよう電圧レギュレータの第１コントローラで制御情報を生成することと、前記電圧が目標値範囲内の第１値を有する前記電圧レギュレータの第１モードの間に前記制御情報の第１値を調整するよう前記第１コントローラ内のフォワード経路のゲインを計算することと、前記第１モードの間に前記電圧レギュレータの第２コントローラで補正情報を生成することと、前記電圧が前記目標値範囲外の第２値を有する前記電圧レギュレータの第２モードの間に、前記補正情報に基づき、前記制御情報の第２値を調整することとを含む対象（例えば、デバイス、電子装置（例えば、回路、電子システム、若しくはその両方）、又は機械の作動方法）を含む。

例２７で、例２６の対象において、任意に、前記フォワード経路は、前記第１コントローラの複数のフォワード経路の一部であり、前記複数のフォワード経路は、係数の単一のセットを用いて実装される。

例２８で、例２６又は２７の対象において、任意に、前記補正情報を生成することは、前記ノードでの電流の変化率に基づき前記補正情報の値を計算することを含む。

例２９で、例２６又は２７の対象において、任意に、前記制御情報の値を調整することは、前記電圧の第２値が前記目標値範囲外であると検出された後に前記電圧レギュレータにおいてクロック信号の１サイクル未満で補正情報を前記電圧に適用することを含む。

例３０は、例２６乃至例２９のいずれかの対象を実行する手段を含む対象（例えば、デバイス、電子装置（例えば、回路、電子システム、若しくはその両方）、又は機械）を含む。

例１乃至例３０の対象は、如何なる組み合わせでも組み合わされてよい。

上記の説明及び図面は、本発明の実施形態を実施することを当業者に可能にするいくつかの実施形態を表す。他の実施形態は、構造上の、論理的な、電気的な、プロセス上の、及び他の変更を組み込んでよい。例は、可能な変形例を代表するに過ぎない。いくつかの実施形態の部分及び特徴は、他の実施形態のそれらに含まれても、又はそれらと置換されてもよい。多数の他の実施形態は、上記の説明を読んで理解することで当業者に明らかになるだろう。従って、様々な実施形態の適用範囲は、添付の特許請求の範囲によって、そのような特許請求の範囲が権利を与えられる均等の全範囲とともに、決定される。

詳細な説明及び特許請求の範囲において、語「～の少なくとも１つ」によって結び付けられているアイテムの一覧は、挙げられているアイテムの如何なる組み合わせも意味することができる。例えば、アイテムＡ及びＢが挙げられている場合に、「Ａ及びＢの少なくとも１つ」の表現は、Ａのみ、Ｂのみ、又はＡ及びＢを意味することができる。他の例では、アイテムＡ、Ｂ及びＣが挙げられている場合に、「Ａ、Ｂ及びＣの少なくとも１つ」との表現は、Ａのみ、Ｂのみ、Ｃのみ、Ａ及びＢ（Ｃを除く。）、Ａ及びＣ（Ｂを除く。）、Ｂ及びＣ（Ａを除く。）、又はＡ、Ｂ及びＣの全てを意味することができる。アイテムＡは、単一の要素又は複数の要素を含むことができる。アイテムＢは、単一の要素又は複数の要素を含むことができる。アイテムＣは、単一の要素又は複数の要素を含むことができる。

詳細な説明及び特許請求の範囲において、語「～の１つ」によって結び付けられているアイテムの一覧は、挙げられているアイテムのうちのただ１つを意味することができる。例えば、アイテムＡ及びＢが挙げられている場合に、「Ａ及びＢの１つ」の表現は、Ａのみ（Ｂを除く。）又はＢのみ（Ａを除く。）を意味することができる。他の例では、アイテムＡ、Ｂ及びＣが挙げられている場合に、「Ａ、Ｂ及びＣの１つ」との表現は、Ａのみ、Ｂのみ、又はＣのみを意味することができる。アイテムＡは、単一の要素又は複数の要素を含むことができる。アイテムＢは、単一の要素又は複数の要素を含むことができる。アイテムＣは、単一の要素又は複数の要素を含むことができる。

要約は、技術的開示の性質及び要点を確かめることを読者に可能にするために設けられている。それは、特許請求の範囲の適用範囲又は意義を制限又は解釈するために使用され得ないという理解の下で提出される。続く特許請求の範囲は、これをもって詳細な説明に組み込まれ、各請求項は、別個の実施形態として自立する。

［優先権の主張］
本特許出願は、２０１７年４月１１日付けで出願された米国特許出願第１５／４８４４０４号の優先権の利益を主張する。なお、優先権の基礎となるこの特許出願は、その全文が参照により本願に援用される。

Claims (23)

1. 電力切替ユニットのトランジスタを制御するよう出力情報を供給する出力部と、
   前記電力切替ユニットによって生成される出力電圧に基づくフィードバック電圧を受けるノードと、
   制御回路と
   を有し、
   前記制御回路は、
   前記出力電圧から生成される前記フィードバック電圧に基づき誤差情報を生成し、
   前記出力部へ結合されるフォワード経路へ供給される前記誤差情報に基づき前記出力情報を生成し、
   前記出力電圧が目標値範囲内にある線形モードの間に、前記出力情報の第１値を調整して前記出力情報に第２値を持たせるように前記フォワード経路のゲインを計算し、
   前記線形モードの間に補正情報を生成し、前記出力電圧が前記目標値範囲外にある非線形モードの間に、前記補正情報に基づき前記出力情報の前記第２値を調整して前記電力切替ユニットの制御を行う、
   電子装置。
2. 前記制御回路は、線形コントローラを含み、該線形コントローラは、乗算器を含み、該乗算器は、
   前記出力情報の前記第１値に基づく入力情報を受ける第１入力部と、
   前記制御回路内のメモリ回路から情報を受ける第２入力部と、
   前記フォワード経路のゲインを調整するゲイン係数を供給する出力部と
   を含む、
   請求項１に記載の電子装置。
3. 前記制御回路は、クロック信号を受信し、該クロック信号のタイミングに基づき前記誤差情報を生成し、
   前記制御回路は、前記クロック信号の各サイクルにおいて前記フォワード経路の前記ゲインを調整する、
   請求項１に記載の電子装置。
4. 前記制御回路は、
   前記出力部へ結合される更なるフォワード経路へ供給される前記誤差情報に基づき前記出力情報を生成し、
   前記線形モードの間に前記出力情報の前記第１値を調整して前記出力情報に前記第２値を持たせるように前記更なるフォワード経路のゲインを計算する、
   請求項１に記載の電子装置。
5. 前記フィードバック電圧及び一連の基準電圧に基づき前記誤差情報を生成するアナログ－デジタル変換器を更に有する、
   請求項１乃至４のうちいずれか一項に記載の電子装置。
6. 前記制御回路は、
   前記誤差情報を受ける第１フォワード経路であり、該第１フォワード経路のゲインを調整するゲイン係数を生成する第１適応ゲイン回路を含む前記第１フォワード経路と、
   前記誤差情報を受ける第２フォワード経路であり、更なるゲイン係数に基づき前記第２フォワード経路のゲインを調整するよう前記更なるゲイン係数を生成する第２適応ゲイン回路を含む前記第２フォワード経路と、
   前記出力部と前記第１フォワード経路及び前記第２フォワード経路とへ結合されるフィードバック経路と
   を含む、
   請求項１乃至４のうちいずれか一項に記載の電子装置。
7. 電力切替ユニットのトランジスタを制御するよう制御情報を供給する出力ポートと、
   制御回路と
   を有し、
   前記制御回路は、
   前記電力切替ユニットによって生成される出力電圧の値が前記電力切替ユニットへ供給される入力電圧の値よりも小さいように前記制御情報を生成し、
   前記出力電圧が目標値範囲内の第１値を有する線形モード中に補正情報の値を計算し、
   前記補正情報に基づき、前記出力電圧が前記目標値範囲外の第２値を有する非線形モード中に、前記制御情報の値を調整する、
   電子装置。
8. 前記制御回路は、前記出力電圧が供給されるノードでの電流の変化率に基づき前記補正情報の値を計算する、
   請求項７に記載の電子装置。
9. 前記補正情報は、前記非線形モード中に前記ノードで調整されるべき電流の量を示す、
   請求項８に記載の電子装置。
10. 前記制御回路は、クロック信号を受信し、
    前記制御回路は、前記出力電圧の前記第２値が前記目標値範囲外であると検出される時点から前記クロック信号の１サイクルに満たない時点で前記制御情報の値を調整する、
    請求項７乃至９のうちいずれか一項に記載の電子装置。
11. 前記制御回路は、クロック信号を受信し、
    前記出力電圧の前記第２値は、前記クロック信号の第１エッジで前記目標値範囲外であると検出され、
    前記制御回路は、前記クロック信号の第２エッジで前記制御情報の値を調整し始め、前記第２エッジは、前記第１エッジの発生から前記クロック信号の１サイクル未満で現れる、
    請求項７乃至９のうちいずれか一項に記載の電子装置。
12. 前記制御回路は、クロック信号を受信し、
    前記制御回路は、前記クロック信号の２つの連続したエッジ間の時間インターバル中に前記補正情報を計算する、
    請求項７乃至９のうちいずれか一項に記載の電子装置。
13. 前記制御回路は、クロック信号を受信し、
    前記制御回路は、カウント値に基づき前記補正情報を計算し、
    前記カウント値は、前記クロック信号の立ち上がり及び立ち下がりの数に対応する、
    請求項７乃至９のうちいずれか一項に記載の電子装置。
14. 前記制御回路は、前記出力電圧の前記第２値が前記目標値範囲外であると検出される時点から、前記出力電圧の前記第２値が前記目標値範囲外であると検出されてから半サイクル後の時点までの電流の変化率に基づき、前記補正情報の値を計算する、
    請求項７乃至９のうちいずれか一項に記載の電子装置。
15. 前記制御回路は、前記非線形モードの第１期間の間、前記補正情報に基づき前記制御情報の値を調整し、
    前記制御回路は、前記非線形モードの第２期間の間、前記出力電圧から生成されるフィードバック電圧と一連の基準電圧との比較から生成される誤差情報に基づき前記制御情報の値を調整する、
    請求項７乃至９のうちいずれか一項に記載の電子装置。
16. 入力電圧を受けて、該入力電圧の値よりも小さい値を有する出力電圧を供給する電力切替ユニットと、
    前記出力電圧の誤差に基づき第１誤差補正情報及び第２誤差補正情報を生成するエラーコード生成部と、
    前記出力電圧が目標値範囲内の第１値を有する線形モードの間に前記電力切替ユニットを制御するよう第１出力情報を生成する第１コントローラであり、前記第１出力情報に前記線形モードの間第２値を持たせるために、前記線形モードの間にフォワード経路のゲインを計算する前記第１コントローラと、
    前記線形モードの間に補正情報の値を計算し、該補正情報に基づき、前記出力電圧が前記目標値範囲外の第２値を有する非線形モードの間に前記電力切替ユニットを制御する第２コントローラと
    を有する電子装置。
17. 前記第１コントローラは、係数の単一のセットに基づき実装されるフォワード経路を含む、
    請求項１６に記載の電子装置。
18. 前記第１コントローラは、前記ゲインを計算するための情報を記憶するメモリ回路を含む、
    請求項１６に記載の電子装置。
19. 前記第２コントローラは、前記非線形モードの初期段階で前記電力切替ユニットを制御し、
    前記第２コントローラは、前記補正情報とは異なる誤差情報に基づき前記非線形モードの第２段階で前記電力切替ユニットを制御する、
    請求項１６乃至１８のうちいずれか一項に記載の電子装置。
20. 半導体ダイと、
    前記半導体ダイ上に位置する処理ユニットと、
    前記半導体ダイ上に位置し、前記処理ユニットへ結合される電圧レギュレータと
    を有し、
    前記電圧レギュレータは、
    入力電圧を受け、該入力電圧の値よりも小さい値を有する出力電圧を供給する電力切替ユニットと、
    前記出力電圧の誤差に基づき第１誤差補正情報及び第２誤差補正情報を生成するエラーコード生成部と、
    前記出力電圧が目標値範囲内の第１値を有する線形モードの間に前記電力切替ユニットを制御するよう第１出力情報を生成する第１コントローラであり、前記第１出力情報に前記線形モードの間第２値を持たせるために、前記線形モードの間にフォワード経路のゲインを計算する前記第１コントローラと、
    前記線形モードの間に補正情報の値を計算し、該補正情報に基づき、前記出力電圧が前記目標値範囲外の第２値を有する非線形モードの間に前記電力切替ユニットを制御する第２コントローラと
    を含む、
    電子装置。
21. 前記半導体ダイ、前記処理ユニット、及び前記電圧レギュレータは、システム・オン・チップ（ＳｏＣ）の部分である、
    請求項２０に記載の電子装置。
22. 電子装置の作動方法であって、
    ノードでの電圧を制御するよう電圧レギュレータの第１コントローラで制御情報を生成することと、
    前記電圧が目標値範囲内の第１値を有する前記電圧レギュレータの線形モードの間に前記制御情報の第１値を調整するよう前記第１コントローラ内のフォワード経路のゲインを計算することと、
    前記線形モードの間に前記電圧レギュレータの第２コントローラで補正情報を生成することと、
    前記電圧が前記目標値範囲外の第２値を有する前記電圧レギュレータの非線形モードの間に、前記補正情報に基づき、前記制御情報の第２値を調整することと
    を有する方法。
23. 前記フォワード経路は、前記第１コントローラの複数のフォワード経路の一部であり、
    前記複数のフォワード経路は、係数の単一のセットを用いて実装される、
    請求項２２に記載の方法。

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