JPWO2015107575A1 - 撮像装置 - Google Patents

Abstract

撮像装置において、画素部とＡＤ変換部は、第１クラスタ、第２クラスタに分割され、第１クラスタは、第一の画素カラムを含む複数の画素カラムと、各々の画素カラムに対応した複数のＡＤ変換器とを有し、第２クラスタは、複数の画素カラムと、各々の画素カラムに対応した複数のＡＤ変換器と、増設ＡＤ変換器とを有し、第一の画素カラムの画素がＡＤ変換器と増設ＡＤ変換器に接続される。

Description

本開示は、デジタルカメラ、デジタルビデオカメラなどに使用される撮像装置に関する。

特許文献１は、縦筋雑音を低減する固体撮像装置を開示する。特許文献１が開示する技術は、カラム画素に対応したカラム型ＡＤ変換器を備えた固体撮像装置における、縦筋雑音を低減する技術であって、有効画像領域外のオプティカルブラック部に位置する横方向の画素列の黒レベル信号を用いて、有効画像領域内の画素信号を補正する。

特開２０１２−１５５８７号公報

しかしながら、特許文献１の固体撮像装置では、オプティカルブラック部から読み出された信号を使用した補正手段のみ開示されている。そのため、信号レベルが黒から離れたレベル、すなわち信号レベルが大きい場合は、信号レベルに応じた誤差で補正されないという課題があった。

そこで本開示は、カラム型ＡＤ変換器の出力のばらつきを改善する撮像装置を提供する。特に、このばらつきによるによる縦筋を改善する撮像装置を提供する。

本開示における撮像装置は、光電変換された画素信号を出力する、二次元に配置された複数の画素と、前記複数の画素に含まれる第１画素カラムの画素の出力と接続され、前記出力の信号をデジタル信号に変換する第１アナログデジタル変換器と、前記第１画素カラムの画素の前記出力が接続された増設アナログデジタル変換器と、を有する。

本開示における撮像装置は、カラム型ＡＤ変換器の出力のばらつきを抑制するのに有効である。特に、カラム型ＡＤ変換器の出力のばらつきによる縦筋を改善するのに有効である。

図１は、実施の形態１における撮像素子の構成を示すブロック図である。 図２は、実施の形態１における撮像装置の全体構成を示すブロック図である。 図３は、実施の形態１における撮像装置の画素回路図である。 図４は、実施の形態１における撮像装置のＡＤ変換器の構成を示すブロック図である。 図５は、実施の形態１における撮像装置が用いられる撮像装置の全体構成を示すブロック図である。 図６は、実施の形態１の変形例における撮像素子の構成を示すブロック図である。 図７は、実施の形態２における撮像素子の構成を示すブロック図である。 図８は、実施の形態３における撮像素子の構成を示すブロック図である。 図９は、実施の形態３における撮像素子の画素回路図を示す回路図である。 図１０は、実施の形態４におけるクラスタと補正処理回路の構成を示すブロック図である。 図１１は、実施の形態５におけるクラスタと補正処理回路の構成を示すブロック図である。

以下、図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

なお、添付図面および以下の説明は、当業者が本開示を十分に理解するために、提供されるのであって、これらにより特許請求の範囲に記載の主題を限定することは意図されていない。

（実施の形態１）
以下、図１〜５を用いて、実施の形態１を説明する。

［１−１．構成］
図１は、本技術の実施の形態１における撮像素子１００の構成を示すブロック図である。本実施の形態ではＡＤ変換器としてカラム画素に対応したカラム型ＡＤ変換器を用いる。

図１に示すように、実施の形態１おける撮像素子１００は、行列状に配列された複数の画素１１２を備え、画素１１２の行列の列毎に、対応したカラムアナログデジタル変換器１１３（以後、単に、ＡＤ変換器又はＡＤＣという）を含む。画素１１２が成す行列のうち任意の一列は、画素カラム１１１である。

複数の画素１１２と複数のＡＤＣ１１３は、第１クラスタ１１０、第２クラスタ１２０に分割される。ここで、クラスタとは複数のカラムの画素とこれら複数のカラムに対応した複数のＡＤ変換器からなるまとまりと定義される。具体例として、１つのクラスタ内の画素またはＡＤ変換器は、例えばレイアウト上で近接した配置である、電源（図１におけるＶ＿ＡＤＣ）が共通である、ＧＮＤが共通である、等の共通な特徴を有している。また、クラスタ内のＡＤ変換器に使用されるクロックが共通であってもよい。ここで共通であるというのは、電源、ＧＮＤ、またはクロックが１つの供給元からクラスタ毎に分配され、クラスタに分配された電源、ＧＮＤ、またはクロックが共通に接続されていることなどを意味している。クラスタを構成する複数のカラムの数は、回路面、レイアウト面などの制約で決定される。例えばカラム数が６４〜２５６のケースが想定されるが、必ずしも２のべき乗に制約されるわけではない。また、全体を上下２分割するようなケースでは、９６０、１９２０等の大きな値をとることも想定される。

図１において、第１クラスタ１１０、第２クラスタ１２０は、全体の長方形の領域が左右に分割され、２つの長方形の領域となっている例を示している。電源、ＧＮＤは、それぞれのクラスタに分配、供給され、供給先のクラスタで電源、ＧＮＤは共通とした例を示している。

本実施の形態では、第１クラスタ１１０、第２クラスタ１２０の２つのクラスタに分割された例を説明するが、３つ以上のクラスタに分割され、第１クラスタ１１０、第２クラスタ１２０に引き続き、横に並列に配置された構成もあり得る。

第１クラスタ１１０は、第１画素カラム１１１を含む複数の画素カラム、第１ＡＤ変換器１１３を含む複数のＡＤ変換器を有する。画素カラム１１１は第１画素１１２を含む複数の画素を有する。第２クラスタ１２０は、複数の画素カラムと増設ＡＤ変換器１２１を含む複数のＡＤ変換器を有する。

第１クラスタ１１０内では、画素カラム１１１を含む複数の画素カラムの画素はＡＤ変換器１１３を含む複数のＡＤ変換器にそれぞれ接続される。第２クラスタ１２０では複数の画素カラムの画素は増設ＡＤ変換器１２１を除く複数のＡＤ変換器にそれぞれ接続される。さらに、第１画素カラム１１１の画素の出力は、ＡＤ変換器１１３と増設ＡＤ変換器１２１に接続される。このとき、第１画素カラム１１１の画素の出力からみて、ＡＤ変換器１１３と増設ＡＤ変換器１２１は電気的に並列に接続されている。

図２は、図１の撮像素子１００を用いた撮像装置２００（ここでは、ＣＭＯＳイメージセンサを用いる）の全体構成図を示す。図２における画素部２１０及びＡＤ変換部２３０が図１における撮像素子に対応する。ここで、撮像素子１００は半導体素子として、撮像素子１００を備える撮像装置２００は半導体装置として形成される。この半導体装置は、１つの半導体チップにより構成しても、複数の半導体チップを用いて構成してもよい。

撮像装置２００は、画素部２１０、垂直選択回路２２０、ＡＤ変換部２３０、信号処理回路２４０、水平シフトレジスタ２５０、制御回路２６０からなる。画素部２１０は、図１を使って説明した通り、水平方向と垂直方向からなる二次元に配列された複数の画素１１２からなる。

垂直選択回路２２０の出力は画素部２１０に入力され、画素の垂直位置を選択する。選択された水平１ラインの画素出力は水平期間ごとにＡＤ変換部２３０に入力される。ＡＤ変換部２３０の出力として水平１ラインのデータが水平期間ごとにデジタル信号処理を行う信号処理回路２４０に入力される。信号処理回路２４０出力の水平１ラインデータが水平期間ごとに水平シフトレジスタ２５０に入力される。水平シフトレジスタ２５０は、一旦、水平１ラインのデータが入力され、保持された後、１画素毎もしくは複数の画素毎に、撮像装置２００の出力として出力される。

制御回路２６０は、画素データが、水平１ライン毎に、ＡＤ変換部２３０、信号処理回路２４０、水平シフトレジスタ２５０を経由し出力されるように制御を行う。

次に、図３に示す画素回路３００は、図１における画素１１２の画素回路の一例である。画素回路３００は、フォトダイオード３０１、ＦＤ（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）３０２、垂直選択トランジスタ３０３、リセットトランジスタ３０４、ソースフォロアトランジスタ３０５、水平選択トランジスタ３０６からなる。フォトダイオード３０１は被写体からの光を信号電荷に変換する光電変換素子である。信号電荷はＦＤ３０２により信号電圧に変換される。この信号電圧は垂直選択トランジスタ３０３に入力された垂直選択信号に応じソースフォロアトランジスタ３０５に入力される。リセットトランジスタ３０４は垂直選択回路から入力されたリセット信号に応じ初期化を行うトランジスタである。ソースフォロアトランジスタ３０５はＦＤ３０２によって電圧に変換された信号電圧を垂直信号線に出力するためのトランジスタであり、水平選択トランジスタ３０６に入力された水平選択信号に応じ出力される。

図４のＡＤ変換器４００は、本実施の形態におけるＡＤ変換器の構成の一例である。本実施の形態においては、一例として、２次デルタシグマ型のＡＤ変換器を用いた。ＡＤ変換器４００は、画素からの出力されたアナログ電圧をデジタル信号に変換する。ＡＤ変換器４００は、加算器４０１、４０３、積分回路４０２、４０４、量子化器４０５、ＤＡ変換器４０６、からなる。画素から出力されたアナログ信号はＡＤ変換器４００に入力される。この入力信号は、加算器４０１、積分回路４０２、加算器４０３、積分回路４０４、量子化器４０５、デシメーションフィルタ（ｄｅｃｉｍａｔｉｏｎ ｆｉｌｔｅｒ）４０７を経由してデジタル信号として出力される。量子化器４０５の出力はＤＡ変換器４０６によりアナログ信号に変換され、符号を反転され加算器４０１、４０３にフィードバックされ加算される。

図５は、図２の撮像装置２００を用いた撮像装置の全体構成を示すブロック図である。撮像装置５００は、レンズ５１０を含む光学系、撮像素子５２０、信号処理回路５３０、コントローラ部５４０等によって構成される。

レンズ５１０は、被写体からの像光を撮像素子５２０の撮像面に結像する。撮像素子５２０は、レンズ５１０によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。

信号処理回路５３０は、撮像素子５２０の出力画像データに対して各種の画像処理を施す。例えば、撮像素子５２０の出力データに対して、ホワイトバランス調整処理やガンマ処理圧縮処理、ＹＣ変換処理、電子ズーム処理、圧縮処理などを行う。但し、信号処理回路５３０は、これらの全ての画像処理を行うものであってもよいし。これらの中の一部を行うものであってもよい。

コントローラ部５４０は、ソフトウェアまたはファームウェアで記載されたコンピュータプログラムにしたがって、撮像素子５２０、信号処理回路５３０を制御する。

［１−２．動作］
以上のように構成された図１の撮像素子１００と、図２の撮像装置２００についてその動作を以下説明する。

クラスタは、前述のように複数のカラムの画素と前記複数のカラムに対応した複数のＡＤ変換器からなるまとまりであり、クラスタ内の画素またはＡＤ変換器は、例えばレイアウト上で近接した配置となっている、電源が共通である、ＧＮＤが共通である等の共通な特徴を有している。

このため、クラスタ内の、画素カラムの画素、ＡＤ変換器は、それぞれ相互間のばらつきが小さい。以下、説明上、クラスタ内では、画素カラムの画素、ＡＤ変換器のそれぞれ相互間のばらつきは無視できるレベルであり、特性は同等とする。

それに対してクラスタが異なる、画素カラムの画素、ＡＤ変換器は、それぞれ相互間のばらつきが大きい。そのため、クラスタが異なる、画素カラムの画素、ＡＤ変換器は、それぞれ相互間のばらつきを抑制することが必要である。そのため、ここでは、クラスタが異なるＡＤ変換器の相互間のばらつきを検出する方法を示す。

前述のように、ＡＤ変換器１１３と増設ＡＤ変換器１２１は、いずれも共通の画素カラム１１１の画素の出力に、電気的に並列に接続される。画素カラム１１１の画素は、垂直選択回路２２０の出力タイミングにより上側の画素から順次選択される。まず、画素カラム１１１の最上部にある画素１１２が選択され、画素１１２の出力が画素カラム１１１の画素とＡＤ変換器１１３とを接続する垂直信号線に出力される。以下同様に、水平期間ごとに順次選択された画素の出力が、画素カラム１１１の画素とＡＤ変換器１１３とを接続する垂直信号線に出力される。

以上のように、実施の形態１において、ＡＤ変換器１１３と増設ＡＤ変換器１２１には同一の画素カラム１１１の出力信号が入力される。このときＡＤ変換器１１３と増設ＡＤ変換器１２１は入力アナログ値が同一であるため、出力デジタル値が異なる場合、ＡＤ変換器１１３と増設ＡＤ変換器１２１の特性ばらつきによるものとみなすことができる。クラスタ内のＡＤ変換器の特性は同等と見なせるため、ＡＤ変換器１１３は第１クラスタ１１０内のＡＤ変換器の特性を代表している。同様に、増設ＡＤ変換器１２１は第２クラスタ１２０内のＡＤ変換器の特性を代表している。

以上より、ＡＤ変換器１１３と増設ＡＤ変換器１２１の出力デジタル値の差を検出することにより、第１クラスタ１１０内と第２クラスタ１２０内におけるＡＤ変換器の特性のばらつきを検出することができる。

また、隣接する２つのクラスタ間のＡＤ変換器間の特性差を検出し、この特性差を減少するような補正処理を行うことにより、ＡＤ変換器の特性のばらつきを減少することが可能となる。

［１−３．効果等］
ＡＤ変換器１１３と増設ＡＤ変換器１２１は上側から順次選択された画素出力が入力され、それに応じ特性差の検出結果が出力される。以上の処理は通常の画素を出力するタイミングと同タイミングで行われる。これにより、例えば１フレーム毎にフレーム内の任意のタイミングでテスト期間を設定するというような必要はない。そのため、画素数の増大に伴いフレームレートが増大した場合も、テスト期間を入れ込むことなくリアルタイムでの特性差検出ができるため、有用である。また、検査工程等の特定の時点に誤差を検出し補正するような方式においては、その後の経時変化や温度等の条件の変化により誤差データに変化が生じても、正確な補正が行われる。

また、このＡＤ変換器間の特性差の検出出力は、実際に信号が入力された結果、検出された値である。これにより、入力の信号レベルが低い場合も高い場合もそれに応じたＡＤ変換器間の特性差検出が行われる。これにより、従来技術のように、黒レベルで誤差を検出し、その結果で補正を行うことにより、黒レベルから離れた条件では誤差が異なるために正確な補正が行われない、という問題は生じにくい。

ＡＤ変換器間の特性の誤差として、オフセット誤差、ゲイン誤差と分けて考えることが可能である。例えば黒レベルで誤差を検出するようなケースでは、オフセット誤差を検出しているとみなせる。ゲイン誤差がゼロの場合については、誤差がレベルにかかわらず一定のためオフセットのみの誤差の補正により対応可能である。しかし、ゲインの誤差があるケースにおいては誤差がレベルに応じて変化するため、オフセットの誤差を補正するだけでは補正が不十分となる。実施の形態１においては実際の信号レベルに対して２つのＡＤ変換器により誤差を検出可能なため、結果として、信号レベルに応じてオフセット誤差とゲイン誤差を合わせた誤差を検出していることとなる。

以上によりＡＤ変換器間の特性の誤差を入力される信号レベルに応じて精度良く検出することができ、この検出結果を用いることによりＡＤ変換器の特性のばらつきに起因する縦筋を改善することができる。

（実施の形態１の変形例）
実施の形態１の変形例は、実施の形態１において増設ＡＤ変換器の追加に伴う特性劣化を改善する構成を追加した一例である。

図６は、さらに負荷６０１の構成を含む撮像素子６００の構成を示すブロック図である。その他の構成については図１及び実施の形態１と同様であるため、図示及び説明を省略する。実施の形態１において、画素カラム１１１の画素の出力は、ＡＤ変換器１１３と増設ＡＤ変換器１２１の２つのＡＤ変換器に接続されているため画素カラム１１１は他の画素カラムに比較して負荷容量が増加している。実施の形態１の変形例においては、図１における撮像素子１００において、画素カラム１１１以外の画素カラムの画素とＡＤ変換器を接続配線に対し、負荷を追加した構成となっている。これにより、画素カラム１１１の画素の出力に対する負荷容量と、それ以外のカラムの画素の出力に対する負荷容量を等しくすることが可能である。これにより、ＡＤ変換器の入力で誤差が発生することを回避できる。

（実施の形態２）
以下、図７および図２〜５を用いて、実施の形態２を説明する。但し、図２〜５についての内容は、実施の形態１において説明した内容と同様のため説明を省略する。

［２−１．構成］
図７は、本技術の実施の形態２における撮像素子７００を示すブロック図である。撮像素子７００は、画素とＡＤ変換器は、第１のクラスタ７１０、第２のクラスタ７２０に分割される。

実施の形態２における撮像素子７００では、クラスタ７１０、クラスタ７２０は、全体の長方形の領域に対し、複数の画素１１２を備えた画素部を上下から櫛形に分割するように配置されている。ＡＤ変換器は画素部の上下に配置されている。画素部は全体としては長方形の領域に配置されているが、カラム毎に上下のＡＤ変換器に交互に接続される構成となっている。電源、ＧＮＤは、それぞれのクラスタに分配、供給され、供給先のクラスタでは電源、ＧＮＤは共通である。なお、ここで画素部の上下とは、複数の画素１１２がなす行列のカラム方向の上下を指す。

撮像素子７００における画素とＡＤ変換器の構成では、クラスタ７１０、クラスタ７２０上下に櫛形に分割されている２つのクラスタに分割された例を示しているが、４つのクラスタに分割され、クラスタ７１０、クラスタ７２０と合わせた長方形の領域と同様な領域が、引き続き横に並列に配置された構成もあり得る。

クラスタ７１０、画素カラム１１１を含む複数の画素カラム、ＡＤ変換器１１３を含む複数のＡＤ変換器との関係、クラスタ７２０、複数の画素カラム、第１増設ＡＤ変換器１２１を含む複数のＡＤ変換器との関係は実施の形態１と同様である。

図７に示した画素とＡＤ変換器の構成（撮像素子７００）は、図２の画素部２１０、ＡＤ変換部２３０に対応する。

図７の画素１１２の構成は図３に示したものと同様である。図７のＡＤ変換器１１３の構成は図４に示したものと同様である。撮像装置の全体構成を示すブロック図は図５に示したものと同様である。

［２−２．動作］
実施の形態１とクラスタ構成が異なるが、実施の形態１と基本的な動作は同様である。

［２−３．効果等］
実施の形態１と同様に、クラスタが異なるＡＤ変換器間の特性の誤差を精度良く検出することができる。この検出結果を用いることによりクラスタが異なるＡＤ変換器の特性のばらつきに起因する弊害を減少することができる。実施の形態２ではクラスタが異なるＡＤ変換器の特性のばらつきに起因する弊害は、クラスタ上下に櫛形に分割されているため１カラムおきの縦筋となり、この縦筋を改善することができる。

（実施の形態３）
以下、図８および図２〜５を用いて、実施の形態２を説明する。但し、図２〜５の個々の図の内容は、実施の形態１において説明した内容と同様のため説明を省略する。

［３−１．構成］
図８は、本技術の実施の形態３における撮像素子８００を示すブロック図である。実施の形態３における撮像素子８００において、画素とＡＤ変換器は、上下のクラスタ、すなわち、クラスタ８１０及びクラスタ８２０に２分割される。

実施の形態３における撮像素子８００では、クラスタ８１０、クラスタ８２０は、全体の長方形の領域に対し、上下に２分割された長方形の領域である。ＡＤ変換器は最上部、最下部に配置されている。画素は全体としては長方形の領域に配置され、上下に２分割され、上側の画素は最上部のＡＤ変換器に接続され、下側の画素は最下部のＡＤ変換器に接続される。電源、ＧＮＤは、それぞれのクラスタに分配、供給され、供給先のクラスタでは電源、ＧＮＤは共通である。なお、ここで上下とは、複数の画素１１２がなす行列のカラム方向の上下を指す。

撮像素子８００における画素とＡＤ変換器の構成では、クラスタ８１０、クラスタ８２０が上下に２分割された例を示しているが、例えば４つのクラスタに分割され、クラスタ８１０、クラスタ８２０と合わせた長方形の領域と同様な領域が、引き続き横に並列に配置された構成も考えられる。

クラスタ８１０は、特定画素８１４を含む上段の複数の画素、ＡＤ変換器８１３を含む上段の複数のＡＤ変換器を有する。クラスタ８２０は、下段の複数の画素、ＡＤ変換器８２１を含む下段の複数のＡＤ変換器を有する。

画素カラム８１１は、画素８１２を含む上段にある複数の画素、特定画素８１４、下段にある複数の画素を有する。画素カラム８１１の特定画素８１４を含む上段の複数の画素はＡＤ変換器８１３に接続される。画素カラム８１１の特定画素８１４および下段の複数の画素はＡＤ変換器８２１に接続される。画素カラム８１１以外のカラムについても同様に、上段の複数の画素は対応する上段のＡＤ変換器に接続され、特定画素、下段にある複数の画素は対応する下段ＡＤ変換器に接続される。このとき、特定画素８１４の出力からみて、ＡＤ変換器８１３とＡＤ変換器８２１は電気的に並列に接続されている。

ここで特定画素とは、任意の画素であってよいが、図８に示す例では、クラスタ８１０の画素の最下段にあり、クラスタ８２０との境界に接しているラインにある画素を示す。特定画素は、カラムの上段ＡＤ変換器と下段ＡＤ変換器上記に接続される。このため特定画素は、通常の画素に比較して出力の負荷容量が増える。

特定画素８１４の構成例を図９の画素回路９００に示す。画素回路９００は画素回路３００に対し、垂直選択トランジスタ９０１が追加され、出力が出力１と出力２の２系統としている。出力１は上段のＡＤ変換器８１３に接続され、出力２は下段のＡＤ変換器８２１に接続される。これにより、出力１と出力２から見た負荷容量をほぼ同等にすることが可能である。

但し、負荷容量が増えることの影響が問題ない場合、もしくは画素の構成を均一にすることを優先する場合には、通常の画素と同等とし、出力を上下のＡＤ変換器に接続してもかまわない。

画素８１２を含む、通常の画素は図３に示した構成である。通常の画素とは、特定画素以外の画素を指す。

実施の形態３における撮像素子８００は、図２の画素部２１０、ＡＤ変換部２３０に相当する。図８ではＡＤ変換器が上下に分割されているが、ＡＤ変換部２３０は、上下のＡＤ変換器を合わせたものと対応し、すべてのＡＤ変換器の出力が信号処理回路２４０に入力される。その他は実施の形態１で説明した内容と同様である。

［３−２．動作］
以上のように構成された図８に示す実施の形態３における撮像素子８００と、図２に示す撮像装置２００についてその動作を以下説明する。

前述のように、クラスタ８１０、クラスタ８２０は、画素は上下に２分割され、電源、ＧＮＤは、それぞれのクラスタに分配、供給され、供給先のクラスタでは電源、ＧＮＤは共通である。クラスタ８１０、クラスタ８２０においてクラスタ内の画素またはＡＤ変換器は、レイアウト上で近接した配置である、電源が共通である、ＧＮＤが共通である、という共通な特徴を有している。このため、クラスタ内の、画素カラムの画素、ＡＤ変換器は、それぞれ相互間のばらつきが小さい。以下、説明上、クラスタ内の、画素カラムの画素、ＡＤ変換器のそれぞれ相互間のばらつきは無視できるレベルであり、特性は同等とする。

それに対してクラスタが異なる、画素カラムの画素、ＡＤ変換器は、それぞれ相互間のばらつきが大きい。そのため、クラスタが異なる、画素カラムの画素、ＡＤ変換器は、それぞれ相互間のばらつきを抑制することが必要である。そのため、ここでは、クラスタが異なる上下のＡＤ変換器の相互間のばらつきを検出する方法を示す。

まず、画素カラム８１１の動作について説明を行う。

前述のように、ＡＤ変換器８１３とＡＤ変換器８２１は、いずれも共通の特定画素８１４の画素の出力に接続される。画素は、垂直選択回路２２０の出力タイミングにより基本的に上側の画素から順次選択される。図８に示す画素とＡＤ変換器の構成（撮像素子８００）においては、クラスタが上下に分割されている。それぞれのクラスタで並行してそれぞれのクラスタの上側の画素から順次選択され、垂直信号線に出力され、ＡＤ変換器８１３、ＡＤ変換器８２１に入力される。

特定画素８１４の読み出しタイミングは通常の画素の読み出しタイミングに対して制約はないが、ここでは、通常の画素の読み出しが終了した後に読み出すこととする。例えば１カラムが１０８０画素の場合について説明を行う。画素は上下２分割されるため、画素カラム８１１は、上側は特定画素を含む５４０画素、下側も５４０画素の画素より構成される。上側、下側のクラスタ内の５４０画素は、それぞれのクラスタで上側から順次読み出される。上側クラスタ、下側クラスタの１番目、から５４０番目のタイミングで上下のＡＤ変換器でそれぞれ５４０画素の通常の読み出しが終了した後、５４１番目のタイミングで特定画素８１４を上下のＡＤ変換器で同時に読み出す。その後、特定画素８１４をＡＤ変換したＡＤ変換器８１３とＡＤ変換器８２１の出力デジタル値の差分を検出する。

以上、画素カラム８１１の動作について説明を行ったが他のすべてのカラムに対しても同様の処理を行う。

［３−３．効果等］
以上により、クラスタが異なるＡＤ変換器間の特性の誤差を精度良く検出することができる。クラスタ８１０、クラスタ８２０間のＡＤ変換器の誤差を検出することができ、この誤差に基づき補正を行うことにより、クラスタ８１０、クラスタ８２０間のＡＤ変換器の誤差に伴う弊害を低減することができる。実施の形態３のクラスタ構成においては、クラスタが上下に分割されているため、クラスタ８１０、クラスタ８２０間のＡＤ変換器の誤差に伴う弊害は、クラスタ境界である特定画素の水平ラインと次の水平ラインとの間の段差による横筋であり、この横筋を改善することができる。

（実施の形態４）
［４−１．構成］
図１０は、本技術の実施の形態４における撮像素子１０００においてクラスタと補正処理回路の構成を示した図である。実施の形態４において、クラスタは、第１クラスタ１１０、第２クラスタ１２０に２分割された場合の例を示している。

図１０では、第１クラスタ１１０、第２クラスタ１２０の内部の画素について省略し記載しているが、図１と同様である。

第１クラスタ１１０内にあるＡＤ変換器１１３および複数のＡＤ変換器の出力、第２クラスタ１２０内にある増設ＡＤ変換器１２１および複数のＡＤ変換器の出力は補正処理回路１０１０に入力される。補正処理回路１０１０は減算器１１１１、補正処理部１１１２を有する。ＡＤ変換器１１３および増設ＡＤ変換器１２１の出力は減算器１１１１に入力される。第１クラスタ１１０内にあるＡＤ変換器１１３および複数のＡＤ変換器の出力は補正処理部１１１２に入力される。減算器１１１１の出力は、補正処理部１１１２、補正処理部１１２２に入力される。

［４−２．動作］
補正処理回路１０１０は、第１クラスタ１１０、第２クラスタ１２０間のＡＤ変換器の誤差の補正を行う。減算器１１１１は増設ＡＤ変換器１２１の出力からＡＤ変換器１１３の出力を減算した差分値を出力する。減算器１１１１の出力は第１クラスタ１１０、第２クラスタ１２０間のＡＤ変換器の誤差と見なされる。第１クラスタ１１０内の複数のＡＤ変換器に対しては上記差分値の１／２を加算し、第２クラスタ１２０内のＡＤ変換器に対しては上記差分値の１／２を減算する。これによりクラスタ間のＡＤ変換器の誤差による段差を改善することができる。

第１クラスタ１１０内および第２クラスタ１２０内のＡＤ変換器の個数を、増設ＡＤ変換器を除きＮ個とする。第１クラスタ１１０内のＡＤ変換器の出力値をＤ１（ｎ）（ｎ=０〜Ｎ-１）、第２クラスタ１２０内のＡＤ変換器の出力値をＤ２（ｎ）（ｎ=０〜Ｎ-１）、第２クラスタ１２０内の増設ＡＤ変換器の出力値をＤ２ａとする。減算器１１１１の出力値をＤｄ１２とすると、
Ｄｄ１２=Ｄ２ａ−Ｄ１（Ｎ-１） ・・・式（４−１）
となる。

第１クラスタ１１０内のＡＤ変換器の出力値をＤ１’（ｎ）（ｎ=０〜Ｎ-１）、補正処理部の出力値をＤ２’（ｎ）（ｎ=０〜Ｎ-１）とすると、
Ｄ１’（ｎ）＝Ｄ１（ｎ）＋Ｄｄ１２×(１/２) ・・・式（４−２），
Ｄ２’（ｎ）＝Ｄ２（ｎ）−Ｄｄ１２×(１/２) ・・・式（４−３）
とすれば良い。

［４−３．効果等］
すべてのＡＤ変換器の入力は一定値である場合について考える。例えば、ＡＤ変換器は１０ｂｉｔ出力であり、０から１０２３の値を取るものとする。Ｄ１（ｎ）（ｎ=０〜Ｎ-１）はすべて同一の値５００という値をとり、Ｄ２ａおよびＤ２（ｎ）（ｎ=０〜Ｎ-１）もすべて同一の値５０８をとった場合については、式（４−１）より
Ｄｄ１２=５０８−５００=８
となる。この値８がクラスタ間のＡＤ変換器の誤差と見なされる。

式（４−２）、式（４−３）より
Ｄ１’（ｎ）＝５００＋８／２＝５０４
Ｄ２’（ｎ）＝５０８−８／２＝５０４
となり、Ｄ１’（ｎ）とＤ２’（ｎ）とは等しくなる。

以上のように２つのクラスタ間のＡＤ変換器の誤差を補正でき、縦筋をなくすることができる。上記においては、すべてのＡＤ変換器の入力が一定値である場合について説明したが、すべてのＡＤ変換器の入力が一定値でない場合であってもクラスタ間のＡＤ変換器の誤差を補正することは可能である。

（実施の形態５）
［５−１．構成］
図１１は、本技術の実施の形態５における撮像素子１１００の、クラスタと補正処理回路の構成を示した図である。実施の形態５における撮像素子１１００は、第１クラスタ１１０、第２クラスタ１２０、第３クラスタ１３０、補正処理回路１０１０を有する。

図１１において、クラスタは、第１クラスタ１１０、第２クラスタ１２０、第３クラスタ１３０の３個の例を示しており、第２クラスタ１２０を中心に、左右のクラスタとして第１クラスタ１１０、第３クラスタ１３０を一例として配置している。第３クラスタ１３０の図では説明上必要な増設ＡＤ変換器のみ記載しているが、第２クラスタ１２０と同等な構成である。図１１では、図１０同様にクラスタ内部の画素について省略し記載しているが、図１と同様である。

第１クラスタ１１０内にあるＡＤ変換器１１３を含む複数のＡＤ変換器の出力、第２クラスタ１２０内にある増設ＡＤ変換器１２１および複数のＡＤ変換器の出力、第３クラスタ１３０内にある増設ＡＤ変換器１３１および複数のＡＤ変換器の出力は、補正処理回路１０１０に入力される。補正処理回路１０１０は、減算器１１１１、補正処理部１１１２、減算器１１２１、補正処理部１１２２を有する。

ＡＤ変換器１１３および増設ＡＤ変換器１２１の出力は減算器１１１１に入力される。第１クラスタ１１０内にあるＡＤ変換器１１３および複数のＡＤ変換器の出力は補正処理部１１１２に入力される。減算器１１１１の出力は、補正処理部１１１２、補正処理部１１２２に入力される。

ＡＤ変換器１２３および増設ＡＤ変換器１３１の出力は減算器１１２１に入力される。減算器１１２１の出力は、補正処理部１１２２に入力される。

［５−２．動作］
補正処理回路１０１０は、第１クラスタ１１０、第２クラスタ１２０、第３クラスタ１３０間のＡＤ変換器の誤差の補正を行う。減算器１１１１は、増設ＡＤ変換器１２１の出力からＡＤ変換器１１３の出力を減算した差分値を出力する。減算器１１２１は増設ＡＤ変換器１３１の出力からＡＤ変換器１２３の出力を減算した差分値を出力する。

減算器１１１１の出力は第１クラスタ１１０、第２クラスタ１２０間のＡＤ変換器の誤差と見なされ、減算器１１２１の出力は第２クラスタ１２０、第３クラスタ１３０間のＡＤ変換器の誤差と見なされる。

減算器１１１１および減算器１１２１の出力により、第１クラスタ１１０、第２クラスタ１２０、第３クラスタ１３０間のＡＤ変換器の誤差による変化を把握することができる。この変化がなだらかになるようＬＰＦ処理を行ったのと同様な処理を行うことによりクラスタ間のＡＤ変換器の誤差による段差を改善することができる。

各クラスタ内のＡＤ変換器の個数を、増設ＡＤ変換器を除きＮ個とする。第１クラスタ１１０、第２クラスタ１２０、第３クラスタ１３０のＡＤ変換器の出力値をそれぞれ、
Ｄ１（ｎ）（ｎ=０〜Ｎ-１），
Ｄ２（ｎ）（ｎ=０〜Ｎ-１），
Ｄ３（ｎ）（ｎ=０〜Ｎ-１）
とする。

第２クラスタ１２０、第３クラスタ１３０の増設ＡＤ変換器の出力値をそれぞれ、Ｄ２ａ、Ｄ３ａ、とする。

ここでは、すべてのＡＤ変換器の入力は一定値である場合について考える。クラスタ毎に同一の誤差が発生した場合、Ｄ１（ｎ）、Ｄ２（ｎ）、Ｄ３（ｎ）は、いずれのｎに対しても同じ値となり、この値をＤ１ｂ、Ｄ２ｂ、Ｄ３ｂとすると、
Ｄ１（ｎ）＝Ｄ１ｂ（ｎ=０〜Ｎ-１），
Ｄ２（ｎ）＝Ｄ２ｂ（ｎ=０〜Ｎ-１），
Ｄ３（ｎ）＝Ｄ３ｂ（ｎ=０〜Ｎ-１）
となる。また、
Ｄ２ａ=Ｄ２ｂ，
Ｄ３ａ=Ｄ３ｂ
と表すことができる。

減算器１１１１、減算器１１２１の出力値をそれぞれＤｄ１２、Ｄｄ２３とすると、
Ｄｄ１２=Ｄ２ａ−Ｄ１ｂ ・・・式（５−１），
Ｄｄ２３=Ｄ３ａ−Ｄ２ｂ ・・・式（５−２）
となる。

以上より、Ｄ１（ｎ）、Ｄ３（ｎ）を、Ｄ２（ｎ）を使用して表すと、
Ｄ１（ｎ）＝Ｄ２（ｎ）−Ｄｄ１２ （ｎ=０〜Ｎ-１），
Ｄ３（ｎ）＝Ｄ２（ｎ）＋Ｄｄ２３ （ｎ=０〜Ｎ-１）
となる。

補正後のＤ２（ｎ’）は、Ｄ１（ｎ）、Ｄ２（ｎ）、Ｄ３（ｎ）に対して１/４、２/４、１/４の係数を乗算し加算したとすると、
Ｄ２（ｎ’）＝Ｄ２（ｎ）−(１/４)×Ｄｄ１２＋(１/４)×Ｄｄ２３ （ｎ=０〜Ｎ-１） ・・・式（５−３）
となる。

一般には、クラスタは上記３個に加え、図１１における第２クラスタ１２０と同等な構成が、第２クラスタ１２０の右側に複数個連続し配置される。下記では、主に３個のクラスタの中心にある第２クラスタ１２０の補正について説明を行ったが、クラスタが４個以上の場合は順次中心となるクラスタが右側にシフトし、左右のクラスタと合わせた３個のクラスタで同様な処理を行うものとする。

さらに、上記では、左右のクラスタと合わせた３個のクラスタでの処理について説明を行ったが、クラスタ数が多い場合、使用する左右のクラスタを増し、例えば左右をそれぞれ２個のクラスタ使用し、全部で５個のクラスタのデータを使用してもかまわない。

また、使用する左右のクラスタの個数は必ずしも同一でなくともよい。

［５−３．効果等］
すべてのＡＤ変換器の入力は一定値である場合について考える。例えば、ＡＤ変換器は１０ｂｉｔ出力であり、０から１０２３の値を取るものとする。具体的にＤ１（ｎ）（ｎ=０〜Ｎ-１）はすべて同一の値５００という値をとり、Ｄ２ａおよびＤ２（ｎ）（ｎ=０〜Ｎ-１）もすべて同一の値５０８という値をとり、Ｄ３ａおよびＤ３（ｎ）（ｎ=０〜Ｎ-１）もすべて同一の値５０４という値をとった場合について説明する。この場合、式（５−３）より
Ｄ２（ｎ’）＝５０５ （ｎ=０〜Ｎ-１）
となり、元のＤ２（ｎ）が左右の値に対して突出が改善される。

以上のように、クラスタ間のＡＤ変換器の誤差を補正でき、縦筋をなくすることができる。上記においては、すべてのＡＤ変換器の入力が一定値である場合について説明したが、すべてのＡＤ変換器の入力が一定値でない場合であってもクラスタ間のＡＤ変換器の誤差を補正することは可能である。

以上のように、本出願において開示する技術の例示として、実施の形態１〜５を説明した。しかしながら、本開示における技術は、これに限定されず、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記実施の形態１〜５で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。

また、実施の形態１〜５では、撮像手段（イメージセンサ）の一例として固体撮像素子であるＣＭＯＳイメージセンサを説明した。しかし、撮像手段はカラム型ＡＤ変換器を有するものであればよく、ＣＭＯＳイメージセンサや固体撮像素子に限定されない。

また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

本開示は、撮像装置に適用可能である。具体的には、スタジオ用カメラ、業務用カメラ、デジタルスチルカメラ、ムービー、カメラ機能付き携帯電話機、スマートフォンなどに使用される撮像装置として、本開示は適用可能である。

１００，５２０，６００，７００，８００，１０００，１１００ 撮像素子
２００，５００ 撮像装置
１１０，１２０，１３０，７１０，７２０，８１０，８２０ クラスタ
１１１，８１１ 画素カラム
１１２，８１２ 画素
１１３，１２３，４００，８１３，８２１ ＡＤ変換器
１２１，１３１ 増設ＡＤ変換器
２１０ 画素部
２２０ 垂直選択回路
２３０ ＡＤ変換部
２４０ 信号処理回路
２５０ 水平シフトレジスタ
２６０ 制御回路
３００，９００ 画素回路
３０１ フォトダイオード
３０２ ＦＤ
３０６ 水平選択トランジスタ
３０４ リセットトランジスタ
３０５ ソースフォロアトランジスタ
３０３，９０１ 垂直選択トランジスタ
４０１，４０３ 加算器
４０２，４０４ 積分回路
４０５ 量子化器
４０６ ＤＡ変換器
４０７ デシメーションフィルタ
５００ 撮像装置
５１０ レンズ
５３０ 信号処理回路
５４０ コントローラ部
６０１ 負荷
８１４ 特定画素
１１１１，１１２１ 減算器
１１１２，１１２２ 補正処理部
１０１０ 補正処理回路

本開示は、デジタルカメラ、デジタルビデオカメラなどに使用される撮像装置に関する。

特許文献１は、縦筋雑音を低減する固体撮像装置を開示する。特許文献１が開示する技術は、カラム画素に対応したカラム型ＡＤ変換器を備えた固体撮像装置における、縦筋雑音を低減する技術であって、有効画像領域外のオプティカルブラック部に位置する横方向の画素列の黒レベル信号を用いて、有効画像領域内の画素信号を補正する。

特開２０１２−１５５８７号公報

しかしながら、特許文献１の固体撮像装置では、オプティカルブラック部から読み出された信号を使用した補正手段のみ開示されている。そのため、信号レベルが黒から離れたレベル、すなわち信号レベルが大きい場合は、信号レベルに応じた誤差で補正されないという課題があった。

そこで本開示は、カラム型ＡＤ変換器の出力のばらつきを改善する撮像装置を提供する。特に、このばらつきによるによる縦筋を改善する撮像装置を提供する。

本開示における撮像装置は、光電変換された画素信号を出力する、二次元に配置された複数の画素と、前記複数の画素に含まれる第１画素カラムの画素の出力と接続され、前記出力の信号をデジタル信号に変換する第１アナログデジタル変換器と、前記第１画素カラムの画素の前記出力が接続された増設アナログデジタル変換器と、を有する。

本開示における撮像装置は、カラム型ＡＤ変換器の出力のばらつきを抑制するのに有効である。特に、カラム型ＡＤ変換器の出力のばらつきによる縦筋を改善するのに有効である。

図１は、実施の形態１における撮像素子の構成を示すブロック図である。 図２は、実施の形態１における撮像装置の全体構成を示すブロック図である。 図３は、実施の形態１における撮像装置の画素回路図である。 図４は、実施の形態１における撮像装置のＡＤ変換器の構成を示すブロック図である。 図５は、実施の形態１における撮像装置が用いられる撮像装置の全体構成を示すブロック図である。 図６は、実施の形態１の変形例における撮像素子の構成を示すブロック図である。 図７は、実施の形態２における撮像素子の構成を示すブロック図である。 図８は、実施の形態３における撮像素子の構成を示すブロック図である。 図９は、実施の形態３における撮像素子の画素回路図を示す回路図である。 図１０は、実施の形態４におけるクラスタと補正処理回路の構成を示すブロック図である。 図１１は、実施の形態５におけるクラスタと補正処理回路の構成を示すブロック図である。

以下、図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

なお、添付図面および以下の説明は、当業者が本開示を十分に理解するために、提供されるのであって、これらにより特許請求の範囲に記載の主題を限定することは意図されていない。

（実施の形態１）
以下、図１〜５を用いて、実施の形態１を説明する。

［１−１．構成］
図１は、本技術の実施の形態１における撮像素子１００の構成を示すブロック図である。本実施の形態ではＡＤ変換器としてカラム画素に対応したカラム型ＡＤ変換器を用いる。

図１に示すように、実施の形態１おける撮像素子１００は、行列状に配列された複数の画素１１２を備え、画素１１２の行列の列毎に、対応したカラムアナログデジタル変換器１１３（以後、単に、ＡＤ変換器又はＡＤＣという）を含む。画素１１２が成す行列のうち任意の一列は、画素カラム１１１である。

複数の画素１１２と複数のＡＤＣ１１３は、第１クラスタ１１０、第２クラスタ１２０に分割される。ここで、クラスタとは複数のカラムの画素とこれら複数のカラムに対応した複数のＡＤ変換器からなるまとまりと定義される。具体例として、１つのクラスタ内の画素またはＡＤ変換器は、例えばレイアウト上で近接した配置である、電源（図１におけるＶ＿ＡＤＣ）が共通である、ＧＮＤが共通である、等の共通な特徴を有している。また、クラスタ内のＡＤ変換器に使用されるクロックが共通であってもよい。ここで共通であるというのは、電源、ＧＮＤ、またはクロックが１つの供給元からクラスタ毎に分配され、クラスタに分配された電源、ＧＮＤ、またはクロックが共通に接続されていることなどを意味している。クラスタを構成する複数のカラムの数は、回路面、レイアウト面などの制約で決定される。例えばカラム数が６４〜２５６のケースが想定されるが、必ずしも２のべき乗に制約されるわけではない。また、全体を上下２分割するようなケースでは、９６０、１９２０等の大きな値をとることも想定される。

図１において、第１クラスタ１１０、第２クラスタ１２０は、全体の長方形の領域が左右に分割され、２つの長方形の領域となっている例を示している。電源、ＧＮＤは、それぞれのクラスタに分配、供給され、供給先のクラスタで電源、ＧＮＤは共通とした例を示している。

本実施の形態では、第１クラスタ１１０、第２クラスタ１２０の２つのクラスタに分割された例を説明するが、３つ以上のクラスタに分割され、第１クラスタ１１０、第２クラスタ１２０に引き続き、横に並列に配置された構成もあり得る。

第１クラスタ１１０は、第１画素カラム１１１を含む複数の画素カラム、第１ＡＤ変換器１１３を含む複数のＡＤ変換器を有する。画素カラム１１１は第１画素１１２を含む複数の画素を有する。第２クラスタ１２０は、複数の画素カラムと増設ＡＤ変換器１２１を含む複数のＡＤ変換器を有する。

第１クラスタ１１０内では、画素カラム１１１を含む複数の画素カラムの画素はＡＤ変換器１１３を含む複数のＡＤ変換器にそれぞれ接続される。第２クラスタ１２０では複数の画素カラムの画素は増設ＡＤ変換器１２１を除く複数のＡＤ変換器にそれぞれ接続される。さらに、第１画素カラム１１１の画素の出力は、ＡＤ変換器１１３と増設ＡＤ変換器１２１に接続される。このとき、第１画素カラム１１１の画素の出力からみて、ＡＤ変換器１１３と増設ＡＤ変換器１２１は電気的に並列に接続されている。

図２は、図１の撮像素子１００を用いた撮像装置２００（ここでは、ＣＭＯＳイメージセンサを用いる）の全体構成図を示す。図２における画素部２１０及びＡＤ変換部２３０が図１における撮像素子に対応する。ここで、撮像素子１００は半導体素子として、撮像素子１００を備える撮像装置２００は半導体装置として形成される。この半導体装置は、１つの半導体チップにより構成しても、複数の半導体チップを用いて構成してもよい。

撮像装置２００は、画素部２１０、垂直選択回路２２０、ＡＤ変換部２３０、信号処理回路２４０、水平シフトレジスタ２５０、制御回路２６０からなる。画素部２１０は、図１を使って説明した通り、水平方向と垂直方向からなる二次元に配列された複数の画素１１２からなる。

垂直選択回路２２０の出力は画素部２１０に入力され、画素の垂直位置を選択する。選択された水平１ラインの画素出力は水平期間ごとにＡＤ変換部２３０に入力される。ＡＤ変換部２３０の出力として水平１ラインのデータが水平期間ごとにデジタル信号処理を行う信号処理回路２４０に入力される。信号処理回路２４０出力の水平１ラインデータが水平期間ごとに水平シフトレジスタ２５０に入力される。水平シフトレジスタ２５０は、一旦、水平１ラインのデータが入力され、保持された後、１画素毎もしくは複数の画素毎に、撮像装置２００の出力として出力される。

制御回路２６０は、画素データが、水平１ライン毎に、ＡＤ変換部２３０、信号処理回路２４０、水平シフトレジスタ２５０を経由し出力されるように制御を行う。

次に、図３に示す画素回路３００は、図１における画素１１２の画素回路の一例である。画素回路３００は、フォトダイオード３０１、ＦＤ（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）３０２、垂直選択トランジスタ３０３、リセットトランジスタ３０４、ソースフォロアトランジスタ３０５、水平選択トランジスタ３０６からなる。フォトダイオード３０１は被写体からの光を信号電荷に変換する光電変換素子である。信号電荷はＦＤ３０２により信号電圧に変換される。この信号電圧は垂直選択トランジスタ３０３に入力された垂直選択信号に応じソースフォロアトランジスタ３０５に入力される。リセットトランジスタ３０４は垂直選択回路から入力されたリセット信号に応じ初期化を行うトランジスタである。ソースフォロアトランジスタ３０５はＦＤ３０２によって電圧に変換された信号電圧を垂直信号線に出力するためのトランジスタであり、水平選択トランジスタ３０６に入力された水平選択信号に応じ出力される。

図４のＡＤ変換器４００は、本実施の形態におけるＡＤ変換器の構成の一例である。本実施の形態においては、一例として、２次デルタシグマ型のＡＤ変換器を用いた。ＡＤ変換器４００は、画素からの出力されたアナログ電圧をデジタル信号に変換する。ＡＤ変換器４００は、加算器４０１、４０３、積分回路４０２、４０４、量子化器４０５、ＤＡ変換器４０６、からなる。画素から出力されたアナログ信号はＡＤ変換器４００に入力される。この入力信号は、加算器４０１、積分回路４０２、加算器４０３、積分回路４０４、量子化器４０５、デシメーションフィルタ（ｄｅｃｉｍａｔｉｏｎ ｆｉｌｔｅｒ）４０７を経由してデジタル信号として出力される。量子化器４０５の出力はＤＡ変換器４０６によりアナログ信号に変換され、符号を反転され加算器４０１、４０３にフィードバックされ加算される。

図５は、図２の撮像装置２００を用いた撮像装置の全体構成を示すブロック図である。撮像装置５００は、レンズ５１０を含む光学系、撮像素子５２０、信号処理回路５３０、コントローラ部５４０等によって構成される。

レンズ５１０は、被写体からの像光を撮像素子５２０の撮像面に結像する。撮像素子５２０は、レンズ５１０によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。

信号処理回路５３０は、撮像素子５２０の出力画像データに対して各種の画像処理を施す。例えば、撮像素子５２０の出力データに対して、ホワイトバランス調整処理やガンマ処理圧縮処理、ＹＣ変換処理、電子ズーム処理、圧縮処理などを行う。但し、信号処理回路５３０は、これらの全ての画像処理を行うものであってもよいし。これらの中の一部を行うものであってもよい。

コントローラ部５４０は、ソフトウェアまたはファームウェアで記載されたコンピュータプログラムにしたがって、撮像素子５２０、信号処理回路５３０を制御する。

［１−２．動作］
以上のように構成された図１の撮像素子１００と、図２の撮像装置２００についてその動作を以下説明する。

クラスタは、前述のように複数のカラムの画素と前記複数のカラムに対応した複数のＡＤ変換器からなるまとまりであり、クラスタ内の画素またはＡＤ変換器は、例えばレイアウト上で近接した配置となっている、電源が共通である、ＧＮＤが共通である等の共通な特徴を有している。

このため、クラスタ内の、画素カラムの画素、ＡＤ変換器は、それぞれ相互間のばらつきが小さい。以下、説明上、クラスタ内では、画素カラムの画素、ＡＤ変換器のそれぞれ相互間のばらつきは無視できるレベルであり、特性は同等とする。

それに対してクラスタが異なる、画素カラムの画素、ＡＤ変換器は、それぞれ相互間のばらつきが大きい。そのため、クラスタが異なる、画素カラムの画素、ＡＤ変換器は、それぞれ相互間のばらつきを抑制することが必要である。そのため、ここでは、クラスタが異なるＡＤ変換器の相互間のばらつきを検出する方法を示す。

前述のように、ＡＤ変換器１１３と増設ＡＤ変換器１２１は、いずれも共通の画素カラム１１１の画素の出力に、電気的に並列に接続される。画素カラム１１１の画素は、垂直選択回路２２０の出力タイミングにより上側の画素から順次選択される。まず、画素カラム１１１の最上部にある画素１１２が選択され、画素１１２の出力が画素カラム１１１の画素とＡＤ変換器１１３とを接続する垂直信号線に出力される。以下同様に、水平期間ごとに順次選択された画素の出力が、画素カラム１１１の画素とＡＤ変換器１１３とを接続する垂直信号線に出力される。

以上のように、実施の形態１において、ＡＤ変換器１１３と増設ＡＤ変換器１２１には同一の画素カラム１１１の出力信号が入力される。このときＡＤ変換器１１３と増設ＡＤ変換器１２１は入力アナログ値が同一であるため、出力デジタル値が異なる場合、ＡＤ変換器１１３と増設ＡＤ変換器１２１の特性ばらつきによるものとみなすことができる。クラスタ内のＡＤ変換器の特性は同等と見なせるため、ＡＤ変換器１１３は第１クラスタ１１０内のＡＤ変換器の特性を代表している。同様に、増設ＡＤ変換器１２１は第２クラスタ１２０内のＡＤ変換器の特性を代表している。

以上より、ＡＤ変換器１１３と増設ＡＤ変換器１２１の出力デジタル値の差を検出することにより、第１クラスタ１１０内と第２クラスタ１２０内におけるＡＤ変換器の特性のばらつきを検出することができる。

また、隣接する２つのクラスタ間のＡＤ変換器間の特性差を検出し、この特性差を減少するような補正処理を行うことにより、ＡＤ変換器の特性のばらつきを減少することが可能となる。

［１−３．効果等］
ＡＤ変換器１１３と増設ＡＤ変換器１２１は上側から順次選択された画素出力が入力され、それに応じ特性差の検出結果が出力される。以上の処理は通常の画素を出力するタイミングと同タイミングで行われる。これにより、例えば１フレーム毎にフレーム内の任意のタイミングでテスト期間を設定するというような必要はない。そのため、画素数の増大に伴いフレームレートが増大した場合も、テスト期間を入れ込むことなくリアルタイムでの特性差検出ができるため、有用である。また、検査工程等の特定の時点に誤差を検出し補正するような方式においては、その後の経時変化や温度等の条件の変化により誤差データに変化が生じても、正確な補正が行われる。

また、このＡＤ変換器間の特性差の検出出力は、実際に信号が入力された結果、検出された値である。これにより、入力の信号レベルが低い場合も高い場合もそれに応じたＡＤ変換器間の特性差検出が行われる。これにより、従来技術のように、黒レベルで誤差を検出し、その結果で補正を行うことにより、黒レベルから離れた条件では誤差が異なるために正確な補正が行われない、という問題は生じにくい。

ＡＤ変換器間の特性の誤差として、オフセット誤差、ゲイン誤差と分けて考えることが可能である。例えば黒レベルで誤差を検出するようなケースでは、オフセット誤差を検出しているとみなせる。ゲイン誤差がゼロの場合については、誤差がレベルにかかわらず一定のためオフセットのみの誤差の補正により対応可能である。しかし、ゲインの誤差があるケースにおいては誤差がレベルに応じて変化するため、オフセットの誤差を補正するだけでは補正が不十分となる。実施の形態１においては実際の信号レベルに対して２つのＡＤ変換器により誤差を検出可能なため、結果として、信号レベルに応じてオフセット誤差とゲイン誤差を合わせた誤差を検出していることとなる。

以上によりＡＤ変換器間の特性の誤差を入力される信号レベルに応じて精度良く検出することができ、この検出結果を用いることによりＡＤ変換器の特性のばらつきに起因する縦筋を改善することができる。

（実施の形態１の変形例）
実施の形態１の変形例は、実施の形態１において増設ＡＤ変換器の追加に伴う特性劣化を改善する構成を追加した一例である。

図６は、さらに負荷６０１の構成を含む撮像素子６００の構成を示すブロック図である。その他の構成については図１及び実施の形態１と同様であるため、図示及び説明を省略する。実施の形態１において、画素カラム１１１の画素の出力は、ＡＤ変換器１１３と増設ＡＤ変換器１２１の２つのＡＤ変換器に接続されているため画素カラム１１１は他の画素カラムに比較して負荷容量が増加している。実施の形態１の変形例においては、図１における撮像素子１００において、画素カラム１１１以外の画素カラムの画素とＡＤ変換器を接続配線に対し、負荷を追加した構成となっている。これにより、画素カラム１１１の画素の出力に対する負荷容量と、それ以外のカラムの画素の出力に対する負荷容量を等しくすることが可能である。これにより、ＡＤ変換器の入力で誤差が発生することを回避できる。

（実施の形態２）
以下、図７および図２〜５を用いて、実施の形態２を説明する。但し、図２〜５についての内容は、実施の形態１において説明した内容と同様のため説明を省略する。

［２−１．構成］
図７は、本技術の実施の形態２における撮像素子７００を示すブロック図である。撮像素子７００は、画素とＡＤ変換器は、第１のクラスタ７１０、第２のクラスタ７２０に分割される。

実施の形態２における撮像素子７００では、クラスタ７１０、クラスタ７２０は、全体の長方形の領域に対し、複数の画素１１２を備えた画素部を上下から櫛形に分割するように配置されている。ＡＤ変換器は画素部の上下に配置されている。画素部は全体としては長方形の領域に配置されているが、カラム毎に上下のＡＤ変換器に交互に接続される構成となっている。電源、ＧＮＤは、それぞれのクラスタに分配、供給され、供給先のクラスタでは電源、ＧＮＤは共通である。なお、ここで画素部の上下とは、複数の画素１１２がなす行列のカラム方向の上下を指す。

撮像素子７００における画素とＡＤ変換器の構成では、クラスタ７１０、クラスタ７２０上下に櫛形に分割されている２つのクラスタに分割された例を示しているが、４つのクラスタに分割され、クラスタ７１０、クラスタ７２０と合わせた長方形の領域と同様な領域が、引き続き横に並列に配置された構成もあり得る。

クラスタ７１０、画素カラム１１１を含む複数の画素カラム、ＡＤ変換器１１３を含む複数のＡＤ変換器との関係、クラスタ７２０、複数の画素カラム、第１増設ＡＤ変換器１２１を含む複数のＡＤ変換器との関係は実施の形態１と同様である。

図７に示した画素とＡＤ変換器の構成（撮像素子７００）は、図２の画素部２１０、ＡＤ変換部２３０に対応する。

図７の画素１１２の構成は図３に示したものと同様である。図７のＡＤ変換器１１３の構成は図４に示したものと同様である。撮像装置の全体構成を示すブロック図は図５に示したものと同様である。

［２−２．動作］
実施の形態１とクラスタ構成が異なるが、実施の形態１と基本的な動作は同様である。

［２−３．効果等］
実施の形態１と同様に、クラスタが異なるＡＤ変換器間の特性の誤差を精度良く検出することができる。この検出結果を用いることによりクラスタが異なるＡＤ変換器の特性のばらつきに起因する弊害を減少することができる。実施の形態２ではクラスタが異なるＡＤ変換器の特性のばらつきに起因する弊害は、クラスタ上下に櫛形に分割されているため１カラムおきの縦筋となり、この縦筋を改善することができる。

（実施の形態３）
以下、図８および図２〜５を用いて、実施の形態２を説明する。但し、図２〜５の個々の図の内容は、実施の形態１において説明した内容と同様のため説明を省略する。

［３−１．構成］
図８は、本技術の実施の形態３における撮像素子８００を示すブロック図である。実施の形態３における撮像素子８００において、画素とＡＤ変換器は、上下のクラスタ、すなわち、クラスタ８１０及びクラスタ８２０に２分割される。

実施の形態３における撮像素子８００では、クラスタ８１０、クラスタ８２０は、全体の長方形の領域に対し、上下に２分割された長方形の領域である。ＡＤ変換器は最上部、最下部に配置されている。画素は全体としては長方形の領域に配置され、上下に２分割され、上側の画素は最上部のＡＤ変換器に接続され、下側の画素は最下部のＡＤ変換器に接続される。電源、ＧＮＤは、それぞれのクラスタに分配、供給され、供給先のクラスタでは電源、ＧＮＤは共通である。なお、ここで上下とは、複数の画素１１２がなす行列のカラム方向の上下を指す。

撮像素子８００における画素とＡＤ変換器の構成では、クラスタ８１０、クラスタ８２０が上下に２分割された例を示しているが、例えば４つのクラスタに分割され、クラスタ８１０、クラスタ８２０と合わせた長方形の領域と同様な領域が、引き続き横に並列に配置された構成も考えられる。

クラスタ８１０は、特定画素８１４を含む上段の複数の画素、ＡＤ変換器８１３を含む上段の複数のＡＤ変換器を有する。クラスタ８２０は、下段の複数の画素、ＡＤ変換器８２１を含む下段の複数のＡＤ変換器を有する。

画素カラム８１１は、画素８１２を含む上段にある複数の画素、特定画素８１４、下段にある複数の画素を有する。画素カラム８１１の特定画素８１４を含む上段の複数の画素はＡＤ変換器８１３に接続される。画素カラム８１１の特定画素８１４および下段の複数の画素はＡＤ変換器８２１に接続される。画素カラム８１１以外のカラムについても同様に、上段の複数の画素は対応する上段のＡＤ変換器に接続され、特定画素、下段にある複数の画素は対応する下段ＡＤ変換器に接続される。このとき、特定画素８１４の出力からみて、ＡＤ変換器８１３とＡＤ変換器８２１は電気的に並列に接続されている。

ここで特定画素とは、任意の画素であってよいが、図８に示す例では、クラスタ８１０の画素の最下段にあり、クラスタ８２０との境界に接しているラインにある画素を示す。特定画素は、カラムの上段ＡＤ変換器と下段ＡＤ変換器上記に接続される。このため特定画素は、通常の画素に比較して出力の負荷容量が増える。

特定画素８１４の構成例を図９の画素回路９００に示す。画素回路９００は画素回路３００に対し、垂直選択トランジスタ９０１が追加され、出力が出力１と出力２の２系統としている。出力１は上段のＡＤ変換器８１３に接続され、出力２は下段のＡＤ変換器８２１に接続される。これにより、出力１と出力２から見た負荷容量をほぼ同等にすることが可能である。

但し、負荷容量が増えることの影響が問題ない場合、もしくは画素の構成を均一にすることを優先する場合には、通常の画素と同等とし、出力を上下のＡＤ変換器に接続してもかまわない。

画素８１２を含む、通常の画素は図３に示した構成である。通常の画素とは、特定画素以外の画素を指す。

実施の形態３における撮像素子８００は、図２の画素部２１０、ＡＤ変換部２３０に相当する。図８ではＡＤ変換器が上下に分割されているが、ＡＤ変換部２３０は、上下のＡＤ変換器を合わせたものと対応し、すべてのＡＤ変換器の出力が信号処理回路２４０に入力される。その他は実施の形態１で説明した内容と同様である。

［３−２．動作］
以上のように構成された図８に示す実施の形態３における撮像素子８００と、図２に示す撮像装置２００についてその動作を以下説明する。

前述のように、クラスタ８１０、クラスタ８２０は、画素は上下に２分割され、電源、ＧＮＤは、それぞれのクラスタに分配、供給され、供給先のクラスタでは電源、ＧＮＤは共通である。クラスタ８１０、クラスタ８２０においてクラスタ内の画素またはＡＤ変換器は、レイアウト上で近接した配置である、電源が共通である、ＧＮＤが共通である、という共通な特徴を有している。このため、クラスタ内の、画素カラムの画素、ＡＤ変換器は、それぞれ相互間のばらつきが小さい。以下、説明上、クラスタ内の、画素カラムの画素、ＡＤ変換器のそれぞれ相互間のばらつきは無視できるレベルであり、特性は同等とする。

それに対してクラスタが異なる、画素カラムの画素、ＡＤ変換器は、それぞれ相互間のばらつきが大きい。そのため、クラスタが異なる、画素カラムの画素、ＡＤ変換器は、それぞれ相互間のばらつきを抑制することが必要である。そのため、ここでは、クラスタが異なる上下のＡＤ変換器の相互間のばらつきを検出する方法を示す。

まず、画素カラム８１１の動作について説明を行う。

前述のように、ＡＤ変換器８１３とＡＤ変換器８２１は、いずれも共通の特定画素８１４の画素の出力に接続される。画素は、垂直選択回路２２０の出力タイミングにより基本的に上側の画素から順次選択される。図８に示す画素とＡＤ変換器の構成（撮像素子８００）においては、クラスタが上下に分割されている。それぞれのクラスタで並行してそれぞれのクラスタの上側の画素から順次選択され、垂直信号線に出力され、ＡＤ変換器８１３、ＡＤ変換器８２１に入力される。

特定画素８１４の読み出しタイミングは通常の画素の読み出しタイミングに対して制約はないが、ここでは、通常の画素の読み出しが終了した後に読み出すこととする。例えば１カラムが１０８０画素の場合について説明を行う。画素は上下２分割されるため、画素カラム８１１は、上側は特定画素を含む５４０画素、下側も５４０画素の画素より構成される。上側、下側のクラスタ内の５４０画素は、それぞれのクラスタで上側から順次読み出される。上側クラスタ、下側クラスタの１番目、から５４０番目のタイミングで上下のＡＤ変換器でそれぞれ５４０画素の通常の読み出しが終了した後、５４１番目のタイミングで特定画素８１４を上下のＡＤ変換器で同時に読み出す。その後、特定画素８１４をＡＤ変換したＡＤ変換器８１３とＡＤ変換器８２１の出力デジタル値の差分を検出する。

以上、画素カラム８１１の動作について説明を行ったが他のすべてのカラムに対しても同様の処理を行う。

［３−３．効果等］
以上により、クラスタが異なるＡＤ変換器間の特性の誤差を精度良く検出することができる。クラスタ８１０、クラスタ８２０間のＡＤ変換器の誤差を検出することができ、この誤差に基づき補正を行うことにより、クラスタ８１０、クラスタ８２０間のＡＤ変換器の誤差に伴う弊害を低減することができる。実施の形態３のクラスタ構成においては、クラスタが上下に分割されているため、クラスタ８１０、クラスタ８２０間のＡＤ変換器の誤差に伴う弊害は、クラスタ境界である特定画素の水平ラインと次の水平ラインとの間の段差による横筋であり、この横筋を改善することができる。

（実施の形態４）
［４−１．構成］
図１０は、本技術の実施の形態４における撮像素子１０００においてクラスタと補正処理回路の構成を示した図である。実施の形態４において、クラスタは、第１クラスタ１１０、第２クラスタ１２０に２分割された場合の例を示している。

図１０では、第１クラスタ１１０、第２クラスタ１２０の内部の画素について省略し記載しているが、図１と同様である。

第１クラスタ１１０内にあるＡＤ変換器１１３および複数のＡＤ変換器の出力、第２クラスタ１２０内にある増設ＡＤ変換器１２１および複数のＡＤ変換器の出力は補正処理回路１０１０に入力される。補正処理回路１０１０は減算器１１１１、補正処理部１１１２を有する。ＡＤ変換器１１３および増設ＡＤ変換器１２１の出力は減算器１１１１に入力される。第１クラスタ１１０内にあるＡＤ変換器１１３および複数のＡＤ変換器の出力は補正処理部１１１２に入力される。減算器１１１１の出力は、補正処理部１１１２、補正処理部１１２２に入力される。

［４−２．動作］
補正処理回路１０１０は、第１クラスタ１１０、第２クラスタ１２０間のＡＤ変換器の誤差の補正を行う。減算器１１１１は増設ＡＤ変換器１２１の出力からＡＤ変換器１１３の出力を減算した差分値を出力する。減算器１１１１の出力は第１クラスタ１１０、第２クラスタ１２０間のＡＤ変換器の誤差と見なされる。第１クラスタ１１０内の複数のＡＤ変換器に対しては上記差分値の１／２を加算し、第２クラスタ１２０内のＡＤ変換器に対しては上記差分値の１／２を減算する。これによりクラスタ間のＡＤ変換器の誤差による段差を改善することができる。

第１クラスタ１１０内および第２クラスタ１２０内のＡＤ変換器の個数を、増設ＡＤ変換器を除きＮ個とする。第１クラスタ１１０内のＡＤ変換器の出力値をＤ１（ｎ）（ｎ=０〜Ｎ-１）、第２クラスタ１２０内のＡＤ変換器の出力値をＤ２（ｎ）（ｎ=０〜Ｎ-１）、第２クラスタ１２０内の増設ＡＤ変換器の出力値をＤ２ａとする。減算器１１１１の出力値をＤｄ１２とすると、
Ｄｄ１２=Ｄ２ａ−Ｄ１（Ｎ-１） ・・・式（４−１）
となる。

第１クラスタ１１０内のＡＤ変換器の出力値をＤ１’（ｎ）（ｎ=０〜Ｎ-１）、補正処理部の出力値をＤ２’（ｎ）（ｎ=０〜Ｎ-１）とすると、
Ｄ１’（ｎ）＝Ｄ１（ｎ）＋Ｄｄ１２×(１/２) ・・・式（４−２），
Ｄ２’（ｎ）＝Ｄ２（ｎ）−Ｄｄ１２×(１/２) ・・・式（４−３）
とすれば良い。

［４−３．効果等］
すべてのＡＤ変換器の入力は一定値である場合について考える。例えば、ＡＤ変換器は１０ｂｉｔ出力であり、０から１０２３の値を取るものとする。Ｄ１（ｎ）（ｎ=０〜Ｎ-１）はすべて同一の値５００という値をとり、Ｄ２ａおよびＤ２（ｎ）（ｎ=０〜Ｎ-１）もすべて同一の値５０８をとった場合については、式（４−１）より
Ｄｄ１２=５０８−５００=８
となる。この値８がクラスタ間のＡＤ変換器の誤差と見なされる。

式（４−２）、式（４−３）より
Ｄ１’（ｎ）＝５００＋８／２＝５０４
Ｄ２’（ｎ）＝５０８−８／２＝５０４
となり、Ｄ１’（ｎ）とＤ２’（ｎ）とは等しくなる。

以上のように２つのクラスタ間のＡＤ変換器の誤差を補正でき、縦筋をなくすることができる。上記においては、すべてのＡＤ変換器の入力が一定値である場合について説明したが、すべてのＡＤ変換器の入力が一定値でない場合であってもクラスタ間のＡＤ変換器の誤差を補正することは可能である。

（実施の形態５）
［５−１．構成］
図１１は、本技術の実施の形態５における撮像素子１１００の、クラスタと補正処理回路の構成を示した図である。実施の形態５における撮像素子１１００は、第１クラスタ１１０、第２クラスタ１２０、第３クラスタ１３０、補正処理回路１０１０を有する。

図１１において、クラスタは、第１クラスタ１１０、第２クラスタ１２０、第３クラスタ１３０の３個の例を示しており、第２クラスタ１２０を中心に、左右のクラスタとして第１クラスタ１１０、第３クラスタ１３０を一例として配置している。第３クラスタ１３０の図では説明上必要な増設ＡＤ変換器のみ記載しているが、第２クラスタ１２０と同等な構成である。図１１では、図１０同様にクラスタ内部の画素について省略し記載しているが、図１と同様である。

第１クラスタ１１０内にあるＡＤ変換器１１３を含む複数のＡＤ変換器の出力、第２クラスタ１２０内にある増設ＡＤ変換器１２１および複数のＡＤ変換器の出力、第３クラスタ１３０内にある増設ＡＤ変換器１３１および複数のＡＤ変換器の出力は、補正処理回路１０１０に入力される。補正処理回路１０１０は、減算器１１１１、補正処理部１１１２、減算器１１２１、補正処理部１１２２を有する。

ＡＤ変換器１１３および増設ＡＤ変換器１２１の出力は減算器１１１１に入力される。第１クラスタ１１０内にあるＡＤ変換器１１３および複数のＡＤ変換器の出力は補正処理部１１１２に入力される。減算器１１１１の出力は、補正処理部１１１２、補正処理部１１２２に入力される。

ＡＤ変換器１２３および増設ＡＤ変換器１３１の出力は減算器１１２１に入力される。減算器１１２１の出力は、補正処理部１１２２に入力される。

［５−２．動作］
補正処理回路１０１０は、第１クラスタ１１０、第２クラスタ１２０、第３クラスタ１３０間のＡＤ変換器の誤差の補正を行う。減算器１１１１は、増設ＡＤ変換器１２１の出力からＡＤ変換器１１３の出力を減算した差分値を出力する。減算器１１２１は増設ＡＤ変換器１３１の出力からＡＤ変換器１２３の出力を減算した差分値を出力する。

減算器１１１１の出力は第１クラスタ１１０、第２クラスタ１２０間のＡＤ変換器の誤差と見なされ、減算器１１２１の出力は第２クラスタ１２０、第３クラスタ１３０間のＡＤ変換器の誤差と見なされる。

減算器１１１１および減算器１１２１の出力により、第１クラスタ１１０、第２クラスタ１２０、第３クラスタ１３０間のＡＤ変換器の誤差による変化を把握することができる。この変化がなだらかになるようＬＰＦ処理を行ったのと同様な処理を行うことによりクラスタ間のＡＤ変換器の誤差による段差を改善することができる。

各クラスタ内のＡＤ変換器の個数を、増設ＡＤ変換器を除きＮ個とする。第１クラスタ１１０、第２クラスタ１２０、第３クラスタ１３０のＡＤ変換器の出力値をそれぞれ、
Ｄ１（ｎ）（ｎ=０〜Ｎ-１），
Ｄ２（ｎ）（ｎ=０〜Ｎ-１），
Ｄ３（ｎ）（ｎ=０〜Ｎ-１）
とする。

第２クラスタ１２０、第３クラスタ１３０の増設ＡＤ変換器の出力値をそれぞれ、Ｄ２ａ、Ｄ３ａ、とする。

ここでは、すべてのＡＤ変換器の入力は一定値である場合について考える。クラスタ毎に同一の誤差が発生した場合、Ｄ１（ｎ）、Ｄ２（ｎ）、Ｄ３（ｎ）は、いずれのｎに対しても同じ値となり、この値をＤ１ｂ、Ｄ２ｂ、Ｄ３ｂとすると、
Ｄ１（ｎ）＝Ｄ１ｂ（ｎ=０〜Ｎ-１），
Ｄ２（ｎ）＝Ｄ２ｂ（ｎ=０〜Ｎ-１），
Ｄ３（ｎ）＝Ｄ３ｂ（ｎ=０〜Ｎ-１）
となる。また、
Ｄ２ａ=Ｄ２ｂ，
Ｄ３ａ=Ｄ３ｂ
と表すことができる。

減算器１１１１、減算器１１２１の出力値をそれぞれＤｄ１２、Ｄｄ２３とすると、
Ｄｄ１２=Ｄ２ａ−Ｄ１ｂ ・・・式（５−１），
Ｄｄ２３=Ｄ３ａ−Ｄ２ｂ ・・・式（５−２）
となる。

以上より、Ｄ１（ｎ）、Ｄ３（ｎ）を、Ｄ２（ｎ）を使用して表すと、
Ｄ１（ｎ）＝Ｄ２（ｎ）−Ｄｄ１２ （ｎ=０〜Ｎ-１），
Ｄ３（ｎ）＝Ｄ２（ｎ）＋Ｄｄ２３ （ｎ=０〜Ｎ-１）
となる。

補正後のＤ２（ｎ’）は、Ｄ１（ｎ）、Ｄ２（ｎ）、Ｄ３（ｎ）に対して１/４、２/４、１/４の係数を乗算し加算したとすると、
Ｄ２（ｎ’）＝Ｄ２（ｎ）−(１/４)×Ｄｄ１２＋(１/４)×Ｄｄ２３ （ｎ=０〜Ｎ-１） ・・・式（５−３）
となる。

一般には、クラスタは上記３個に加え、図１１における第２クラスタ１２０と同等な構成が、第２クラスタ１２０の右側に複数個連続し配置される。下記では、主に３個のクラスタの中心にある第２クラスタ１２０の補正について説明を行ったが、クラスタが４個以上の場合は順次中心となるクラスタが右側にシフトし、左右のクラスタと合わせた３個のクラスタで同様な処理を行うものとする。

さらに、上記では、左右のクラスタと合わせた３個のクラスタでの処理について説明を行ったが、クラスタ数が多い場合、使用する左右のクラスタを増し、例えば左右をそれぞれ２個のクラスタ使用し、全部で５個のクラスタのデータを使用してもかまわない。

また、使用する左右のクラスタの個数は必ずしも同一でなくともよい。

［５−３．効果等］
すべてのＡＤ変換器の入力は一定値である場合について考える。例えば、ＡＤ変換器は１０ｂｉｔ出力であり、０から１０２３の値を取るものとする。具体的にＤ１（ｎ）（ｎ=０〜Ｎ-１）はすべて同一の値５００という値をとり、Ｄ２ａおよびＤ２（ｎ）（ｎ=０〜Ｎ-１）もすべて同一の値５０８という値をとり、Ｄ３ａおよびＤ３（ｎ）（ｎ=０〜Ｎ-１）もすべて同一の値５０４という値をとった場合について説明する。この場合、式（５−３）より
Ｄ２（ｎ’）＝５０５ （ｎ=０〜Ｎ-１）
となり、元のＤ２（ｎ）が左右の値に対して突出が改善される。

以上のように、クラスタ間のＡＤ変換器の誤差を補正でき、縦筋をなくすることができる。上記においては、すべてのＡＤ変換器の入力が一定値である場合について説明したが、すべてのＡＤ変換器の入力が一定値でない場合であってもクラスタ間のＡＤ変換器の誤差を補正することは可能である。

以上のように、本出願において開示する技術の例示として、実施の形態１〜５を説明した。しかしながら、本開示における技術は、これに限定されず、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記実施の形態１〜５で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。

また、実施の形態１〜５では、撮像手段（イメージセンサ）の一例として固体撮像素子であるＣＭＯＳイメージセンサを説明した。しかし、撮像手段はカラム型ＡＤ変換器を有するものであればよく、ＣＭＯＳイメージセンサや固体撮像素子に限定されない。

また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

本開示は、撮像装置に適用可能である。具体的には、スタジオ用カメラ、業務用カメラ、デジタルスチルカメラ、ムービー、カメラ機能付き携帯電話機、スマートフォンなどに使用される撮像装置として、本開示は適用可能である。

１００，５２０，６００，７００，８００，１０００，１１００ 撮像素子
２００，５００ 撮像装置
１１０，１２０，１３０，７１０，７２０，８１０，８２０ クラスタ
１１１，８１１ 画素カラム
１１２，８１２ 画素
１１３，１２３，４００，８１３，８２１ ＡＤ変換器
１２１，１３１ 増設ＡＤ変換器
２１０ 画素部
２２０ 垂直選択回路
２３０ ＡＤ変換部
２４０ 信号処理回路
２５０ 水平シフトレジスタ
２６０ 制御回路
３００，９００ 画素回路
３０１ フォトダイオード
３０２ ＦＤ
３０６ 水平選択トランジスタ
３０４ リセットトランジスタ
３０５ ソースフォロアトランジスタ
３０３，９０１ 垂直選択トランジスタ
４０１，４０３ 加算器
４０２，４０４ 積分回路
４０５ 量子化器
４０６ ＤＡ変換器
４０７ デシメーションフィルタ
５００ 撮像装置
５１０ レンズ
５３０ 信号処理回路
５４０ コントローラ部
６０１ 負荷
８１４ 特定画素
１１１１，１１２１ 減算器
１１１２，１１２２ 補正処理部
１０１０ 補正処理回路

Claims (11)

1. 光電変換された画素信号を出力する二次元に配置された複数の画素と、
   前記複数の画素に含まれる第１画素カラムの画素の出力と接続され、前記出力の信号をデジタル信号に変換する第１アナログデジタル変換器と、
   前記第１画素カラムの画素の前記出力が接続された増設アナログデジタル変換器と、を有する、
   撮像装置。
2. 前記第１画素カラムを含む複数の画素カラムを有する第１クラスタと、
   前記第１アナログデジタル変換器を含む、第１クラスタの複数のアナログデジタル変換器と、
   第２画素カラムを含む複数の画素カラムを有する第２クラスタと、
   前記第２画素カラムの画素の出力信号をデジタル信号に変換する第２アナログデジタル変換器を含む、第２クラスタの複数のアナログデジタル変換器と、を有し、
   前記増設アナログデジタル変換器は前記第２クラスタに含まれ、
   前記第１クラスタに含まれる複数の画素カラムの出力が接続された前記第１クラスタの複数のアナログデジタル変換器と、
   前記第２クラスタに含まれる複数の画素カラムの出力が接続された前記第２クラスタの複数のアナログデジタル変換器とは、二次元に配置された複数の画素に対して同一側に位置する、
   請求項１記載の撮像装置。
3. 前記第１クラスタと前記第２クラスタは隣接している、
   請求項２記載の撮像装置。
4. 前記第１画素カラムを含む複数の画素カラムを有する第１クラスタと、
   前記第１アナログデジタル変換器を含む複数のアナログデジタル変換器と、
   前記第２画素カラムを含む複数の画素カラムを有する第２クラスタと、前記第２アナログデジタル変換器を含む複数のアナログデジタル変換器と、を有し、
   前記第１クラスタの複数の画素カラムと前記第２クラスタの複数の画素カラムはそれぞれ交互に位置し、
   第１クラスタに属する複数のアナログデジタル変換器と第２のクラスタに属する複数のアナログデジタル変換器が、二次元に配置された複数の画素に対して異なる側に位置する、
   請求項１記載の撮像装置。
5. さらに負荷を有し、前記負荷は、前記増設アナログデジタル変換器が接続されていない画素カラムの画素と、アナログデジタル変換器とを接続する配線に接続されている、
   請求項２記載の撮像装置。
6. 前記第１クラスタに含まれる複数の画素カラムと、
   前記第２クラスタに含まれる複数の画素カラムとは、電源線が異なる、又は、グランド線が異なる、
   請求項２から請求項５のいずれか一項に記載の撮像装置。
7. 前記第１クラスタに含まれる複数の画素カラムは電源線又はグランド線が共有され、
   前記第２クラスタに含まれる複数の画素カラムは電源線又はグランド線が共有されている、
   請求項２から請求項５のいずれか一項に記載の撮像装置。
8. さらにデジタル処理回路を有し、
   前記増設アナログデジタル変換器のデジタル出力に基づき、第１クラスタの複数のアナログデジタル変換器のデジタル出力を補正する、
   請求項２から請求項５のいずれか一項に記載の撮像装置。
9. 前記デジタル処理回路は、
   前記第１アナログデジタル変換器のデジタル出力と前記増設アナログデジタル変換器のデジタル出力を用い前記第１クラスタと前記第２クラスタ間の誤差を検出し、
   検出された前記誤差に基づき、前記第１クラスタの複数のアナログデジタル変換器のデジタル出力を補正する、
   請求項８記載の撮像装置。
10. 前記デジタル処理回路は、さらに第３クラスタを有し、
    前記第２アナログデジタル変換器のデジタル出力と第３クラスタの増設アナログデジタル変換器のデジタル出力を用い前記第２クラスタと前記第３クラスタ間の誤差を検出し、
    検出された前記誤差に基づき、前記第２クラスタの複数のアナログデジタル変換器のデジタル出力を補正する、
    請求項９記載の撮像装置。
11. 行列上に配置された複数の画素が上クラスタと下クラスタに分類されており、
    第１画素カラムに含まれる複数の画素は、上クラスタに含まれる第１グループの画素と下クラスタに含まれる第２グループの画素を含み、
    前記第１グループの画素は上部のアナログデジタル変換器に接続され、
    前記第２グループの画素は下部のアナログデジタル変換器に接続されており、
    第１グループの画素のうち少なくとも１つの画素は前記下部のアナログデジタル変換器にも接続されている、
    撮像装置。

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