JP2012015587A - 固体撮像装置 - Google Patents

Abstract

【課題】各種雑音の効果的な補正を可能とする固体撮像装置を提供すること。
【解決手段】第３のオプティカルブラック部１３は、第１のオプティカルブラック部１１と行方向に並列させ、かつ第２のオプティカルブラック部１２と列方向に並列させて配置されている。縦筋補正回路２２は、第１のオプティカルブラック部１１からの黒レベル信号を列ごとに加算平均して有効画素部１４の出力信号に加減算する。横筋補正回路２１は、第２のオプティカルブラック部１２からの黒レベル信号を行ごとに加算平均して有効画素部１４の出力信号に加減算する。縦筋補正回路２２及び横筋補正回路２１の少なくとも一方は、第３のオプティカルブラック部１３から読み出された信号の加算平均を、黒レベル信号に加減算する。
【選択図】図１

Description

本発明の実施の形態は、固体撮像装置に関する。

従来、固体撮像装置の一例として、カラム型のアナログデジタル変換回路（カラム型ＡＤ変換回路）を備えるＣＭＯＳイメージセンサがある。カラム型ＡＤ変換回路を備えるＣＭＯＳイメージセンサにおいて画質を劣化させる要因として、例えば、垂直ライン（列）ごとに生じる縦筋雑音や、水平ライン（行）ごとに生じる横筋雑音が知られている。縦筋雑音は、主に、ＡＤ変換回路を構成する素子ごとの特性のバラつきにより生じる。横筋雑音は、主に、水平ラインごとの読み出し動作におけるリセットの際に発生する雑音（リセット雑音）からなる。

縦筋雑音や横筋雑音を低減させる技術としては、例えば、有効画素部の出力信号からオプティカルブラック（ＯＢ）部の出力信号の平均値を垂直ラインごと、水平ラインごとに一律に減算させる技術がある。有効画素部は、光電変換素子を備える画素セルが並列され、光強度に応じた有効画素信号を出力する。ＯＢ部は、遮光された光電変換素子を備える画素セルが並列され、最低階調を示す黒レベル信号を出力する。縦筋雑音や横筋雑音を生じさせる成分は有効画素信号と黒レベル信号とに同等に含まれるため、加減算処理により、縦筋雑音や横筋雑音の低減が可能となる。

また、近年、カメラモジュールの高画素化による画素の微細化が進められている状況下において、正常に機能していない画素によるデジタル画像信号の欠損部分（以下、適宜「キズ」と称する）の発生が問題視されるようになっている。ＯＢ部にキズが生じている場合に、黒レベル信号の平均値を一律に加減算すると、ＯＢ部のキズの影響が有効画素信号に一律に加わり、誤った雑音補正がなされることとなる。ＯＢ部に生じたキズの影響を抑制させるための従来の手法では、キズに起因する誤った雑音補正が低減可能となる一方で、縦筋雑音及び横筋雑音の少なくともいずれかの抑制効果が低下してしまうという問題を生じる。

特開２００８−１４８０６３号公報 特開２００８−１３１５４６号公報

本発明の実施の形態は、各種雑音の効果的な補正を可能とする固体撮像装置を提供することを目的とする。

実施の形態によれば、固体撮像装置は、画素部と、ＡＤ変換回路と、信号処理回路と、を有する。前記画素部は、光電変換素子と、前記光電変換素子からの信号電荷を電圧に変換する検出部とが二次元方向に配置されている。前記画素部は、前記光電変換素子に光が入射する有効画素部と、前記光電変換素子が遮光されたオプティカルブラック部と、を有する。前記ＡＤ変換回路は、前記画素部から読み出された信号をデジタル信号に変換する。前記信号処理回路は、前記ＡＤ変換回路で得られた前記デジタル信号を演算処理することにより画像信号を得る。前記オプティカルブラック部は、第１のオプティカルブラック部と、第２のオプティカルブラック部と、第３のオプティカルブラック部と、を有する。第１のオプティカルブラック部は、前記有効画素部と列方向に並列させて配置されている。前記第２のオプティカルブラック部は、前記有効画素部と行方向に並列させて配置されている。前記第３のオプティカルブラック部は、前記第１のオプティカルブラック部と行方向に並列させ、かつ前記第２のオプティカルブラック部と列方向に並列させて配置されている。前記信号処理回路は、縦筋補正回路と、横筋補正回路と、を有する。縦筋補正回路は、前記第１のオプティカルブラック部からの黒レベル信号を列ごとに加算平均して前記有効画素部の出力信号に加減算する。前記横筋補正回路は、前記第２のオプティカルブラック部からの黒レベル信号を行ごとに加算平均して前記有効画素部の出力信号に加減算する。前記縦筋補正回路及び前記横筋補正回路の少なくとも一方は、前記第３のオプティカルブラック部から読み出された信号の加算平均を、前記黒レベル信号に加減算する。

第１の実施の形態に係る固体撮像装置であるＣＭＯＳイメージセンサの概略構成を示すブロック図。 横筋補正回路及び縦筋補正回路の構成を示すブロック図。 第２の実施の形態に係る固体撮像装置が備える横筋補正回路及び縦筋補正回路の構成を示すブロック図。

以下に添付図面を参照して、本発明の実施の形態にかかる固体撮像装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。

（第１の実施の形態）
図１は、第１の実施の形態に係る固体撮像装置であるＣＭＯＳイメージセンサ１の概略構成を示すブロック図である。ＣＭＯＳイメージセンサ１は、画素部１０、カラム型ＡＤ変換回路１５、垂直選択レジスタ（ＶＳＲ）１６、水平シフトレジスタ（ＨＳＲ）１７及び信号処理回路１８を有する。

画素部１０は、複数の画素セルを有する。各画素セルは、被写体からの光を信号電荷に変換する光電変換素子と、光電変換素子からの信号電荷を電圧に変換する検出部とを備える（いずれも図示省略）。画素セルは、垂直方向（列方向）と水平方向（行方向）との二次元方向に並列されている。

画素部１０は、光電変換素子に光が入射する有効画素部１４と、光電変換素子が遮光されたＯＢ部を有する。有効画素部１４は、光電変換素子へ入射した光強度に応じた信号を出力する。ＯＢ部は、光電変換素子が完全に遮光されることにより、最低階調を示す黒レベル信号を出力する。ＯＢ部は、第１のＯＢ部１１、第２のＯＢ部１２、及び第３のＯＢ部１３を有する。

第１のＯＢ部１１は、ＯＢ部のうち有効画素部１４の上側に配置された部分である。第１のＯＢ部１１と有効画素部１４とは、列方向に並列している。第２のＯＢ部１２は、ＯＢ部のうち有効画素部１４の左側に配置された部分である。第２のＯＢ部１２と有効画素部１４とは、行方向に並列している。第３のＯＢ部１３は、ＯＢ部のうち有効画素部１４の左斜め上側に配置された部分である。第３のＯＢ部１３と第１のＯＢ部１１とは、行方向に並列している。第３のＯＢ部１３と第２のＯＢ部１２とは、列方向に並列している。

カラム型ＡＤ変換回路１５は、有効画素部１４及び第２のＯＢ部１２の下側に配置されている。カラム型ＡＤ変換回路１５は、画素部１０の画素セルから読み出された信号をデジタル信号に変換する。ＶＳＲ１６は、信号線を介して信号が読み出される画素セルを、行により選択する。ＨＳＲ１７は、ＶＳＲ１６により選択された行の信号を出力する。信号処理回路１８は、カラム型ＡＤ変換回路１５で得られたデジタル信号を演算処理することにより画像信号を得る。

信号処理回路１８は、横筋補正回路２１及び縦筋補正回路２２を有する。横筋補正回路２１は、第２のＯＢ部１２からの黒レベル信号を行ごとに加算平均して有効画素部１４の出力信号に加減算する。縦筋補正回路２２は、第１のＯＢ部１１からの黒レベル信号を列ごとに加算平均して有効画素部１４の出力信号に加減算する。

横筋補正回路２１は、有効画素部１４の出力信号と第２のＯＢ部１２の黒レベル信号とに同等に含まれる横筋雑音を、加減算処理により除去する。縦筋補正回路２２は、有効画素部１４の出力信号と第１のＯＢ部１１の黒レベル信号とに同等に含まれる縦筋雑音を、加減算処理により除去する。また、信号処理回路１８は、第１のＯＢ部１１から読み出された黒レベル信号を縦筋補正回路２２で加算平均する前に、第３のＯＢ部１３から読み出された信号の加算平均を当該黒レベル信号に加減算することで、第１のＯＢ部１１に含まれる横筋雑音を除去する。

図２は、横筋補正回路２１及び縦筋補正回路２２の構成を示すブロック図である。ＶＳＲ１６により第１のＯＢ部１１の行が選択されているとき、横筋補正回路２１の加算平均部２３は、第３のＯＢ部１３から読み出された信号の行ごとの加算平均を求める。横筋補正回路２１は、加算平均部２３で求めた加算平均を、第１のＯＢ部１１から読み出された黒レベル信号に加減算し、縦筋補正回路２２へ送出する。

縦筋補正回路２２は、横筋補正回路２１での加減算を経た黒レベル信号をラインメモリ２４に一時格納する。加算平均部２５は、ラインメモリ２４から読み出された黒レベル信号の列ごとの加算平均を求める。ＶＳＲ１６により有効画素部１４の行が選択されているとき、横筋補正回路２１は、第２のＯＢ部１２から読み出された黒レベル信号の行ごとの加算平均を加算平均部２３で求め、有効画素部１４から読み出された出力信号に加減算する。縦筋補正回路２２は、横筋補正回路２１での加減算を経た出力信号に、加算平均部２５で求めた加算平均を加減算する。

このように、固体撮像装置は、第３のＯＢ部１３から読み出された信号と第１のＯＢ部１１から読み出された黒レベル信号とに同等に含まれる横筋雑音を加減算処理により除去してから、縦筋補正回路２２による縦筋補正を実施する。固体撮像装置は、横筋雑音が除去された黒レベル信号をもとに縦筋補正を実施することで、縦筋補正の精度を向上させることが可能となる。これにより、固体撮像装置は、高精度な雑音補正により画質の向上が可能となる。

信号処理回路１８は、第２のＯＢ部１２から読み出された黒レベル信号を横筋補正回路２１で加算平均する前に、第３のＯＢ部１３から読み出された信号の加算平均を当該黒レベル信号に加減算することで、第２のＯＢ部１２に含まれる縦筋雑音を除去することとしても良い。

この場合、ＶＳＲ１６により第１のＯＢ部１１の行が選択されているとき、縦筋補正回路２２の加算平均部２５は、第３のＯＢ部１３から読み出された信号の列ごとの加算平均を求める。ＶＳＲ１６により有効画素部１４の行が選択されているとき、縦筋補正回路２２は、加算平均部２５で求めた加算平均を、第２のＯＢ部１２から読み出された黒レベル信号に加減算し、横筋補正回路２１へ送出する。横筋補正回路２１は、縦筋補正回路２２での加減算を経た黒レベル信号の行ごとの加算平均を求め、有効画素部１４から読み出された出力信号に加減算する。

固体撮像装置は、第３のＯＢ部１３から読み出された信号と第２のＯＢ部１２から読み出された黒レベル信号とに同等に含まれる縦筋雑音を加減算処理により除去してから、横筋補正回路２１による横筋補正を実施する。固体撮像装置は、縦筋雑音が除去された黒レベル信号をもとに横筋補正を実施することで、横筋補正の精度を向上させることが可能となる。

なお、固体撮像装置は、第１のＯＢ部１１に含まれる横筋雑音の除去と、第２のＯＢ部１２に含まれる縦筋雑音の除去との双方を実施することとしても良い。この場合、固体撮像装置は、縦筋補正及び横筋補正の双方について、精度を向上させることが可能となる。

（第２の実施の形態）
図３は、第２の実施の形態に係る固体撮像装置が備える横筋補正回路３１及び縦筋補正回路３２の構成を示すブロック図である。第１の実施の形態と同一の部分には同一の符号を付し、重複する説明を省略する。キズ補正回路は、横筋補正回路３１及び縦筋補正回路３２のそれぞれに設けられている。

横筋補正回路３１に設けられたキズ補正回路３３は、第３のＯＢ部１３（図１参照）から読み出された信号についてキズ補正を実施する。横筋補正回路３１の加算平均部２３は、キズ補正回路３３による処理を経た信号の加算平均を求める。縦筋補正回路３２に設けられたキズ補正回路３４は、横筋補正回路３１での加減算を経て縦筋補正回路３２へ送出された黒レベル信号について、キズ補正を実施する。ラインメモリ２４は、キズ補正回路３４による処理を経た黒レベル信号を一時格納する。

ＶＳＲ１６により有効画素部１４の行が選択されているとき、横筋補正回路３１に設けられたキズ補正回路３３は、第２のＯＢ部１２から読み出された黒レベル信号についてキズ補正を実施する。横筋補正回路３１は、キズ補正回路３３による処理を経た黒レベル信号の行ごとの加算平均を加算平均部２３で求め、有効画素部１４から読み出された出力信号に加減算する。縦筋補正回路３２は、横筋補正回路３１での加減算を経た出力信号に、加算平均部２５で求めた加算平均を加減算する。縦筋補正回路３２に設けられたキズ補正回路３４は、縦筋補正回路３２における加算平均の加減算を経た出力信号についてのキズ補正を実施する。

横筋補正回路３１に設けられているキズ補正回路３３は、例えば、行方向に並列する画素との信号値の置き換えによるキズ補正を実施する。縦筋補正回路３２に設けられているキズ補正回路３４は、例えば、列方向に並列する画素との信号値の置き換えによるキズ補正を実施する。固体撮像装置は、横筋補正回路３１と縦筋補正回路３２とがそれぞれキズ補正回路３３、３４を備える構成とすることで、横筋補正に適したキズ補正と、縦筋補正に適したキズ補正とをそれぞれ実施することが可能となる。

横筋補正回路３１に設けられたキズ補正回路３３は、加算平均部２３による加算平均の前の信号についてキズ補正を実施することで、第２のＯＢ部１２、第３のＯＢ部１３に生じたキズの影響を抑制させる。縦筋補正回路３２に設けられたキズ補正回路３４は、加算平均部２５による加算平均の前の信号についてキズ補正を実施することで、第１のＯＢ部１１に生じたキズの影響を抑制させる。固体撮像装置は、ＯＢ部に生じたキズの影響を抑制可能とすることで、縦筋雑音及び横筋雑音の正確な補正を実施可能とし、さらに画質の向上を図ることができる。

さらに、加算平均の加減算を経た有効画素部１４からの出力信号についても、縦筋補正回路３２に設けられたキズ補正回路３４によるキズ補正を実施することで、固体撮像装置は、キズの影響が抑制された高品質な画像を得ることができる。固体撮像装置は、縦筋補正回路３２に設けられたキズ補正回路３４をＯＢ部のキズ補正と有効画素部１４のキズ補正との双方に使用することで、有効画素部１４のためのキズ補正回路を別途設ける場合に比べて、回路規模の削減が可能となる。

キズ補正回路３３、３４は、例えば、予め設定されたスレッシュ値との比較により、キズの有無を判定する。ＯＢ部からの信号は、有効画素部１４からの出力信号に比べて信号レベルが安定していることから、ＯＢ部のキズ判定のためのスレッシュ値は、有効画素部１４のキズ判定のためのスレッシュ値よりも小さい値を設定しても、高精度なキズ検出を実施することができる。

１ ＣＭＯＳイメージセンサ、１０ 画素部、１１ 第１のＯＢ部、１２ 第２のＯＢ部、１３ 第３のＯＢ部、１４ 有効画素部、１５ カラム型ＡＤ変換回路、１８ 信号処理回路、２１、３１ 横筋補正回路、２２、３２ 縦筋補正回路、３３、３４ キズ補正回路。

Claims (5)

1. 光電変換素子と、前記光電変換素子からの信号電荷を電圧に変換する検出部とが二次元方向に配置された画素部のうち、前記光電変換素子に光が入射する有効画素部と、
   前記画素部のうち、前記光電変換素子が遮光されたオプティカルブラック部と、
   前記画素部から読み出された信号をデジタル信号に変換するＡＤ変換回路と、
   前記ＡＤ変換回路で得られた前記デジタル信号を演算処理することにより画像信号を得る信号処理回路と、を有し、
   前記オプティカルブラック部は、前記有効画素部と列方向に並列させて配置された第１のオプティカルブラック部と、前記有効画素部と行方向に並列させて配置された第２のオプティカルブラック部と、前記第１のオプティカルブラック部と行方向に並列させ、かつ前記第２のオプティカルブラック部と列方向に並列させて配置された第３のオプティカルブラック部と、を有し、
   前記信号処理回路は、前記第１のオプティカルブラック部からの黒レベル信号を列ごとに加算平均して前記有効画素部の出力信号に加減算する縦筋補正回路と、前記第２のオプティカルブラック部からの黒レベル信号を行ごとに加算平均して前記有効画素部の出力信号に加減算する横筋補正回路と、を有し、
   前記縦筋補正回路及び前記横筋補正回路の少なくとも一方は、前記第３のオプティカルブラック部から読み出された信号の加算平均を、前記黒レベル信号に加減算することを特徴とする固体撮像装置。
2. 前記横筋補正回路は、前記第３のオプティカルブラック部から読み出された信号を行ごとに加算平均して、前記第１のオプティカルブラック部から読み出された前記黒レベル信号に加減算し、前記縦筋補正回路へ送出することを特徴とする請求項１に記載の固体撮像装置。
3. 前記縦筋補正回路は、前記第３のオプティカルブラック部から読み出された信号を列ごとに加算平均して、前記第２のオプティカルブラック部から読み出された前記黒レベル信号に加減算し、前記横筋補正回路へ送出することを特徴とする請求項１又は２に記載の固体撮像装置。
4. 前記オプティカルブラック部から読み出された信号についてキズ補正を実施するキズ補正回路を有し、
   前記キズ補正回路は、前記縦筋補正回路及び前記横筋補正回路のそれぞれに設けられることを特徴とする請求項１から３のいずれか一項に記載の固体撮像装置。
5. 前記縦筋補正回路に設けられた前記キズ補正回路は、さらに、前記有効画素部から読み出された前記出力信号についてキズ補正を実施することを特徴とする請求項４に記載の固体撮像装置。

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