JPH09200052A - アナログ−ディジタル変換装置 - Google Patents
アナログ−ディジタル変換装置Info
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- JPH09200052A JPH09200052A JP446496A JP446496A JPH09200052A JP H09200052 A JPH09200052 A JP H09200052A JP 446496 A JP446496 A JP 446496A JP 446496 A JP446496 A JP 446496A JP H09200052 A JPH09200052 A JP H09200052A
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Abstract
(57)【要約】
【課題】 逐次変換方式のアナログ−ディジタル変換で
は、アナログ入力信号のレベル範囲を広くするほど変換
時間が長くなる。 【解決手段】 アップカウンタ１１1〜１１4はアナログ
信号のレベルを複数の範囲に分割する互いに異なる値が
プリセットされてクロックを計数し、ディジタルーアナ
ログ変換回路１２1〜１２4は各カウンタの計数値に対応
したアナログ信号を得、各比較器１３1〜１３4は各変換
回路のアナログ出力をそれぞれ比較基準とし共通のアナ
ログ信号入力との一致を検出し、アンド回路１４は各比
較器の何れか１つに一致出力が得られたときに各カウン
タのカウント動作を停止させ、マルチプレクサ１５は一
致出力を得た比較器に対応するカウンタの計数出力を変
換したディジタル出力として取り出す。
は、アナログ入力信号のレベル範囲を広くするほど変換
時間が長くなる。 【解決手段】 アップカウンタ１１1〜１１4はアナログ
信号のレベルを複数の範囲に分割する互いに異なる値が
プリセットされてクロックを計数し、ディジタルーアナ
ログ変換回路１２1〜１２4は各カウンタの計数値に対応
したアナログ信号を得、各比較器１３1〜１３4は各変換
回路のアナログ出力をそれぞれ比較基準とし共通のアナ
ログ信号入力との一致を検出し、アンド回路１４は各比
較器の何れか１つに一致出力が得られたときに各カウン
タのカウント動作を停止させ、マルチプレクサ１５は一
致出力を得た比較器に対応するカウンタの計数出力を変
換したディジタル出力として取り出す。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号をデ
ィジタル信号に変換するためのアナログ−ディジタル変
換装置に係り、特に複数のアナログ信号入力を持つ変換
装置に関する。
ィジタル信号に変換するためのアナログ−ディジタル変
換装置に係り、特に複数のアナログ信号入力を持つ変換
装置に関する。
【０００２】
【従来の技術】この種の変換装置は、通常１つのアナロ
グ−ディジタル変換回路を設け、この回路の前段にアナ
ログ信号を切り替えるアナログスイッチを設け、このス
イッチにより複数のアナログ信号を切り替えてアナログ
−ディジタル変換回路に取り込み、各アナログ信号に対
するディジタル信号を時分割で得る。
グ−ディジタル変換回路を設け、この回路の前段にアナ
ログ信号を切り替えるアナログスイッチを設け、このス
イッチにより複数のアナログ信号を切り替えてアナログ
−ディジタル変換回路に取り込み、各アナログ信号に対
するディジタル信号を時分割で得る。
【０００３】図５は、逐次変換型のアナログ−ディジタ
ル変換装置の構成を示す。同図において、アナログ−デ
ィジタル変換回路１は、内部に２進アップカウンタ１1
とディジタルーアナログ変換回路１2及び比較器１3を有
し、カウンタ１1をクリアした後にクロックの計数でカ
ウントアップしていき、このカウンタ１1の計数値をデ
ィジタルーアナログ変換回路１2でアナログ信号に変換
し、この変換した値と比較器１3のアナログ信号入力が
一致したときにカウンタ１1のカウントアップを停止
し、この停止したときのカウンタ１1の計数値をアナロ
グ−ディジタル変換出力として得る。
ル変換装置の構成を示す。同図において、アナログ−デ
ィジタル変換回路１は、内部に２進アップカウンタ１1
とディジタルーアナログ変換回路１2及び比較器１3を有
し、カウンタ１1をクリアした後にクロックの計数でカ
ウントアップしていき、このカウンタ１1の計数値をデ
ィジタルーアナログ変換回路１2でアナログ信号に変換
し、この変換した値と比較器１3のアナログ信号入力が
一致したときにカウンタ１1のカウントアップを停止
し、この停止したときのカウンタ１1の計数値をアナロ
グ−ディジタル変換出力として得る。
【０００４】複数のアナログ信号入力は、入力マルチプ
レクサ２によって切り替え、このマルチプレクサ２の出
力をサンプルホールド回路３により保持（ホールド）
し、この保持期間に変換回路１による変換を行い、変換
終了でマルチプレクサ２の切り替え及びサンプルホール
ド３の保持を行う。
レクサ２によって切り替え、このマルチプレクサ２の出
力をサンプルホールド回路３により保持（ホールド）
し、この保持期間に変換回路１による変換を行い、変換
終了でマルチプレクサ２の切り替え及びサンプルホール
ド３の保持を行う。
【０００５】
【発明が解決しようとする課題】従来の逐次変換型アナ
ログ−ディジタル変換装置では、アナログ入力信号の切
り替えとホールドからアップカウンタ１1によるカウン
トアップを開始し、この計数値がアナログ信号レベルに
一致するときに変換を終了する。
ログ−ディジタル変換装置では、アナログ入力信号の切
り替えとホールドからアップカウンタ１1によるカウン
トアップを開始し、この計数値がアナログ信号レベルに
一致するときに変換を終了する。
【０００６】このため、変換時間としてはカウンタ１1
の桁数及びクロック周波数を一定とすると、アナログ信
号のレベルに応じて変化し、アナログ信号レベルが高い
ほど変換時間が長くなる。逆に、カウンタ１1を最大値
からカウントダウンする場合は、アナログ信号レベルが
低いほど長い変換時間になる。
の桁数及びクロック周波数を一定とすると、アナログ信
号のレベルに応じて変化し、アナログ信号レベルが高い
ほど変換時間が長くなる。逆に、カウンタ１1を最大値
からカウントダウンする場合は、アナログ信号レベルが
低いほど長い変換時間になる。
【０００７】すなわち、入力されるアナログ信号のダイ
ナミックレンジが大きいほど平均的な変換時間が長くな
り、その最大変換時間以上にマルチプレクサ２及びサン
プルホールド３の切り替え時間を確保する必要があり、
装置の変換時間も決まる。
ナミックレンジが大きいほど平均的な変換時間が長くな
り、その最大変換時間以上にマルチプレクサ２及びサン
プルホールド３の切り替え時間を確保する必要があり、
装置の変換時間も決まる。
【０００８】換言すれば、同じ変換時間を確保するには
カウンタの桁数を下げて変換精度を低くするか、又はク
ロック周波数を高くできる変換回路素子構成が必要とな
る。
カウンタの桁数を下げて変換精度を低くするか、又はク
ロック周波数を高くできる変換回路素子構成が必要とな
る。
【０００９】本発明の目的は、同じ回路条件で変換時間
を短縮したアナログ−ディジタル変換装置を提供するこ
とにある。
を短縮したアナログ−ディジタル変換装置を提供するこ
とにある。
【００１０】
（第１の発明）本発明は、アナログ信号入力を対応する
ディジタル信号に変換するアナログ−ディジタル変換装
置において、前記アナログ信号のレベルを複数の範囲に
分割した互いに異なる値がプリセットされてクロックを
計数する複数のカウンタと、この各カウンタの計数値に
対応したアナログ信号をそれぞれ得る複数のディジタル
ーアナログ変換回路と、この各変換回路のアナログ出力
をそれぞれ比較基準とし共通の前記アナログ信号入力と
の一致を検出する複数の比較器と、この各比較器の何れ
か１つに一致出力が得られたときに前記各カウンタのカ
ウント動作を停止させかつ一致出力を得た比較器に対応
するカウンタの計数出力を変換したディジタル出力とし
て取り出す回路とを備えたことを特徴とする。
ディジタル信号に変換するアナログ−ディジタル変換装
置において、前記アナログ信号のレベルを複数の範囲に
分割した互いに異なる値がプリセットされてクロックを
計数する複数のカウンタと、この各カウンタの計数値に
対応したアナログ信号をそれぞれ得る複数のディジタル
ーアナログ変換回路と、この各変換回路のアナログ出力
をそれぞれ比較基準とし共通の前記アナログ信号入力と
の一致を検出する複数の比較器と、この各比較器の何れ
か１つに一致出力が得られたときに前記各カウンタのカ
ウント動作を停止させかつ一致出力を得た比較器に対応
するカウンタの計数出力を変換したディジタル出力とし
て取り出す回路とを備えたことを特徴とする。
【００１１】（第２の発明）本発明は、アナログ信号入
力を対応するディジタル信号に変換するアナログ−ディ
ジタル変換装置において、前記アナログ信号に対する変
換結果を前回値として記憶更新する前回値メモリと、前
記前回値メモリが記憶する値がプリセットされ、今回の
アナログ信号入力との大小に応じてアップカウントとダ
ウンカウントに切り替えてクロックを計数するアップダ
ウンカウンタと、このカウンタの計数値に対応したアナ
ログ信号を得るディジタルーアナログ変換回路と、この
変換回路のアナログ出力を比較基準とし今回のアナログ
信号入力との一致を検出する比較器と、この比較器に一
致出力が得られたときに前記カウンタの計数出力を変換
したディジタル出力として取り出す回路とを備えたこと
を特徴とする。
力を対応するディジタル信号に変換するアナログ−ディ
ジタル変換装置において、前記アナログ信号に対する変
換結果を前回値として記憶更新する前回値メモリと、前
記前回値メモリが記憶する値がプリセットされ、今回の
アナログ信号入力との大小に応じてアップカウントとダ
ウンカウントに切り替えてクロックを計数するアップダ
ウンカウンタと、このカウンタの計数値に対応したアナ
ログ信号を得るディジタルーアナログ変換回路と、この
変換回路のアナログ出力を比較基準とし今回のアナログ
信号入力との一致を検出する比較器と、この比較器に一
致出力が得られたときに前記カウンタの計数出力を変換
したディジタル出力として取り出す回路とを備えたこと
を特徴とする。
【００１２】（第３の発明）複数チャネルの前記アナロ
グ信号入力を順次ディジタル信号に変換するにおいて、
隣接チャネルのアナログ信号入力に対する前記カウンタ
の変換結果を記憶更新する隣接チャネルメモリを設け、
今回のアナログ信号入力と前記隣接チャネルの値との差
分の絶対値及び前記前回値メモリの値との差分の絶対値
のうち、小さい絶対値を持つ前記メモリの値を前記カウ
ンタのプリセット値とする回路を設けたことを特徴とす
る。
グ信号入力を順次ディジタル信号に変換するにおいて、
隣接チャネルのアナログ信号入力に対する前記カウンタ
の変換結果を記憶更新する隣接チャネルメモリを設け、
今回のアナログ信号入力と前記隣接チャネルの値との差
分の絶対値及び前記前回値メモリの値との差分の絶対値
のうち、小さい絶対値を持つ前記メモリの値を前記カウ
ンタのプリセット値とする回路を設けたことを特徴とす
る。
【００１３】
（第１の実施形態）図１は、本発明の実施形態を示す並
列変換方式のアナログ−ディジタル変換装置の構成図で
あり、複数チャネルのアナログ信号入力を取り扱う場合
には図５のマルチプレクサ２とサンプルホールド３を省
略して示す。
列変換方式のアナログ−ディジタル変換装置の構成図で
あり、複数チャネルのアナログ信号入力を取り扱う場合
には図５のマルチプレクサ２とサンプルホールド３を省
略して示す。
【００１４】４つの２進アップカウンタ１１1〜１１
4は、それぞれ異なる範囲を設定するプリセット値Ｐ１
〜Ｐ４でプリセット可能にされる。
4は、それぞれ異なる範囲を設定するプリセット値Ｐ１
〜Ｐ４でプリセット可能にされる。
【００１５】４つのディジタルーアナログ変換回路１２
1〜１２4は、各アップカウンタ１１1〜１１4の計数値を
対応するアナログ信号に変換する。
1〜１２4は、各アップカウンタ１１1〜１１4の計数値を
対応するアナログ信号に変換する。
【００１６】４つの比較器１３1〜１３4は、アナログ信
号入力を共通の比較入力とし、それぞれディジタルーア
ナログ変換回路１２1〜１２4のアナログ信号を比較基準
とする。
号入力を共通の比較入力とし、それぞれディジタルーア
ナログ変換回路１２1〜１２4のアナログ信号を比較基準
とする。
【００１７】４入力アンド回路１４は、各比較器１３1
〜１３4の何れか１つの一致出力で各カウンタ１１1〜１
１4のカウントを停止（クロック入力を停止）させる。
〜１３4の何れか１つの一致出力で各カウンタ１１1〜１
１4のカウントを停止（クロック入力を停止）させる。
【００１８】出力マルチプレクサ１５は、各比較器１３
1〜１３4のうち、一致出力を得た比較器に対応するカウ
ンタ１１1〜１１4の出力に切り替えてアナログ−ディジ
タル変換出力とする。
1〜１３4のうち、一致出力を得た比較器に対応するカウ
ンタ１１1〜１１4の出力に切り替えてアナログ−ディジ
タル変換出力とする。
【００１９】本実施形態における変換手順は、図２に示
すようになる。まず、２進アップカウンタ１１1〜１１4
をクリアし（Ｓ１）、各カウンタ１１1〜１１4に既定の
プリセット値Ｐ1〜Ｐ4をプリセットする（Ｓ２）。これ
らプリセット値Ｐ1〜Ｐ4は、変換範囲を４つの領域に分
割する値にされる。例えば、変換範囲を０〜４０９５と
すると、Ｐ1＝０，Ｐ2＝１０２４，Ｐ3＝２０４８，Ｐ4
＝３０７２にされる。
すようになる。まず、２進アップカウンタ１１1〜１１4
をクリアし（Ｓ１）、各カウンタ１１1〜１１4に既定の
プリセット値Ｐ1〜Ｐ4をプリセットする（Ｓ２）。これ
らプリセット値Ｐ1〜Ｐ4は、変換範囲を４つの領域に分
割する値にされる。例えば、変換範囲を０〜４０９５と
すると、Ｐ1＝０，Ｐ2＝１０２４，Ｐ3＝２０４８，Ｐ4
＝３０７２にされる。
【００２０】プリセット値の一般式は、Ｋ個のアップカ
ウンタとディジタルーアナログ変換回路及び比較器によ
る並列変換方式とし、各アップカウンタの桁数ｍ＝１２
とする場合には、Ｊ番目のアップカウンタのプリセット
値が（２m／Ｋ）×（Ｊ−１）となる。
ウンタとディジタルーアナログ変換回路及び比較器によ
る並列変換方式とし、各アップカウンタの桁数ｍ＝１２
とする場合には、Ｊ番目のアップカウンタのプリセット
値が（２m／Ｋ）×（Ｊ−１）となる。
【００２１】このような値にプリセットされた後、アナ
ログ入力信号に対して並列的に逐次変換を実行する（Ｓ
３）。この変換には、各アップカウンタ１１1〜１１4が
そのプリセット値Ｐ1〜Ｐ4を初期値としてアップカウン
トを開始し、それぞれの計数値をアナログ信号に変換す
るディジタルーアナログ変換回路１２1〜１２4の出力と
アナログ信号入力の比較を開始する（Ｓ４）。
ログ入力信号に対して並列的に逐次変換を実行する（Ｓ
３）。この変換には、各アップカウンタ１１1〜１１4が
そのプリセット値Ｐ1〜Ｐ4を初期値としてアップカウン
トを開始し、それぞれの計数値をアナログ信号に変換す
るディジタルーアナログ変換回路１２1〜１２4の出力と
アナログ信号入力の比較を開始する（Ｓ４）。
【００２２】アップカウンタ１１1〜１１4のカウント開
始後、アナログ入力信号のレベル範囲によって変換回路
１２1〜１２4の何れか１つの変換値と一致したとき（Ｓ
５）、アンド回路１４の出力で各アップカウンタ１１1
〜１１4のカウントを停止すると共に、一致した変換回
路に対応するアップカウンタ１１1〜１１4の１つの計数
値をマルチプレクサ１５が切り替えてディジタル変換出
力とする（Ｓ６）。
始後、アナログ入力信号のレベル範囲によって変換回路
１２1〜１２4の何れか１つの変換値と一致したとき（Ｓ
５）、アンド回路１４の出力で各アップカウンタ１１1
〜１１4のカウントを停止すると共に、一致した変換回
路に対応するアップカウンタ１１1〜１１4の１つの計数
値をマルチプレクサ１５が切り替えてディジタル変換出
力とする（Ｓ６）。
【００２３】この変換出力の後、次のアナログ信号を変
換する場合には処理Ｓ１に戻って変換を繰り返す（Ｓ
７）。
換する場合には処理Ｓ１に戻って変換を繰り返す（Ｓ
７）。
【００２４】したがって、本実施形態によれば、各アッ
プカウンタ１１1〜１１4とディジタルーアナログ変換回
路１２1〜１２4及び比較器１３1〜１３4は、ディジタル
変換範囲を４当分した範囲について逐次変換動作を並列
的に行い、アナログ信号が何れの変換範囲になるかによ
って１つの逐次変換動作結果としてディジタル変換出力
を得る。
プカウンタ１１1〜１１4とディジタルーアナログ変換回
路１２1〜１２4及び比較器１３1〜１３4は、ディジタル
変換範囲を４当分した範囲について逐次変換動作を並列
的に行い、アナログ信号が何れの変換範囲になるかによ
って１つの逐次変換動作結果としてディジタル変換出力
を得る。
【００２５】このため、変換時間としては、従来の逐次
変換方式に比べて、１／４に短縮され、並列個数をＫ個
とすると、変換時間は１／Ｋに短縮される。
変換方式に比べて、１／４に短縮され、並列個数をＫ個
とすると、変換時間は１／Ｋに短縮される。
【００２６】なお、カウンタ１１1〜１１4をダウンカウ
ンタとする場合もプリセット値を最大値から順に小さく
した設定とすることで同様の変換動作を得ることがで
き、変換時間を短縮できる。
ンタとする場合もプリセット値を最大値から順に小さく
した設定とすることで同様の変換動作を得ることがで
き、変換時間を短縮できる。
【００２７】（第２の実施形態）図３は、本発明の他の
実施形態を示す変換装置の回路図である。アナログ−デ
ィジタル変換回路２１は、プリセット機能付き２進アッ
プダウンカウンタ２１1とディジタルーアナログ変換回
路２１2及び比較器２１3で構成され、サンプルホールド
３からのアナログ入力信号に対応するディジタル出力を
得る。
実施形態を示す変換装置の回路図である。アナログ−デ
ィジタル変換回路２１は、プリセット機能付き２進アッ
プダウンカウンタ２１1とディジタルーアナログ変換回
路２１2及び比較器２１3で構成され、サンプルホールド
３からのアナログ入力信号に対応するディジタル出力を
得る。
【００２８】カウンタ２１1のプリセット値ＶPは、回路
要素２２〜３３からなるプリセット値切り替え回路によ
り切り替えられる。
要素２２〜３３からなるプリセット値切り替え回路によ
り切り替えられる。
【００２９】前回値メモリ２２は、カウンタ２１1から
のディジタル出力値をアナログ入力信号のチャネル別に
記憶する。すなわち、メモリ２２は、マルチプレクサ２
によるアナログ入力チャネルの切り替えに同期してアド
レスが切り替えられ、カウンタ２１1の出力を前回値と
して記憶する。
のディジタル出力値をアナログ入力信号のチャネル別に
記憶する。すなわち、メモリ２２は、マルチプレクサ２
によるアナログ入力チャネルの切り替えに同期してアド
レスが切り替えられ、カウンタ２１1の出力を前回値と
して記憶する。
【００３０】また、メモリ２２の記憶する各前回値は、
マルチプレクサ２と同期して切り替えられる切り替えス
イッチ２３を通して読出され、プリセット値ＶPの第１
の候補にされ、切り替えスイッチ２４を通して取り出さ
れる。
マルチプレクサ２と同期して切り替えられる切り替えス
イッチ２３を通して読出され、プリセット値ＶPの第１
の候補にされ、切り替えスイッチ２４を通して取り出さ
れる。
【００３１】このメモリ２２が記憶する前回値をアナロ
グ入力信号のチャネルに同期してカウンタ２１1のプリ
セット値として与えるとき、カウンタ２１1の計数動作
は、アナログ入力信号の前回値レベルに対応するプリセ
ット値ＶPからの計数動作になり、あるチャネルのアナ
ログ入力信号のレベルと同じチャネルの前回値との差分
が小さい場合は、その差分に応じた少しのクロック計数
（アップカウント又はダウンカウント）で両者の一致を
比較器２１3に得ることができ、カウンタ２１1が零から
の計数動作を行う従来構成に比べて変換時間を大幅に短
縮できることになる。
グ入力信号のチャネルに同期してカウンタ２１1のプリ
セット値として与えるとき、カウンタ２１1の計数動作
は、アナログ入力信号の前回値レベルに対応するプリセ
ット値ＶPからの計数動作になり、あるチャネルのアナ
ログ入力信号のレベルと同じチャネルの前回値との差分
が小さい場合は、その差分に応じた少しのクロック計数
（アップカウント又はダウンカウント）で両者の一致を
比較器２１3に得ることができ、カウンタ２１1が零から
の計数動作を行う従来構成に比べて変換時間を大幅に短
縮できることになる。
【００３２】なお、アナログ入力信号が緩やかに変化す
る例としては、プロセス計測等で殆ど一定の値を保つプ
ロセス信号や、非常に緩やかに変化するプロセス値とな
る場合が多い。また、複数の同じプロセスから同じ内容
のプロセス値の計測を行う場合には隣接するチャネルの
アナログ入力信号同士も同程度のレベルになる場合が多
い。
る例としては、プロセス計測等で殆ど一定の値を保つプ
ロセス信号や、非常に緩やかに変化するプロセス値とな
る場合が多い。また、複数の同じプロセスから同じ内容
のプロセス値の計測を行う場合には隣接するチャネルの
アナログ入力信号同士も同程度のレベルになる場合が多
い。
【００３３】そこで、カウンタ２１1のプリセット値ＶP
の第２の候補として、隣接チャネルのアナログ入力信号
に対応するディジタル値を与える回路要素２５〜３３を
設ける。
の第２の候補として、隣接チャネルのアナログ入力信号
に対応するディジタル値を与える回路要素２５〜３３を
設ける。
【００３４】このうち、隣接チャネルメモリ２５は、カ
ウンタ２１1からの前回のディジタル出力（１つ前のチ
ャネルのアナログ入力信号に対応するディジタル出力）
を記憶及び更新し続ける。
ウンタ２１1からの前回のディジタル出力（１つ前のチ
ャネルのアナログ入力信号に対応するディジタル出力）
を記憶及び更新し続ける。
【００３５】このメモリ２５が記憶更新するディジタル
値は、切り替えスイッチ２４でメモリ２２が記憶するデ
ィジタル値と切り替えられてプリセット値ＶPにされ
る。この切り替えは、両メモリ２２と２５の値のうち現
在のアナログ入力信号レベルに近い方を検出することで
なされる。
値は、切り替えスイッチ２４でメモリ２２が記憶するデ
ィジタル値と切り替えられてプリセット値ＶPにされ
る。この切り替えは、両メモリ２２と２５の値のうち現
在のアナログ入力信号レベルに近い方を検出することで
なされる。
【００３６】この検出は、回路要素２６〜３３でなされ
る。ディジタルーアナログ変換回路２６と２７は、メモ
リ２２と２５が記憶する値をそれぞれアナログ信号に変
換する。減算器２８、２９は、両変換回路２６、２７の
アナログ出力と現在のアナログ入力信号との差分をそれ
ぞれ求める。絶対値回路３０、３１は、両減算器２８、
２９の出力の絶対値をそれぞれ求める。比較器３２は、
両絶対値回路３０、３１の出力の大小を比較し、この比
較結果により切り替えスイッチ２４を切り替える。この
切り替え方向は、アナログ入力信号との差分が小さい方
のメモリ２２又は２５側とする。
る。ディジタルーアナログ変換回路２６と２７は、メモ
リ２２と２５が記憶する値をそれぞれアナログ信号に変
換する。減算器２８、２９は、両変換回路２６、２７の
アナログ出力と現在のアナログ入力信号との差分をそれ
ぞれ求める。絶対値回路３０、３１は、両減算器２８、
２９の出力の絶対値をそれぞれ求める。比較器３２は、
両絶対値回路３０、３１の出力の大小を比較し、この比
較結果により切り替えスイッチ２４を切り替える。この
切り替え方向は、アナログ入力信号との差分が小さい方
のメモリ２２又は２５側とする。
【００３７】制御部３３は、マルチプレクサ２やサンプ
ルホールド３と同期させたカウンタ２１1のクリアとプ
リセットやアップ／ダウンカウントの切り替え、さらに
は切り替えスイッチ２３の切り替え制御を行う。
ルホールド３と同期させたカウンタ２１1のクリアとプ
リセットやアップ／ダウンカウントの切り替え、さらに
は切り替えスイッチ２３の切り替え制御を行う。
【００３８】以上までのプリセット値切り替え回路によ
り、アナログ入力信号に近い値を持つプリセット値ＶP
がカウンタ２１1にプリセットされ、このプリセット値
からのカウント動作により変換時間を大幅に短縮する。
り、アナログ入力信号に近い値を持つプリセット値ＶP
がカウンタ２１1にプリセットされ、このプリセット値
からのカウント動作により変換時間を大幅に短縮する。
【００３９】本実施形態における変換手順は、図４に示
すようになる。まず、前回値メモリ２２と隣接チャネル
メモリ２５の内容をクリアし（Ｓ１１）、前回値メモリ
２２のアドレスを０（先頭のアドレス）に設定する（Ｓ
１２）。
すようになる。まず、前回値メモリ２２と隣接チャネル
メモリ２５の内容をクリアし（Ｓ１１）、前回値メモリ
２２のアドレスを０（先頭のアドレス）に設定する（Ｓ
１２）。
【００４０】この初期設定後、前回値メモリ２２及び隣
接チャネルメモリ２５の値をディジタルーアナログ変換
回路２６、２７によりアナログ信号Ｖｐｉ，Ｖｎに変換
し（Ｓ１３）、減算器２８、２９と絶対値回路３０、３
１により現在のアナログ入力信号ａｉｎとの差の絶対値
ＶS1，ＶS2を求め（Ｓ１４）、比較器３２により両絶対
値の大小を比較する（Ｓ１５）。
接チャネルメモリ２５の値をディジタルーアナログ変換
回路２６、２７によりアナログ信号Ｖｐｉ，Ｖｎに変換
し（Ｓ１３）、減算器２８、２９と絶対値回路３０、３
１により現在のアナログ入力信号ａｉｎとの差の絶対値
ＶS1，ＶS2を求め（Ｓ１４）、比較器３２により両絶対
値の大小を比較する（Ｓ１５）。
【００４１】ＶS1≦Ｖnのときには前回値メモリ２２の
値をプリセット値ＶPとし（Ｓ１６）、逆の場合には隣
接チャネルメモリ２５の値をプリセット値ＶPとし（Ｓ
１７）、カウンタ２１1にプリセット値をロードする
（Ｓ１８）。
値をプリセット値ＶPとし（Ｓ１６）、逆の場合には隣
接チャネルメモリ２５の値をプリセット値ＶPとし（Ｓ
１７）、カウンタ２１1にプリセット値をロードする
（Ｓ１８）。
【００４２】そして、プリセット値ＶPとアナログ入力
信号ａｉｎとの大小を比較し（Ｓ１９）、ＶP≦ａｉｎ
であればカウンタ２１1をアップカウントに切り替え
（Ｓ２０）、逆の場合にはダウンカウントに切り替える
（Ｓ２１）。
信号ａｉｎとの大小を比較し（Ｓ１９）、ＶP≦ａｉｎ
であればカウンタ２１1をアップカウントに切り替え
（Ｓ２０）、逆の場合にはダウンカウントに切り替える
（Ｓ２１）。
【００４３】この状態でアナログ−ディジタル変換回路
２１による逐次変換を実行し（Ｓ２２）、逐次変換完了
したとき（Ｓ２３）、変換結果となるカウンタ２１1の
計数値を出力し（Ｓ２４）、前回値メモリ２２の内容を
今回の変換結果で更新し（Ｓ２５）、隣接チャネルメモ
リ２５の内容を今回の変換結果で更新する（Ｓ２６）。
２１による逐次変換を実行し（Ｓ２２）、逐次変換完了
したとき（Ｓ２３）、変換結果となるカウンタ２１1の
計数値を出力し（Ｓ２４）、前回値メモリ２２の内容を
今回の変換結果で更新し（Ｓ２５）、隣接チャネルメモ
リ２５の内容を今回の変換結果で更新する（Ｓ２６）。
【００４４】最後に、次のチャネルのアナログ入力に対
する変換を行う場合には（Ｓ２７）、前回値メモリ２２
のアドレスを更新して処理Ｓ１３に戻る（Ｓ２８）。こ
の更新でアドレスが最大値（チャネル数ｍ）になったと
きには先頭のアドレス０にリセットする。
する変換を行う場合には（Ｓ２７）、前回値メモリ２２
のアドレスを更新して処理Ｓ１３に戻る（Ｓ２８）。こ
の更新でアドレスが最大値（チャネル数ｍ）になったと
きには先頭のアドレス０にリセットする。
【００４５】したがって、本実施形態によれば、各アナ
ログ入力信号のレベルに近い前回値又は隣接チャネルの
値をカウンタにプリセットし、アナログ入力信号との差
分により逐次変換を行うため、信号のレベル差が小さい
複数のアナログ入力信号に対して変換時間を一層短縮す
ることができる。
ログ入力信号のレベルに近い前回値又は隣接チャネルの
値をカウンタにプリセットし、アナログ入力信号との差
分により逐次変換を行うため、信号のレベル差が小さい
複数のアナログ入力信号に対して変換時間を一層短縮す
ることができる。
【００４６】なお、１つのチャネルのみになる変換でも
前回値との差分による変換になり、緩やかに変化するア
ナログ入力信号の変換には変換時間を大幅に短縮でき
る。
前回値との差分による変換になり、緩やかに変化するア
ナログ入力信号の変換には変換時間を大幅に短縮でき
る。
【００４７】
【発明の効果】以上のとおり、本発明によれば、アナロ
グ信号入力範囲を複数に分割したプリセット値を持つ複
数のカウンタと、これらに対応付けたディジタルーアナ
ログ変換回路と比較器により並列的に逐次変換を行うよ
うにしたため、従来の１つのカウンタ等を使った逐次変
換方式に比べて変換時間を並列数分の１に短縮できる効
果がある。
グ信号入力範囲を複数に分割したプリセット値を持つ複
数のカウンタと、これらに対応付けたディジタルーアナ
ログ変換回路と比較器により並列的に逐次変換を行うよ
うにしたため、従来の１つのカウンタ等を使った逐次変
換方式に比べて変換時間を並列数分の１に短縮できる効
果がある。
【００４８】また、本発明によれば、アナログ信号入力
の前回値を記憶更新しておき、これをアップダウンカウ
ンタのプリセット値として現在のアナログ信号入力に対
する逐次変換を行うため、カウンタの計数動作は差分に
相当するクロックの計数で済み、変換時間を大幅に短縮
できる効果がある。
の前回値を記憶更新しておき、これをアップダウンカウ
ンタのプリセット値として現在のアナログ信号入力に対
する逐次変換を行うため、カウンタの計数動作は差分に
相当するクロックの計数で済み、変換時間を大幅に短縮
できる効果がある。
【００４９】また、複数チャネルのアナログ信号になる
場合には隣接チャネルの変換結果と前回値との大小を比
較してその小さい方をカウンタのプリセット値とするこ
とにより、変換時間を一層短縮できる。
場合には隣接チャネルの変換結果と前回値との大小を比
較してその小さい方をカウンタのプリセット値とするこ
とにより、変換時間を一層短縮できる。
【図１】本発明の実施形態を示すアナログ−ディジタル
変換装置回路図。
変換装置回路図。
【図２】実施形態における信号変換手順図。
【図３】本発明の他の実施形態を示すアナログ−ディジ
タル変換装置回路図。
タル変換装置回路図。
【図４】他の実施形態における信号変換手順図。
【図５】従来の逐次変換型アナログ−ディジタル変換装
置。
置。
１、２１…アナログ−ディジタル変換回路 ２、１５…マルチプレクサ ３…サンプルホールド １１1、１１4…アップカウンタ １２1、１２4、２１2、２６、２７…ディジタルーアナ
ログ変換回路 １３1、１３4、２１3、３２…比較器 ２１1…アップダウンカウンタ ２２…前回値メモリ ２５…隣接チャネルメモリ ２８、２９…減算器 ３０、３１…絶対値回路 ３３…制御部
ログ変換回路 １３1、１３4、２１3、３２…比較器 ２１1…アップダウンカウンタ ２２…前回値メモリ ２５…隣接チャネルメモリ ２８、２９…減算器 ３０、３１…絶対値回路 ３３…制御部
Claims (3)
- 【請求項１】 アナログ信号入力を対応するディジタル
信号に変換するアナログ−ディジタル変換装置におい
て、 前記アナログ信号のレベルを複数の範囲に分割した互い
に異なる値がプリセットされてクロックを計数する複数
のカウンタと、 この各カウンタの計数値に対応したアナログ信号をそれ
ぞれ得る複数のディジタルーアナログ変換回路と、 この各変換回路のアナログ出力をそれぞれ比較基準とし
共通の前記アナログ信号入力との一致を検出する複数の
比較器と、 この各比較器の何れか１つに一致出力が得られたときに
前記各カウンタのカウント動作を停止させかつ一致出力
を得た比較器に対応するカウンタの計数出力を変換した
ディジタル出力として取り出す回路とを備えたことを特
徴とするアナログ−ディジタル変換装置。 - 【請求項２】 アナログ信号入力を対応するディジタル
信号に変換するアナログ−ディジタル変換装置におい
て、 前記アナログ信号に対する変換結果を前回値として記憶
更新する前回値メモリと、 前記前回値メモリが記憶する値がプリセットされ、今回
のアナログ信号入力との大小に応じてアップカウントと
ダウンカウントに切り替えてクロックを計数するアップ
ダウンカウンタと、 このカウンタの計数値に対応したアナログ信号を得るデ
ィジタルーアナログ変換回路と、 この変換回路のアナログ出力を比較基準とし今回のアナ
ログ信号入力との一致を検出する比較器と、 この比較器に一致出力が得られたときに前記カウンタの
計数出力を変換したディジタル出力として取り出す回路
とを備えたことを特徴とするアナログ−ディジタル変換
装置。 - 【請求項３】 複数チャネルの前記アナログ信号入力を
順次ディジタル信号に変換するにおいて、 隣接チャネルのアナログ信号入力に対する前記カウンタ
の変換結果を記憶更新する隣接チャネルメモリを設け、 今回のアナログ信号入力と前記隣接チャネルの値との差
分の絶対値及び前記前回値メモリの値との差分の絶対値
のうち、小さい絶対値を持つ前記メモリの値を前記カウ
ンタのプリセット値とする回路を設けたことを特徴とす
る請求項２記載のアナログ−ディジタル変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP446496A JPH09200052A (ja) | 1996-01-16 | 1996-01-16 | アナログ−ディジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP446496A JPH09200052A (ja) | 1996-01-16 | 1996-01-16 | アナログ−ディジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09200052A true JPH09200052A (ja) | 1997-07-31 |
Family
ID=11584862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP446496A Pending JPH09200052A (ja) | 1996-01-16 | 1996-01-16 | アナログ−ディジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09200052A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010056707A (ja) * | 2008-08-27 | 2010-03-11 | Sony Corp | アナログデジタル変換器及びアナログデジタル変換方法、並びに撮像装置及びその駆動方法 |
| JP2010153981A (ja) * | 2008-12-24 | 2010-07-08 | Sony Corp | アナログデジタル変換装置及びアナログデジタル変換方法、並びに撮像装置及びその駆動方法、並びにカメラ |
| US7786921B2 (en) | 2004-07-16 | 2010-08-31 | Sony Corporation | Data processing method, data processing apparatus, semiconductor device, and electronic apparatus |
| JP2014131170A (ja) * | 2012-12-28 | 2014-07-10 | Azbil Corp | 光電センサ |
-
1996
- 1996-01-16 JP JP446496A patent/JPH09200052A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7786921B2 (en) | 2004-07-16 | 2010-08-31 | Sony Corporation | Data processing method, data processing apparatus, semiconductor device, and electronic apparatus |
| JP2010056707A (ja) * | 2008-08-27 | 2010-03-11 | Sony Corp | アナログデジタル変換器及びアナログデジタル変換方法、並びに撮像装置及びその駆動方法 |
| JP4535182B2 (ja) * | 2008-08-27 | 2010-09-01 | ソニー株式会社 | アナログデジタル変換器及びアナログデジタル変換方法、並びに撮像装置及びその駆動方法 |
| JP2010153981A (ja) * | 2008-12-24 | 2010-07-08 | Sony Corp | アナログデジタル変換装置及びアナログデジタル変換方法、並びに撮像装置及びその駆動方法、並びにカメラ |
| JP4636174B2 (ja) * | 2008-12-24 | 2011-02-23 | ソニー株式会社 | アナログデジタル変換装置及びアナログデジタル変換方法、並びに撮像装置及びその駆動方法、並びにカメラ |
| JP2014131170A (ja) * | 2012-12-28 | 2014-07-10 | Azbil Corp | 光電センサ |
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