WO2017057373A1 - 撮像素子、撮像装置、および電子機器 - Google Patents

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航 船水
正博 壽圓
敦 駒井
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株式会社ニコン
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    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors

Definitions

  • the present invention relates to an imaging device, an imaging device, and an electronic device.
  • An imaging device that can process a signal read from a pixel in parallel for each unit pixel cell or a cell in which a plurality of pixels are collected (Patent Document 1).
  • the imaging device is connected to the signal line, a readout circuit that reads a signal generated by photoelectrically converted charges to the signal line, a holding circuit that holds a voltage based on a current from the power supply circuit, and the signal line And a current source including a transistor having a drain portion and a gate portion connected to the holding circuit and the drain portion, and a current generated by a voltage held in the holding circuit is applied to the signal line.
  • the imaging device includes a first readout circuit that reads the first signal generated by the photoelectrically converted charge to the first signal line, and the second signal generated by the photoelectrically converted charge.
  • a second reading circuit for reading to two signal lines; a first holding circuit for holding a voltage based on a current from a power supply circuit; a second holding circuit for holding a voltage based on a current from the power supply circuit; and the first signal A current source including a first transistor having a first drain connected to a line, and a first gate connected to the first holding circuit and the first drain, the first holding circuit A first current source for supplying a current generated by the voltage held in the first signal line to the first signal line, a second drain connected to the second signal line, the second holding circuit, and the second drain A second gate portion connected to the portion; A current source including a second transistor having, and a second current source for supplying a current generated in the second signal line by the voltage held in the second holding circuit.
  • the electronic device includes an electronic circuit having a plurality of electronic components, a holding circuit that holds a voltage based on a current from a power supply circuit, a drain portion connected to the electronic circuit, and the holding circuit And a current source including a transistor having a gate portion connected to the drain portion, and supplying a current generated by a voltage held in the holding circuit to the electronic circuit.
  • FIG. 1 is a block diagram showing a configuration of an imaging apparatus 1 according to a first embodiment.
  • 1 is a circuit diagram showing a configuration of a pixel 10 according to a first embodiment.
  • FIG. 3 is a circuit diagram showing a configuration of a current source 30 and a memory circuit 110 according to the first embodiment.
  • the timing chart which shows the operation example of the control part 33 which concerns on 1st Embodiment.
  • the circuit diagram which shows the example of application of the current source 30 which concerns on 1st Embodiment.
  • FIG. 6 is a circuit diagram showing another application example of the current source 30 according to the first embodiment.
  • FIG. 6A is a circuit diagram showing a part of a pixel circuit 150, a current source circuit 50, and a reference current source circuit 31 according to the second embodiment.
  • FIG. 6B is a diagram illustrating a connection relationship among a part of the pixel circuit 150 according to the second embodiment, the current source circuit 50, and the reference current source circuit 31.
  • (A) is a figure which shows the structure of the current source circuit 50 which concerns on the modification 1, and its peripheral circuit.
  • (B) And (c) is a timing chart which shows the operation example of the current source circuit 50 which concerns on the modification 1, and its peripheral circuit.
  • A) is a figure which shows the structure of the current source circuit 50 which concerns on the modification 2, and its peripheral circuit.
  • B) And (c) is a timing chart which shows the operation example of the current source circuit 50 which concerns on the modification 2, and its peripheral circuit.
  • (A) is a figure which shows the structure of the current source circuit 50 which concerns on the modification 3, and its peripheral circuit.
  • (B) is a timing chart showing an operation example of the current source circuit 50 and its peripheral circuits according to Modification 3.
  • (A) is a figure which shows the structure of the current source circuit 50 which concerns on the modification 4, and its peripheral circuit.
  • FIG. 6B is a diagram illustrating a configuration example of a part of the pixel 10 according to Modification Example 4;
  • (C) is a timing chart showing an operation example of the current source circuit 50 according to Modification 4 and its peripheral circuits.
  • (A)-(d) is a figure which shows the structure of the current source 30 which concerns on the modification 5, and its peripheral circuit.
  • (A)-(c) is a timing chart which shows the operation example of the current source 30 concerning the modification 5, and its peripheral circuit.
  • FIG. 1 is a block diagram illustrating a configuration of an imaging apparatus 1 according to the first embodiment.
  • the imaging device 1 includes an optical system 2, an imaging element 3, and a control unit 4.
  • the optical system 2 emits light from the subject to the image sensor 3.
  • the imaging element 3 images the light emitted from the optical system 2 and generates, for example, image data.
  • the control unit 4 performs various types of image processing on the image data output from the image sensor 3. Further, the control unit 4 outputs a control signal for controlling the operation of the image sensor 3 to the image sensor 3.
  • the optical system 2 may be detachable from the imaging device 1.
  • FIG. 2 is a circuit diagram showing a configuration of the pixel 10 according to the first embodiment.
  • the image sensor 3 has a plurality of pixels 10.
  • the pixel 10 includes a photoelectric conversion unit 12 and a readout circuit 100.
  • the photoelectric conversion units 12 are arranged in a matrix, for example, in the imaging region of the imaging device 3.
  • the photoelectric conversion unit 12 has a photoelectric conversion function of converting incident light into charges.
  • the photoelectric conversion unit 12 accumulates the photoelectrically converted charges.
  • the photoelectric conversion unit 12 is configured by, for example, a photodiode.
  • the readout circuit 100 reads out a pixel signal generated by the charge photoelectrically converted by the photoelectric conversion unit 12 to the signal line 17.
  • the pixel signal constitutes image data, for example.
  • the read circuit 100 includes a transfer unit 13, a discharge unit 14, a floating diffusion 15, and an output unit 16.
  • the transfer unit 13 transfers the charges photoelectrically converted by the photoelectric conversion unit 12 to the floating diffusion 15. That is, the transfer unit 13 forms a charge transfer path between the photoelectric conversion unit 12 and the floating diffusion 15.
  • the output unit 16 outputs a pixel signal generated by the charge transferred from the photoelectric conversion unit 12 to the floating diffusion 15 by the transfer unit 13 to the signal line 17.
  • the output unit 16 is a transistor whose drain terminal, gate terminal, and source terminal are connected to the power supply VDD, the floating diffusion 15, and the signal line 17, respectively.
  • the discharge unit 14 discharges the charges of the floating diffusion 15.
  • the floating diffusion 15 is reset to the reference potential by discharging electric charges from the discharging unit 14.
  • the current source 30 is connected to the readout circuit 100 by the signal line 17.
  • the current source 30 supplies a current for reading a pixel signal generated by the electric charge photoelectrically converted by the photoelectric conversion unit 12 by the reading circuit 100.
  • the current source 30 is a transistor whose drain terminal, gate terminal, and source terminal are connected to the signal line 17, the reference current source circuit 31, and the ground (GND), respectively.
  • the current source 30 supplies a current to the output unit 16 of the readout circuit 100. That is, the output unit 16 configures a source follower circuit using the current source 30 as a load current source.
  • the current source 30 generates a current to be supplied to the signal line 17 based on the current from the reference current source circuit 31.
  • the current source 30 has a drain terminal and a gate terminal connected via a switch.
  • FIG. 3 is a circuit diagram showing a configuration of the current source 30 according to the first embodiment and a memory circuit (also referred to as a holding circuit) 110 for generating a current to be supplied to the signal line 17 by the current source 30. .
  • a memory circuit also referred to as a holding circuit
  • FIG. 3 only three current sources 30 (current source 30A-current source 30C) are shown in order to simplify the description.
  • the reference current source circuit 31 has a reference current source I1.
  • the reference current source I1 is connected to the power supply VDD and outputs a reference current i1.
  • the current source 30 supplies a current corresponding to the reference current i1 output from the reference current source I1 to the signal line 17.
  • the storage circuit 110 includes a storage unit 32 and a control unit 33.
  • the storage circuit 110 (storage circuit 110A-storage circuit 110C) stores a voltage based on the reference current i1 output from the reference current source I1.
  • the storage circuit 110 stores (holds) the voltage based on the reference current i1 output from the reference current source I1 in the storage unit 32.
  • the storage unit 32 is connected to the gate terminal of the current source 30 and supplies the stored (held) voltage to the current source 30.
  • the current source 30 supplies a current based on the voltage stored in the storage unit 32 to the signal line 17.
  • the storage unit 32 includes a capacitive element such as a capacitor in which one electrode is connected to the gate terminal of the current source 30 and the other electrode is connected to the ground.
  • the storage unit 32 (storage unit 32A-storage unit 32C) is composed of a capacitor C1 and a capacitor C3.
  • the control unit 33 controls the current supplied from the reference current source circuit 31 to the storage unit 32. For example, when a voltage based on the current output from the reference current source I1 is stored in the storage unit 32A, the current supplied from the reference current source I1 to the storage unit 32B and the storage unit 32C is changed from the reference current source I1 to the storage unit 32A. The current is controlled so as to be smaller than the current supplied to.
  • the control unit 33 includes, for example, a switch that connects the reference current source circuit 31 and the storage unit 32.
  • the control unit 33 (control unit 33A-control unit 33C) includes a switch SWS (SWS1-SWS3), a switch SWD (SWD1-SWD3), and a switch SWO (SWO1-SWO3).
  • the switch SWS (SWS1-SWS3), the switch SWD (SWD1-SWD3), and the switch SWO (SWO1-SWO3) are configured by transistors, for example.
  • the switches SWS (SWS1 to SWS3), the switches SWD (SWD1 to SWD3), and the switches SWO (SWO1 to SWO3) are controlled by control signals output from a control circuit (not shown).
  • the resistors R1 to R3 are wiring resistances of wirings connected to the ground.
  • FIG. 4 is a timing chart showing an operation example of the control unit 33 according to the first embodiment.
  • SWS1-SWS3, SWD1-SWD3, SWO1-SWO3 are input to a switch SWS (SWS1-SWS3), a switch SWD (SWD1-SWD3) and a switch SWO (SWO1-SWO3) from a control circuit (not shown).
  • a control signal is shown.
  • the vertical axis indicates the voltage level of a control signal output from a control circuit (not shown), and the horizontal axis indicates time.
  • the switches SWS (SWS1 to SWS3), the switches SWD (SWD1 to SWD3), and the switches SWO (SWO1 to SWO3) are turned on when an input control signal is at a high level, and are turned off when the control signal is at a low level.
  • SWS1 and SWD1 become high level.
  • the switch SWD1 When the switch SWD1 is turned on, the gate terminal and the drain terminal of the current source 30A are connected. As a result, the current source 30A is diode-connected.
  • the switch SWS1 when the switch SWS1 is turned on, the reference current source I1 is connected to the current source 30A and the storage unit 32A. Thereby, the reference current i1 from the reference current source I1 is supplied to the current source 30A and the storage unit 32A.
  • the gate-source voltage Vgs of the current source 30A is a value based on the reference current i1 and the threshold voltage Vth1 of the current source 30A.
  • the voltage Vg1 applied to the gate terminal of the current source 30A has a value corresponding to the gate-source voltage Vgs of the current source 30A, and is a voltage based on the reference current i1 and the threshold voltage Vth1 of the current source 30A.
  • the storage unit 32A stores the voltage Vg1 by the reference current i1.
  • SWD1 becomes low level.
  • the switch SWD1 is turned off, the connection between the reference current source I1 and the storage unit 32A is released.
  • the storage unit 32A stores the gate-source voltage Vgs of the current source 30A.
  • SWS1 becomes low level.
  • the switch SWS1 is turned off, the connection between the reference current source I1 and the current source 30A is released.
  • the switch SWS2 and the switch SWD2 are turned on to connect the reference current source I1, the current source 30B, and the storage unit 32B.
  • the reference current i1 from the reference current source I1 is supplied to the current source 30B and the storage unit 32B.
  • the switch SWD2 and the switch SWS2 are each set to the low level.
  • the switch SWD2 and the switch SWS2 are turned off, the connection between the reference current source I1 and the storage unit 32B is released.
  • the storage unit 32B stores the gate-source voltage Vgs of the current source 30B.
  • SWS3 and SWD3 become high level.
  • the switch SWS3 and the switch SWD3 are turned on, the reference current source I1, the current source 30C, and the storage unit 32C are connected.
  • the reference current i1 from the reference current source I1 is supplied to the current source 30C and the storage unit 32C.
  • the switch SWD3 and the switch SWS3 are each set to a low level.
  • the storage unit 32C stores the gate-source voltage Vgs of the current source 30C.
  • FIG. 5 is a circuit diagram showing an application example of the current source 30 according to the first embodiment.
  • the current sources 30A-30C supply currents to the output units 16 of the read circuits 100A-100C via the signal lines 17, respectively.
  • the current source 30A-current source 30C is supplied with the reference current from the reference current source I1 by the control unit 33A-control unit 33C.
  • the current source 30A-current source 30C is based on the switch SWS1-switch SWS3, the switch SWD1-switch SWD3, and the switch SWO1-switch SWO3 of the control unit 33A-control unit 33C in order of the current source 30A, current source 30B, and current source 30C.
  • a current i1 is supplied.
  • the voltage based on the reference current i1 from the reference current source I1 is stored in the storage unit 32A-storage unit 32C. That is, the storage unit 32A-storage unit 32C stores voltages Vg1-Vg3 based on the reference current i1 and the threshold voltage Vth1-threshold voltage Vth3 of the current source 30A-current source 30C.
  • the current source 30A-current source 30C supplies the current generated by the voltage based on the reference current i1 from the reference current source I1 stored in the storage unit 32A-storage unit 32C to the signal line 17A-signal line 17C, respectively. That is, the current source 30A-current source 30C has the read circuit 100A-read current generated by the voltage Vg1-voltage Vg3 based on the reference current i1 from the reference current source I1 stored in the storage unit 32A-storage unit 32C, respectively. This is supplied to each output unit 16 of the circuit 100C.
  • FIG. 6 is a circuit diagram showing another application example of the current source 30 according to the first embodiment.
  • the current source 30 ⁇ / b> A to the current source 30 ⁇ / b> C are shown as application examples for supplying current to the readout circuit 100, but the present invention is not limited thereto.
  • a comparator circuit that is connected to the signal line 17A-signal line 17C shown in FIG. 5 and forms part of an analog / digital conversion circuit that converts a pixel signal read by the reading circuit 100 into a digital signal.
  • An application example of the 21A-comparator circuit 21C to a current source will be described.
  • Current source 30A-current source 30C supplies current to comparator circuit 21A-comparator circuit 21C, respectively.
  • the current sources 30A-30C are configured by PMOS transistors M10-M30.
  • the comparator circuit 21 includes, for example, transistors M6-M9. Transistors M6 and M7 form a differential pair with their source terminals connected in common. The transistors M8 and M9 function as an active load unit.
  • a pixel signal is input to one gate terminal of the transistors M6 and M7 directly or via a capacitor or the like from the signal lines 17A to 17C shown in FIG. 5, and to the other gate terminal directly or via a capacitor or the like.
  • a reference signal is input.
  • the current sources 30A-30C supply current to the source terminals of the transistors M6 and M7, and function as a tail current source of the comparator circuit 21.
  • the comparator circuit 21 outputs an output signal generated by comparing the pixel signal and the reference signal to the latch circuit. Based on the output signal of the comparator circuit 21, the latch circuit holds a count value corresponding to the elapsed time from the start of comparison.
  • the current source 30A-current source 30C is supplied with the reference current from the reference current source I1 by the control unit 33A-control unit 33C.
  • the current source 30A-current source 30C is based on the switch SWS1-switch SWS3, the switch SWD1-switch SWD3, and the switch SWO1-switch SWO3 of the control unit 33A-control unit 33C in order of the current source 30A, current source 30B, and current source 30C.
  • a current i1 is supplied.
  • the voltage based on the reference current i1 from the reference current source I1 is stored in the storage unit 32A-storage unit 32C. That is, the storage unit 32A-storage unit 32C stores voltages Vg1-Vg3 based on the reference current i1 and the threshold voltage Vth1-threshold voltage Vth3 of the current source 30A-current source 30C.
  • the current source 30A-current source 30C supplies the current generated by the voltage based on the reference current i1 from the reference current source I1 stored in the storage unit 32A-storage unit 32C to the comparator circuit 21A-comparator circuit 21C. That is, the current source 30A-current source 30C is configured to output currents generated by the voltage Vg1-voltage Vg3 based on the reference current i1 from the reference current source I1 stored in the storage unit 32A-storage unit 32C, respectively. Each is supplied to the circuit 21C.
  • the pixel signal readout circuit 100 included in the image sensor 3 and the current source of the comparator circuit 21 of the analog / digital conversion circuit that converts the pixel signal into a digital signal are shown, but the present invention is not limited thereto.
  • the current source 30 can be applied as a current source of another source follower circuit in addition to the electronic circuit included in the image sensor 3. Furthermore, the current source 30 can be applied to an electronic circuit other than the source follower circuit.
  • the imaging device 3 includes a readout circuit 100 that reads a signal generated by photoelectrically converted charges to the signal line 17, a storage circuit 110 that stores a voltage based on the current i1 from the reference current source I1, and a readout circuit. And a current source 30 that supplies a current for reading a signal to the signal line 17 to the signal line 17 and supplies a current generated by the voltage stored in the memory circuit 110 to the signal line 17.
  • the current source 30 supplies a current generated by the voltage stored in the storage circuit 110 to the signal line 17. Therefore, the influence of IR drop can be reduced.
  • the current source 30 After the switch SWO is turned on, the current source 30 generates a current based on the voltage stored in the storage unit 32.
  • the current generated by the current source 30 flows to the ground via the wiring resistance (R1-R3).
  • a voltage drop (IR drop) due to the IR product of current and resistance occurs, and the source voltage of the current source 30 rises.
  • the storage unit 32 holds the relative voltage between the gate and the source of the current source 30, the voltage Vg increases as the source voltage of the current source 30 increases, and the fluctuation of the gate-source voltage is suppressed. Is done. By suppressing the fluctuation of the gate-source voltage, the fluctuation of the current supplied from the current source 30 can be suppressed.
  • the current source 30 includes a transistor including a drain portion connected to the signal line 17 and a gate portion connected to the memory circuit 110 and the drain portion.
  • the memory circuit 110 can store a voltage based on the threshold voltage Vth of the transistor and the reference current i1.
  • the current source 30 can supply a current that is less affected by variations in the threshold voltage Vth.
  • the image sensor 3 reads the first signal generated by the photoelectrically converted charge to the first signal line 17A, and the second signal generated by the photoelectrically converted charge is second.
  • a second readout circuit 100B that reads to the signal line 17B, a first storage circuit 110A that stores a voltage based on the current i1 from the reference current source I1, and a second storage that stores a voltage based on the current i1 from the reference current source I1.
  • a current source for supplying a current for reading out the first signal by the circuit 110B and the first readout circuit 100A to the first signal line 17A, and a current generated by the voltage stored in the first memory circuit 110A A first current source 30A to be supplied to one signal line 17A and a current source to supply a current for reading a second signal by the second readout circuit 100B to the second signal line 17B.
  • the current generated by the voltage stored in the 110B comprises a second current source 30B for supplying the second signal line 17B, the.
  • the first current source 30A supplies a current generated by the voltage stored in the first memory circuit 110A to the signal line 17A
  • the second current source 30B includes the second memory circuit 110B. Is supplied to the signal line 17B. Therefore, the influence of IR drop can be reduced in a plurality of signal lines.
  • the second memory circuit 110B stores the voltage based on the current i1 from the reference current source I1 after the voltage based on the current i1 from the reference current source I1 is stored in the first memory circuit 110A. Since it did in this way, the voltage based on the electric current i1 from the reference current source I1 can be memorize
  • the first memory circuit 110A reads the first signal to the first signal line 17A by the first read circuit 100A
  • the first memory circuit 110A receives the current i1 from the reference current source I1 by the first read circuit 100A.
  • the second control circuit 33A has a first control unit 33A that controls the signal to be smaller than when the signal is not read to the first signal line 17A.
  • the second memory circuit 110B sends the second signal to the second signal line 17B by the second read circuit 100B.
  • the readout circuit 100 can read out the pixel signal to the signal line 17 based on the current generated by the voltage stored in the storage circuit 110. Further, the power consumption can be reduced by adjusting the current i1 from the reference current source I1 to be small.
  • the first current source 30A includes a first drain part connected to the first signal line 17A, and a first transistor including a first memory part 110A and a first gate part connected to the first drain part.
  • the second current source 30B includes a second drain part connected to the second signal line 17B, and a second gate part connected to the second memory circuit 110B and the second drain part. It has two transistors M20.
  • the storage circuit 110A stores a voltage based on the threshold voltage Vth1 of the transistor M10 and the reference current i1
  • the storage circuit 110B stores a voltage based on the threshold voltage Vth2 of the transistor M20 and the reference current i1. Can do.
  • the first current source 30A and the second current source 30B can supply a current that is less affected by variations in the threshold voltage Vth.
  • a first storage unit 32 that stores a voltage based on the current i1 from the reference current source I1
  • a supply unit 130 that supplies a current generated by the voltage stored in the first storage unit 32.
  • the current source circuit 50 further includes a current source circuit 50, and the current source 30 generates a current to be supplied to the reading circuit 100 by a current from the current source circuit 50.
  • FIG. 7A is a circuit diagram showing a part of the pixel circuit 150, the current source circuit 50, and the reference current source circuit 31 according to the second embodiment.
  • FIG. 7B is a diagram illustrating a connection relationship among a part of the pixel circuit 150 according to the second embodiment, the current source circuit 50, and the reference current source circuit 31.
  • a pixel circuit 150 of 8 rows ⁇ 10 columns is shown.
  • Each pixel circuit 150 includes the pixel 10, the current source 30 and the memory circuit 110 arranged for each pixel 10.
  • the number of pixel circuits 150 is the same as the number of pixels 10 of the image sensor 3.
  • the number of the plurality of current source circuits 50 is the same as the number of columns of the pixel circuits 150 of the image sensor 3. Further, the number of the plurality of current source circuits 50 may be larger than the number of columns of the pixel circuits 150 of the image sensor 3. For example, the number may be the same as the pixel circuits 150 of 2 rows ⁇ 10 columns. In FIG.
  • each current source circuit 50 includes a supply unit 130, a first storage unit 32, and switches SWS1, SWD1, and SWO1.
  • Each current source circuit 50 is supplied with the reference current i1 from the reference current source I1 of the reference current source circuit 31.
  • the configurations of the plurality of current source circuits 50 and the reference current source circuit 31 are the same as the configurations of the current source 30 and its peripheral circuits shown in FIG.
  • control unit 33 may include a switch SWS1, a switch SWD1, a switch SWO1, a switch SWS2, a switch SWD2, and a switch SWO2.
  • the storage circuit 110 may include a first storage unit 32, a second storage unit 132, a control unit 33, and a supply unit 130.
  • the current source circuit 50a located at the left end is connected to a plurality of pixel circuits 150a1, 150a2, 150a3, 150a4, 150a5, 150a6, 150a7, and 150a8 located at the left end. That is, the leftmost current source circuit 50a is connected to each of the plurality of pixel circuits 150 in the leftmost column.
  • the current source circuit 50b adjacent to the current source circuit 50a in the left end column is connected to each of the pixel circuits 150b1 to 150b8 in the column adjacent to the pixel circuits 150a1 to 150a8 in the left end column.
  • the current source circuit 50j located at the right end is connected to a plurality of pixel circuits 150j1, 150j2, 150j3, 150j4, 150j5, 150j6, 150j7, and 150j8 in the right end column.
  • the connection between the current source circuit 50 and the pixel circuit 150 is performed by connecting the switch SWS2 of the pixel circuit 150 and the switch SWO1 of the current source circuit 50 as shown in FIG. With this connection, the capacitor C1 of the second storage unit 132 of the pixel circuit 150 is connected to the supply unit 130 of the current source circuit 50 via the switches SWD2, SWS2, and the switch SWO1.
  • the plurality of current source circuits 50 shown in FIG. 7B are sequentially supplied from the reference current source I1, for example, from the leftmost current source circuit 50a toward the rightmost current source circuit 50j by on / off control of the switches SWS1 and SWD1.
  • a voltage based on the reference current i1 is stored in the capacitor C1 of the first storage unit 32.
  • the on / off control of the switches SWS1 and SWD1 is performed in the same manner as the on / off control of the switches SWS1 and SWD1, the on / off control of the switches SWS2 and SWD2, and the on / off control of the switches SWS3 and SWD3 shown in FIG.
  • the switches SWO1 of all the current source circuits 50a-50j are turned on simultaneously, similarly to the switches SWO1-SWO3 shown in FIG. Is done.
  • the supply units 130 of all the current source circuits 50a-50j are in a state in which a current based on the reference current i1 can be supplied to the pixel circuits 150a-150j.
  • the supply unit 130 supplies a current generated by the voltage stored in the first storage unit 32.
  • the current from the current source circuit 50 is the same as or substantially the same as the reference current i1 from the reference current source I1. In this way, each current source circuit 50a-50j can generate a current based on the reference current i1 of the reference current source I1 and supply it to the pixel circuits 150a-150j.
  • the switches SWS2 and SWD2 are simultaneously turned on, and the voltage of the second storage unit 132 is simultaneously controlled by the currents of the current source circuits 50a-50j.
  • voltages based on the currents from the current source circuits 50a-50j are simultaneously stored in the second storage units 132 of the pixel circuits 150a8-150j8 in the uppermost row.
  • the switch SWO2 is turned on, whereby the current source 30 supplies a current based on the voltage stored in the second storage unit 132 to the signal line 17.
  • the memory circuit 110 may store the voltage based on the reference current i1 from the reference current source I1 in the first storage unit 32 when the signal is read out to the signal line 17 by the reading circuit 100. For example, the memory circuit 110 turns off the switches SWS2 and SWD2 and turns on the switch SWO2, and turns on the switches SWS1 and SWD1 and turns on the switches SWS1 and SWD1 when the readout circuit 100 reads out a signal to the signal line 17. Is supplied to the first storage unit 32. The first storage unit 32 stores a voltage based on the reference current i1 when the reference current i1 is supplied.
  • the current source of the pixel signal readout circuit 100 included in the image sensor 3 is shown, but the present invention is not limited to this.
  • the current source 30 can be applied as a current source of the comparator circuit 21 of an analog / digital conversion circuit that converts a pixel signal into a digital signal, or as a current source of other source follower circuits besides the electronic circuit included in the image sensor 3. It is. Furthermore, the current source 30 can be applied to an electronic circuit other than the source follower circuit.
  • the storage circuit 110 stores a voltage based on the current i1 from the reference current source I1, and a supply unit 130 that supplies a current generated by the voltage stored in the first storage unit 32.
  • a second storage unit 132 that stores a voltage based on the current supplied from the supply unit 130, and the current source 30 uses a signal line to generate a current generated by the voltage stored in the second storage unit 132. 17 is supplied.
  • the storage circuit 110 is provided between the supply unit 130 and the second storage unit 132, and when the signal is read out to the signal line 17 by the readout circuit 100, the reference current source I 1 transfers to the first storage unit 32.
  • the controller 33 controls the flowing current to be smaller than when the signal is not read out to the signal line 17 by the reading circuit 100.
  • the readout circuit 100 can read out the pixel signal to the signal line 17 based on the current generated by the voltage stored in the storage circuit 110. Further, the power consumption can be reduced by adjusting the current i1 from the reference current source I1 to be small.
  • FIG. 8 is a circuit diagram showing configurations of the current source 30 and the memory circuit 110 according to the third embodiment.
  • the same or corresponding parts as those in the first embodiment are denoted by the same reference numerals, and differences will mainly be described.
  • the reference current source I1 of the reference current source circuit 31 sequentially supplies the reference current i1 to the memory circuits 110A-110C, and the threshold voltage of the current sources 30A-30C and the reference current An example in which a voltage based on the current i1 is stored has been described.
  • the reference current source I1 of the reference current source circuit 31 supplies the reference current i1 to the reference voltage generation unit 60 to generate the reference voltage Vb.
  • the data is commonly stored in the memory circuits 110A to 110C.
  • the reference current source circuit 31 further includes a reference voltage generation unit 60 in addition to the reference current source I1.
  • the reference voltage generator 60 includes, for example, a transistor M70, and generates the reference voltage Vb based on the reference current i1 supplied from the reference current source I1 and the threshold voltage of the reference voltage generator 60.
  • Control units 33A-33C according to the third embodiment include switches SWS1-SWS3 and switches SWO1-SWO3, respectively.
  • the storage unit 32A and the switch SWS1, the storage unit 32B and the switch SWS2, and the storage unit 32C and the switch SWS3 are connected in parallel to the reference voltage generation unit 60, respectively.
  • the switches SWS1-SWS3 are turned on at the same time, the reference voltage Vb is stored in the storage units 32A-32C.
  • the switches SWS1-SWS3 are simultaneously turned on and the reference voltage Vb Can be stored.
  • the capacitors C1-C3 constituting the storage units 32A-32C hold the reference voltage Vb.
  • the current sources 30A-30C generate currents based on the reference voltages Vb stored in the storage units 32A-32C, respectively, and supply the current to the readout circuit 100 that is the supply destination To do.
  • the current source of the pixel signal readout circuit 100 included in the image sensor 3 is shown, but the present invention is not limited to this.
  • the current source 30 can be applied as a current source of the comparator circuit 21 of an analog / digital conversion circuit that converts a pixel signal into a digital signal, or as a current source of other source follower circuits besides the electronic circuit included in the image sensor 3. It is. Furthermore, the current source 30 can be applied to an electronic circuit other than the source follower circuit.
  • the imaging device 3 further includes a reference voltage generation unit 60 that generates the reference voltage Vb based on the reference current i1. Since it did in this way, the reference voltage Vb based on the reference current i1 can be simultaneously memorize
  • FIG. 9A is a diagram illustrating a configuration of the current source circuit 50 and its peripheral circuits according to the first modification.
  • the imaging device 3 according to the modification 1 further includes a precharge unit 70 and a switch SWSr.
  • the current source circuit 50 (50A-50C) according to the first modification includes the same current source and storage unit as the current sources 30A-30C and storage units 32A-32C shown in FIG.
  • the precharge unit 70 includes a diode-connected transistor M80.
  • the current source circuit 50A, the current source circuit 50B, and the current source circuit 50C are connected in parallel to the precharge unit 70 and the switch SWSr.
  • the precharge unit 70 applies a precharge voltage to the node 80 shown in FIG. 9A through the switch SWSr before the reference current i1 is supplied to each of the current source circuits 50A-50C.
  • FIG. 9B is a timing chart showing an operation example of the current source circuit 50 according to the first modification and its peripheral circuits. Although illustration is omitted, it is assumed that the switches SWD1 to SWD3 are turned on simultaneously with the switches SWS1 to SWS3 and turned off before the switches SWS1 to SWS3.
  • the switch SWSr is turned on when the control signal becomes high level, and the reference current i1 is supplied to the precharge unit 70.
  • the gate-source voltage Vgs of the precharge unit 70 has a predetermined value based on the reference current i1 and the threshold voltage of the precharge unit 70.
  • the gate-source voltage Vgs of the precharge unit 70 is set as the precharge voltage.
  • the control signal of the switch SWSr becomes low level, and the control signal of the switch SWS1 becomes high level.
  • the switch SWS1 is turned on, the reference current i1 is supplied to the current source circuit 50A via the node 80, and the voltage is stored in the storage unit 32A of the current source circuit 50A.
  • the storage unit 32A of the current source circuit 50A stores the voltage from the precharge voltage level, and thus is based on the reference current i1. The time to reach the voltage can be shortened.
  • the current source circuits 50B-50C sequentially store the voltage based on the reference current i1.
  • SWO1-SWO3 are turned on, so that each current source circuit 50 supplies a current based on the reference current i1 to the read circuit 100.
  • FIG. 9C is a timing chart showing an operation example of the current source circuit 50 and its peripheral circuits according to the first modification.
  • the switches SWS1 to SWS3 are sequentially turned on after the switches SWS1 to SWS3 are sequentially turned off.
  • the switch SWS1 is turned on.
  • the switch SWO1 is turned on immediately thereafter, and similarly, the switches SWO2 and SWO3 are turned on immediately after the switches SWS2 and SWS3 are turned on.
  • SWO1 to SWO3 are simultaneously turned on. However, SWO1 to SWO3 are sequentially turned on in the same manner as the example shown in FIG. 9C. Good.
  • FIG. 10A is a diagram illustrating a configuration of the current source circuit 50 and its peripheral circuits according to the second modification.
  • the imaging device 3 according to Modification 2 further includes a switch SWX as compared with Modification 1.
  • the EN signal input to the reference current source I1 is a signal that controls generation of the reference current i1 by the reference current source I1.
  • the reference current source I1 generates the reference current i1 when the EN signal is at a high level, and does not generate the reference current i1 when the EN signal is at a low level.
  • FIG. 10B is a timing chart showing an operation example of the current source circuit 50 and its peripheral circuits according to the second modification. Although illustration is omitted, it is assumed that the switches SWD1 to SWD3 are turned on simultaneously with the switches SWS1 to SWS3 and turned off before the switches SWS1 to SWS3.
  • the EN signal and the control signal of the switch SWX become high level, and the control signal of the switch SWSr becomes high level.
  • the reference current source I1 becomes ready to output the reference current i1.
  • the precharge unit 70 and the reference current source circuit 31 are connected.
  • the precharge unit 70 generates a precharge voltage based on the reference current i 1 and applies the precharge voltage to the node 80.
  • the voltage based on the reference current i1 is sequentially stored in the current source circuits 50A-50C in the same manner as in the first modification.
  • the EN signal and the control signal for the switch SWX are at a low level.
  • the reference current source I1 does not generate the reference current i1.
  • Power consumption can be reduced by stopping the generation of the reference current i1.
  • the switches SWO1-SWO3 are turned on, so that the current source circuits 50A-50C supply a current based on the reference current i1 to the read circuit 100.
  • FIG. 10C is a timing chart showing an operation example of the current source circuit 50 and its peripheral circuits according to the second modification.
  • the switch SWO1 is turned on immediately after the switch SWS1 is turned on.
  • the switches SWO2 and SWO3 are turned on immediately after the switches SWS2 and SWS3 are turned on.
  • FIG. 11A is a diagram showing a configuration of the current source circuit 50 and its peripheral circuits according to the third modification.
  • the imaging device 3 according to Modification 3 includes reference current source circuits 31A-31C.
  • Each of the reference current source circuits 31A-31C includes reference current sources I1-I3.
  • the reference current sources I1-I3 generate reference currents i1-i3 having different current values.
  • the current source circuit 50 according to the modified example 3 includes the same current source and storage unit as the current source 30 and storage unit 32 shown in FIG.
  • the reference current supplied to each current source circuit 50 can be switched.
  • FIG. 11A only three current source circuits 50 (current source circuits 50A-50C) are shown.
  • FIG. 11B is a timing chart showing an operation example of the current source circuit 50 according to the third modification and its peripheral circuits. Although illustration is omitted, it is assumed that the switch SWD is turned on simultaneously with the switch SWS and is turned off before the switch SWS.
  • the ENa signal and the SWXa control signal become high level, and the SWSr control signal becomes high level.
  • the reference current source I1 becomes ready to output the reference current i1.
  • the precharge unit 70 and the reference current source I1 are connected.
  • the precharge unit 70 generates a precharge voltage based on the reference current i 1 and applies the precharge voltage to the node 80.
  • the SWSr control signal goes low and the SWS1 control signal goes high.
  • the switch SWS1 is turned on, the reference current i1 is supplied to the current source circuit 50A via the node 80, and a voltage based on the reference current i1 is stored.
  • voltages based on the reference current i1 are sequentially stored in the current source circuits 50B-50C.
  • the ENa signal and the SWXa control signal are at a low level
  • the ENb signal and the SWXb control signal are at a high level
  • the SWSr control signal is at a high level.
  • the ENb signal becomes high level
  • the reference current source I2 is ready to output the reference current i2.
  • the precharge unit 70 and the reference current source I2 are connected.
  • Precharge unit 70 generates a precharge voltage based on reference current i 2, and applies the precharge voltage to node 80.
  • the voltage based on the reference current i2 is sequentially stored in the current source circuits 50D-50F (not shown) respectively connected to SWS4-SWS6 in the same manner as from time t2 to t5.
  • the ENb signal and the SWXb control signal are at a low level
  • the ENc signal and the SWXc control signal are at a high level
  • the SWSr control signal is at a high level.
  • the control signal of ENc becomes high level
  • the reference current source I3 becomes ready to output the reference current i3.
  • the precharge unit 70 and the reference current source I3 are connected.
  • Precharge unit 70 generates a precharge voltage based on reference current i ⁇ b> 3 and applies the precharge voltage to node 80.
  • the voltage based on the reference current i3 is sequentially stored in current source circuits 50G-50I (not shown) connected to SWS7 to SWS9 in the same manner as from time t2 to t5.
  • the control signals SWO1-SWO9 simultaneously become high level.
  • the current source circuits 50A-50I supply currents based on the stored voltages to the connection destinations.
  • FIG. 12A is a diagram illustrating a configuration of the current source circuit 50 and its peripheral circuits according to the fourth modification.
  • the imaging device 3 according to the modification 4 further includes a switch SWSb.
  • the switch SWSb is turned on when its control signal becomes high level, so that the ground level is given to each of the current source circuits 50A-50C.
  • the current source circuit 50 according to the modified example 4 includes the same current source and storage unit as the current source and storage unit shown in FIG.
  • the pixels 10 other than some of the pixels 10 are inactive, that is, the current source 30 is prevented from generating current.
  • the current source 30 is composed of a PMOS transistor
  • a voltage of the power supply VDD level is applied
  • the current source 30 is composed of an NMOS transistor
  • a ground level voltage is applied so that the current source 30 does not generate a current.
  • a pixel 10 that causes the current source 30 to generate a current is an active pixel
  • a pixel 10 that does not cause the current source 30 to generate a current is an inactive pixel.
  • FIG. 12B is a diagram illustrating a configuration example of a part of the pixel 10 according to the fourth modification.
  • hatched pixels 10 indicate inactive pixels
  • white pixels 10 indicate active pixels.
  • an active pixel to be a region of interest is determined from the image of the first frame, and a voltage that is inactive is stored in the inactive pixel storage unit 32 in the second frame, and the voltage of the active pixel storage unit 32 is stored. Resets, that is, refreshes the voltage. Since the voltage of the storage unit 32 of the inactive pixel does not need to be refreshed, the time required for the voltage refresh can be shortened. For example, in the B-B ′ row shown in FIG. 12B, it is possible to prevent the voltage of the storage unit 32 from being refreshed after the third frame.
  • FIG. 12C is a timing chart showing an operation example of the current source circuit 50 and its peripheral circuits according to the fourth modification. Although illustration is omitted, it is assumed that the switch SWD is turned on simultaneously with the switch SWS and is turned off before the switch SWS.
  • the SWSb control signal goes high, and the SWS1 control signal goes high.
  • the ground level (0 V) is stored in the storage unit 32A of the current source circuit 50A.
  • the EN signal and the SWX control signal are at a high level, the SWSb control signal is at a low level, and the SWS2 control signal is at a high level.
  • the EN signal becomes high level, the reference current source I1 becomes ready to output the reference current i1.
  • the current source circuit 50B is supplied with the reference current i1 and stores a voltage based on the reference current i1.
  • a reference current i1 is supplied to a current source circuit 50C-50D (not shown) and a voltage based on the reference current i1 is stored.
  • the EN signal and the SWX control signal are at a low level, the SWSb control signal is at a high level, and the SWS5 control signal is at a high level.
  • the EN signal becomes low level, the reference current source I1 stops generating the reference current i1.
  • the ground level is stored in the current source circuit 50E (not shown).
  • the ground level is stored in the current source circuit 50F (not shown).
  • the EN signal and the SWX control signal are at a high level, the SWSb control signal is at a low level, and the SWS7 control signal is at a high level.
  • the reference current i1 is supplied to the current source circuit 50G (not shown) and the voltage based on the reference current i1 is stored.
  • a reference current i1 is supplied to a current source circuit 50H-50I (not shown) to set a voltage based on the reference current i1.
  • the EN signal and the SWX control signal are at a low level, the SWSb control signal is at a high level, and the SWS10 control signal is at a high level.
  • the ground level is stored in the current source circuit 50J (not shown).
  • the current source circuits 50A-50J generate currents based on the voltages stored in the respective storage units 32 and supply them to the connection destinations.
  • each current source 30 is configured by one transistor.
  • it may be configured by cascode connection of a plurality of transistors M10 and M20 as in the example shown in FIGS.
  • the output impedance of the current source 30 can be increased, and fluctuations in the current supplied by the current source 30 can be suppressed.
  • FIGS. 13A to 13D are diagrams showing configurations of the current source 30 and its peripheral circuits according to the fifth modification.
  • FIGS. 14A to 14C are timing charts showing an operation example of the current source 30 and its peripheral circuits according to the fifth modification.
  • the current source 30 and its peripheral circuits include reference current sources I1 and I2, transistors M10, M20, and M70, switches SWS, SWD, SWO, and SWC, and capacitors C1 and C2. Composed.
  • the transistor M70 is supplied with the reference current i2 from the reference current source I2, and generates a voltage V2 based on the reference current i2 and the threshold voltage of the transistor M70.
  • the switch SWD is turned off, so that the voltage V1 is held in the capacitor C1.
  • the switches SWC and SWS are turned off, and the voltage V2 is held in the capacitor C2.
  • the switch SWO is turned on, and the current source 30 supplies current to the connection destination.
  • the connection destination of the capacitor C2 is different from that in FIG.
  • the voltage V2 is set to the capacitor C2 and the gate terminal of the transistor M20.
  • the capacitor C2 stores a voltage V2 with reference to the potential of the capacitor C1 and the potential of the gate terminal of the transistor M10. Further, the voltage V1 is stored in the capacitor C1 in the same manner as in FIG.
  • the switch SWD is turned off, so that the voltage V1 is held in the capacitor C1.
  • the switch SWS is turned off at time t3 and the switch SWC is turned off at time t4, whereby the voltage V2 is held in the capacitor C2.
  • the current source 30 supplies current to the connection destination.
  • the current source 30 and its peripheral circuit include a reference current source I1, transistors M10 and M20, switches SWS, SWD, SWO, and SWC, and capacitors C1 and C2. Composed.
  • the capacitor C1 stores a voltage V1 based on the reference current i1 and the threshold voltage of the transistor M10
  • the capacitor C2 stores a voltage V2 based on the reference current i1 and the threshold voltage of the transistor M20.
  • the capacitor V2 stores the voltage V2 with respect to the ground potential.
  • the capacitor C2 stores the voltage V2 with reference to the potential of the capacitor C1 and the potential of the gate terminal of the transistor M10.
  • the on / off control of each switch shown in FIGS. 13C and 13D is the same, and the control signal shown in FIG. 14C is input.
  • the voltage V2 is stored in the capacitor C2, and the voltage V1 is stored in the capacitor C1.
  • the switch SWD is turned off, so that the voltage V1 is held in the capacitor C1.
  • the switch SWC is turned off, and the voltage V2 is held in the capacitor C2.
  • the image sensor 3 may be configured by a single semiconductor substrate or may be configured by stacking a plurality of semiconductor substrates.
  • the imaging device 3 includes, for example, a first semiconductor substrate provided with the readout circuit 100 and a second semiconductor substrate provided with the first storage unit 32 and the supply unit 130.
  • the pixel signal readout circuit 100 included in the image sensor 3 and the comparator circuit 21 of the analog / digital conversion circuit that converts the pixel signal into a digital signal are shown as current sources.
  • the current source 30 can be applied as a current source of another source follower circuit in addition to the electronic circuit included in the image sensor 3. Furthermore, the current source 30 can be applied to an electronic circuit other than the source follower circuit.
  • the above-described embodiments and modifications also include the following image sensor and current source circuit.
  • a readout circuit that reads out a signal generated by photoelectrically converted charges to a signal line, a holding circuit that holds a voltage based on a current from a power supply circuit, a drain portion connected to the signal line, and the holding A current source including a transistor having a circuit and a gate portion connected to the drain portion, the current source supplying a current generated by the voltage held in the holding circuit to the signal line.
  • Image sensor In the imaging device as in (1), the holding circuit is generated by a first holding unit that holds a voltage based on a current from the power supply circuit, and a voltage held in the first holding unit.
  • the holding circuit is provided between the supply unit and the second holding unit, and when the signal is read out to the signal line by the readout circuit, A controller that controls the current flowing from the power supply circuit to the first holding unit to be smaller than when the signal is not read out to the signal line by the readout circuit;
  • the holding circuit reads the voltage based on the current from the power supply circuit when the reading circuit reads the signal to the signal line. Hold in the first holding part.
  • the first holding unit and the supply unit are provided on a second semiconductor substrate different from the first semiconductor substrate on which the readout circuit is provided. Yes.
  • the first semiconductor substrate is stacked by the second semiconductor substrate.
  • An image pickup apparatus including the image pickup element as described in (1) to (6).
  • a first readout circuit that reads out the first signal generated by the photoelectrically converted charge to the first signal line, and a second readout that reads out the second signal generated by the photoelectrically converted charge to the second signal line.
  • a first holding circuit for holding a voltage based on a current from the power supply circuit, a second holding circuit for holding a voltage based on the current from the power supply circuit, and a first drain connected to the first signal line And a first gate part connected to the first holding circuit and the first drain part.
  • the current source includes a first transistor, and is generated by a voltage held in the first holding circuit.
  • a first current source for supplying current to the first signal line; a second drain connected to the second signal line; and a second gate connected to the second holding circuit and the second drain.
  • a second transistor having a portion A currentless source, an imaging device and a second current source for supplying to said second signal line a current generated by the voltage held in the second holding circuit.
  • the second holding circuit has a voltage based on the current from the power supply circuit after the voltage based on the current from the power supply circuit is held in the first holding circuit. Hold. (10)
  • the first holding circuit reads the first signal to the first signal line by the first readout circuit, and the power supply circuit The first holding circuit controls the current from the first reading circuit to be smaller than when the first reading circuit does not read the first signal to the first signal line, and the second holding circuit includes the first holding circuit.
  • the second read circuit reads the second signal to the second signal line, the current from the power supply circuit is not read to the second signal line by the second read circuit. It has the 2nd control part controlled to become smaller.
  • the first holding circuit is generated by a first holding unit that holds a voltage based on a current from the power supply circuit and a voltage stored in the first holding unit.
  • a first supply unit that outputs the generated current, and a second holding unit that holds a voltage based on the current supplied from the first supply unit, wherein the second holding circuit is connected to the power supply circuit.
  • a third holding unit that holds a voltage based on the current, a second supply unit that outputs a current generated by the voltage stored in the third holding unit, and a voltage based on the current supplied from the second supply unit
  • the first current source supplies the current generated by the voltage held in the second holding unit to the first signal line, and the second current source.
  • the first holding circuit is provided between the first supply unit and the second holding unit, and the first signal is transmitted to the first signal by the first reading circuit.
  • the current flowing from the power supply circuit to the second holding unit is made smaller than when the first signal is not read to the first signal line by the first reading circuit.
  • a second control circuit that is provided between the second supply unit and the fourth holding unit, and the second readout circuit sends the second signal to the second signal line. The second current is controlled so that the current flowing from the power supply circuit to the fourth holding portion is smaller than when the second signal is not read to the second signal line by the second read circuit. 2 control units.
  • the first holding circuit reads the first signal to the first signal line by the first readout circuit.
  • the second holding circuit holds the voltage based on the current from the power supply circuit when the second reading circuit reads the second signal to the second signal line by the second reading circuit.
  • the voltage based on the current is held in the fourth holding unit.
  • the third holding unit may be configured so that the first holding unit holds a voltage based on the current from the power supply circuit, and then Holds a voltage based on current.
  • the first holding unit, the second holding unit, the first supply unit, and the second supply unit include the first readout circuit and the first supply unit.
  • An image pickup apparatus including the image pickup element as described in (8) to (16).
  • An electronic circuit having a plurality of electronic components, a holding circuit for holding a voltage based on a current from a power supply circuit, a drain portion connected to the electronic circuit, and the holding circuit and the drain portion.
  • An electronic device comprising: a current source including a transistor having a gate portion, wherein the current source supplies a current generated by a voltage held in the holding circuit to the electronic circuit.
  • the holding circuit includes a first holding unit that holds a voltage based on a current from the power supply circuit, and a voltage held in the first holding unit. And a second holding unit that holds a voltage based on the current supplied from the supply unit, and the current source is held by the second holding unit. A current generated by the voltage is supplied to the electronic circuit.
  • the holding circuit holds a voltage based on a current from the power supply circuit in the first holding unit when the electronic circuit is operating.
  • the power supply circuit includes a plurality of current source circuits that supply currents having different current values, and the holding circuit includes the plurality of current source circuits. Among them, the voltage based on the current from the selected current source circuit is held.
  • the electronic device as described in (18) to (22) includes a third control unit that prohibits a current supply operation to the electronic circuit by the current source.
  • the third control unit is connected to the ground.
  • the current source is configured by cascode connection by a plurality of transistors including the transistor.
  • the first holding unit and the supply unit are provided on a second semiconductor substrate different from the first semiconductor substrate on which the electronic circuit is provided. Yes.
  • the first semiconductor substrate is stacked by the second semiconductor substrate.
  • the electronic circuit is a readout circuit that reads a signal generated by photoelectrically converted charges.
  • the electronic circuit is a comparator constituting a conversion unit that converts an analog signal into a digital signal.
  • a readout circuit for reading a signal generated by photoelectrically converted charges to a signal line a storage circuit for storing a voltage based on a current from a reference current source, and a current for reading out the signal by the readout circuit
  • An imaging device comprising: a current source for supplying to the signal line, wherein the current source supplies a current generated by the voltage stored in the storage circuit to the signal line.
  • the storage circuit is generated by a first storage unit that stores a voltage based on a current from the reference current source and a voltage stored in the first storage unit. And a second storage unit that stores a voltage based on the current supplied from the supply unit.
  • the current source is generated by the voltage stored in the second storage unit. Current is supplied to the signal line.
  • the storage circuit is provided between the supply unit and the second storage unit, and when the readout circuit reads out the signal to the signal line, An adjustment unit configured to adjust the current flowing from the reference current source to the first storage unit to be smaller than when the signal is not read out to the signal line by the readout circuit;
  • the memory circuit reads a voltage based on a current from the reference current source when the signal is read out to the signal line by the readout circuit. Store in the department.
  • the current source includes a drain portion connected to the signal line, and a gate portion connected to the memory circuit and the drain portion. Has a transistor.
  • the first storage unit and the supply unit are provided on a second semiconductor substrate different from the first semiconductor substrate on which the readout circuit is provided. Yes.
  • the first semiconductor substrate is stacked by the second semiconductor substrate.
  • a first readout circuit that reads the first signal generated by the photoelectrically converted charge to the first signal line, and a second readout that reads the second signal generated by the photoelectrically converted charge to the second signal line
  • a first storage circuit for storing a voltage based on a current from a reference current source, a second storage circuit for storing a voltage based on a current from the reference current source, and the first signal by the first readout circuit.
  • the first memory circuit reads the first signal to the first signal line by the first readout circuit, and the reference current
  • a first adjustment unit that adjusts the current from the source to be smaller than when the first read circuit does not read the first signal to the first signal line; and
  • the second readout circuit reads out the second signal to the second signal line, the current from the reference current source is read out to the second signal line by the second readout circuit.
  • the first storage circuit includes a first storage unit that stores a voltage based on a current from the reference current source, and a voltage stored in the first storage unit.
  • a third storage unit that stores a voltage based on a current from the second storage unit, a second supply unit that outputs a current generated by the voltage stored in the third storage unit, and a current supplied from the second supply unit.
  • a fourth storage section for storing a voltage based on the first current source, supplying a current generated by the voltage stored in the second storage section to the first signal line; The current source increases the current generated by the voltage stored in the fourth storage unit. Supplied to the second signal line.
  • the first memory circuit is provided between the first supply unit and the second memory unit, and the first signal is transmitted to the first signal by the first readout circuit.
  • the current flowing from the reference current source to the second storage unit is made smaller than when the first signal is not read to the first signal line by the first reading circuit.
  • the second memory circuit is provided between the second supply unit and the fourth memory unit, and the second signal is sent to the second signal by the second readout circuit.
  • the current flowing from the reference current source to the fourth storage unit is adjusted to be smaller by the second reading circuit than when the second signal is not read to the second signal line.
  • a second adjusting unit is provided between the first supply unit and the second memory unit, and the first signal is transmitted to the first signal by the first readout circuit.
  • the first storage circuit reads the first signal from the first signal line to the first signal line by the first readout circuit. A voltage based on the current from the first storage unit, and the second storage circuit reads the second signal to the second signal line by the second readout circuit. The voltage based on the current from is stored in the fourth storage unit.
  • the third storage unit stores the reference current source after the voltage based on the current from the reference current source is stored in the first storage unit. The voltage based on the current from is stored.
  • the first current source includes a first drain portion connected to the first signal line, the first memory circuit, and the first drain portion.
  • the first storage unit, the second storage unit, the first supply unit, and the second supply unit may include the first readout circuit and the first supply unit. 2 provided on a second semiconductor substrate different from the first semiconductor substrate provided with the readout circuit.
  • the first semiconductor substrate is laminated with the second semiconductor substrate.

Abstract

撮像素子は、光電変換された電荷により生成された信号を信号線に読み出す読出回路と、電源回路からの電流に基づく電圧を保持する保持回路と、前記信号線に接続されるドレイン部と、前記保持回路及び前記ドレイン部に接続されるゲート部と、を有するトランジスタを含む電流源であって、前記保持回路に保持された電圧により生成される電流を前記信号線に供給する電流源と、を備える。

Description

撮像素子、撮像装置、および電子機器
　本発明は、撮像素子、撮像装置、および電子機器に関する。
　画素から読み出された信号を、単位画素セルまたは複数の画素をまとめたセル毎に並列処理することができる撮像装置が知られている（特許文献１）。
日本国特開２０１２－２４４３３１号公報
　第１の態様によると、撮像素子は、光電変換された電荷により生成された信号を信号線に読み出す読出回路と、電源回路からの電流に基づく電圧を保持する保持回路と、前記信号線に接続されるドレイン部と、前記保持回路及び前記ドレイン部に接続されるゲート部と、を有するトランジスタを含む電流源であって、前記保持回路に保持された電圧により生成される電流を前記信号線に供給する電流源と、を備える。
　第２の態様によると、撮像素子は、光電変換された電荷により生成された第１信号を第１信号線に読み出す第１読出回路と、光電変換された電荷により生成された第２信号を第２信号線に読み出す第２読出回路と、電源回路からの電流に基づく電圧を保持する第１保持回路と、前記電源回路からの電流に基づく電圧を保持する第２保持回路と、前記第１信号線に接続される第１ドレイン部と、前記第１保持回路及び前記第１ドレイン部に接続される第１ゲート部と、を有する第１トランジスタを含む電流源であって、前記第１保持回路に保持された電圧により生成される電流を前記第１信号線に供給する第１電流源と、前記第２信号線に接続される第２ドレイン部と、前記第２保持回路及び前記第２ドレイン部に接続される第２ゲート部と、を有する第２トランジスタを含む電流源であって、前記第２保持回路に保持された電圧により生成される電流を前記第２信号線に供給する第２電流源と、を備える。
　第３の態様によると、電子機器は、複数の電子部品を有する電子回路と、電源回路からの電流に基づく電圧を保持する保持回路と、前記電子回路に接続されるドレイン部と、前記保持回路及び前記ドレイン部に接続されるゲート部と、を有するトランジスタを含む電流源であって、前記保持回路に保持された電圧により生成される電流を前記電子回路に供給する電流源と、を備える。
第１の実施の形態に係る撮像装置１の構成を示すブロック図。 第１の実施の形態に係る画素１０の構成を示す回路図。 第１の実施の形態に係る電流源３０と記憶回路１１０の構成を示す回路図。 第１の実施の形態に係る制御部３３の動作例を示すタイミングチャート。 第１の実施の形態に係る電流源３０の適用例を示す回路図。 第１の実施の形態に係る電流源３０の他の適用例を示す回路図。 （ａ）は、第２の実施の形態に係る画素回路１５０の一部と、電流源回路５０と、基準電流源回路３１とを示す回路図。（ｂ）は、第２の実施の形態に係る画素回路１５０の一部と、電流源回路５０と、基準電流源回路３１との接続関係を示す図。 第３の実施の形態に係る電流源３０と記憶回路１１０の構成を示す回路図。 （ａ）は、変形例１に係る電流源回路５０とその周辺回路の構成を示す図。（ｂ）及び（ｃ）は、変形例１に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャート。 （ａ）は、変形例２に係る電流源回路５０とその周辺回路の構成を示す図。（ｂ）及び（ｃ）は、変形例２に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャート。 （ａ）は、変形例３に係る電流源回路５０とその周辺回路の構成を示す図。（ｂ）は、変形例３に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャート。 （ａ）は、変形例４に係る電流源回路５０とその周辺回路の構成を示す図。（ｂ）は、変形例４に係る画素１０の一部の構成例を示す図。（ｃ）は、変形例４に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャート。 （ａ）－（ｄ）は、変形例５に係る電流源３０とその周辺回路の構成を示す図。 （ａ）－（ｃ）は、変形例５に係る電流源３０とその周辺回路の動作例を示すタイミングチャート。
（第１の実施の形態）
　図１は、第１の実施の形態に係る撮像装置１の構成を示すブロック図である。撮像装置１は、光学系２、撮像素子３、および制御部４を備える。光学系２は、撮像素子３に被写体からの光を射出する。撮像素子３は、光学系２から射出された光を撮像して、例えば、画像データを生成する。制御部４は、撮像素子３から出力された画像データに対して各種の画像処理を行う。また、制御部４は、撮像素子３の動作を制御するための制御信号を撮像素子３に出力する。なお、光学系２は、撮像装置１から着脱可能にしてもよい。
　図２は、第１の実施の形態に係る画素１０の構成を示す回路図である。撮像素子３は、複数の画素１０を有する。画素１０は、光電変換部１２および読出回路１００を有する。光電変換部１２は、撮像素子３の撮像領域において、例えば、行列状に配置される。光電変換部１２は、入射した光を電荷に変換する光電変換機能を有する。光電変換部１２は、光電変換された電荷を蓄積する。光電変換部１２は、例えば、フォトダイオードにより構成される。読出回路１００は、光電変換部１２で光電変換された電荷により生成される画素信号を信号線１７に読み出す。画素信号は、例えば、画像データを構成する。読出回路１００は、転送部１３と、排出部１４と、フローティングディフュージョン１５と、出力部１６と、を有する。
　転送部１３は、光電変換部１２で光電変換された電荷をフローティングディフュージョン１５に転送する。すなわち、転送部１３は、光電変換部１２およびフローティングディフュージョン１５の間に電荷転送路を形成する。出力部１６は、転送部１３により光電変換部１２からフローティングディフュージョン１５に転送された電荷により生成された画素信号を信号線１７に出力する。出力部１６は、ドレイン端子、ゲート端子およびソース端子がそれぞれ、電源ＶＤＤ、フローティングディフュージョン１５および信号線１７に接続されるトランジスタである。排出部１４は、フローティングディフュージョン１５の電荷を排出する。フローティングディフュージョン１５は、排出部１４により電荷が排出されることで基準電位にリセットされる。
　電流源３０は、信号線１７により読出回路１００に接続される。電流源３０は、読出回路１００により光電変換部１２で光電変換された電荷により生成された画素信号を読み出すための電流を供給する。電流源３０は、具体的には、ドレイン端子、ゲート端子およびソース端子がそれぞれ、信号線１７、基準電流源回路３１およびグランド（ＧＮＤ）に接続されるトランジスタである。電流源３０は、読出回路１００の出力部１６に電流を供給する。すなわち、出力部１６は、電流源３０を負荷電流源としてソースフォロワ回路を構成する。電流源３０は、基準電流源回路３１からの電流に基づいて信号線１７に供給する電流を生成する。また、電流源３０は、ドレイン端子とゲート端子とがスイッチを介して接続されている。
　図３は、第１の実施の形態に係る電流源３０と、電流源３０により信号線１７に供給する電流を生成するための記憶回路（保持回路とも称する）１１０の構成を示す回路図である。図３に示す例では、説明を簡略化するために、電流源３０は３個（電流源３０Ａ－電流源３０Ｃ）のみ図示している。
　基準電流源回路３１は、基準電流源Ｉ１を有する。基準電流源Ｉ１は、電源ＶＤＤに接続され、基準電流ｉ１を出力する。電流源３０は、基準電流源Ｉ１から出力された基準電流ｉ１に応じた電流を信号線１７に供給する。
　記憶回路１１０は、記憶部３２と制御部３３を有する。記憶回路１１０（記憶回路１１０Ａ－記憶回路１１０Ｃ）は、基準電流源Ｉ１から出力される基準電流ｉ１に基づく電圧を記憶する。記憶回路１１０は、基準電流源Ｉ１から出力される基準電流ｉ１に基づく電圧を記憶部３２により記憶（保持）する。記憶部３２は、電流源３０のゲート端子に接続され、記憶（保持）された電圧を電流源３０に供給する。
　電流源３０は、記憶部３２に記憶された電圧に基づく電流を信号線１７に供給する。記憶部３２は、例えば、一方の電極が電流源３０のゲート端子に接続され、他方の電極がグランドに接続されたコンデンサなどの容量素子により構成される。記憶部３２（記憶部３２Ａ－記憶部３２Ｃ）は、図３に示す例ではそれぞれコンデンサＣ１－コンデンサＣ３により構成される。
　制御部３３は、基準電流源回路３１から記憶部３２に供給される電流を制御する。例えば、基準電流源Ｉ１から出力された電流に基づく電圧を記憶部３２Ａに記憶させる場合、基準電流源Ｉ１から記憶部３２Ｂおよび記憶部３２Ｃに供給される電流を、基準電流源Ｉ１から記憶部３２Ａに供給される電流よりも小さくなるように制御する。
　制御部３３は、例えば、基準電流源回路３１と記憶部３２を接続するスイッチにより構成される。制御部３３（制御部３３Ａ－制御部３３Ｃ）は、それぞれスイッチＳＷＳ（ＳＷＳ１－ＳＷＳ３）と、スイッチＳＷＤ（ＳＷＤ１－ＳＷＤ３）と、スイッチＳＷＯ（ＳＷＯ１－ＳＷＯ３）とを有する。
　スイッチＳＷＳ（ＳＷＳ１－ＳＷＳ３）、スイッチＳＷＤ（ＳＷＤ１－ＳＷＤ３）およびスイッチＳＷＯ（ＳＷＯ１－ＳＷＯ３）は、例えば、トランジスタによりそれぞれ構成される。スイッチＳＷＳ（ＳＷＳ１－ＳＷＳ３）、スイッチＳＷＤ（ＳＷＤ１－ＳＷＤ３）およびスイッチＳＷＯ（ＳＷＯ１－ＳＷＯ３）は、不図示の制御回路により出力される制御信号により制御される。なお、抵抗Ｒ１－抵抗Ｒ３は、グランドに接続される配線の配線抵抗である。
　図４は、第１の実施の形態に係る制御部３３の動作例を示すタイミングチャートである。図４において、ＳＷＳ１－ＳＷＳ３、ＳＷＤ１－ＳＷＤ３、ＳＷＯ１－ＳＷＯ３は、不図示の制御回路からスイッチＳＷＳ（ＳＷＳ１－ＳＷＳ３）、スイッチＳＷＤ（ＳＷＤ１－ＳＷＤ３）およびスイッチＳＷＯ（ＳＷＯ１－ＳＷＯ３）に入力される制御信号を示す。また、縦軸は、不図示の制御回路から出力される制御信号の電圧レベルを示し、横軸は、時刻を示す。スイッチＳＷＳ（ＳＷＳ１－ＳＷＳ３）、スイッチＳＷＤ（ＳＷＤ１－ＳＷＤ３）およびスイッチＳＷＯ（ＳＷＯ１－ＳＷＯ３）は、入力される制御信号がハイレベルの場合にオンし、ローレベルの場合にオフとなる。
　時刻ｔ１において、ＳＷＳ１およびＳＷＤ１がハイレベルになる。スイッチＳＷＤ１がオンされることで、電流源３０Ａのゲート端子とドレイン端子が接続される。これにより、電流源３０Ａは、ダイオード接続となる。さらに、スイッチＳＷＳ１がオンされることで、基準電流源Ｉ１と、電流源３０Ａおよび記憶部３２Ａと、の間が接続される。これにより、電流源３０Ａおよび記憶部３２Ａに基準電流源Ｉ１からの基準電流ｉ１が供給される。
　電流源３０Ａのゲートソース間電圧Ｖｇｓは、基準電流ｉ１および電流源３０Ａの閾値電圧Ｖｔｈ１に基づく値となる。電流源３０Ａのゲート端子に印加される電圧Ｖｇ１は、電流源３０Ａのゲートソース間電圧Ｖｇｓに応じた値となり、基準電流ｉ１と電流源３０Ａの閾値電圧Ｖｔｈ１とに基づく電圧となる。記憶部３２Ａは、基準電流ｉ１により電圧Ｖｇ１が記憶される。
　時刻ｔ２において、ＳＷＤ１がローレベルになる。スイッチＳＷＤ１がオフされることで、基準電流源Ｉ１と記憶部３２Ａとの間の接続が解除される。記憶部３２Ａには、電流源３０Ａのゲートソース間電圧Ｖｇｓが記憶される。スイッチＳＷＤ１をスイッチＳＷＳ１よりも先にオフされることで、電流源３０Ａを介して記憶部３２Ａに記憶された電圧Ｖｇ１が降下することを防ぐことができる。
　時刻ｔ３において、ＳＷＳ１がローレベルになる。スイッチＳＷＳ１がオフされることで、基準電流源Ｉ１と電流源３０Ａとの間の接続が解除される。以下、同様にして、スイッチＳＷＳ２およびスイッチＳＷＤ２がオンされることで、基準電流源Ｉ１と、電流源３０Ｂおよび記憶部３２Ｂと、の間が接続される。これにより、電流源３０Ｂおよび記憶部３２Ｂに基準電流源Ｉ１からの基準電流ｉ１が供給される。時刻ｔ４－時刻ｔ５において、スイッチＳＷＤ２及びスイッチＳＷＳ２がそれぞれローレベルになる。スイッチＳＷＤ２及びスイッチＳＷＳ２がそれぞれオフされることで、基準電流源Ｉ１と記憶部３２Ｂとの間の接続が解除される。記憶部３２Ｂには、電流源３０Ｂのゲートソース間電圧Ｖｇｓが記憶される。
　時刻ｔ５において、ＳＷＳ３及びＳＷＤ３がハイレベルになる。スイッチＳＷＳ３およびスイッチＳＷＤ３がオンされることで、基準電流源Ｉ１と、電流源３０Ｃおよび記憶部３２Ｃと、の間が接続される。これにより、電流源３０Ｃおよび記憶部３２Ｃに基準電流源Ｉ１からの基準電流ｉ１が供給される。時刻ｔ６－時刻ｔ７において、スイッチＳＷＤ３及びスイッチＳＷＳ３がそれぞれローレベルになる。スイッチＳＷＤ３及びスイッチＳＷＳ３がそれぞれオフされることで、基準電流源Ｉ１と記憶部３２Ｃとの間の接続が解除される。記憶部３２Ｃには、電流源３０Ｃのゲートソース間電圧Ｖｇｓが記憶される。
　時刻ｔ８において、ＳＷＯ１－ＳＷＯ３がハイレベルになる。スイッチＳＷＯ１－スイッチＳＷＯ３がオンされることで、電流源３０Ａ－電流源３０Ｃは、それぞれのゲート端子に印加される電圧Ｖｇ１－電圧Ｖｇ３に基づく電流を信号線１７Ａ－信号線１７Ｃに供給する。
　図５は、第１の実施の形態に係る電流源３０の適用例を示す回路図である。電流源３０Ａ－３０Ｃは、それぞれ読出回路１００Ａ－１００Ｃの出力部１６に信号線１７を介して電流を供給する。
　電流源３０Ａ－電流源３０Ｃは、制御部３３Ａ－制御部３３Ｃにより基準電流源Ｉ１からの基準電流が供給される。電流源３０Ａ－電流源３０Ｃは、制御部３３Ａ－制御部３３ＣのスイッチＳＷＳ１－スイッチＳＷＳ３、スイッチＳＷＤ１－スイッチＳＷＤ３およびスイッチＳＷＯ１－スイッチＳＷＯ３により、電流源３０Ａ、電流源３０Ｂおよび電流源３０Ｃの順に基準電流ｉ１が供給される。これにより、記憶部３２Ａ－記憶部３２Ｃには、基準電流源Ｉ１からの基準電流ｉ１に基づく電圧が記憶される。すなわち、記憶部３２Ａ－記憶部３２Ｃにはそれぞれ、基準電流ｉ１と電流源３０Ａ－電流源３０Ｃの閾値電圧Ｖｔｈ１－閾値電圧Ｖｔｈ３とに基づく電圧Ｖｇ１－Ｖｇ３が記憶される。
　電流源３０Ａ－電流源３０Ｃは、記憶部３２Ａ－記憶部３２Ｃにそれぞれ記憶された基準電流源Ｉ１からの基準電流ｉ１に基づく電圧により生成された電流を信号線１７Ａ－信号線１７Ｃに供給する。すなわち、電流源３０Ａ－電流源３０Ｃは、記憶部３２Ａ－記憶部３２Ｃにそれぞれ記憶された基準電流源Ｉ１からの基準電流ｉ１に基づく電圧Ｖｇ１－電圧Ｖｇ３により生成された電流を読出回路１００Ａ－読出回路１００Ｃの各出力部１６にそれぞれ供給する。
　図６は、第１の実施の形態に係る電流源３０の他の適用例を示す回路図である。図５において、電流源３０Ａ－電流源３０Ｃは、それぞれ読出回路１００に電流を供給する適用例について示したが、これに限られない。図６では、図５に示された信号線１７Ａ－信号線１７Ｃに接続され、読出回路１００により読み出された画素信号をデジタル信号に変換するアナログ／デジタル変換回路の一部を構成するコンパレータ回路２１Ａ－コンパレータ回路２１Ｃの電流源への適用例を示す。
　電流源３０Ａ－電流源３０Ｃは、それぞれコンパレータ回路２１Ａ－コンパレータ回路２１Ｃに電流を供給する。図６に示す例では、電流源３０Ａ－３０Ｃは、ＰＭＯＳトランジスタＭ１０－Ｍ３０により構成される。コンパレータ回路２１は、例えば、トランジスタＭ６－Ｍ９を含んで構成される。トランジスタＭ６及びＭ７は、ソース端子が共通に接続されて差動対を構成する。トランジスタＭ８及びＭ９は、能動負荷部として機能する。トランジスタＭ６及びＭ７の一方のゲート端子には、図５に示す信号線１７Ａ－１７Ｃから、直接またはコンデンサなどを介して画素信号が入力され、他方のゲート端子には、直接またはコンデンサなどを介して基準信号が入力される。電流源３０Ａ－３０Ｃは、トランジスタＭ６及びＭ７のソース端子に電流を供給し、コンパレータ回路２１のテール電流源として機能する。
　コンパレータ回路２１は、画素信号と基準信号とを比較して生成される出力信号を、ラッチ回路に出力する。ラッチ回路は、コンパレータ回路２１の出力信号に基づいて、比較開始時からの経過時間に応じたカウント値を保持する。
　電流源３０Ａ－電流源３０Ｃは、制御部３３Ａ－制御部３３Ｃにより基準電流源Ｉ１からの基準電流が供給される。電流源３０Ａ－電流源３０Ｃは、制御部３３Ａ－制御部３３ＣのスイッチＳＷＳ１－スイッチＳＷＳ３、スイッチＳＷＤ１－スイッチＳＷＤ３およびスイッチＳＷＯ１－スイッチＳＷＯ３により、電流源３０Ａ、電流源３０Ｂおよび電流源３０Ｃの順に基準電流ｉ１が供給される。これにより、記憶部３２Ａ－記憶部３２Ｃには、基準電流源Ｉ１からの基準電流ｉ１に基づく電圧が記憶される。すなわち、記憶部３２Ａ－記憶部３２Ｃにはそれぞれ、基準電流ｉ１と電流源３０Ａ－電流源３０Ｃの閾値電圧Ｖｔｈ１－閾値電圧Ｖｔｈ３とに基づく電圧Ｖｇ１－Ｖｇ３が記憶される。
　電流源３０Ａ－電流源３０Ｃは、記憶部３２Ａ－記憶部３２Ｃにそれぞれ記憶された基準電流源Ｉ１からの基準電流ｉ１に基づく電圧により生成された電流をコンパレータ回路２１Ａ－コンパレータ回路２１Ｃに供給する。すなわち、電流源３０Ａ－電流源３０Ｃは、記憶部３２Ａ－記憶部３２Ｃにそれぞれ記憶された基準電流源Ｉ１からの基準電流ｉ１に基づく電圧Ｖｇ１－電圧Ｖｇ３により生成された電流をコンパレータ回路２１Ａ－コンパレータ回路２１Ｃにそれぞれ供給する。
　上記の実施の形態では、撮像素子３に含まれる画素信号の読出回路１００や画素信号をデジタル信号に変換するアナログ／デジタル変換回路のコンパレータ回路２１の電流源として示したが、これに限られない。電流源３０は、撮像素子３に含まれる電子回路以外にも他のソースフォロワ回路の電流源としても適用可能である。さらに、電流源３０は、ソースフォロワ回路以外の電子回路にも適用可能である。
　上述した実施の形態によれば、次の作用効果が得られる。
（１）撮像素子３は、光電変換された電荷により生成された信号を信号線１７に読み出す読出回路１００と、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する記憶回路１１０と、読出回路１００により信号を読み出すための電流を信号線１７に供給する電流源であって、記憶回路１１０に記憶された電圧により生成される電流を信号線１７に供給する電流源３０と、を備える。第１の実施の形態では、電流源３０は、記憶回路１１０に記憶された電圧により生成される電流を信号線１７に供給する。そのため、ＩＲドロップの影響を低減することができる。
（２）第１の実施の形態では、スイッチＳＷＯをオンした後は、電流源３０は記憶部３２に記憶された電圧に基づく電流を生成する。電流源３０により生成された電流は、配線抵抗（Ｒ１－Ｒ３）を介してグランドに流れる。グランド配線では電流と抵抗のＩＲ積による電圧降下（ＩＲドロップ）が生じて、電流源３０のソース電圧が上昇する。記憶部３２は電流源３０のゲートソース間の相対的な電圧を保持しているため、電流源３０のソース電圧が上昇することに伴って電圧Ｖｇが上昇し、ゲートソース間電圧の変動が抑制される。ゲートソース間電圧の変動が抑制されることにより、電流源３０により供給される電流の変動を抑制することができる。
（３）電流源３０は、信号線１７に接続されるドレイン部と、記憶回路１１０及びドレイン部に接続されるゲート部と、を含むトランジスタを有する。このようにしたので、記憶回路１１０は、トランジスタの閾値電圧Ｖｔｈと基準電流ｉ１とに基づく電圧を記憶することができる。また、電流源３０は、閾値電圧Ｖｔｈばらつきによる影響が少ない電流を供給することができる。
（４）撮像素子３は、光電変換された電荷により生成された第１信号を第１信号線１７Ａに読み出す第１読出回路１００Ａと、光電変換された電荷により生成された第２信号を第２信号線１７Ｂに読み出す第２読出回路１００Ｂと、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する第１記憶回路１１０Ａと、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する第２記憶回路１１０Ｂと、第１読出回路１００Ａにより第１信号を読み出すための電流を第１信号線１７Ａに供給する電流源であって、第１記憶回路１１０Ａに記憶された電圧により生成される電流を第１信号線１７Ａに供給する第１電流源３０Ａと、第２読出回路１００Ｂにより第２信号を読み出すための電流を第２信号線１７Ｂに供給する電流源であって、第２記憶回路１１０Ｂに記憶された電圧により生成される電流を第２信号線１７Ｂに供給する第２電流源３０Ｂと、を備える。第１の実施の形態では、第１電流源３０Ａは、第１記憶回路１１０Ａに記憶された電圧により生成される電流を信号線１７Ａに供給し、第２電流源３０Ｂは、第２記憶回路１１０Ｂに記憶された電圧により生成される電流を信号線１７Ｂに供給する。そのため、複数の信号線において、ＩＲドロップの影響を低減することができる。
（５）第２記憶回路１１０Ｂは、第１記憶回路１１０Ａに基準電流源Ｉ１からの電流ｉ１に基づく電圧が記憶された後に、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する。このようにしたので、基準電流源Ｉ１からの電流ｉ１に基づく電圧を、複数の記憶回路１１０に順次記憶させることができる。
（６）第１記憶回路１１０Ａは、第１読出回路１００Ａにより第１信号を第１信号線１７Ａに読み出しているときに、基準電流源Ｉ１からの電流ｉ１を、第１読出回路１００Ａにより第１信号を第１信号線１７Ａに読み出していないときより小さくなるように制御する第１制御部３３Ａを有し、第２記憶回路１１０Ｂは、第２読出回路１００Ｂにより第２信号を第２信号線１７Ｂに読み出しているときに、基準電流源Ｉ１からの電流ｉ１を、第２読出回路１００Ｂにより第２信号を第２信号線１７Ｂに読み出していないときより小さくなるように制御する第２制御部３３Ｂを有する。このようにしたので、読出回路１００は、記憶回路１１０に記憶された電圧により生成される電流に基づいて、画素信号を信号線１７に読み出すことができる。また、基準電流源Ｉ１からの電流ｉ１を小さくなるように調整することで、消費電力を低減することができる。
（７）第１電流源３０Ａは、第１信号線１７Ａに接続される第１ドレイン部と、第１記憶回路１１０Ａ及び第１ドレイン部に接続される第１ゲート部と、を含む第１トランジスタＭ１０を有し、第２電流源３０Ｂは、第２信号線１７Ｂに接続される第２ドレイン部と、第２記憶回路１１０Ｂ及び第２ドレイン部に接続される第２ゲート部と、を含む第２トランジスタＭ２０を有する。このようにしたので、記憶回路１１０ＡはトランジスタＭ１０の閾値電圧Ｖｔｈ１と基準電流ｉ１とに基づく電圧を記憶し、記憶回路１１０ＢはトランジスタＭ２０の閾値電圧Ｖｔｈ２と基準電流ｉ１とに基づく電圧を記憶することができる。また、第１電流源３０Ａ及び第２電流源３０Ｂは、閾値電圧Ｖｔｈばらつきによる影響が少ない電流を供給することができる。
（第２の実施の形態）
　図７を参照して、第２の実施の形態に係る撮像素子３を説明する。なお、図中、第１の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、相違点を主に説明する。第２の実施の形態では、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する第１記憶部３２と、第１記憶部３２に記憶された電圧により生成された電流を供給する供給部１３０と、有する電流源回路５０をさらに備え、電流源３０は、電流源回路５０からの電流により読出回路１００に供給する電流を生成する。
　図７（ａ）は、第２の実施の形態に係る画素回路１５０の一部と、電流源回路５０と、基準電流源回路３１とを示す回路図である。図７（ｂ）は、第２の実施の形態に係る画素回路１５０の一部と、電流源回路５０と、基準電流源回路３１との接続関係を示す図である。
　図７（ｂ）に示す例では、８行×１０列の画素回路１５０を示している。各画素回路１５０は、画素１０と、画素１０毎に配置される電流源３０及び記憶回路１１０とを含んで構成される。複数の画素回路１５０の個数は、撮像素子３の画素１０の個数と同数である。複数の電流源回路５０の個数は、撮像素子３の画素回路１５０の列数と同数である。また、複数の電流源回路５０の個数は、撮像素子３の画素回路１５０の列数よりも多くてもよい。例えば、２行×１０列の画素回路１５０と同数であってもよい。図７（ｂ）では、画素回路１５０の列数が１０であるので、電流源回路５０の個数は１０（電流源回路５０ａ－５０ｊ）として示している。各電流源回路５０は、図７（ａ）に示されるように、供給部１３０と第１記憶部３２とスイッチＳＷＳ１、ＳＷＤ１、ＳＷＯ１とを含む。各電流源回路５０には、基準電流源回路３１の基準電流源Ｉ１からの基準電流ｉ１が供給される。このような複数の電流源回路５０及び基準電流源回路３１の構成は、図３に示した電流源３０及びその周辺回路の構成と同一である。なお、制御部３３は、スイッチＳＷＳ１と、スイッチＳＷＤ１と、スイッチＳＷＯ１と、スイッチＳＷＳ２と、スイッチＳＷＤ２と、スイッチＳＷＯ２とから構成してもよい。また、記憶回路１１０は、第１記憶部３２と、第２記憶部１３２と、制御部３３と、供給部１３０とから構成してもよい。
　次に、電流源回路５０と画素回路１５０との接続関係を説明する。図７（ｂ）において、左端に位置する電流源回路５０ａは、左端に位置する複数の画素回路１５０ａ１、１５０ａ２、１５０ａ３、１５０ａ４、１５０ａ５、１５０ａ６、１５０ａ７、１５０ａ８に接続される。即ち、左端の電流源回路５０ａは、左端列の複数の画素回路１５０のそれぞれに接続される。同様に、左端列の電流源回路５０ａの隣の電流源回路５０ｂは、左端列の画素回路１５０ａ１－１５０ａ８の隣の列の複数の画素回路１５０ｂ１－１５０ｂ８のそれぞれに接続される。以下同様にして、右端に位置する電流源回路５０ｊは、右端列の複数の画素回路１５０ｊ１、１５０ｊ２、１５０ｊ３、１５０ｊ４、１５０ｊ５、１５０ｊ６、１５０ｊ７、１５０ｊ８に接続される。
　電流源回路５０と画素回路１５０との接続は、図７（ａ）に示したように、画素回路１５０のスイッチＳＷＳ２と電流源回路５０のスイッチＳＷＯ１とを接続することによって行われる。この接続によって、画素回路１５０の第２記憶部１３２のコンデンサＣ１は、スイッチＳＷＤ２、ＳＷＳ２及びスイッチＳＷＯ１を介して、電流源回路５０の供給部１３０に接続される。
　図７（ｂ）に示した複数の電流源回路５０は、例えば左端の電流源回路５０ａから右端の電流源回路５０ｊに向かって、スイッチＳＷＳ１及びＳＷＤ１のオンオフ制御により順次、基準電流源Ｉ１からの基準電流ｉ１に基づく電圧が第１記憶部３２のコンデンサＣ１に記憶される。なお、これらのスイッチＳＷＳ１及びＳＷＤ１のオンオフ制御は、図４に示したスイッチＳＷＳ１及びＳＷＤ１のオンオフ制御とスイッチＳＷＳ２及びＳＷＤ２のオンオフ制御とスイッチＳＷＳ３及びＳＷＤ３のオンオフ制御と同様に行われる。
　全ての電流源回路５０ａ－５０ｊにおいて、基準電流ｉ１に基づく電圧の記憶が終了すると、全ての電流源回路５０ａ－５０ｊのスイッチＳＷＯ１が、図４に示したスイッチＳＷＯ１－ＳＷＯ３と同様に、同時にオンされる。このスイッチＳＷＯ１によって、全ての電流源回路５０ａ－５０ｊの供給部１３０は、基準電流ｉ１に基づく電流を画素回路１５０ａ－１５０ｊに供給可能状態になる。供給部１３０は、第１記憶部３２に記憶された電圧により生成された電流を供給する。この電流源回路５０からの電流は、基準電流源Ｉ１からの基準電流ｉ１と同一の電流、又は略同一の電流である。このようにして、各電流源回路５０ａ－５０ｊは、基準電流源Ｉ１の基準電流ｉ１に基づく電流を生成して、画素回路１５０ａ－１５０ｊに供給することができる。
　次いで、最下行の複数の画素回路１５０ａ１－１５０ｊ１の全てのスイッチＳＷＳ２、ＳＷＤ２が、同時にオンされる。このオンにより、最下行の複数の画素回路１５０ａ１－１５０ｊ１において、第２記憶部１３２のコンデンサＣ１が各電流源回路５０ａ－５０ｊの供給部１３０からの電流によって第２記憶部１３２に電圧が記憶される。このようにして、最下行の複数の画素回路１５０ａ１－１５０ｊ１の第２記憶部１３２は、それぞれ複数の電流源回路５０ａ－５０ｊからの電流に基づく電圧が同時に記憶される。
　その後に、下から２行目の複数の画素回路１５０ａ２－１５０ｊ２の全ては、スイッチＳＷＳ２、ＳＷＤ２が同時にオンされて、各電流源回路５０ａ－５０ｊの電流によって、第２記憶部１３２の電圧が同時に記憶される。以下同様にして、最上行の複数の画素回路１５０ａ８－１５０ｊ８の第２記憶部１３２に、それぞれ電流源回路５０ａ－５０ｊからの電流に基づく電圧が同時に記憶される。第２記憶部１３２に電圧が記憶された後に、スイッチＳＷＯ２がオンされることによって、電流源３０は、第２記憶部１３２に記憶された電圧に基づく電流を信号線１７に供給する。
　なお、記憶回路１１０は、読出回路１００により信号を信号線１７に読み出しているときに、基準電流源Ｉ１からの基準電流ｉ１に基づく電圧を第１記憶部３２に記憶させてもよい。記憶回路１１０は、例えば、スイッチＳＷＳ２及びＳＷＤ２をオフすると共にスイッチＳＷＯ２をオンさせて、読出回路１００により信号を信号線１７に読み出しているときに、スイッチＳＷＳ１及びＳＷＤ１をオンさせて基準電流源Ｉ１から基準電流ｉ１を第１記憶部３２に供給させる。第１記憶部３２は、基準電流ｉ１が供給されることで、基準電流ｉ１に基づく電圧を記憶する。
　上記の実施の形態では、撮像素子３に含まれる画素信号の読出回路１００の電流源として示したが、これに限られない。電流源３０は、画素信号をデジタル信号に変換するアナログ／デジタル変換回路のコンパレータ回路２１の電流源や、撮像素子３に含まれる電子回路以外にも他のソースフォロワ回路の電流源としても適用可能である。さらに、電流源３０は、ソースフォロワ回路以外の電子回路にも適用可能である。
　上述した実施の形態によれば、第１の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
（８）記憶回路１１０は、基準電流源Ｉ１からの電流ｉ１に基づく電圧を記憶する第１記憶部３２と、第１記憶部３２に記憶された電圧により生成された電流を供給する供給部１３０と、供給部１３０から供給された電流に基づく電圧を記憶する第２記憶部１３２と、を有し、電流源３０は、第２記憶部１３２に記憶された電圧により生成される電流を信号線１７に供給する。このようにしたので、基準電流源Ｉ１の基準電流ｉ１に基づいて供給部１３０に電流を生成させて、供給部１３０からの電流に基づいて電流源３０に電流を生成させることができる。
（９）記憶回路１１０は、供給部１３０及び第２記憶部１３２の間に設けられ、読出回路１００により信号を信号線１７に読み出しているときに、基準電流源Ｉ１から第１記憶部３２に流れる電流を、読出回路１００により信号を信号線１７に読み出していないときより小さくなるように制御する制御部３３を有する。このようにしたので、読出回路１００は、記憶回路１１０に記憶された電圧により生成される電流に基づいて、画素信号を信号線１７に読み出すことができる。また、基準電流源Ｉ１からの電流ｉ１を小さくなるように調整することで、消費電力を低減することができる。
（第３の実施の形態）
　図８は、第３の実施の形態に係る電流源３０と記憶回路１１０の構成を示す回路図である。なお、図中、第１の実施の形態と同一もしくは相当部分には、同一の参照番号を付し、相違点を主に説明する。図３に示した第１の実施の形態では、基準電流源回路３１の基準電流源Ｉ１は、記憶回路１１０Ａ－１１０Ｃに順次基準電流ｉ１を供給して、電流源３０Ａ－３０Ｃの閾値電圧と基準電流ｉ１とに基づく電圧を記憶させる例について説明した。これに対して、第３の実施の形態では、基準電流源回路３１の基準電流源Ｉ１は、基準電圧生成部６０に基準電流ｉ１を供給して基準電圧Ｖｂを生成し、基準電圧Ｖｂを各記憶回路１１０Ａ－１１０Ｃに共通に記憶させる。
　第３の実施の形態では、基準電流源回路３１は、基準電流源Ｉ１に加えて基準電圧生成部６０を更に備える。基準電圧生成部６０は、例えばトランジスタＭ７０を含んで構成され、基準電流源Ｉ１により供給される基準電流ｉ１と基準電圧生成部６０の閾値電圧とに基づいて、基準電圧Ｖｂを生成する。第３の実施の形態に係る制御部３３Ａ－３３Ｃは、それぞれスイッチＳＷＳ１－ＳＷＳ３、スイッチＳＷＯ１－ＳＷＯ３を含んで構成される。
　記憶部３２Ａ及びスイッチＳＷＳ１と、記憶部３２Ｂ及びスイッチＳＷＳ２と、記憶部３２Ｃ及びスイッチＳＷＳ３とは、それぞれ基準電圧生成部６０に並列に接続されている。スイッチＳＷＳ１－ＳＷＳ３が同時にオンされると、記憶部３２Ａ－３２Ｃに基準電圧Ｖｂが記憶される。
　このように、第３の実施の形態では、基準電圧生成部６０により生成された基準電圧Ｖｂを各記憶部３２Ａ－３２Ｃに共通に記憶させるため、スイッチＳＷＳ１－ＳＷＳ３は同時にオンさせて基準電圧Ｖｂを記憶させることができる。
　スイッチＳＷＳ１－ＳＷＳ３がオフされると、記憶部３２Ａ－３２Ｃをそれぞれ構成するコンデンサＣ１－Ｃ３は、基準電圧Ｖｂを保持する。スイッチＳＷＯ１－ＳＷＯ３がオンされると、電流源３０Ａ－３０Ｃは、それぞれ記憶部３２Ａ－３２Ｃに記憶された基準電圧Ｖｂに基づいて電流を生成して、供給先となる読出回路１００に電流を供給する。
　上記の実施の形態では、撮像素子３に含まれる画素信号の読出回路１００の電流源として示したが、これに限られない。電流源３０は、画素信号をデジタル信号に変換するアナログ／デジタル変換回路のコンパレータ回路２１の電流源や、撮像素子３に含まれる電子回路以外にも他のソースフォロワ回路の電流源としても適用可能である。さらに、電流源３０は、ソースフォロワ回路以外の電子回路にも適用可能である。
　上述した実施の形態によれば、第１の実施の形態と同様の作用効果に加えて、次の作用効果が得られる。
（１０）第３の実施の形態では、撮像素子３は、基準電流ｉ１に基づき基準電圧Ｖｂを生成する基準電圧生成部６０を更に備える。このようにしたので、複数の記憶回路１１０Ａ－１１０Ｃに、基準電流ｉ１に基づく基準電圧Ｖｂを同時に記憶させることができる。
　次のような変形も本発明の範囲内であり、変形例の一つ、もしくは複数を上述の実施形態と組み合わせることも可能である。
（変形例１）
　図９（ａ）は、変形例１に係る電流源回路５０とその周辺回路の構成を示す図である。変形例１に係る撮像素子３は、プリチャージ部７０とスイッチＳＷＳｒとを更に備える。変形例１に係る電流源回路５０（５０Ａ－５０Ｃ）は、それぞれ図３に示した電流源３０Ａ－３０Ｃおよび記憶部３２Ａ－３２Ｃと同一の電流源および記憶部から構成される。
　プリチャージ部７０は、ダイオード接続されたトランジスタＭ８０を含んで構成される。電流源回路５０Ａと、電流源回路５０Ｂと、電流源回路５０Ｃとは、プリチャージ部７０及びスイッチＳＷＳｒに並列接続されている。プリチャージ部７０は、各電流源回路５０Ａ－５０Ｃに基準電流ｉ１が供給される前に、スイッチＳＷＳｒを介してプリチャージ電圧を図９（ａ）に示すノード８０に与える。
　図９（ｂ）は、変形例１に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャートである。なお、図示を省略するが、スイッチＳＷＤ１－スイッチＳＷＤ３は、それぞれスイッチＳＷＳ１－スイッチＳＷＳ３と同時にオンされて、スイッチＳＷＳ１－スイッチＳＷＳ３よりも先にオフされるものとする。
　時刻ｔ１において、スイッチＳＷＳｒは、その制御信号がハイレベルになることでオンして、プリチャージ部７０に基準電流ｉ１が供給される。プリチャージ部７０のゲートソース間電圧Ｖｇｓは、基準電流ｉ１とプリチャージ部７０の閾値電圧とに基づく所定の値となる。ノード８０には、プリチャージ部７０のゲートソース間電圧Ｖｇｓがプリチャージ電圧として設定される。
　時刻ｔ２において、スイッチＳＷＳｒの制御信号がローレベルとなり、スイッチＳＷＳ１の制御信号がハイレベルとなる。スイッチＳＷＳ１がオンすることで、電流源回路５０Ａにノード８０を介して基準電流ｉ１が供給されて、電流源回路５０Ａの記憶部３２Ａにより電圧が記憶される。
　基準電流ｉ１が供給される前にノード８０にプリチャージ電圧を設定しておくことで、電流源回路５０Ａの記憶部３２Ａは、プリチャージ電圧レベルから電圧が記憶されるため、基準電流ｉ１に基づく電圧に達するまでの時間を短縮することができる。
　時刻ｔ３から時刻ｔ５までは、電流源回路５０Ｂ－５０Ｃに順次基準電流ｉ１に基づく電圧を記憶させる。時刻ｔ６において、ＳＷＯ１－ＳＷＯ３がオンすることで、各電流源回路５０は、基準電流ｉ１に基づく電流を読出回路１００に供給する。
　図９（ｃ）は、変形例１に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャートである。上述した図９（ｂ）では、スイッチＳＷＳ１－ＳＷＳ３が順次オフされた後に、スイッチＳＷＯ１－ＳＷＯ３が同時にオンされるものであったが、図９（ｃ）に示す例では、スイッチＳＷＳ１のオン終了後に直ちにスイッチＳＷＯ１がオンし、同様に、スイッチＳＷＳ２、ＳＷＳ３のオン終了後に直ちにスイッチＳＷＯ２，ＳＷＯ３をそれぞれオンさせる。
　なお、第１及び第２の実施の形態では、ＳＷＯ１－ＳＷＯ３を同時にオンさせる例を説明したが、図９（ｃ）に示す例と同様にして、ＳＷＯ１－ＳＷＯ３を順次オンさせるようにしてもよい。
（変形例２）
　図１０（ａ）は、変形例２に係る電流源回路５０とその周辺回路の構成を示す図である。変形例２に係る撮像素子３では、変形例１に対して、スイッチＳＷＸを更に備える。
　基準電流源Ｉ１に入力されるＥＮ信号は、基準電流源Ｉ１による基準電流ｉ１の生成を制御する信号である。基準電流源Ｉ１は、ＥＮ信号がハイレベルの場合に基準電流ｉ１を生成し、ＥＮ信号がローレベルの場合は基準電流ｉ１を生成しない。
　図１０（ｂ）は、変形例２に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャートである。なお、図示を省略するが、スイッチＳＷＤ１－スイッチＳＷＤ３は、それぞれスイッチＳＷＳ１－スイッチＳＷＳ３と同時にオンされて、スイッチＳＷＳ１－スイッチＳＷＳ３よりも先にオフされるものとする。
　時刻ｔ１において、ＥＮ信号及びスイッチＳＷＸの制御信号がハイレベルとなり、スイッチＳＷＳｒの制御信号がハイレベルとなる。ＥＮ信号がハイレベルとなることで、基準電流源Ｉ１は基準電流ｉ１を出力可能状態となる。スイッチＳＷＸ及びスイッチＳＷＳｒがオンすることで、プリチャージ部７０と基準電流源回路３１との間を接続させる。プリチャージ部７０は、基準電流ｉ１に基づくプリチャージ電圧を生成し、ノード８０にプリチャージ電圧を与える。
　時刻ｔ２から時刻ｔ５までは、変形例１の場合と同様にして、電流源回路５０Ａ－５０Ｃに順次基準電流ｉ１に基づく電圧を記憶させる。時刻ｔ５では、さらにＥＮ信号及びスイッチＳＷＸの制御信号がローレベルとなる。ＥＮ信号をローレベルとすることで、基準電流源Ｉ１は基準電流ｉ１を生成しない。基準電流ｉ１の生成を停止させることで、消費電力を低減させることができる。スイッチＳＷＸをオフして基準電流源Ｉ１とノード８０との間の接続を解除することで、基準電流源Ｉ１を介してノード８０の電圧が降下することを防ぐことができる。時刻ｔ６において、スイッチＳＷＯ１－ＳＷＯ３がオンすることで、電流源回路５０Ａ－５０Ｃは、基準電流ｉ１に基づく電流を読出回路１００に供給する。
　図１０（ｃ）は、変形例２に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャートである。図１０（ｃ）に示す例では、スイッチＳＷＳ１のオン終了後に直ちにスイッチＳＷＯ１がオンし、同様に、スイッチＳＷＳ２、ＳＷＳ３のオン終了後に直ちにスイッチＳＷＯ２，ＳＷＯ３をそれぞれにオンさせる。
（変形例３）
　図１１（ａ）は、変形例３に係る電流源回路５０とその周辺回路の構成を示す図である。変形例３に係る撮像素子３では、基準電流源回路３１Ａ－３１Ｃを備える。基準電流源回路３１Ａ－３１Ｃは、それぞれ基準電流源Ｉ１－Ｉ３を含んで構成される。基準電流源Ｉ１－Ｉ３は、それぞれ異なる電流値となる基準電流ｉ１－ｉ３を生成する。変形例３に係る電流源回路５０は、それぞれ図３に示した電流源３０および記憶部３２と同一の電流源および記憶部から構成される。
　本変形例では、各電流源回路５０に供給する基準電流を切り替えることができる。図１１（ａ）では、電流源回路５０は３個（電流源回路５０Ａ－５０Ｃ）のみ図示している。各電流源回路５０を構成するスイッチＳＷＤに入力される制御信号の特性などに応じて、予め供給する基準電流を切り替えることで、各電流源回路５０により生成される電流のばらつきを抑制することができる。
　図１１（ｂ）は、変形例３に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャートである。なお、図示を省略するが、スイッチＳＷＤは、スイッチＳＷＳと同時にオンされて、スイッチＳＷＳよりも先にオフされるものとする。
　時刻ｔ１において、ＥＮａ信号及びＳＷＸａの制御信号がハイレベルとなり、ＳＷＳｒの制御信号がハイレベルとなる。ＥＮａ信号がハイレベルとなることで、基準電流源Ｉ１は基準電流ｉ１を出力可能状態となる。スイッチＳＷＸａ及びスイッチＳＷＳｒがオンすることで、プリチャージ部７０と基準電流源Ｉ１との間を接続させる。プリチャージ部７０は、基準電流ｉ１に基づくプリチャージ電圧を生成し、ノード８０にプリチャージ電圧を与える。
　時刻ｔ２において、ＳＷＳｒの制御信号がローレベルとなり、ＳＷＳ１の制御信号がハイレベルとなる。スイッチＳＷＳ１がオンすることで、電流源回路５０Ａには、ノード８０を介して基準電流ｉ１が供給されて、基準電流ｉ１に基づく電圧が記憶される。同様に、時刻ｔ３から時刻ｔ５において、電流源回路５０Ｂ－５０Ｃに順次基準電流ｉ１に基づく電圧が記憶される。
　時刻ｔ５において、ＥＮａ信号及びＳＷＸａの制御信号がローレベル、ＥＮｂ信号及びＳＷＸｂの制御信号がハイレベル、ＳＷＳｒの制御信号がハイレベルとなる。ＥＮｂ信号がハイレベルとなることで、基準電流源Ｉ２は基準電流ｉ２を出力可能状態となる。ＳＷＸｂ及びＳＷＳｒがオンすることで、プリチャージ部７０と基準電流源Ｉ２との間を接続させる。プリチャージ部７０は、基準電流ｉ２に基づくプリチャージ電圧を生成し、ノード８０にプリチャージ電圧を与える。
　時刻ｔ６から時刻ｔ９において、時刻ｔ２からｔ５までと同様にして、ＳＷＳ４－ＳＷＳ６にそれぞれ接続される電流源回路５０Ｄ－５０Ｆ（不図示）に、基準電流ｉ２に基づく電圧が順次記憶される。
　時刻ｔ９では、さらに、ＥＮｂ信号及びＳＷＸｂの制御信号がローレベル、ＥＮｃ信号及びＳＷＸｃの制御信号がハイレベル、ＳＷＳｒの制御信号がハイレベルとなる。ＥＮｃの制御信号がハイレベルとなることで、基準電流源Ｉ３は基準電流ｉ３を出力可能状態となる。ＳＷＸｃ及びＳＷＳｒがオンすることで、プリチャージ部７０と基準電流源Ｉ３との間を接続させる。プリチャージ部７０は、基準電流ｉ３に基づくプリチャージ電圧を生成し、ノード８０にプリチャージ電圧を与える。
　時刻ｔ１０から時刻ｔ１３において、時刻ｔ２からｔ５までと同様にして、ＳＷＳ７－ＳＷＳ９にそれぞれ接続される電流源回路５０Ｇ－５０Ｉ（不図示）に、基準電流ｉ３に基づく電圧が順次記憶される。
　時刻ｔ１３において、ＳＷＯ１－ＳＷＯ９の制御信号が同時にハイレベルになる。スイッチＳＷＯ１－ＳＷＯ９がオンすることで、電流源回路５０Ａ－５０Ｉは、それぞれに記憶された電圧に基づく電流を接続先に供給する。
（変形例４）
　図１２（ａ）は、変形例４に係る電流源回路５０とその周辺回路の構成を示す図である。変形例４に係る撮像素子３では、スイッチＳＷＳｂを更に備える。スイッチＳＷＳｂはその制御信号がハイレベルとなりオンすることで、グランドレベルを各電流源回路５０Ａ－５０Ｃに与える。変形例４に係る電流源回路５０は、それぞれ図３に示した電流源および記憶部と同一の電流源および記憶部から構成される。
　撮像素子３の全ての画素１０のうちの一部の画素１０のみから画素信号を読み出す場合は、一部の画素１０以外の画素１０を不活性、即ち電流源３０に電流を生成させないようにすることで、消費電力を低減することができる。電流源３０がＰＭＯＳトランジスタから構成される場合は電源ＶＤＤレベルの電圧を与え、電流源３０がＮＭＯＳトランジスタから構成される場合はグランドレベルの電圧を与えて、電流源３０に電流を生成させないようにする。ここで、電流源３０に電流を生成させる画素１０を活性画素、電流源３０に電流を生成させない画素１０を不活性画素とする。
　図１２（ｂ）は、変形例４に係る画素１０の一部の構成例を示す図である。図１２（ｂ）において、ハッチングが施された画素１０は不活性画素を示し、白抜きの画素１０は活性画素を示している。
　例えば、１フレーム目の画像から注目領域となる活性画素を決定し、２フレーム目で不活性画素の記憶部３２に不活性となるような電圧を記憶させると共に、活性画素の記憶部３２の電圧は再設定、即ち電圧のリフレッシュを行う。不活性画素の記憶部３２の電圧はリフレッシュをする必要はないため、電圧のリフレッシュに必要な時間を短縮することができる。例えば、図１２（ｂ）に示すＢ－Ｂ’行では、３フレーム目以降は記憶部３２の電圧のリフレッシュを行わないようにすることができる。
　図１２（ｃ）は、変形例４に係る電流源回路５０とその周辺回路の動作例を示すタイミングチャートである。なお、図示を省略するが、スイッチＳＷＤは、スイッチＳＷＳと同時にオンされて、スイッチＳＷＳよりも先にオフされるものとする。
　図１２（ｃ）に示す例では、図１２（ｂ）に示すＡ－Ａ’行の左端の画素１０に接続される電流源回路（５０Ａ）から右端の画素１０に接続される電流源回路（５０Ｊ）に向かって、順次基準電流ｉ１に基づく電圧を記憶させる。時刻ｔ１において、ＳＷＳｂの制御信号がハイレベルとなり、ＳＷＳ１の制御信号がハイレベルとなる。スイッチＳＷＳｂ及びスイッチＳＷＳ１がオンすることで、電流源回路５０Ａの記憶部３２Ａには、グランドレベル（０Ｖ）が記憶される。
　時刻ｔ２において、ＥＮ信号及びＳＷＸの制御信号がハイレベル、ＳＷＳｂの制御信号がローレベル、ＳＷＳ２の制御信号がハイレベルとなる。ＥＮ信号がハイレベルとなることで、基準電流源Ｉ１は基準電流ｉ１を出力可能状態となる。ＳＷＸ及びＳＷＳ２がオンすることで、電流源回路５０Ｂには、基準電流ｉ１が供給されて基準電流ｉ１に基づく電圧が記憶される。同様に、時刻ｔ３から時刻ｔ５において、電流源回路５０Ｃ－５０Ｄ（不図示）に、基準電流ｉ１が供給されて基準電流ｉ１に基づく電圧が記憶される。
　時刻ｔ５では、さらに、ＥＮ信号及びＳＷＸの制御信号がローレベル、ＳＷＳｂの制御信号がハイレベル、ＳＷＳ５の制御信号がハイレベルとなる。ＥＮ信号がローレベルとなることで、基準電流源Ｉ１は基準電流ｉ１の生成を停止する。ＳＷＳｂ及びＳＷＳ５がオンすることで、電流源回路５０Ｅ（不図示）には、グランドレベルが記憶される。同様に、時刻ｔ６から時刻ｔ７において、電流源回路５０Ｆ（不図示）に、グランドレベルが記憶される。
　時刻ｔ７において、ＥＮ信号及びＳＷＸの制御信号がハイレベル、ＳＷＳｂの制御信号がローレベル、ＳＷＳ７の制御信号がハイレベルとなる。ＳＷＸ及びＳＷＳ７がオンすることで、電流源回路５０Ｇ（不図示）には、基準電流ｉ１が供給されて基準電流ｉ１に基づく電圧が記憶される。同様に、時刻ｔ８から時刻ｔ１０において、電流源回路５０Ｈ－５０Ｉ（不図示）に、基準電流ｉ１が供給されて基準電流ｉ１に基づく電圧が設定される。
　時刻ｔ１０では、さらに、ＥＮ信号及びＳＷＸの制御信号がローレベル、ＳＷＳｂの制御信号がハイレベル、ＳＷＳ１０の制御信号がハイレベルとなる。ＳＷＳｂ及びＳＷＳ１０がオンすることで、電流源回路５０Ｊ（不図示）には、グランドレベルが記憶される。
　時刻ｔ１２において、スイッチＳＷＯ１－ＳＷＯ１０がオンすることで、電流源回路５０Ａ－５０Ｊは、それぞれの記憶部３２に記憶された電圧に基づく電流を生成して接続先に供給する。
（変形例５）
　上述した実施の形態では、各電流源３０は、１つのトランジスタにより構成される例を説明した。しかし、図１３（ａ）－（ｄ）に示す例のように、複数のトランジスタＭ１０及びＭ２０のカスコード接続によって構成してもよい。電流源３０をトランジスタのカスコード構成とすることで、電流源３０の出力インピーダンスを高めることができ、電流源３０が供給する電流の変動を抑制することができる。
　図１３（ａ）－（ｄ）は、変形例５に係る電流源３０とその周辺回路の構成を示す図である。図１４（ａ）－（ｃ）は、変形例５に係る電流源３０とその周辺回路の動作例を示すタイミングチャートである。図１３（ａ）に示す例では、電流源３０及びその周辺回路は、基準電流源Ｉ１及びＩ２と、トランジスタＭ１０、Ｍ２０、Ｍ７０と、スイッチＳＷＳ、ＳＷＤ、ＳＷＯ、ＳＷＣと、コンデンサＣ１及びＣ２により構成される。トランジスタＭ７０は、基準電流源Ｉ２による基準電流ｉ２が供給されて、基準電流ｉ２とトランジスタＭ７０の閾値電圧とに基づく電圧Ｖ２を生成する。
　図１４（ａ）に示すように、時刻ｔ１において、ＳＷＣがオンすることで、コンデンサＣ２とトランジスタＭ２０のゲート端子には電圧Ｖ２が供給される。さらに、ＳＷＳ及びＳＷＤがオンすることで、コンデンサＣ１には、基準電流源Ｉ１による基準電流ｉ１とトランジスタＭ１０の閾値電圧とに基づく電圧Ｖ１が記憶される。時刻ｔ２において、スイッチＳＷＤがオフすることで、コンデンサＣ１に電圧Ｖ１が保持される。時刻ｔ３において、スイッチＳＷＣ及びＳＷＳがオフして、コンデンサＣ２に電圧Ｖ２が保持される。時刻ｔ４において、スイッチＳＷＯがオンして、電流源３０は電流を接続先に供給する。
　図１３（ｂ）に示す例では、図１３（ａ）に対して、コンデンサＣ２の接続先が異なる。図１４（ｂ）に示すように、時刻ｔ１において、図１３（ａ）と同様に、コンデンサＣ２とトランジスタＭ２０のゲート端子に電圧Ｖ２が設定される。コンデンサＣ２には、コンデンサＣ１の電位とトランジスタＭ１０のゲート端子の電位とを基準として電圧Ｖ２が記憶される。さらに、コンデンサＣ１には、図１３（ａ）と同様にして、電圧Ｖ１が記憶される。
　時刻ｔ２において、スイッチＳＷＤがオフすることで、コンデンサＣ１に電圧Ｖ１が保持される。時刻ｔ３においてスイッチＳＷＳがオフして、時刻ｔ４においてスイッチＳＷＣがオフすることで、コンデンサＣ２に電圧Ｖ２が保持される。時刻ｔ５において、電流源３０は電流を接続先に供給する。
　図１３（ｃ）－（ｄ）に示す例では、電流源３０及びその周辺回路は、基準電流源Ｉ１と、トランジスタＭ１０、Ｍ２０と、スイッチＳＷＳ、ＳＷＤ、ＳＷＯ、ＳＷＣと、コンデンサＣ１及びＣ２により構成される。コンデンサＣ１には基準電流ｉ１とトランジスタＭ１０の閾値電圧とに基づく電圧Ｖ１が記憶され、コンデンサＣ２には基準電流ｉ１とトランジスタＭ２０の閾値電圧とに基づく電圧Ｖ２が記憶される。図１３（ｃ）に示す例では、コンデンサＣ２には、グランドの電位を基準として電圧Ｖ２が記憶される。図１３（ｄ）に示す例では、コンデンサＣ２には、コンデンサＣ１の電位とトランジスタＭ１０のゲート端子の電位とを基準として電圧Ｖ２が記憶される。図１３（ｃ）（ｄ）に示す各スイッチのオンオフ制御は同一であり、図１４（ｃ）に示す制御信号が入力される。
　図１４（ｃ）に示すように、時刻ｔ１において、コンデンサＣ２に電圧Ｖ２が記憶され、コンデンサＣ１に電圧Ｖ１が記憶される。時刻ｔ２において、スイッチＳＷＤがオフすることで、コンデンサＣ１に電圧Ｖ１が保持される。時刻ｔ３においてスイッチＳＷＣがオフして、コンデンサＣ２に電圧Ｖ２が保持される。時刻ｔ４においてスイッチＳＷＳがオフし、時刻ｔ５においてスイッチＳＷＯがオンすることで、電流源３０は電流を接続先に供給する。
（変形例６）
　撮像素子３は、１つの半導体基板により構成してもよいし、複数の半導体基板を積層した構成としてもよい。撮像素子３は、たとえば、読出回路１００が設けられた第１半導体基板と、第１記憶部３２及び供給部１３０が設けられた第２半導体基板とを備えるようにする。
　上記の実施の形態および変形例では、撮像素子３に含まれる画素信号の読出回路１００や画素信号をデジタル信号に変換するアナログ／デジタル変換回路のコンパレータ回路２１の電流源として示したが、これに限られない。電流源３０は、撮像素子３に含まれる電子回路以外にも他のソースフォロワ回路の電流源としても適用可能である。さらに、電流源３０は、ソースフォロワ回路以外の電子回路にも適用可能である。
　上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
　上述した実施の形態および変形例は、以下のような撮像素子および電流源回路も含む。
（１）光電変換された電荷により生成された信号を信号線に読み出す読出回路と、電源回路からの電流に基づく電圧を保持する保持回路と、上記信号線に接続されるドレイン部と、上記保持回路及び上記ドレイン部に接続されるゲート部と、を有するトランジスタを含む電流源であって、上記保持回路に保持された電圧により生成される電流を上記信号線に供給する電流源と、を備える撮像素子。
（２）（１）のような撮像素子において、上記保持回路は、上記電源回路からの電流に基づく電圧を保持する第１保持部と、上記第１保持部に保持された電圧により生成された電流を供給する供給部と、上記供給部から供給された電流に基づく電圧を保持する第２保持部と、を有し、上記電流源は、上記第２保持部に保持された電圧により生成される電流を上記信号線に供給する。
（３）（２）のような撮像素子において、上記保持回路は、上記供給部及び上記第２保持部の間に設けられ、上記読出回路により上記信号を上記信号線に読み出しているときに、上記電源回路から上記第１保持部に流れる電流を、上記読出回路により上記信号を上記信号線に読み出していないときより小さくなるように制御する制御部を有する。
（４）（２）又は（３）のような撮像素子において、上記保持回路は、上記読出回路により上記信号を上記信号線に読み出しているときに、上記電源回路からの電流に基づく電圧を上記第１保持部に保持する。
（５）（２）又は（３）のような撮像素子において、上記第１保持部及び上記供給部は、上記読出回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている。
（６）（５）のような撮像素子において、上記第１半導体基板は、上記第２半導体基板により積層されている。
（７）（１）から（６）のような撮像素子を備えた撮像装置。
（８）光電変換された電荷により生成された第１信号を第１信号線に読み出す第１読出回路と、光電変換された電荷により生成された第２信号を第２信号線に読み出す第２読出回路と、電源回路からの電流に基づく電圧を保持する第１保持回路と、上記電源回路からの電流に基づく電圧を保持する第２保持回路と、上記第１信号線に接続される第１ドレイン部と、上記第１保持回路及び上記第１ドレイン部に接続される第１ゲート部と、を有する第１トランジスタを含む電流源であって、上記第１保持回路に保持された電圧により生成される電流を上記第１信号線に供給する第１電流源と、上記第２信号線に接続される第２ドレイン部と、上記第２保持回路及び上記第２ドレイン部に接続される第２ゲート部と、を有する第２トランジスタを含む電流源であって、上記第２保持回路に保持された電圧により生成される電流を上記第２信号線に供給する第２電流源と、を備える撮像素子。
（９）（８）のような撮像素子において、上記第２保持回路は、上記第１保持回路に上記電源回路からの電流に基づく電圧が保持された後に、上記電源回路からの電流に基づく電圧を保持する。
（１０）（８）又は（９）のような撮像素子において、上記第１保持回路は、上記第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記電源回路からの電流を、上記第１読出回路により上記第１信号を上記第１信号線に読み出していないときより小さくなるように制御する第１制御部を有し、上記第２保持回路は、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記電源回路からの電流を、上記第２読出回路により上記第２信号を上記第２信号線に読み出していないときより小さくなるように制御する第２制御部を有する。
（１１）（８）のような撮像素子において、上記第１保持回路は、上記電源回路からの電流に基づく電圧を保持する第１保持部と、上記第１保持部に記憶された電圧により生成された電流を出力する第１供給部と、上記第１供給部から供給された電流に基づく電圧を保持する第２保持部と、を有し、上記第２保持回路は、上記電源回路からの電流に基づく電圧を保持する第３保持部と、上記第３保持部に記憶された電圧により生成された電流を出力する第２供給部と、上記第２供給部から供給された電流に基づく電圧を保持する第４保持部と、を有し、上記第１電流源は、上記第２保持部に保持された電圧により生成される電流を上記第１信号線に供給し、上記第２電流源は、上記第４保持部に保持された電圧により生成される電流を上記第２信号線に供給する。
（１２）（１１）のような撮像素子において、上記第１保持回路は、上記第１供給部及び上記第２保持部の間に設けられ、上記第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記電源回路から上記第２保持部に流れる電流を、上記第１読出回路により上記第１信号を上記第１信号線に読み出していないときより小さくなるように制御する第１制御部を有し、上記第２保持回路は、上記第２供給部及び上記第４保持部の間に設けられ、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記電源回路から上記第４保持部に流れる電流を、上記第２読出回路により上記第２信号を上記第２信号線に読み出していないときより小さくなるように制御する第２制御部を有する。
（１３）（１１）又は（１２）のような撮像素子において、上記第１保持回路は、上記第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記電源回路からの電流に基づく電圧を上記第１保持部に保持し、上記第２保持回路は、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記電源回路からの電流に基づく電圧を上記第４保持部に保持する。
（１４）（１１）から（１３）のような撮像素子において、上記第３保持部は、上記第１保持部に上記電源回路からの電流に基づく電圧が保持された後に、上記電源回路からの電流に基づく電圧を保持する。
（１５）（１１）から（１４）のような撮像素子において、上記第１保持部、上記第２保持部、上記第１供給部及び上記第２供給部は、上記第１読出回路及び上記第２読出回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている。
（１６）（１５）のような撮像素子において、上記第１半導体基板は、上記第２半導体基板により積層されている。
（１７）（８）から（１６）のような撮像素子を備えた撮像装置。
（１８）複数の電子部品を有する電子回路と、電源回路からの電流に基づく電圧を保持する保持回路と、前記電子回路に接続されるドレイン部と、前記保持回路及び前記ドレイン部に接続されるゲート部と、を有するトランジスタを含む電流源であって、前記保持回路に保持された電圧により生成される電流を前記電子回路に供給する電流源と、を備える電子機器。
（１９）（１８）のような電子機器において、前記電源回路及び前記保持回路の間に設けられ、前記電源回路から前記保持回路の間の電気的な接続を制御する第１制御部と第２制御部とを備え、前記保持回路および前記ドレイン部は、前記第１制御部を介して接続され、前記電源回路および前記第１制御部は、前記第２制御部を介して接続される。
（２０）（１８）又は（１９）のような電子機器において、前記保持回路は、前記電源回路からの電流に基づく電圧を保持する第１保持部と、前記第１保持部に保持された電圧により生成された電流を供給する供給部と、前記供給部から供給された電流に基づく電圧を保持する第２保持部と、を有し、前記電流源は、前記第２保持部に保持された電圧により生成される電流を前記電子回路に供給する。
（２１）（２０）のような電子機器において、前記保持回路は、前記電子回路が動作を行っているときに、前記電源回路からの電流に基づく電圧を前記第１保持部に保持する。
（２２）（１８）から（２１）のような電子機器において、前記電源回路は、電流値の異なる電流を供給する複数の電流源回路を含み、前記保持回路は、前記複数の電流源回路のうち、選択された電流源回路からの電流に基づく電圧を保持する。
（２３）（１８）から（２２）のような電子機器において、前記電流源による前記電子回路への電流供給動作を禁止する第３制御部を備える。
（２４）（２３）のような電子機器において、前記第３制御部は、グランドに接続される。
（２５）（１８）から（２４）のような電子機器において、前記電流源は、前記トランジスタを含む複数のトランジスタによりカスコード接続で構成されている。
（２６）（２０）から（２１）のような電子機器において、前記第１保持部及び前記供給部は、前記電子回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている。
（２７）（２６）のような電子機器において、前記第１半導体基板は、前記第２半導体基板により積層されている。
（２８）（１８）から（２７）のような電子機器において、前記電子回路は、光電変換された電荷により生成される信号を読み出す読出回路である。
（２９）（１８）から（２７）のような電子機器において、前記電子回路は、アナログ信号をデジタル信号に変換する変換部を構成する比較器である。
　また、上述した実施の形態および変形例は、以下のような撮像素子および撮像装置も含む。
（１）光電変換された電荷により生成された信号を信号線に読み出す読出回路と、基準電流源からの電流に基づく電圧を記憶する記憶回路と、上記読出回路により上記信号を読み出すための電流を上記信号線に供給する電流源であって、上記記憶回路に記憶された電圧により生成される電流を上記信号線に供給する電流源と、を備える撮像素子。
（２）（１）のような撮像素子において、上記記憶回路は、上記基準電流源からの電流に基づく電圧を記憶する第１記憶部と、上記第１記憶部に記憶された電圧により生成された電流を供給する供給部と、上記供給部から供給された電流に基づく電圧を記憶する第２記憶部と、を有し、上記電流源は、上記第２記憶部に記憶された電圧により生成される電流を上記信号線に供給する。
（３）（２）のような撮像素子において、上記記憶回路は、上記供給部及び上記第２記憶部の間に設けられ、上記読出回路により上記信号を上記信号線に読み出しているときに、上記基準電流源から上記第１記憶部に流れる電流を、上記読出回路により上記信号を上記信号線に読み出していないときより小さくなるように調節する調節部を有する。
（４）（３）のような撮像素子において、上記記憶回路は、上記読出回路により上記信号を上記信号線に読み出しているときに、上記基準電流源からの電流に基づく電圧を上記第１記憶部に記憶する。
（５）（１）から（４）のような撮像素子において、上記電流源は、上記信号線に接続されるドレイン部と、上記記憶回路及び上記ドレイン部に接続されるゲート部と、を含むトランジスタを有する。
（６）（２）から（４）のような撮像素子において、上記第１記憶部及び上記供給部は、上記読出回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている。
（７）（６）のような撮像素子において、上記第１半導体基板は、上記第２半導体基板により積層されている。
（８）（１）から（７）のような撮像素子を備えた撮像装置。
（９）光電変換された電荷により生成された第１信号を第１信号線に読み出す第１読出回路と、光電変換された電荷により生成された第２信号を第２信号線に読み出す第２読出回路と、基準電流源からの電流に基づく電圧を記憶する第１記憶回路と、上記基準電流源からの電流に基づく電圧を記憶する第２記憶回路と、上記第１読出回路により上記第１信号を読み出すための電流を上記第１信号線に供給する電流源であって、上記第１記憶回路に記憶された電圧により生成される電流を上記第１信号線に供給する第１電流源と、上記第２読出回路により上記第２信号を読み出すための電流を上記第２信号線に供給する電流源であって、上記第２記憶回路に記憶された電圧により生成される電流を上記第２信号線に供給する第２電流源と、を備える撮像素子。
（１０）（９）のような撮像素子において、上記第２記憶回路は、上記第１記憶回路に上記基準電流源からの電流に基づく電圧が記憶された後に、上記基準電流源からの電流に基づく電圧を記憶する。
（１１）（９）又は（１０）のような撮像素子において、上記第１記憶回路は、上記第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記基準電流源からの電流を、上記第１読出回路により上記第１信号を上記第１信号線に読み出していないときより小さくなるように調節する第１調節部を有し、上記第２記憶回路は、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記基準電流源からの電流を、上記第２読出回路により上記第２信号を上記第２信号線に読み出していないときより小さくなるように調節する第２調節部を有する。
（１２）（９）のような撮像素子において、上記第１記憶回路は、上記基準電流源からの電流に基づく電圧を記憶する第１記憶部と、上記第１記憶部に記憶された電圧により生成された電流を出力する第１供給部と、上記第１供給部から供給された電流に基づく電圧を記憶する第２記憶部と、を有し、上記第２記憶回路は、上記基準電流源からの電流に基づく電圧を記憶する第３記憶部と、上記第３記憶部に記憶された電圧により生成された電流を出力する第２供給部と、上記第２供給部から供給された電流に基づく電圧を記憶する第４記憶部と、を有し、上記第１電流源は、上記第２記憶部に記憶された電圧により生成される電流を上記第１信号線に供給し、上記第２電流源は、上記第４記憶部に記憶された電圧により生成される電流を上記第２信号線に供給する。
（１３）（１２）のような撮像素子において、上記第１記憶回路は、上記第１供給部及び上記第２記憶部の間に設けられ、上記第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記基準電流源から上記第２記憶部に流れる電流を、上記第１読出回路により上記第１信号を上記第１信号線に読み出していないときより小さくなるように調節する第１調節部を有し、上記第２記憶回路は、上記第２供給部及び上記第４記憶部の間に設けられ、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記基準電流源から上記第４記憶部に流れる電流を、上記第２読出回路により上記第２信号を上記第２信号線に読み出していないときより小さくなるように調節する第２調節部を有する。
（１４）（１２）又は（１３）のような撮像素子において、上記第１記憶回路は、第１読出回路により上記第１信号を上記第１信号線に読み出しているときに、上記基準電流源からの電流に基づく電圧を上記第１記憶部に記憶し、上記第２記憶回路は、上記第２読出回路により上記第２信号を上記第２信号線に読み出しているときに、上記基準電流源からの電流に基づく電圧を上記第４記憶部に記憶する。
（１５）（１２）から（１４）のような撮像素子において、上記第３記憶部は、上記第１記憶部に上記基準電流源からの電流に基づく電圧が記憶された後に、上記基準電流源からの電流に基づく電圧を記憶する。
（１６）（９）から（１５）のような撮像素子において、上記第１電流源は、上記第１信号線に接続される第１ドレイン部と、上記第１記憶回路及び上記第１ドレイン部に接続される第１ゲート部と、を含む第１トランジスタを有し、上記第２電流源は、上記第２信号線に接続される第２ドレイン部と、上記第２記憶回路及び上記第２ドレイン部に接続される第２ゲート部と、を含む第２トランジスタを有する。
（１７）（１２）から（１５）のような撮像素子において、上記第１記憶部、上記第２記憶部、上記第１供給部及び上記第２供給部は、上記第１読出回路及び上記第２読出回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている。
（１８）（１７）のような撮像素子において、上記第１半導体基板は、上記第２半導体基板により積層されている。
（１９）（９）から（１８）のような撮像素子を備えた撮像装置。
　次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
　日本国特許出願２０１５年第１９５２７９号（２０１５年９月３０日出願）
３　撮像素子、１７　信号線、３０　電流源、１００　読出回路、１１０　記憶回路

Claims (29)

  1. 　光電変換された電荷により生成された信号を信号線に読み出す読出回路と、
    　電源回路からの電流に基づく電圧を保持する保持回路と、
    　前記信号線に接続されるドレイン部と、前記保持回路及び前記ドレイン部に接続されるゲート部と、を有するトランジスタを含む電流源であって、前記保持回路に保持された電圧により生成される電流を前記信号線に供給する電流源と、
    　を備える撮像素子。
  2. 　前記保持回路は、前記電源回路からの電流に基づく電圧を保持する第１保持部と、前記第１保持部に保持された電圧により生成された電流を供給する供給部と、前記供給部から供給された電流に基づく電圧を保持する第２保持部と、を有し、
    　前記電流源は、前記第２保持部に保持された電圧により生成される電流を前記信号線に供給する請求項１に記載の撮像素子。
  3. 　前記保持回路は、前記供給部及び前記第２保持部の間に設けられ、前記読出回路により前記信号を前記信号線に読み出しているときに、前記電源回路から前記第１保持部に流れる電流を、前記読出回路により前記信号を前記信号線に読み出していないときより小さくなるように制御する制御部を有する請求項２に記載の撮像素子。
  4. 　前記保持回路は、前記読出回路により前記信号を前記信号線に読み出しているときに、前記電源回路からの電流に基づく電圧を前記第１保持部に保持する請求項２又は請求項３に記載の撮像素子。
  5. 　前記第１保持部及び前記供給部は、前記読出回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている請求項２又は請求項３に記載の撮像素子。
  6. 　前記第１半導体基板は、前記第２半導体基板により積層されている請求項５に記載の撮像素子。
  7. 　請求項１から請求項６のいずれか一項に記載の撮像素子を備えた撮像装置。
  8. 　光電変換された電荷により生成された第１信号を第１信号線に読み出す第１読出回路と、
    　光電変換された電荷により生成された第２信号を第２信号線に読み出す第２読出回路と、
    　電源回路からの電流に基づく電圧を保持する第１保持回路と、
    　前記電源回路からの電流に基づく電圧を保持する第２保持回路と、
    　前記第１信号線に接続される第１ドレイン部と、前記第１保持回路及び前記第１ドレイン部に接続される第１ゲート部と、を有する第１トランジスタを含む電流源であって、前記第１保持回路に保持された電圧により生成される電流を前記第１信号線に供給する第１電流源と、
    　前記第２信号線に接続される第２ドレイン部と、前記第２保持回路及び前記第２ドレイン部に接続される第２ゲート部と、を有する第２トランジスタを含む電流源であって、前記第２保持回路に保持された電圧により生成される電流を前記第２信号線に供給する第２電流源と、
    を備える撮像素子。
  9. 　前記第２保持回路は、前記第１保持回路に前記電源回路からの電流に基づく電圧が保持された後に、前記電源回路からの電流に基づく電圧を保持する請求項８に記載の撮像素子。
  10. 　前記第１保持回路は、前記第１読出回路により前記第１信号を前記第１信号線に読み出しているときに、前記電源回路からの電流を、前記第１読出回路により前記第１信号を前記第１信号線に読み出していないときより小さくなるように制御する第１制御部を有し、
    　前記第２保持回路は、前記第２読出回路により前記第２信号を前記第２信号線に読み出しているときに、前記電源回路からの電流を、前記第２読出回路により前記第２信号を前記第２信号線に読み出していないときより小さくなるように制御する第２制御部を有する請求項８又は請求項９に記載の撮像素子。
  11. 　前記第１保持回路は、前記電源回路からの電流に基づく電圧を保持する第１保持部と、前記第１保持部に記憶された電圧により生成された電流を出力する第１供給部と、前記第１供給部から供給された電流に基づく電圧を保持する第２保持部と、を有し、
    　前記第２保持回路は、前記電源回路からの電流に基づく電圧を保持する第３保持部と、前記第３保持部に記憶された電圧により生成された電流を出力する第２供給部と、前記第２供給部から供給された電流に基づく電圧を保持する第４保持部と、を有し、
    　前記第１電流源は、前記第２保持部に保持された電圧により生成される電流を前記第１信号線に供給し、
    　前記第２電流源は、前記第４保持部に保持された電圧により生成される電流を前記第２信号線に供給する請求項８に記載の撮像素子。
  12. 　前記第１保持回路は、前記第１供給部及び前記第２保持部の間に設けられ、前記第１読出回路により前記第１信号を前記第１信号線に読み出しているときに、前記電源回路から前記第２保持部に流れる電流を、前記第１読出回路により前記第１信号を前記第１信号線に読み出していないときより小さくなるように制御する第１制御部を有し、
    　前記第２保持回路は、前記第２供給部及び前記第４保持部の間に設けられ、前記第２読出回路により前記第２信号を前記第２信号線に読み出しているときに、前記電源回路から前記第４保持部に流れる電流を、前記第２読出回路により前記第２信号を前記第２信号線に読み出していないときより小さくなるように制御する第２制御部を有する請求項１１に記載の撮像素子。
  13. 　前記第１保持回路は、前記第１読出回路により前記第１信号を前記第１信号線に読み出しているときに、前記電源回路からの電流に基づく電圧を前記第１保持部に保持し、
    　前記第２保持回路は、前記第２読出回路により前記第２信号を前記第２信号線に読み出しているときに、前記電源回路からの電流に基づく電圧を前記第４保持部に保持する請求項１１又は請求項１２に記載の撮像素子。
  14. 　前記第３保持部は、前記第１保持部に前記電源回路からの電流に基づく電圧が保持された後に、前記電源回路からの電流に基づく電圧を保持する請求項１１から請求項１３のいずれか一項に記載の撮像素子。
  15. 　前記第１保持部、前記第２保持部、前記第１供給部及び前記第２供給部は、前記第１読出回路及び前記第２読出回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている請求項１１から請求項１４のいずれか一項に記載の撮像素子。
  16. 　前記第１半導体基板は、前記第２半導体基板により積層されている請求項１５に記載の撮像素子。
  17. 　請求項８から請求項１６のいずれか一項に記載の撮像素子を備えた撮像装置。
  18. 　複数の電子部品を有する電子回路と、
    　電源回路からの電流に基づく電圧を保持する保持回路と、
    　前記電子回路に接続されるドレイン部と、前記保持回路及び前記ドレイン部に接続されるゲート部と、を有するトランジスタを含む電流源であって、前記保持回路に保持された電圧により生成される電流を前記電子回路に供給する電流源と、
    を備える電子機器。
  19. 　前記電源回路及び前記保持回路の間に設けられ、前記電源回路から前記保持回路の間の電気的な接続を制御する第１制御部と第２制御部とを備え、
    　前記保持回路および前記ドレイン部は、前記第１制御部を介して接続され、
    　前記電源回路および前記第１制御部は、前記第２制御部を介して接続される請求項１８に記載の電子機器。
  20. 　前記保持回路は、前記電源回路からの電流に基づく電圧を保持する第１保持部と、前記第１保持部に保持された電圧により生成された電流を供給する供給部と、前記供給部から供給された電流に基づく電圧を保持する第２保持部と、を有し、
    　前記電流源は、前記第２保持部に保持された電圧により生成される電流を前記電子回路に供給する請求項１８又は請求項１９に記載の電子機器。
  21. 　前記保持回路は、前記電子回路が動作を行っているときに、前記電源回路からの電流に基づく電圧を前記第１保持部に保持する請求項２０に記載の電子機器。
  22. 　前記電源回路は、電流値の異なる電流を供給する複数の電流源回路を含み、
    　前記保持回路は、前記複数の電流源回路のうち、選択された電流源回路からの電流に基づく電圧を保持する請求項１８から請求項２１のいずれか一項に記載の電子機器。
  23. 　前記電流源による前記電子回路への電流供給動作を禁止する第３制御部を備える請求項１８から請求項２２のいずれか一項に記載の電子機器。
  24. 　前記第３制御部は、グランドに接続される請求項２３に記載の電子機器。
  25. 　前記電流源は、前記トランジスタを含む複数のトランジスタによりカスコード接続で構成されている請求項１８から請求項２４のいずれか一項に記載の電子機器。
  26. 　前記第１保持部及び前記供給部は、前記電子回路が設けられた第１半導体基板とは異なる第２半導体基板に設けられている請求項２０から請求項２１のいずれか一項に記載の電子機器。
  27. 　前記第１半導体基板は、前記第２半導体基板により積層されている請求項２６に記載の電子機器。
  28. 　前記電子回路は、光電変換された電荷により生成される信号を読み出す読出回路である請求項１８から請求項２７のいずれか一項に記載の電子機器。
  29. 　前記電子回路は、アナログ信号をデジタル信号に変換する変換部を構成する比較器である請求項１８から請求項２７のいずれか一項に記載の電子機器。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3358832B1 (en) * 2015-09-30 2020-10-21 Nikon Corporation Image-capturing element and image-capturing device
CN108141553B (zh) * 2015-09-30 2020-10-30 株式会社尼康 摄像元件、摄像装置及电子设备
JP2019153946A (ja) * 2018-03-05 2019-09-12 ソニーセミコンダクタソリューションズ株式会社 撮像素子、電子機器
JP7474123B2 (ja) 2020-06-15 2024-04-24 キヤノン株式会社 光電変換装置、光電変換システム及び移動体
JP2022169083A (ja) * 2021-04-27 2022-11-09 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその駆動方法、並びに電子機器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012244331A (ja) * 2011-05-18 2012-12-10 Olympus Corp 固体撮像装置、撮像装置および信号読み出し方法
JP2015023391A (ja) * 2013-07-18 2015-02-02 株式会社ニコン 固体撮像装置
JP2015046656A (ja) * 2013-08-27 2015-03-12 株式会社ニコン 固体撮像素子及び撮像装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4349232B2 (ja) * 2004-07-30 2009-10-21 ソニー株式会社 半導体モジュール及びｍｏｓ型固体撮像装置
JP4661212B2 (ja) * 2004-12-27 2011-03-30 ソニー株式会社 物理情報取得方法および物理情報取得装置並びに半導体装置
DE102007036973A1 (de) * 2007-02-24 2008-09-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Pixelzelle, Verfahren zum Betreiben einer Pixelzelle, Verfahren zum Bestimmen einer Position eines Maximums einer Hüllkurve eines analogen amplituden-modulierten Signals, Vorrichtung zum Bestimmen einer Ladungsmenge, Vorrichtung und Verfahren zum Bestimmen einer Ladungsmenge auf einem kapazitiven Element, Vorrichtung und Verfahren und Setzen eines Schaltungsknotens auf eine vorbestimmte Spannung, Vorrichtung und Verfahren zum ladungsbasierten analog-/digital-Wandeln und Vorrichtung und Verfahren zur ladungsbasierten Signalverarbeitung
US8269838B2 (en) * 2007-09-05 2012-09-18 Tohoku University Solid-state image sensor and imaging device
US7569803B2 (en) * 2007-10-04 2009-08-04 Aptina Imaging Corporation Biasing apparatus, systems, and methods
JP2009290628A (ja) * 2008-05-30 2009-12-10 Olympus Corp 固体撮像装置
US8659682B2 (en) * 2008-05-30 2014-02-25 Olympus Corporation Solid-state imaging apparatus
JP4835710B2 (ja) * 2009-03-17 2011-12-14 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、固体撮像装置の駆動方法、及び電子機器
JP5251702B2 (ja) * 2009-04-24 2013-07-31 ソニー株式会社 Ｄａ変換装置、固体撮像素子、およびカメラシステム
CN102474574B (zh) 2009-07-30 2015-10-21 浜松光子学株式会社 固体摄像装置
JP5856392B2 (ja) 2011-06-06 2016-02-09 キヤノン株式会社 固体撮像装置およびカメラ
US8952311B2 (en) * 2011-07-22 2015-02-10 Aptina Imaging Corporation Imaging systems with column current mirror circuitry
JP6037178B2 (ja) * 2011-12-14 2016-12-07 パナソニックＩｐマネジメント株式会社 固体撮像装置及び撮像装置
US9270906B2 (en) * 2012-05-02 2016-02-23 Semiconductor Components Industries, Llc Exposure time selection using stacked-chip image sensors
TWI659652B (zh) 2013-08-05 2019-05-11 新力股份有限公司 攝像裝置、電子機器
JPWO2016151837A1 (ja) * 2015-03-26 2018-01-18 オリンパス株式会社 固体撮像装置
JP6407083B2 (ja) * 2015-03-30 2018-10-17 キヤノン株式会社 光電変換装置、および、光電変換システム
US10742920B2 (en) * 2015-09-30 2020-08-11 Nikon Corporation Image sensor, image-capturing apparatus, and electronic device
CN108141553B (zh) * 2015-09-30 2020-10-30 株式会社尼康 摄像元件、摄像装置及电子设备

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012244331A (ja) * 2011-05-18 2012-12-10 Olympus Corp 固体撮像装置、撮像装置および信号読み出し方法
JP2015023391A (ja) * 2013-07-18 2015-02-02 株式会社ニコン 固体撮像装置
JP2015046656A (ja) * 2013-08-27 2015-03-12 株式会社ニコン 固体撮像素子及び撮像装置

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