JP2015046656A - 固体撮像素子及び撮像装置 - Google Patents

Abstract

【課題】素子内部で信号を重み付け加算可能にし、その重みを変えられるようにする。【解決手段】固体撮像素子は、入力部を有するｑ個の増幅部ＣＡ１〜ＣＡ３と、ｑ個の増幅部ＣＡ１〜ＣＡ３の各々に対して１組ずつ設けられ各組がｐ個からなるｑ組の容量Ｃ１〜Ｃ９であって、対応する増幅部の前記入力部に一方電極が接続され、かつ、少なくとも１組のｐ個の容量の容量値の比率が他の少なくとも１組のｐ個の容量の容量値の比率と異なるｑ組の容量Ｃ１〜Ｃ９と、ｑ組の容量Ｃ１〜Ｃ９に対して１対１に設けられ各組がｐ個からなるｑ組のスイッチＣＳ１〜ＣＳ９であって、対応する組のｐ個の容量の他方電極と前記ｑ組のスイッチＣＳ１〜ＣＳ９の各組に対して共通するｐ本の垂直信号線Ｖ２，Ｖ３，Ｖ４との間をそれぞれオンオフするｑ組のスイッチＣＳ１〜ＣＳ９とを備える。【選択図】図４

Description

本発明は、固体撮像素子及びこれを用いた撮像装置に関するものである。

下記特許文献１の図１２等には、複数本の垂直信号線からの信号を水平信号線上で加算し得る固体撮像素子が開示されている。

特開２００９−２２５３０１号公報

しかしながら、前記従来の固体撮像素子では、素子内部で信号を加算することができるものの、その重みを変えることができなかった。

本発明は、このような事情に鑑みてなされたもので、素子内部で信号を重み付け加算することができるとともにその重みを変えることができる固体撮像素子、及び、これを用いた撮像装置を提供することを目的とする。

前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による固体撮像素子は、２次元状に配置された複数の画素を有する画素部と、
前記複数の画素の列毎に設けられ対応する列の画素からの信号を受け取る複数の垂直信号線と、入力部を有するｑ個（ｑは２以上の整数）の増幅部と、前記ｑ個の増幅部の各々に対して１組ずつ設けられ各組がｐ個（ｐは２以上の整数）からなるｑ組の容量であって、対応する増幅部の前記入力部に一方電極が接続され、かつ、少なくとも１組のｐ個の容量の容量値の比率が他の少なくとも１組のｐ個の容量の容量値の比率と異なるｑ組の容量と、前記ｑ組の容量に対して１対１に設けられ各組がｐ個からなるｑ組のスイッチであって、対応する組のｐ個の容量の他方電極と前記複数の垂直信号線のうちの前記ｑ組のスイッチの各組に対して共通するｐ本の垂直信号線との間をそれぞれオンオフするｑ組のスイッチと、を備えたものである。

第２の態様による固体撮像素子は、前記第１の態様において、前記ｑ組の容量の各組に対応して設けられた切替手段を備え、前記各切替手段は、制御信号に応じて、対応する組のｐ個の容量の前記他方電極間が互いに電気的に接続された状態と互いに電気的に分離された状態とに切り替えるものである。

第３の態様による固体撮像素子は、前記第１又は第２の態様において、前記ｑ個の増幅部のうちの少なくとも１個の増幅部に対応して、前記ｐ個の容量及び前記ｐ個のスイッチの組を複数組備え、当該複数組の間で前記ｐ個の容量の容量値の比率が互いに異なるものである。

第４の態様による固体撮像素子は、前記第１乃至第３のいずれかの態様において、前記各組のｐ個の容量の組毎の合計容量値は、互いに同一であるものである。

第５の態様による固体撮像素子は、２次元状に配置された複数の画素を有する画素部と、前記複数の画素の列毎に設けられ対応する列の画素からの信号を受け取る複数の垂直信号線と、入力部を有するｑ個（ｑは２以上の整数）の増幅部と、前記ｑ個の増幅部にそれぞれ対応して設けられたｑ個の入力容量形成部であって、前記各入力容量形成部は、制御信号に応じて、対応する前記増幅部の前記入力部と前記複数の垂直信号線のうち前記ｑ個の増幅部に対して共通するｐ本（ｐは２以上の整数）の垂直信号線との間にそれぞれ接続された状態の、ｐ個の入力容量部を形成し、前記ｑ個の増幅部のうちの少なくとも１つの増幅部に対応する前記入力容量形成部が形成する前記ｐ個の入力容量部の容量値の比率が、前記ｑ個の増幅部のうちの他の少なくとも１つの増幅部に対応する前記入力容量形成部が形成する前記ｐ個の入力容量部の容量値の比率と異なる、ｑ個の入力容量形成部と、を備えたものである。

第６の態様による固体撮像素子は、前記第５の態様において、前記ｑ個の増幅部のうちの少なくとも１つの増幅部に対応する前記入力容量形成部は、制御信号に応じて、当該入力容量形成部が形成する前記ｐ個の入力容量部の容量値の比率を２種類以上に切り替えるように構成されたものである。

第７の態様による固体撮像素子は、前記第５又は第６の態様において、前記各入力容量形成部が形成する前記ｐ個の入力容量部の容量値の合計は、互いに同一であるものである。

第８の態様による固体撮像素子は、前記第５乃至第７のいずれかの態様において、前記ｑ個の入力容量形成部の各々は、制御信号に応じて、対応する前記増幅部の前記入力部と前記複数の垂直信号線のうち前記ｑ個の増幅部に対して共通するｐ本の垂直信号線との間にそれぞれ接続された状態の、前記ｐ個の入力容量部を形成する第１の入力容量形成状態と、対応する前記増幅部の前記入力部と前記ｐ本の垂直信号線のうち当該増幅部毎に異なる１本のみの垂直信号線との間に接続された状態の、１個の入力容量部を形成する第２の入力容量形成状態とに、切り替えるものである。

第９の態様による固体撮像素子は、前記第８の態様において、前記第１の入力容量形成状態において、前記ｑ個の増幅部のうち制御信号により選択された１つの増幅部の出力信号を選択的に読み出すように制御する制御部を備えたものである。

第１０の態様による固体撮像素子は、前記第８又は第９の態様において、前記画素部は、前記複数の画素の他に、前記複数の画素が配置されている領域に対する行方向のいずれか一方側又は両側の領域において２次元状に配置され黒レベルの信号を生成する複数のオプチカルブラック画素を有し、前記複数のオプチカルブラック画素の列毎に設けられ対応する列のオプチカルブラック画素からの信号を受け取る複数のオプチカルブラック画素用垂直信号線と、前記複数のオプチカルブラック画素用垂直信号線の信号にそれぞれ応じた出力信号を出力する複数のオプチカルブラック画素用増幅部と、を備え、前記第１及び第２の入力容量形成状態のいずれの状態においても、前記複数のオプチカルブラック画素用増幅部から互いに異なる列のオプチカルブラック画素からの信号が得られるものである。

第１１の態様による固体撮像素子は、前記第１乃至第１０のいずれかの態様において、前記ｑ個の増幅部の各々は、前記入力部となる第１の入力端子と所定電位が印加される第２の入力端子とを有する演算増幅器と、前記第１の入力端子と前記演算増幅器の出力端子との間をオンオフするカラムアンプリセットスイッチと、前記第１の入力端子と前記出力端子との間に接続される帰還容量と、を有するものである。

第１２の態様による固体撮像素子は、前記第１乃至第１１のいずれかの態様において、前記複数の画素の各々に対応して設けられ所定の色配列をなす複数色のカラーフィルタを備え、前記ｐ本の垂直信号線は、同色のカラーフィルタが設けられた画素からの信号を受け取るものである。

第１３の態様による撮像装置は、前記第１乃至第１２のいずれかの態様による固体撮像素子を備えたものである。

なお、前記各態様において、前記ｑは、前記ｐ以下であってもよい。

本発明によれば、素子内部で信号を重み付け加算することができるとともにその重みを変えることができる固体撮像素子、及び、これを用いた撮像装置を提供することができる。

本発明の第１の実施の形態による電子カメラを模式的に示す概略ブロック図である。 図１中の固体撮像素子の概略構成を示す回路図である。 図２中の画素を示す回路図である。 図２中の上側信号出力回路の一部分を示す回路図である。 図２中の上側信号出力回路の他の部分を示す回路図である。 図２中の上側信号出力回路の更に他の部分を示す回路図である。 図４中の増幅部を構成する演算増幅器の具体例を示す回路図である。 図４中の増幅部及び入力容量形成部の非加算時の状態を示す回路図である。 図４中の増幅部及び入力容量形成部の加算時の状態を示す回路図である。 図２に示す固体撮像素子の水平画素非加算読み出しモードの特徴的な動作を模式的に示す動作説明図である。 図２に示す固体撮像素子の水平画素非加算読み出しモードでの制御信号の状態を示すタイミングチャートである。 図２に示す固体撮像素子の水平画素加算読み出しモードの特徴的な動作を模式的に示す動作説明図である。 図２に示す固体撮像素子の１：１：１の重み付けによる水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャートである。 図２に示す固体撮像素子の１：２：１の重み付けによる水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャートである。 図２に示す固体撮像素子の１：３：１の重み付けによる水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャートである。 本発明の第２の実施の形態による電子カメラで用いられる固体撮像素子の上側信号出力回路の一部分を示す回路図である。 本発明の第３の実施の形態による電子カメラで用いられる固体撮像素子の上側信号出力回路の一部分を示す回路図である。 本発明の第３の実施の形態による電子カメラで用いられる固体撮像素子の１：４：１の重み付けによる水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャートである。

以下、本発明による固体撮像素子及び撮像装置について、図面を参照して説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態による撮像装置としての電子カメラ１を模式的に示す概略ブロック図である。

本実施の形態による電子カメラ１は、例えば一眼レフのデジタルカメラとして構成されるが、本発明による撮像装置は、これに限らず、コンパクトカメラなどの他の電子カメラや、携帯電話に搭載された電子カメラなどの種々の撮像装置に適用することができる。

電子カメラ１には、撮影レンズ２が装着される。この撮影レンズ２は、レンズ制御部２ａによってフォーカスや絞りが駆動される。この撮影レンズ２の像空間には、固体撮像素子３の撮像面が配置される。

固体撮像素子３は、撮像制御部４の指令によって駆動され、画像信号を出力する。電子ビューファインダーモード時や動画撮影時などでは、撮像制御部４は、例えばいわゆるローリング電子シャッタを行いつつ所定の読み出し動作を行うように固体撮像素子３を制御する。また、通常の本撮影時（静止画撮影時）などでは、撮像制御部４は、例えば、全画素を同時にリセットするいわゆるグローバルリセット後に、図示しないメカニカルシャッタで露光した後に、所定の読み出し動作を行うように固体撮像素子３を制御する。いずれの画像信号も、信号処理部５によって黒レベルクランプ処理等の信号処理が行われた後、Ａ／Ｄ変換部６によりＡ／Ｄ変換され、メモリ７に一旦蓄積される。メモリ７は、バス８に接続されている。バス８には、レンズ制御部２ａ、撮像制御部４、ＣＰＵ９、液晶表示パネル等の表示部１０、記録部１１、画像圧縮部１２及び画像処理部１３なども接続される。ＣＰＵ９には、レリーズ釦などの操作部９ａが接続される。また、操作部９ａによって、ＩＳＯ感度を設定することができるようになっている。記録部１１には記録媒体１１ａが着脱自在に装着される。このとき、撮像制御部４は、後述するように、例えば所定の条件や設定等に応じて、後述する水平画素加算を行う読み出し動作又は水平画素加算を行わない読み出し動作を行うように、固体撮像素子３を制御する。いずれの画像信号も、信号処理部５によって黒レベルクランプ処理等の信号処理が行われた後、Ａ／Ｄ変換部６によりＡ／Ｄ変換され、メモリ７に一旦蓄積される。メモリ７は、バス８に接続されている。バス８には、レンズ制御部２ａ、撮像制御部４、ＣＰＵ９、液晶表示パネル等の表示部１０、記録部１１、画像圧縮部１２及び画像処理部１３なども接続される。ＣＰＵ９には、レリーズ釦などの操作部９ａが接続される。また、記録部１１には記録媒体１１ａが着脱自在に装着される。

電子カメラ１内のＣＰＵ９は、操作部９ａの操作により電子ビューファインダーモードや動画撮影などが指示されると、それに合わせて撮像制御部４を駆動する。撮像制御部４は、例えばローリング電子シャッタを行いつつ所定の読み出し動作を行うように固体撮像素子３を制御する。このとき、レンズ制御部２ａによって、フォーカスや絞りが適宜調整される。固体撮像素子３から得られた画像信号は、メモリ７に蓄積される。ＣＰＵ９は、電子ビューファインダーモード時にはその画像信号を表示部１０に画像表示させ、動画撮影時にはその画像信号を記録媒体１１ａに記録する。通常の本撮影時（静止画撮影時）などの場合は、ＣＰＵ９は、画像信号がメモリ７に蓄積された後に、操作部９ａの指令に基づき、必要に応じて画像処理部１３や画像圧縮部１２にて所望の処理を行い、記録部１１に処理後の信号を出力させ記録媒体１１ａに記録する。

図２は、図１中の固体撮像素子３の概略構成を示す回路図である。本実施の形態では、固体撮像素子３は、ＣＭＯＳ型の固体撮像素子として構成されているが、他のＸＹアドレス型固体撮像素子として構成してもよい。

固体撮像素子３は、図２に示すように、画素部２１と、複数の水平制御信号線２２と、垂直走査回路２３と、複数の垂直信号線Ｖ１〜Ｖｍと、画素部２１の列方向（垂直方向、図２中上下方向）の両側にそれぞれ配置された上側信号出力回路２４及び下側信号出力回路２５と、を有している。

画素部２１は、ｎ行ｋ列に２次元マトリクス状に配置され入射光に応じた画素信号を出力する有効画素ＰＸからなる有効画素部２１Ａと、ｎ行（ｍ−ｋ）列に２次元マトリクス状に配置され黒レベルの信号を生成するオプチカルブラック画素（ＯＢ画素）ＯＢからなるＯＢ画素部２１Ｂとを有している。本実施の形態では、ＯＢ画素部２１Ｂは、有効画素部２１Ａの領域の行方向（水平方向、図２中左右方向）の図２中右側に配置されている。もっとも、ＯＢ画素部２１Ｂは、有効画素部２１Ａの図２中左側に配置してもよいし、有効画素部２１Ａの図２中左右両側に配置してもよい。

画素部２１の各行には、垂直走査回路２３に接続された水平制御信号線２２がそれぞれ配置されている。各々の水平制御信号線２２は、垂直走査回路２３から出力される制御信号（後述する制御信号φＳＥＬ，φＲＥＳ，φＴＸ）を、画素ＰＸ，ＯＢの各行にそれぞれ供給する。

複数の垂直信号線Ｖ１〜Ｖｋは、有効画素ＰＸの列毎に設けられ、対応する列の有効画素ＰＸからの信号を受け取る。また、複数の垂直信号線Ｖｋ＋１〜Ｖｍは、ＯＢ画素ＯＢの列毎に設けられ、対応する列のＯＢ画素ＯＢからの信号を受け取る。垂直信号線Ｖｋ＋１〜Ｖｍは、ＯＢ画素用垂直信号線である。垂直信号線Ｖ１〜Ｖｍの上端（厳密に言うと、本実施の形態では、それらの垂直信号線のうちの偶数番目の列の垂直信号線の上端）が、上側信号出力回路２４に接続されている。垂直信号線Ｖ１〜Ｖｍの下端（厳密に言うと、本実施の形態では、それらの垂直信号線のうちの奇数番目の列の垂直信号線の下側）が、下側信号出力回路２５に接続されている。ここでは、１列目の垂直信号線には符号Ｖ１を付し、ｍ列目の垂直信号線には符号Ｖｍを付し、他の垂直信号線についても同様である。各垂直信号線Ｖ１〜Ｖｍには、定電流源２６が接続されている（後述する図４及び図５を参照）。なお、定電流源２６を各垂直信号線Ｖ１〜Ｖｍの上端側及び下端側にそれぞれ接続して、各垂直信号線Ｖ１〜Ｖｍに対して２つずつの定電流源２６を接続してもよい。この場合は、定電流源１つ当たりの電流値を、垂直信号線１本当たりに必要な電流値の１／２倍とする。

なお、必要に応じて、いわゆる横スミアや黒太陽を防止するため、各垂直信号線Ｖ１〜Ｖｍに対して、例えば特開２０１０−２６３４４３号公報の図４及び図５に開示されているようなクリップ回路を設けてもよい。

本実施の形態では、各々の画素ＰＸの光入射側には、それぞれが異なる色成分の光を透過させる複数種類のカラーフィルタが、２行２列の繰り返し周期を持つ色配列で配置されている。画素ＰＸは、カラーフィルタでの色分解によって各色に対応する電気信号を出力する。本実施の形態では、図２に示すように、前記色配列としてベイヤー配列が採用され、赤色（Ｒ）、緑色（Ｇｒ，Ｇｂ）、青色（Ｂ）のカラーフィルタがベイヤー配列に従って各画素ＰＸに配置されている。すなわち、有効画素部２１Ａの奇数行にはＲ，Ｇｒのカラーフィルタが交互に並ぶとともに、有効画素部２１Ａの偶数行にはＧｂ，Ｂのフィルタが交互に並んでいる。そして、有効画素部２１Ａ全体では緑色のフィルタが市松模様をなすように配置されている。これにより、有効画素部２１Ａは、撮像時にカラーの画像を取得することができる。本実施の形態では、ＯＢ画素部２１Ｂにも有効画素部２１Ａと同様に、カラーフィルタが配置されている。もっとも、ＯＢ画素ＯＢは黒レベルを出力するものであるので、ＯＢ画素部２１Ｂには必ずしもカラーフィルタを配置する必要はない。なお、図２では、各々の画素ＰＸ，ＯＢにカラーフィルタの色を併せて表記している。

図３は、図２中の画素ＰＸ，ＯＢを示す回路図である。本実施の形態では、各画素ＰＸは、一般的なＣＭＯＳ型固体撮像素子の画素と同様に、光電変換部としてのフォトダイオードＰＤと、電荷を受け取って前記電荷を電圧に変換する電荷電圧変換部としてのフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤの電位をリセットするリセットトランジスタＲＥＳと、フローティングディフュージョンＦＤの電位に応じた信号を垂直信号線Ｖ１〜Ｖｍに供給する選択トランジスタＳＥＬと、フォトダイオードＰＤからフローティングディフュージョンＦＤに電荷を転送する電荷転送部としての転送トランジスタＴＸと、フローティングディフュージョンＦＤの電位に応じた前記信号を出力する増幅部としての増幅トランジスタＡＭＰとを有し、図３に示すように、接続されている。図３において、ＶＤＤは電源電位である。なお、本実施の形態では、画素ＰＸ，ＯＢのトランジスタＡＭＰ，ＴＸ，ＲＥＳ，ＳＥＬは、全てｎＭＯＳトランジスタである。

本実施の形態では、ＯＢ画素ＯＢは、フォトダイオードＰＤが遮光される点を除いて有効画素ＰＸと同じ構造を有している。もっとも、ＯＢ画素ＯＢは、例えば、有効画素ＰＸからフォトダイオードＰＤを取り除いた構造を有していてもよい。

転送トランジスタＴＸのゲートは行毎に共通に接続され、そこには制御信号φＴＸが垂直走査回路２３から供給される。リセットトランジスタＲＥＳのゲートは行毎に共通に接続され、そこには制御信号φＲＥＳが垂直走査回路２３から供給される。選択トランジスタＳＥＬのゲートは行毎に共通に接続され、そこには制御信号φＳＥＬが垂直走査回路２３から供給される。各制御信号φＴＸを行毎に区別する場合、ｊ行目の制御信号φＴＸは符号φＴＸ（ｊ）で示す。この点は、制御信号φＲＥＳ，φＳＥＬについても同様である。

各画素ＰＸのフォトダイオードＰＤは、入射光の光量（被写体光）に応じて信号電荷を生成する。転送トランジスタＴＸは、制御信号φＴＸのハイレベル期間にオンし、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。リセットトランジスタＲＥＳは、制御信号φＲＥＳのハイレベル期間（電源電位ＶＤＤの期間）にオンし、フローティングディフュージョンＦＤをリセットする。

増幅トランジスタＡＭＰは、そのドレインが電源電位ＶＤＤに接続され、そのゲートがフローティングディフュージョンＦＤに接続され、そのソースが選択トランジスタＳＥＬのドレインに接続され、定電流源２６（図３では図示せず、図４及び図５を参照）を負荷とするソースフォロア回路を構成している。増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤの電圧値に応じて、選択トランジスタＳＥＬを介して垂直信号線Ｖ１〜Ｖｍに読み出し信号を出力する。選択トランジスタＳＥＬは、制御信号φＳＥＬのハイレベル期間にオンし、増幅トランジスタＡＭＰのソースを垂直信号線Ｖ１〜Ｖｍに接続する。

図２中の垂直走査回路２３は、図１中の撮像制御部４からの制御信号を受けて、画素ＰＸ，ＯＢの行毎に、制御信号φＳＥＬ，φＲＥＳ，φＴＸをそれぞれ出力し、ローリング電子シャッタによる動作や、メカニカルシャッタを利用したグローバルリセットによる静止画読み出し動作などを実現する。それらの具体的な動作については公知であるため、ここではその説明は省略する。

なお、画素ＰＸ，ＯＢの構成は、前述した図３に示す構成に限らない。例えば、列方向に隣り合う複数の画素ＰＸ，ＯＢ毎に、当該複数の画素ＰＸが１組のフローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有してもよい。

図４は、図２中の上側信号出力回路２４の一部分（有効画素部２１Ａの２列目、４列目及び６列目の垂直信号線Ｖ２，Ｖ４，Ｖ６にそれぞれ対応して設けられた、３つの入力容量形成部ＩＣ１〜ＩＣ３及び３つの増幅部ＣＡ１〜ＣＡ３）を示す回路図である。

図５は、図２中の上側信号出力回路２４の他の部分（ＯＢ画素部２１Ｂのｋ＋２列目、ｋ＋４列目及びｋ＋６列目の垂直信号線Ｖｋ＋２，Ｖｋ＋４，Ｖｋ＋６にそれぞれ対応して設けられた、３つの入力容量形成部ＩＣ（ｋ／２）＋１，ＩＣ（ｋ／２）＋２，ＩＣ（ｋ／２）＋３及び３つの増幅部ＣＡ（ｋ／２）＋１，ＣＡ（ｋ／２）＋２，ＣＡ（ｋ／２）＋３）を示す回路図である。図５において、図４中の要素と同一又は対応する要素には同一符号を付している。

図６は、図２中の上側信号出力回路２４の更に他の部分（有効画素部２１Ａの２列目からｋ列目までの偶数列目の垂直信号線にそれぞれ対応して設けられたｋ／２個の増幅部ＣＡ１〜ＣＡ（ｋ／２）の出力信号、及び、ＯＢ画素部２１Ｂのｋ＋２列目からｍ列目までの偶数列目の垂直信号線にそれぞれ対応して設けられた（ｍ−ｋ）／２個の増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の出力信号を、それぞれサンプルホールドするサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）、水平走査回路３１など）を示す回路図である。

本実施の形態では、図４にその一部を示すように、上側信号出力回路２４は、有効画素部２１Ａの偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋにそれぞれ対応して設けられた、ｋ／２個の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）及びｋ／２個の増幅部ＣＡ１〜ＣＡ（ｋ／２）を有している。

各増幅部ＣＡ１〜ＣＡ（ｋ／２）は、同一の構成を有し、入力部（本実施の形態では、演算増幅器ＯＰの第１の入力端子としての反転入力端子）を有している。

本実施の形態では、各増幅部ＣＡ１〜ＣＡ（ｋ／２）は、演算増幅器ＯＰと、帰還容量Ｃｆと、カラムアンプリセット信号φＣＡＲＳＴに応じてカラムアンプをリセットするカラムアンプリセットスイッチＣＡＲＳＴと、を有している。演算増幅器ＯＰの反転入力端子（入力部としての第１の入力端子）と演算増幅器ＯＰの出力端子との間に、帰還容量Ｃｆ及びカラムアンプリセットスイッチＣＡＲＳＴが並列に接続されている。演算増幅器ＯＰの非反転入力端子（第２の入力端子）には、所定電位Ｖｒｅｆが印加されている。カラムアンプリセットスイッチＣＡＲＳＴは、ＭＯＳトランジスタで構成され、カラムアンプリセット信号φＣＡＲＳＴがハイレベルの場合にオンする一方、カラムアンプリセット信号φＣＡＲＳＴがローレベルの場合にオフする。各増幅部ＣＡ１〜ＣＡ（ｋ／２）のカラムアンプリセットスイッチＣＡＲＳＴのゲートは共通に接続され、そこにはカラムアンプリセット信号φＣＡＲＳＴが撮像制御部４から供給される。

本実施の形態では、演算増幅器ＯＰとして、作動制御信号φＳＴＢＹに応じて作動状態と前記作動状態に比べて低消費電力の作動停止状態とになり得る演算増幅器（以下、「スタンバイ機能付き演算増幅器」と呼ぶ。）ものが、用いられている。演算増幅器ＯＰの作動状態と作動停止状態に応じて、演算増幅器ＯＰを有する増幅部全体としても作動状態と作動停止状態となる。もっとも、演算増幅器ＯＰとして、スタンバイ機能を有しておらずに常時作動状態となる通常の演算増幅器を用いてもよい。

図７は、スタンバイ機能付き演算増幅器とした演算増幅器ＯＰの具体例を示す回路図である。この例では、演算増幅器ＯＰは、ｐＭＯＳトランジスタＴ１〜Ｔ４及びｎＭＯＳトランジスタＴ５〜Ｔ８で構成されている。本例では、演算増幅器の一般的な構成をなすトランジスタＴ１，Ｔ２，Ｔ５，Ｔ６，Ｔ８に対して、トランジスタＴ３，Ｔ４，Ｔ７が追加されることでスタンバイ機能が実現されている。図７において、ＶＩＮ＿Ｐ、ＶＩＮ＿Ｎ、ＶＯＵＴは、演算増幅器ＯＰの非反転入力端子、反転入力端子及び出力端子をそれぞれ示している。ＶＢＩＡＳは、図示しないバイアス回路からの電流源用バイアス電圧が印加されるバイアス電圧入力端子である。

図７において、ＳＴＢＹは作動制御信号φＳＴＢＹが入力される端子（作動制御信号入力端子）、ＳＴＢＹ＿Ｎは作動制御信号φＳＴＢＹの反転信号が入力される端子である。作動制御信号φＳＴＢＹがハイレベルになると、トランジスタＴ３，Ｔ４，Ｔ７がオフし、演算増幅器ＯＰを流れる電流が遮断されて演算増幅器ＯＰが作動停止状態となり、出力端子ＶＯＵＴはフローティングになる。図４等では、作動制御信号φＳＴＢＹに相当する作動制御信号φＳＴＢＹ１〜φＳＴＢＹ３のみが演算増幅器ＯＰに供給されるものとして記載され、作動制御信号φＳＴＢＹ＿Ｎに相当する反転作動制御信号が演算増幅器ＯＰに供給される制御線等の図示は省略している。以下の説明では、作動制御信号φＳＴＢＹのみについて言及し、反転作動制御信号への言及は省略する。なお、演算増幅器ＯＰとして、スタンバイ機能を有していない通常の演算増幅器を用いる場合には、作動制御信号φＳＴＢＹは演算増幅器ＯＰに入力されない。

増幅部ＣＡ１〜ＣＡ（ｋ／２）を、行方向（水平方向）にｒ個（本実施の形態では、３個）の周期をなすｒ個（本実施の形態では、３個）のグループに分けたとき、すなわち、増幅部ＣＡ１，ＣＡ４，ＣＡ７，…の第１グループと、増幅部ＣＡ２，ＣＡ５，ＣＡ８，…の第２グループと、増幅部ＣＡ３，ＣＡ６，ＣＡ９，…の第３グループに分けたとき、各グループ毎に作動制御信号φＳＴＢＹが入力される。つまり、第１グループの増幅部ＣＡ１，ＣＡ４，ＣＡ７，…の作動停止信号入力端子が共通に接続され、そこには作動制御信号φＳＴＢＹ１が撮像制御部４から供給される。第２グループの増幅部ＣＡ２，ＣＡ５，ＣＡ８，…の作動停止信号入力端子が共通に接続され、そこには作動制御信号φＳＴＢＹ２が撮像制御部４から供給される。第３グループの増幅部ＣＡ３，ＣＡ６，ＣＡ９，…の作動停止信号入力端子が共通に接続され、そこには作動制御信号φＳＴＢＹ３が撮像制御部４から供給される。

本実施の形態では、前記ｋ／２個の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）の各々は、制御信号（φ１，φ２，φＳＷ、又は、φ３，φ４，φＳＷ、又は、φ５，φ６，φＳＷ）に応じて、対応する増幅部の前記入力部（本実施の形態では、演算増幅器ＯＰの反転入力端子）と、当該対応する増幅部を含むｑ個（本実施の形態では、３個）の増幅部に対して共通するｐ本（本実施の形態では、３本）の垂直信号線との間に接続された状態の、ｐ個（本実施の形態では、３個）の入力容量部Ｃａ，Ｃｂ，Ｃｃ（後述する図９を参照）を形成する。このとき、ｐ本の垂直信号線に対して共通するｑ個（本実施の形態では、３個）の増幅部のうちの少なくとも１つの増幅部に対応する入力容量形成部が形成するｐ個の入力容量部Ｃａ，Ｃｂ，Ｃｃの容量値の比率が、当該ｑ個の増幅部のうちの他の少なくとも１つの増幅部に対応する入力容量形成部が形成するｐ個の入力容量部Ｃａ，Ｃｂ，Ｃｃの容量値の比率と異なるようになっている。ｐ本の垂直信号線に対して共通するｑ個の増幅部のうちの前記少なくとも１つの増幅部に対応する入力容量形成部が形成するｐ個の入力容量部Ｃａ，Ｃｂ，Ｃｃの容量値の比率は、１：１：１でもよい。前記入力容量部Ｃａ，Ｃｂ，Ｃｃは、複数の容量で構成された合成容量でもよいし、単一の容量で構成されたものでもよい。

本実施の形態では、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋ、ｋ／２個の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）及びｋ／２個の増幅部ＣＡ１〜ＣＡ（ｋ／２）は、１本置きの３本の垂直信号線、当該３本の垂直信号線にそれぞれ対応して設けられた３個の入力容量形成部及び当該３本の垂直信号線にそれぞれ対応して設けられた３個の増幅部からなるブロック毎に、分けられている。例えば、３本の垂直信号線Ｖ２，Ｖ４，Ｖ６、３個の入力容量形成部ＩＣ１，ＩＣ２，ＩＣ３及び３個の増幅部ＣＡ１，ＣＡ２，ＣＡ３からなるブロック（このブロックが図４に示されている。）、３本の垂直信号線Ｖ８，Ｖ１０，Ｖ１２、３個の入力容量形成部ＩＣ４，ＩＣ５，ＩＣ６及び３個の増幅部ＣＡ４，ＣＡ５，ＣＡ６からなるブロック、３本の垂直信号線Ｖ１４，Ｖ１６，Ｖ１８、３個の入力容量形成部ＩＣ７，ＩＣ８，ＩＣ９及び３個の増幅部ＣＡ６，ＣＡ７，ＣＡ８からなるブロック、・・・に分けられている。

そして、これらのブロック毎に、当該ブロック内の３個の入力容量形成部の各々は、制御信号（φ１，φ２，φＳＷ、又は、φ３，φ４，φＳＷ、又は、φ５，φ６，φＳＷ）に応じて、当該ブロック内の対応する増幅部の反転入力端子と、当該ブロック内の３個の増幅部に対して共通する３本の垂直信号線（当該ブロック内の３本の垂直信号線）との間に接続された状態の、３個の入力容量部Ｃａ，Ｃｂ，Ｃｃ（後述する図９を参照）を形成する。このとき、各ブロックにおいて、３本の垂直信号線に対して共通する３個の増幅部のうちの少なくとも１つの増幅部に対応する入力容量形成部が形成する３個の入力容量部Ｃａ，Ｃｂ，Ｃｃの容量値の比率が、当該３個の増幅部のうちの他の少なくとも１つの増幅部に対応する入力容量形成部が形成する３個の入力容量部Ｃａ，Ｃｂ，Ｃｃの容量値の比率と異なるようになっている。

例えば、図４に示すブロックでは、当該ブロック内の入力容量形成部ＩＣ１は、制御信号φ１，φ２，φＳＷに応じて、当該ブロック内の対応する増幅部ＣＡ１の反転入力端子と、当該ブロック内の３個の増幅部ＣＡ１，ＣＡ２，ＣＡ３に対して共通する３本の垂直信号線Ｖ２，Ｖ４，Ｖ６（当該ブロック内の３本の垂直信号線Ｖ２，Ｖ４，Ｖ６）との間に、３個の入力容量部Ｃａ，Ｃｂ，Ｃｃ（後述する図９を参照）を形成する。また、図４に示すブロックでは、当該ブロック内の入力容量形成部ＩＣ２は、制御信号φ３，φ４，φＳＷに応じて、当該ブロック内の対応する増幅部ＣＡ２の反転入力端子と、当該ブロック内の３個の増幅部ＣＡ１，ＣＡ２，ＣＡ３に対して共通する３本の垂直信号線Ｖ２，Ｖ４，Ｖ６（当該ブロック内の３本の垂直信号線Ｖ２，Ｖ４，Ｖ６）との間に、３個の入力容量部Ｃａ，Ｃｂ，Ｃｃ（後述する図９を参照）を形成する。さらに、図４に示すブロックでは、当該ブロック内の入力容量形成部ＩＣ３は、制御信号φ５，φ６，φＳＷに応じて、当該ブロック内の対応する増幅部ＣＡ３の反転入力端子と、当該ブロック内の３個の増幅部ＣＡ１，ＣＡ２，ＣＡ３に対して共通する３本の垂直信号線Ｖ２，Ｖ４，Ｖ６（当該ブロック内の３本の垂直信号線Ｖ２，Ｖ４，Ｖ６）との間に、３個の入力容量部Ｃａ，Ｃｂ，Ｃｃ（後述する図９を参照）を形成する。このとき、図４に示すブロックでは、３本の垂直信号線Ｖ２，Ｖ４，Ｖ６に対して共通する３個の増幅部ＣＡ１，ＣＡ２，ＣＡ３のうちの少なくとも１つの増幅部に対応する入力容量形成部が形成する３個の入力容量部Ｃａ，Ｃｂ，Ｃｃの容量値の比率が、当該３個の増幅部ＣＡ１，ＣＡ２，ＣＡ３のうちの他の少なくとも１つの増幅部に対応する入力容量形成部が形成する３個の入力容量部Ｃａ，Ｃｂ，Ｃｃの容量値の比率と異なるようになっている。この例では、ＩＣ１，ＩＣ２，ＩＣ３が図９中のＩＣに相当し、Ｖ２が図９中のＶａに相当し、Ｖ４が図９中のＶｂに相当し、Ｖ６が図９中のＶｃに相当する。

また、本実施の形態では、前記ｋ／２個の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）の各々は、制御信号（φ１，φ２，φＳＷ、又は、φ３，φ４，φＳＷ、又は、φ５，φ６，φＳＷ）に応じて、対応する増幅部の前記入力部（本実施の形態では、演算増幅器ＯＰの反転入力端子）と、当該対応する増幅部を含むｑ個（本実施の形態では、３個）の増幅部に対して共通するｐ本（本実施の形態では、３本）の垂直信号線との間に、ｐ個（本実施の形態では、３個）の入力容量部Ｃａ，Ｃｂ，Ｃｃ（後述する図９を参照）を形成する第１の入力容量形成状態と、対応する前記増幅部の前記入力部と前記ｐ本の垂直信号線のうち当該増幅部毎に異なる１本のみの垂直信号線との間に、１個の入力容量部Ｃｉ（後述する図８を参照）を形成する第２の入力容量形成状態とに、切り替える。前記第２の入力容量形成状態では、例えば、前述したようにブロックに分けたときの図４に示すブロックにおいて、入力容量形成部ＩＣ１は、制御信号φ１，φ２，φＳＷに応じて、対応する増幅部ＣＡ１の反転入力端子と１本の垂直信号線Ｖ２のみとの間に接続された状態の、１個の入力容量部Ｃｉ（後述する図８を参照）を形成し、入力容量形成部ＩＣ２は、制御信号φ３，φ４，φＳＷに応じて、対応する増幅部ＣＡ２の反転入力端子と１本の垂直信号線Ｖ４のみとの間に接続された状態の、１個の入力容量部Ｃｉ（後述する図８を参照）を形成し、入力容量形成部ＩＣ３は、制御信号φ５，φ６，φＳＷに応じて、対応する増幅部ＣＡ３の反転入力端子と１本の垂直信号線Ｖ６のみとの間に接続された状態の、１個の入力容量部Ｃｉ（後述する図８を参照）を形成する。この例では、ＩＣ１が図８中のＩＣに相当する場合にはＶ２が図８中のＶｉに相当し、ＩＣ２が図８中のＩＣに相当する場合にはＶ４が図８中のＶｉに相当し、ＩＣ３が図８中のＩＣに相当する場合にはＶ６が図８中のＶｉに相当する。

具体的には、本実施の形態では、前記ｋ／２個の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）のうちの２個置きの入力容量形成部ＩＣ１，ＩＣ４，ＩＣ７，・・・の各々は、対応する増幅器の反転入力端子に一方の電極が接続された１組（ｐ個（本実施の形態では３個））の容量Ｃ１，Ｃ２，Ｃ３と、容量Ｃ１，Ｃ２，Ｃ３の他方電極と当該入力容量形成部と同じブロックに属するｐ本（本実施の形態では３本）の垂直信号線との間をそれぞれオンオフする１組（ｐ個（本実施の形態では、３個））の入力スイッチＣＳ１，ＣＳ２，ＣＳ３と、容量Ｃ１，Ｃ２，Ｃ３の前記他方電極間が互いに電気的に接続された状態と互いに電気的に分離された状態とに切り替える切替手段としてのスイッチＳＷ１，ＳＷ２（本実施の形態では、スイッチＳＷ１は容量Ｃ１，Ｃ２の前記他方電極間をオンオフし、スイッチＳＷ２は容量Ｃ２，Ｃ３の前記他方電極間をオンオフする。）と、を有している。例えば、図４に示すブロックにおいて、入力容量形成部ＩＣ１は、対応する増幅部ＣＡ１の演算増幅器ＯＰの反転入力端子に一方の電極が接続された１組（３個）の容量Ｃ１，Ｃ２，Ｃ３と、容量Ｃ１，Ｃ２，Ｃ３の他方電極と３本の垂直信号線Ｖ２，Ｖ４，Ｖ６との間をそれぞれオンオフする１組（３個）の入力スイッチＣＳ１，ＣＳ２，ＣＳ３と、容量Ｃ１，Ｃ２，Ｃ３の前記他方電極間を互いに電気的に接続された状態と互いに電気的に分離された状態とに切り替える切替手段としてのスイッチＳＷ１，ＳＷ２と、を有している。

また、具体的には、本実施の形態では、前記ｋ／２個の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）のうちの２個置きの入力容量形成部ＩＣ２，ＩＣ５，ＩＣ８，・・・の各々は、対応する増幅部の演算増幅器ＯＰの反転入力端子に一方の電極が接続された１組（ｐ個（本実施の形態では３個））の容量Ｃ４，Ｃ５，Ｃ６と、容量Ｃ４，Ｃ５，Ｃ６の他方電極と当該入力容量形成部と同じブロックに属するｐ本（本実施の形態では３本）の垂直信号線との間をそれぞれオンオフする１組（ｐ個（本実施の形態では、３個））の入力スイッチＣＳ４，ＣＳ５，ＣＳ６と、容量Ｃ４，Ｃ５，Ｃ６の前記他方電極間が互いに電気的に接続された状態と互いに電気的に分離された状態とに切り替える切替手段としてのスイッチＳＷ３，ＳＷ４（本実施の形態では、スイッチＳＷ３は容量Ｃ４，Ｃ５の前記他方電極間をオンオフし、スイッチＳＷ４は容量Ｃ５，Ｃ６の前記他方電極間をオンオフする。）と、を有している。例えば、図４に示すブロックにおいて、入力容量形成部ＩＣ２は、対応する増幅部ＣＡ２の演算増幅器ＯＰの反転入力端子に一方の電極が接続された１組（３個）の容量Ｃ４，Ｃ５，Ｃ６と、容量Ｃ４，Ｃ５，Ｃ６の他方電極と３本の垂直信号線Ｖ２，Ｖ４，Ｖ６との間をそれぞれオンオフする１組（３個）の入力スイッチＣＳ４，ＣＳ５，ＣＳ６と、容量Ｃ４，Ｃ５，Ｃ６の前記他方電極間が互いに電気的に接続された状態と互いに電気的に分離された状態とに切り替える切替手段としてのスイッチＳＷ３，ＳＷ４と、を有している。

さらに、具体的には、本実施の形態では、前記ｋ／２個の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）のうちの２個置きの入力容量形成部ＩＣ３，ＩＣ６，ＩＣ９，・・・の各々は、対応する増幅部の演算増幅器ＯＰの反転入力端子に一方の電極が接続された１組（ｐ個（本実施の形態では３個））の容量Ｃ７，Ｃ８，Ｃ９と、容量Ｃ７，Ｃ８，Ｃ９の他方電極と当該入力容量形成部と同じブロックに属するｐ本（本実施の形態では３本）の垂直信号線との間をそれぞれオンオフする１組（ｐ個（本実施の形態では、３個））の入力スイッチＣＳ７，ＣＳ８，ＣＳ９と、容量Ｃ７，Ｃ８，Ｃ９の前記他方電極間が互いに電気的に接続された状態と互いに電気的に分離された状態とに切り替える切替手段としてのスイッチＳＷ５，ＳＷ６（本実施の形態では、スイッチＳＷ５は容量Ｃ７，Ｃ８の前記他方電極間をオンオフし、スイッチＳＷ６は容量Ｃ８，Ｃ９の前記他方電極間をオンオフする。）と、を有している。例えば、図４に示すブロックにおいて、入力容量形成部ＩＣ３は、対応する増幅部ＣＡ３の演算増幅器ＯＰの反転入力端子に一方の電極が接続された１組（３個）の容量Ｃ７，Ｃ８，Ｃ９と、容量Ｃ７，Ｃ８，Ｃ９の他方電極と３本の垂直信号線Ｖ２，Ｖ４，Ｖ６との間をそれぞれオンオフする１組（３個）の入力スイッチＣＳ７，ＣＳ８，ＣＳ９と、容量Ｃ７，Ｃ８，Ｃ９の前記他方電極間が互いに電気的に接続された状態と互いに電気的に分離された状態とに切り替える切替手段としてのスイッチＳＷ５，ＳＷ６と、を有している。

本実施の形態では、スイッチＣＳ１〜ＣＳ９，ＳＷ１〜Ｓ６は、例えば、ｎＭＯＳトランジスタで構成される。前記各ブロックの入力スイッチＣＳ１のゲートが共通に接続され、そこには制御信号φ１が撮像制御部４から供給される。前記各ブロックの入力スイッチＣＳ２，ＣＳ３のゲートが共通に接続され、そこには制御信号φ２が撮像制御部４から供給される。前記各ブロックの入力スイッチＣＳ４，ＣＳ６のゲートが共通に接続され、そこには制御信号φ３が撮像制御部４から供給される。前記各ブロックの入力スイッチＣＳ５のゲートが共通に接続され、そこには制御信号φ４が撮像制御部４から供給される。前記各ブロックの入力スイッチＣＳ７，ＣＳ８のゲートが共通に接続され、そこには制御信号φ５が撮像制御部４から供給される。前記各ブロックの入力スイッチＣＳ９のゲートが共通に接続され、そこには制御信号φ６が撮像制御部４から供給される。前記各ブロックのスイッチＳＷ１〜ＳＷ６のゲートが共通に接続され、そこには制御信号φＳＷが撮像制御部４から供給される。各スイッチＣＳ１〜ＣＳ９，ＳＷ１〜ＳＷ６は、そのゲートに供給される制御信号φ１〜φ６，φＳＷがハイレベル（Ｈ）の場合にオンする一方、そのゲートに供給される制御信号φ１〜φ６，φＳＷがローレベル（Ｌ）の場合にオフする。

図８は、前記増幅部ＣＡ１〜ＣＡ（ｋ／２）及び前記入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）のうちの任意の１組の増幅部ＣＡ及び入力容量形成部ＩＣの非加算時の状態（前記第２の入力容量形成状態）を示す回路図である。図９は、前記増幅部ＣＡ１〜ＣＡ（ｋ／２）及び前記入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）のうちの任意の１組の増幅部ＣＡ及び入力容量形成部ＩＣの加算時の状態（前記第１の入力容量形成状態）を示す回路図である。図８及び図９では、作動制御信号φＳＴＢＹを供給するラインは省略している。図８において、Ｖｉは、入力容量形成部ＩＣに対して選択的に有効に接続される１本の垂直信号線を示し、Ｃｉは、入力容量形成部ＩＣが垂直信号線Ｖｉと増幅部ＣＡの演算増幅器ＯＰの反転入力端子との間に形成する１個の入力容量部を示す。図９において、Ｖａ，Ｖｂ，Ｖｃは、入力容量形成部ＩＣに対して有効に接続される１本置きの３本の垂直信号線を示し、Ｃａ，Ｃｂ，Ｃｃは、入力容量形成部ＩＣが垂直信号線Ｖａ，Ｖｂ，Ｖｃと増幅部ＣＡの演算増幅器ＯＰの反転入力端子との間に形成する３個の入力容量部を示す。

以下の説明において、垂直信号線Ｖｉ，Ｖａ，Ｖｂ，Ｖｃの電圧もそれぞれ同じ符号Ｖｉ，Ｖａ，Ｖｂ，Ｖｃで表記し、入力容量部Ｃａ，Ｃｂ，Ｃｃの容量値もそれぞれ同じ符号Ｃａ，Ｃｂ，Ｃｃで表記する。また、増幅部ＣＡの帰還容量Ｃｆ及び入力容量形成部ＩＣを構成する容量Ｃ１〜Ｃ９の容量値も、それぞれ同じ符号Ｃｆ，Ｃ１〜Ｃ９で表記する。

前記第２の入力容量形成状態では、制御信号φＳＷがハイレベルにされ、制御信号φＣＳ１，φＣＳ５，φＣＳ９がハイレベルにされ、制御信号φＣＳ２〜φＣＳ４，φＣＳ６〜φＣＳ８がローレベルにされる。これにより、前記入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）の各々に関して、増幅部ＣＡの演算増幅器ＯＰの反転入力端子と垂直信号線Ｖｉとの間において、入力容量形成部ＩＣの３個の容量（容量Ｃ１，Ｃ２，Ｃ３、又は、容量Ｃ４，Ｃ５，Ｃ６、又は、容量Ｃ７，Ｃ８，Ｃ９）が並列接続され、図８に示す状態となり、この並列接続された３個の容量が１個の入力容量部Ｃｉを形成する。したがって、前記第２の入力容量形成状態では、入力容量形成部ＩＣ１，ＩＣ４，ＩＣ７，・・・においてＣｉ＝Ｃ１＋Ｃ２＋Ｃ３となり、入力容量形成部ＩＣ２，ＩＣ５，ＩＣ８，・・・においてＣｉ＝Ｃ４＋Ｃ５＋Ｃ６となり、入力容量形成部ＩＣ３，ＩＣ６，ＩＣ９，・・・においてＣｉ＝Ｃ７＋Ｃ８＋Ｃ９となる。本実施の形態では、Ｃ１＋Ｃ２＋Ｃ３＝Ｃ４＋Ｃ５＋Ｃ６＝Ｃ７＋Ｃ８＋Ｃ９＝Ｃ０に設定され、いずれの入力容量形成部ＩＣにおいてもＣｉ＝Ｃ０となっている。もっとも、必ずしも、Ｃ１＋Ｃ２＋Ｃ３＝Ｃ４＋Ｃ５＋Ｃ６＝Ｃ７＋Ｃ８＋Ｃ９に設定する必要はない。

この場合、信号φＣＡＲＳＴがハイレベルになると、カラムアンプリセットスイッチＣＡＲＳＴがオンして演算増幅器ＯＰの反転入力端子と出力端子との間が短絡し、演算増幅器ＯＰの出力端子が所定電位Ｖｒｅｆにリセットされる。その後、信号φＣＡＲＳＴがローレベルにされてカラムアンプリセットスイッチＣＡＲＳＴがオフした状態において、入力電圧Ｖｉ（垂直信号線Ｖｉの電圧）がΔＶｉだけ変化すると、演算増幅器ＯＰの出力端子の信号（出力電圧）Ｖｏｕｔは、［Ｖｒｅｆ−（Ｃｉ／Ｃｆ）×ΔＶｉ］となる。このように、カラムアンプリセットスイッチＣＡＲＳＴがオフすると、Ｖｏｕｔ＝［Ｖｒｅｆ−（Ｃｉ／Ｃｆ）×ΔＶｉ］＝［Ｖｒｅｆ−｛Ｃ０／Ｃｆ｝×ΔＶｉ］が得られる。

したがって、図８に示す状態では、入力容量形成部ＩＣに対して選択的に有効に接続された垂直信号線の信号Ｖｉの変化分ΔＶｉよる増幅出力、すなわち、１本の垂直信号線の非加算状態の信号が、出力信号Ｖｏｕｔとして得られる。

なお、本実施の形態における増幅部ＣＡを単一の容量を介して所定の垂直信号線に固定して接続するようにしたものが、いわゆるカラムアンプとして知られている。本実施の形態における信号φＣＡＲＳＴのタイミングは、その公知のカラムアンプと同様のタイミングで行えばよいので、その説明は省略する。この点は、図９の状態の場合も同じである。

前記第１の入力容量形成状態にして第１の重み（本実施の形態では、１：１：１）で重み付け加算する場合には、制御信号φＳＷがローレベルにされ、制御信号φＣＳ１〜φＣＳ３がハイレベルにされ、制御信号φＣＳ４〜φＣＳ９がローレベルにされる。これにより、前記入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）のうちのＩＣ１，ＩＣ４，ＩＣ７，・・・に関して、３個の容量Ｃ１，Ｃ２，Ｃ３の前記他方の電極間が互いに電気的に分離された状態で、３個の容量Ｃ１，Ｃ２，Ｃ３の前記他方の電極が当該入力容量形成部と同じブロックに属する３本の垂直信号線にそれぞれ接続され、図９に示す状態となり、容量Ｃ１が入力容量部Ｃａを形成し、容量Ｃ２が入力容量部Ｃｂを形成し、容量Ｃ３が入力容量部Ｃｃを形成する。本実施の形態では、Ｃ１，Ｃ２，Ｃ３は、前述したようにＣ１＋Ｃ２＋Ｃ３＝Ｃ０となるとともに、Ｃ１：Ｃ２：Ｃ３＝１：１：１となるように設定されている。すなわち、Ｃ１＝Ｃ２＝Ｃ３＝Ｃ０／３に設定されている。したがって、前記入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）のうちのＩＣ１，ＩＣ４，ＩＣ７，・・・に関して、図９に示す状態となり、Ｃａ＝Ｃｂ＝Ｃｃ＝Ｃ０／３となる。一方、残りの入力容量形成部ＩＣ２，ＩＣ３，ＩＣ５，ＩＣ６，ＩＣ８，ＩＣ９，・・・に関しては、容量Ｃ４〜Ｃ９の他方電極が、当該入力容量形成部と同じブロックに属する３本の垂直信号線から電気的に切り離され、図９に示す状態にはならない。なお、スイッチＳＷ３〜ＳＷ６をスイッチＳＷ１，ＳＷ２と独立してオンオフ制御し得るようにしてもよいが、その際において前記第１の入力容量形成状態にして前記第１の重みで重み付け加算する場合には、スイッチＳＷ３〜ＳＷ６のオンオフ状態は任意でよい。

前記第１の入力容量形成状態にして第２の重み（本実施の形態では、１：２：１）で重み付け加算する場合には、制御信号φＳＷがローレベルにされ、制御信号φＣＳ４〜φＣＳ６がハイレベルにされ、制御信号φＣＳ１〜φＣＳ３，φＣＳ７〜φＣＳ９がローレベルにされる。これにより、前記入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）のうちのＩＣ２，ＩＣ５，ＩＣ８，・・・に関して、３個の容量Ｃ４，Ｃ５，Ｃ６の前記他方の電極間が互いに電気的に分離された状態で、３個の容量Ｃ４，Ｃ５，Ｃ６の前記他方の電極が当該入力容量形成部と同じブロックに属する３本の垂直信号線にそれぞれ接続され、図９に示す状態となり、容量Ｃ４が入力容量部Ｃａを形成し、容量Ｃ５が入力容量部Ｃｂを形成し、容量Ｃ６が入力容量部Ｃｃを形成する。本実施の形態では、Ｃ４，Ｃ５，Ｃ６は、前述したようにＣ４＋Ｃ５＋Ｃ６＝Ｃ０となるとともに、Ｃ４：Ｃ５：Ｃ６＝１：２：１となるように設定されている。すなわち、Ｃ４＝Ｃ０／４、Ｃ５＝Ｃ０／２、Ｃ６＝Ｃ０／４に設定されている。したがって、前記入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）のうちのＩＣ２，ＩＣ５，ＩＣ８，・・・に関して、図９に示す状態となり、Ｃａ＝Ｃ０／４、Ｃｂ＝Ｃ０／２、Ｃｃ＝Ｃ０／４となる。一方、残りの入力容量形成部ＩＣ１，ＩＣ３，ＩＣ４，ＩＣ６，ＩＣ７，ＩＣ９，・・・に関しては、容量Ｃ１〜Ｃ３，Ｃ７〜Ｃ９の他方電極が、当該入力容量形成部と同じブロックに属する３本の垂直信号線から電気的に切り離され、図９に示す状態にはならない。なお、スイッチＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６をスイッチＳＷ３，ＳＷ４と独立してオンオフ制御し得るようにしてもよいが、その際において前記第１の入力容量形成状態にして前記第２の重みで重み付け加算する場合には、スイッチＳＷ１，ＳＷ２，ＳＷ５，ＳＷ６のオンオフ状態は任意でよい。

前記第１の入力容量形成状態にして第３の重み（本実施の形態では、１：３：１）で重み付け加算する場合には、制御信号φＳＷがローレベルにされ、制御信号φＣＳ７〜φＣＳ９がハイレベルにされ、制御信号φＣＳ１〜φＣＳ６がローレベルにされる。これにより、前記入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）のうちのＩＣ３，ＩＣ６，ＩＣ９，・・・に関して、３個の容量Ｃ７，Ｃ８，Ｃ９の前記他方の電極間が互いに電気的に分離された状態で、３個の容量Ｃ７，Ｃ８，Ｃ９の前記他方の電極が当該入力容量形成部と同じブロックに属する３本の垂直信号線にそれぞれ接続され、図９に示す状態となり、容量Ｃ７が入力容量部Ｃａを形成し、容量Ｃ８が入力容量部Ｃｂを形成し、容量Ｃ９が入力容量部Ｃｃを形成する。本実施の形態では、Ｃ７，Ｃ８，Ｃ９は、前述したようにＣ７＋Ｃ８＋Ｃ９＝Ｃ０となるとともに、Ｃ７：Ｃ８：Ｃ９＝１：３：１となるように設定されている。すなわち、Ｃ７＝Ｃ０／５、Ｃ８＝３Ｃ０／５、Ｃ９＝Ｃ０／５に設定されている。したがって、前記入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）のうちのＩＣ３，ＩＣ６，ＩＣ９，・・・に関して、図９に示す状態となり、Ｃａ＝Ｃ０／５、Ｃｂ＝３Ｃ０／５、Ｃｃ＝Ｃ０／５となる。一方、残りの入力容量形成部ＩＣ１，ＩＣ２，ＩＣ４，ＩＣ５，ＩＣ７，ＩＣ８，・・・に関しては、容量Ｃ１〜Ｃ６の他方電極が、当該入力容量形成部と同じブロックに属する３本の垂直信号線から電気的に切り離され、図９に示す状態にはならない。なお、スイッチＳＷ１〜ＳＷ４をスイッチＳＷ５，ＳＷ６と独立してオンオフ制御し得るようにしてもよいが、その際において前記第１の入力容量形成状態にして前記第３の重みで重み付け加算する場合には、スイッチＳＷ１〜ＳＷ４のオンオフ状態は任意でよい。

これらの図９に示す状態の場合、信号φＣＡＲＳＴがハイレベルになると、カラムアンプリセットスイッチＣＡＲＳＴがオンして演算増幅器ＯＰの反転入力端子と出力端子との間が短絡し、演算増幅器ＯＰの出力端子が所定電位Ｖｒｅｆにリセットされる。その後、信号φＣＡＲＳＴがローレベルにされてカラムアンプリセットスイッチＣＡＲＳＴがオフした状態において、入力電圧Ｖａ，Ｖｂ，Ｖｃ（垂直信号線Ｖａ，Ｖｂ，Ｖｃの電圧）がそれぞれΔＶａ，ΔＶｂ，ΔＶｃだけ変化すると、演算増幅器ＯＰの出力端子の信号（出力電圧）Ｖｏｕｔは、［Ｖｒｅｆ−［｛（Ｃａ／Ｃｆ）×ΔＶａ｝＋｛（Ｃｂ／Ｃｆ）×ΔＶｂ｝＋｛（Ｃｃ／Ｃｆ）×ΔＶｃ｝］］となる。このように、カラムアンプリセットスイッチＣＡＲＳＴがオフすると、Ｖｏｕｔ＝［Ｖｒｅｆ−［｛（Ｃａ／Ｃｆ）×ΔＶａ｝＋｛（Ｃｂ／Ｃｆ）×ΔＶｂ｝＋｛（Ｃｃ／Ｃｆ）×ΔＶｃ｝］］が得られる。したがって、図９に示す状態では、ΔＶａとΔＶｂとΔＶｃとがＣａ：Ｃｂ：Ｃｃの重みで重み付け加算された信号が、出力信号Ｖｏｕｔとして得られる。

したがって、前記第１の入力容量形成状態にして第１の重み（本実施の形態では、１：１：１）で重み付け加算する場合には、Ｃａ＝Ｃｂ＝Ｃｃ＝Ｃ０／３となることから、Ｖｏｕｔ＝［Ｖｒｅｆ−［｛（Ｃ０／３Ｃｆ）×ΔＶａ｝＋｛（Ｃ０／３Ｃｆ）×ΔＶｂ｝＋｛（Ｃ０／３Ｃｆ）×ΔＶｃ｝］］となる。したがって、増幅部ＣＡ１，ＣＡ４，ＣＡ７，・・・の各出力信号Ｖｏｕｔとして、当該増幅部と同じブロックに属する３本の垂直信号線の信号に関するΔＶａとΔＶｂとΔＶｃとが１：１：１の重みで重み付け加算された信号が得られる。

また、前記第１の入力容量形成状態にして第２の重み（本実施の形態では、１：２：１）で重み付け加算する場合には、Ｃａ＝Ｃ０／４、Ｃｂ＝Ｃ０／２、Ｃｃ＝Ｃ０／４となることから、Ｖｏｕｔ＝［Ｖｒｅｆ−［｛（Ｃ０／４Ｃｆ）×ΔＶａ｝＋｛（Ｃ０／２Ｃｆ）×ΔＶｂ｝＋｛（Ｃ０／４Ｃｆ）×ΔＶｃ｝］］となる。したがって、増幅部ＣＡ２，ＣＡ５，ＣＡ８，・・・の各出力信号Ｖｏｕｔとして、当該増幅部と同じブロックに属する３本の垂直信号線の信号に関するΔＶａとΔＶｂとΔＶｃとが１：２：１の重みで重み付け加算された信号が得られる。

さらに、前記第１の入力容量形成状態にして第３の重み（本実施の形態では、１：３：１）で重み付け加算する場合には、Ｃａ＝Ｃ０／５、Ｃｂ＝３Ｃ０／５、Ｃｃ＝Ｃ０／５となることから、Ｖｏｕｔ＝［Ｖｒｅｆ−［｛（Ｃ０／５Ｃｆ）×ΔＶａ｝＋｛（３Ｃ０／５Ｃｆ）×ΔＶｂ｝＋｛（Ｃ０／５Ｃｆ）×ΔＶｃ｝］］となる。したがって、増幅部ＣＡ３，ＣＡ６，ＣＡ９，・・・の各出力信号Ｖｏｕｔとして、当該増幅部と同じブロックに属する３本の垂直信号線の信号に関するΔＶａとΔＶｂとΔＶｃとが１：３：１の重みで重み付け加算された信号が得られる。

なお、前記第１乃至第３の重みは、必ずしも１：１：１、１：２：１、１：３：１に限らない。Ｃ１〜Ｃ９の値を適宜設定することによって、前記第１乃至第３の重みを適宜設定することができる。このとき、Ｃａ＝ＣｃかつＣｂ≧Ｃａとなるように（すなわち、入力容量部Ｃａ，Ｃｂ，Ｃｃの容量値Ｃａ，Ｃｂ，Ｃｃの対称性を担保しつつ、中央の入力容量部Ｃｂの容量値Ｃｂを周辺の入力容量部Ｃａ，Ｃｃの容量値Ｃａ，Ｃｃと同じかそれよりも大きくなるように）、Ｃ１〜Ｃ９の値を設定することが好ましい。

先の説明からわかるように、本実施の形態では、前記２の容量形成状態におけるＣｉも、いずれの重みとした前記第１の容量形成状態におけるＣａ＋Ｃｂ＋Ｃｃも、Ｃ０となっている。したがって、前述した式から理解できるように、本実施の形態では、いずれの場合も、出力信号Ｖｏｕｔのレベルが揃っており、それらの出力信号Ｖｏｕｔのレベル合わせを行う必要がないので、好ましい。もっとも、本発明では、必ずしもこれに限らない。その場合には、必要に応じて、可変ゲインアンプ等を用いて、各状態の出力信号Ｖｏｕｔをレベル合わせすればよい。

ここで、図５を参照する。本実施の形態では、図５にその一部を示すように、上側信号出力回路２４は、ＯＢ画素部２１Ｂの偶数列目の垂直信号線Ｖｋ＋２，Ｖｋ＋４，…，Ｖｍにそれぞれ対応して設けられた、｛（ｍ／２）−（ｋ／２）｝個の入力容量形成部ＩＣ（ｋ／２）＋１〜ＩＣ（ｍ／２）及び｛（ｍ／２）−（ｋ／２）｝個の増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）を有している。これらは、ＯＢ画素用であり、図４に関連して説明した有効画素部２１Ａの偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋにそれぞれ対応して設けられた、ｋ／２個の入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）及びｋ／２個の増幅部ＣＡ１〜ＣＡ（ｋ／２）と、それぞれ同様に構成されている。

ただし、本実施の形態では、有効画素ＰＸについては水平画素加算と水平画素非加算とを切り替えるのに対し、ＯＢ画素については常に、水平画素非加算として、ＯＢ画素の全列の信号を個別に読み出すように構成されている。

すなわち、ＯＢ画素用入力容量形成部ＩＣ（ｋ／２）＋１〜ＩＣ（ｍ／２）では、スイッチＳＷ１〜ＳＷ６，ＣＳ１，ＣＳ５，ＣＳ９のゲートに固定的にハイレベルが印加されて常時スイッチＳＷ１〜ＳＷ６，ＣＳ１，ＣＳ５，ＣＳ９がオンするとともに、スイッチＣＳ２〜ＣＳ４，ＣＳ６〜ＣＳ８のゲートに固定的にローレベルが印加されて常時スイッチＣＳ２〜ＣＳ４，ＣＳ６〜ＣＳ８がオフする。これにより、ＯＢ画素用入力容量形成部ＩＣ（ｋ／２）＋１〜ＩＣ（ｍ／２）は、図８に示す非加算状態に固定されている。なお、これと同じ電気的接続状態を実現するべく、ＯＢ画素用入力容量形成部ＩＣ（ｋ／２）＋１〜ＩＣ（ｍ／２）のスイッチＳＷ１〜ＳＷ６，ＣＳ１〜ＣＳ９を取り除いて、オン状態のスイッチＳＷ１〜ＳＷ６，ＣＳ１，ＣＳ５，ＣＳ９で接続される箇所を配線で接続してもよい。しかし、この場合には、回路の均一性が低下し、信号にオフセット等が生じ易いので、本実施の形態のようにＯＢ画素用入力容量形成部ＩＣ（ｋ／２）＋１〜ＩＣ（ｍ／２）のスイッチＳＷ１〜ＳＷ６，ＣＳ１，ＣＳ５，ＣＳ９を設けることが好ましい。

また、ＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の演算増幅器ＯＰには、作動制御信号φＳＴＢＹ１〜φＳＴＢＹ３とは独立した作動制御信号φＳＴＢＹ−ＯＢが供給されており、ＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）を、前述した増幅部ＣＡ１〜ＣＡ（ｋ／２）から独立して、常時作動状態にし得るようになっている。

図６に示すように、上側信号出力回路２４は、前述した増幅部ＣＡ１〜ＣＡ（ｍ／２）にそれぞれ対応して設けられたサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）と、水平走査回路３１と、水平信号線３２Ｎ，３２Ｓと、水平線リセットトランジスタＲＴＨＳ，ＲＴＨＮと、出力アンプＡＰＳ，ＡＰＮとを有している。

水平走査回路３１は、撮像制御部４の制御下で、サンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）の各々毎にあるいはそのうちの選択されたもの毎に、水平走査信号φＨを出力し、水平走査の制御を行う。φＨに付した（ｍ／２）はｍ列目の信号であることを示している。

サンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）には、対応する増幅部ＣＡ１〜ＣＡ（ｍ／２）の演算増幅器ＯＰの出力端子が接続されている。各サンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）は、第１の容量ＣＳと、第２の容量ＣＮとを有している。本実施の形態では、第１の容量ＣＳは、光信号等を蓄積する容量である。第２の容量ＣＮは、前記光信号等から差し引くべきノイズ成分を含む差分用信号を蓄積する容量である。また、各サンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）は、第１及び第２の入力スイッチＴＶＳ，ＴＶＮと、第１及び第２の出力スイッチＴＨＳ，ＴＨＮとを有している。各サンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）は、対応する増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号Ｖｏｕｔを制御信号φＴＶＮ，φＴＶＳに従ってサンプリングして保持するとともに、当該保持された信号を水平走査回路３１からの水平走査信号φＨに従って水平信号線３２Ｎ，３２Ｓへ供給する。水平信号線３２Ｎ，３２Ｓに出力された光信号等及び差分用信号はそれぞれ出力アンプＡＰＳ，ＡＰＮを介して増幅され、図１中の信号処理部５へ出力される。信号処理部５は、出力アンプＡＰＳ，ＡＰＮの出力間の差分を、差動アンプ等によって得る。これにより相関２重サンプリングが実現される。なお、そのような差動アンプ等は、固体撮像素子３に搭載してもよい。このサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）は、増幅部ＣＡ１〜ＣＡ（ｍ／２）のオフセットを取り除くために設けられている。なお、水平線リセットトランジスタＲＴＨＳ，ＲＴＨＮは水平信号線３２Ｓ，３２Ｎをそれぞれ水平線リセット制御信号φＲＴＨに従って所定タイミングで所定電位Ｖｒｅｆ０にリセットする。

このようなサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）自体については、公知であるので、その詳細な説明は省略する。

図面には示していないが、図２中の下側信号出力回路２５は、上側信号出力回路２４を上下反転させた回路と同様である。ただし、下側信号出力回路２５では、水平画素加算時に信号の加算対象となる各３本の垂直信号線が、Ｖ５，Ｖ７，Ｖ９の３本、Ｖ１１，Ｖ１３，Ｖ１５の３本、・・・となるように、前述したブロックが定められている。このとき、下側信号出力回路２５において、入力容量形成部ＩＣ１，ＩＣ２は、垂直信号線Ｖ１，Ｖ３に共通に接続され、入力容量形成部ＩＣ１，ＩＣ２、増幅部ＣＡ１，ＣＡ２及び垂直信号線Ｖ１，Ｖ２は、不完全なブロックを構成している。これらの点は、後述する図１２も参照されたい。具体的には、下側信号出力回路２５では、入力容量形成部ＩＣ１，ＩＣ４，ＩＣ７，・・・は容量Ｃ４〜Ｃ６及びスイッチＣＳ４〜ＣＳ６，ＳＷ３，ＳＷ４で構成され、入力容量形成部ＩＣ２，ＩＣ５，ＩＣ８，・・・は容量Ｃ７〜Ｃ９及びスイッチＣＳ７〜ＣＳ９，ＳＷ５，ＳＷ６で構成され、入力容量形成部ＩＣ３，ＩＣ６，ＩＣ９，・・・は容量Ｃ１〜Ｃ３及びスイッチＣＳ１〜ＣＳ３，ＳＷ１，ＳＷ２で構成され、垂直信号線Ｖ１が入力容量形成部ＩＣ１，ＩＣ２のスイッチＣＳ５，ＣＳ８に接続され、垂直信号線Ｖ３が入力容量形成部ＩＣ１，ＩＣ２のスイッチＣＳ６，ＣＳ９に接続され、垂直信号線Ｖ５が入力容量形成部ＩＣ３，ＩＣ４，ＩＣ５のスイッチＣＳ１，ＣＳ４，ＣＳ７に接続され、垂直信号線Ｖ７が入力容量形成部ＩＣ３，ＩＣ４，ＩＣ５のスイッチＣＳ２，ＣＳ５，ＣＳ８に接続され、垂直信号線Ｖ９が入力容量形成部ＩＣ３，ＩＣ４，ＩＣ５のスイッチＣＳ３，ＣＳ６，ＣＳ９に接続され、垂直信号線Ｖ１１が入力容量形成部ＩＣ６，ＩＣ７，ＩＣ９のスイッチＣＳ１，ＣＳ４，ＣＳ７に接続され、垂直信号線Ｖ１３が入力容量形成部ＩＣ６，ＩＣ７，ＩＣ８のスイッチＣＳ２，ＣＳ５，ＣＳ８に接続され、垂直信号線Ｖ１４が入力容量形成部ＩＣ６，ＩＣ７，ＩＣ８のスイッチＣＳ３，ＣＳ６，ＣＳ９に接続され、垂直信号線Ｖ１５，Ｖ１７，Ｖ１９，・・・についても同様である。

本実施の形態では、このように、信号出力回路が上側信号出力回路２４と下側信号出力回路２５とに分けられているので、スペースを有効に活用することができるとともに、両者の処理を並行して行うことで処理の高速化を図ることができる。もっとも、本発明では、信号出力回路を上側又は下側のいずれか一方側にのみ配置してもよい。

次に、図２に示す固体撮像素子３の動作例について説明する。

本実施の形態では、通常の本撮影時（静止画撮影時）などにおいて、全画素ＰＸの信号を水平画素非加算で読み出す動作モード（以下、「水平画素非加算読み出しモード」と呼ぶ。）が行われる。

図１０は、図２に示す固体撮像素子３の水平画素非加算読み出しモードの特徴的な動作を模式的に示す動作説明図である。図１１は、図２に示す固体撮像素子３の水平画素非加算読み出しモードでの制御信号の状態を示すタイミングチャートである。

水平画素非加算読み出しモードでは、図１１に示すように、上側及び下側の（上側信号出力回路２４及び下側信号出力回路２５の）制御信号φＳＷ，φＣＳ１，φＣＳ５，φＣＳ９がハイレベルに維持される一方、上側及び下側の制御信号φＣＳ２〜φＣＳ４，φＣＳ６〜φＣＳ８がローレベルに維持される。したがって、上側及び下側の有効画素用入力容量形成部ＩＣ１〜ＩＣ（ｋ／２）はいずれも、図８に示す非加算状態に維持される。上側及び下側のＯＢ画素用入力容量形成部ＩＣ（ｋ／２）＋１〜ＩＣ（ｍ／２）は、そもそも図８に示す非加算状態に固定されている。

水平画素非加算読み出しモードでは、図１０からも理解できるように、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍが、図８に示す前記第２の入力容量形成状態（非加算時の状態）の入力容量形成部ＩＣ１〜ＩＣ（ｍ／２）の入力容量部Ｃｉを介して、上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の入力部（演算増幅器ＯＰの反転入力端子）にそれぞれ接続される。また、水平画素非加算読み出しモードでは、図１０からも理解できるように、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１が、図８に示す前記第２の入力容量形成状態（非加算時の状態）の入力容量形成部ＩＣ１〜ＩＣ（ｍ／２）の入力容量部Ｃｉを介して、下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の入力部（演算増幅器ＯＰの反転入力端子）にそれぞれ接続される。

また、水平画素非加算読み出しモードでは、図１１に示すように、上側及び下側の作動制御信号φＳＴＢＹ１〜φＳＴＢＹ３，φＳＴＢＹ−ＯＢがローレベルに維持され、上側及び下側の全ての増幅部ＣＡ１〜ＣＡ（ｍ／２）は作動状態に維持される。

そして、水平画素非加算読み出しモードでは、撮像制御部４による制御下で垂直走査回路２３によって、１行目からｎ行目まで順次１行ずつ読み出し対象として選択され、読み出し対象の行の各画素ＰＸ，ＯＢの信号が、対応する列の垂直信号線Ｖ１〜Ｖｍに出力される。

図１０に示すように、奇数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＧｒ画素（Ｇｒカラーフィルタが設けられた有効画素ＰＸ及びＯＢ画素ＯＢ）の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１には、対応する列のＲ画素の信号が出力される。偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍに出力されたＧｒ画素の信号は、図８に示す非加算状態の上側の入力容量形成部ＩＣ１〜ＩＣ（ｍ／２）を介して上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）によって増幅された後に、上側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた全てのＧｒ画素の信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１に出力されたＲ画素の信号は、図８に示す非加算状態の下側の入力容量形成部ＩＣ１〜ＩＣ（ｍ／２）を介して下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）によって増幅された後に、下側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた全てのＲ画素の信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。

図１０に示すように、偶数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＢ画素の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１には、対応する列のＧｂ画素の信号が出力される。偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍに出力されたＢ画素の信号は、図８に示す非加算状態の上側の入力容量形成部ＩＣ１〜ＩＣ（ｍ／２）を介して上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）によって増幅された後に、上側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた全てのＢ画素の信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１に出力されたＧｂ画素の信号は、図８に示す非加算状態の下側の入力容量形成部ＩＣ１〜ＩＣ（ｍ／２）を介して下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）によって増幅された後に、下側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた全てのＧｂ画素の信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。

このようにして、水平画素非加算読み出しモードでは、全ての画素ＰＸ，ＯＢの信号を水平加算することなく読み出すことができる。

本実施の形態では、電子ビューファインダーモード時や動画撮影時などにおいて、有効画素ＰＸの信号を水平画素加算して読み出す動作モード（以下、「水平画素加算モード」と呼ぶ。）が行われる。このとき、操作部９ａによる設定又は所定の条件等に応じて、前記第１の重み（１：１：１）、前記第２の重み（１：２：１）及び前記第３の重み（１：３：１）のいずれかで重み付け加算される。

図１２は、図２に示す固体撮像素子３の水平画素加算読み出しモードの特徴的な動作を模式的に示す動作説明図である。図１３は、図２に示す固体撮像素子の１：１：１の重み付けによる水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャートである。

１：１：１の重み付けによる水平画素加算読み出しモードでは、図１３に示すように、上側及び下側の制御信号φＳＷ，φＣＳ４〜φＣＳ９がローレベルに維持される一方、上側及び下側の制御信号φＣＳ１〜φＣＳ３がハイレベルに維持される。したがって、上側の有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，・・・、及び、下側の有効画素用増幅部ＣＡ３，ＣＡ６，ＣＡ９，・・・は、図９に示す加算状態（ただし、Ｃａ：Ｃｂ：Ｃｃ＝Ｃ１：Ｃ２：Ｃ３＝１：１：１）に維持される。このため、上側の有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，・・・の各々から、当該増幅部と同じブロックに属する３本の垂直信号線の信号を１：１：１の重みで重み付け加算した信号が出力され、下側の有効画素用増幅部ＣＡ３，ＣＡ６，ＣＡ９，・・・の各々から、当該増幅部と同じブロックに属する３本の垂直信号線の信号を１：１：１の重みで重み付け加算した信号が出力される。例えば、上側の有効画素用増幅部ＣＡ１から、当該増幅部ＣＡ１と同じブロックに属する３本の垂直信号線Ｖ２，Ｖ４，Ｖ６の信号を１：１：１の重みで重み付け加算した信号が出力され、下側の有効画素用増幅部ＣＡ３から、当該増幅部ＣＡ３と同じブロックに属する３本の垂直信号線Ｖ５，Ｖ７，Ｖ９の信号を１：１：１の重みで重み付け加算した信号が出力される。一方、上側及び下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）は、そもそも図８に示す非加算状態に固定されている。

１：１：１の重み付けによる水平画素加算読み出しモードでは、図１３に示すように、上側の制御信号φＳＴＢＹ１，φＳＴＢＹ−ＯＢがローレベルに維持され、上側のφＳＴＢＹ２，φＳＴＢＹ３がハイレベルに維持される。したがって、上側信号出力回路２４では、有効画素部２１Ａに関しては、有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，…のみが作動状態に維持され、残りの有効画素用増幅部ＣＡ２，ＣＡ３，ＣＡ５，ＣＡ６，ＣＡ８，ＣＡ９，…は作動停止状態に維持される。上側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）は、作動状態に維持される。

１：１：１の重み付けによる水平画素加算読み出しモードでは、図１３に示すように、下側の制御信号φＳＴＢＹ３，φＳＴＢＹ−ＯＢがローレベルに維持され、上側のφＳＴＢＹ１，φＳＴＢＹ２がハイレベルに維持される。したがって、下側信号出力回路２５では、有効画素部２１Ａに関しては、有効画素用増幅部ＣＡ３，ＣＡ６，ＣＡ９，…のみが作動状態に維持され、残りの有効画素用増幅部ＣＡ１，ＣＡ２，ＣＡ４，ＣＡ５，ＣＡ７，ＣＡ８，…は作動停止状態に維持される。下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）は、作動状態に維持される。

そして、１：１：１の重み付けによる水平画素加算読み出しモードでは、撮像制御部４による制御下で垂直走査回路２３によって、１行目からｎ行目まで順次１行ずつ読み出し対象として選択され、読み出し対象の行の各画素ＰＸ，ＯＢの信号が、対応する列の垂直信号線Ｖ１〜Ｖｍに出力される。

図１２に示すように、奇数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＧｒ画素（Ｇｒカラーフィルタが設けられた有効画素ＰＸ及びＯＢ画素ＯＢ）の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１には、対応する列のＲ画素の信号が出力される。

偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋに出力されたＧｒ画素の信号は、図９に示す加算状態となっていてかつ作動状態にある上側の有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，…によって、互いに重複しない３つのＧｒ画素の信号ずつ１：１：１の重みで加算される。偶数列目の垂直信号線Ｖｋ＋２，…，Ｖｍに出力されたＧｒ画素の信号は、図８に示す非加算状態となっていてかつ作動状態である上側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）によって増幅される。これらの有意の信号を含む上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号は、上側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、上側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）ようにしてもよいし、上側の有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，…の出力信号（Ｇｒ画素の加算信号）と上側ＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の出力信号（Ｇｒ画素の非加算信号）のみを選択的に出力させる（列選択読み出しする）ようにしてもよい。前者の場合は、後段の回路で不要信号は使用しなければよい。

奇数列目の垂直信号線Ｖ５，Ｖ７，…，Ｖｋ−１に出力されたＲ画素の信号は、図９に示す加算状態となっていてかつ作動状態である下側の有効画素用増幅部ＣＡ３，ＣＡ６，ＣＡ９，…によって、互いに重複しない３つのＲ画素の信号ずつ１：１：１の重みで加算される。奇数列目の垂直信号線Ｖｋ＋１，…，Ｖｍ−１に出力されたＲ画素の信号は、図８に示す非加算状態となっていてかつ作動状態である下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）によって増幅される。これらの有意の信号を含む下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号は、下側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、下側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）ようにしてもよいし、下側の有効画素用増幅部ＣＡ３，ＣＡ６，ＣＡ９，…の出力信号（Ｒ画素の加算信号）と下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の出力信号（Ｒ画素の非加算信号）のみを選択的に出力させる（列選択読み出しする）ようにしてもよい。前者の場合は、後段の回路で不要信号は使用しなければよい。

図１２に示すように、偶数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＢ画素の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１には、対応する列のＧｂ画素の信号が出力される。

偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋに出力されたＢ画素の信号は、図９に示す加算状態となっていてかつ作動状態にある上側の有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，…によって、互いに重複しない３つのＢ画素の信号ずつ１：１：１の重みで加算される。偶数列目の垂直信号線Ｖｋ＋２，…，Ｖｍに出力されたＢ画素の信号は、図８に示す非加算状態となっていてかつ作動状態である上側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）によって増幅される。これらの有意の信号を含む上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号は、上側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、上側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）ようにしてもよいし、上側の有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，…の出力信号（Ｇｒ画素の加算信号）と上側ＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の出力信号（Ｂ画素の非加算信号）のみを選択的に出力させる（列選択読み出しする）ようにしてもよい。前者の場合は、後段の回路で不要信号は使用しなければよい。

奇数列目の垂直信号線Ｖ５，Ｖ７，…，Ｖｋ−１に出力されたＧｂ画素の信号は、図９に示す加算状態となっていてかつ作動状態である下側の有効画素用増幅部ＣＡ３，ＣＡ６，ＣＡ９，…によって、互いに重複しない３つのＧｂ画素の信号ずつ加算される。奇数列目の垂直信号線Ｖｋ＋１，…，Ｖｍ−１に出力されたＧｂ画素の信号は、図８に示す非加算状態となっていてかつ作動状態である下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）によって増幅される。これらの有意の信号を含む下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号は、下側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、下側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）ようにしてもよいし、下側の有効画素用増幅部ＣＡ３，ＣＡ６，ＣＡ９，…の出力信号（Ｇｂ画素の加算信号）と下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の出力信号（Ｇｂ画素の加算信号）のみを選択的に出力させる（列選択読み出しする）ようにしてもよい。前者の場合は、後段の回路で不要信号は使用しなければよい。

このようにして、１：１：１の重み付けによる水平画素加算読み出しモードでは、有効画素ＰＸの信号を１：１：１の重み付けで水平加算して読み出すことができる一方で、全てのＯＢ画素ＯＢの信号を水平画素加算することなく読み出すことができる。

このようにして読み出した信号から最終的な動画像等を得るには、例えば、図１中の信号処理部５あるいは画像処理部１３で、垂直方向の３画素加算処理を行ってもよい。あるいは、前述した例では、垂直走査回路２３によって１行ずつ読み出されているが、３行おきに読み出し、垂直方向は間引き読み出ししてもよい。あるいは、固体撮像素子３を垂直方向の画素加算し得るように構成しておき、垂直方向も画素加算読み出ししてもよい。これらの点は、後述する１：２：１又は１：３：１の重み付けによる水平画素加算読み出しモードについても同様である。

図１４は、図２に示す固体撮像素子の１：２：１の重み付けによる水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャートである。

１：２：１の重み付けによる水平画素加算読み出しモードでは、図１４に示すように、上側及び下側の制御信号φＳＷ，φＣＳ１〜φＣＳ３，φＣＳ７〜φＣＳ９がローレベルに維持される一方、上側及び下側の制御信号φＣＳ４〜φＣＳ６がハイレベルに維持される。したがって、上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，・・・、及び、下側の有効画素用増幅部ＣＡ４，ＣＡ７，ＣＡ１０，・・・は、図９に示す加算状態（ただし、Ｃａ：Ｃｂ：Ｃｃ＝Ｃ４：Ｃ５：Ｃ６＝１：２：１）に維持される。このため、上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，・・・の各々から、当該増幅部と同じブロックに属する３本の垂直信号線の信号を１：２：１の重みで重み付け加算した信号が出力され、下側の有効画素用増幅部ＣＡ４，ＣＡ７，ＣＡ１０，・・・の各々から、当該増幅部と同じブロックに属する３本の垂直信号線の信号を１：２：１の重みで重み付け加算した信号が出力される。例えば、上側の有効画素用増幅部ＣＡ２から、当該増幅部ＣＡ２と同じブロックに属する３本の垂直信号線Ｖ２，Ｖ４，Ｖ６の信号を１：２：１の重みで重み付け加算した信号が出力され、下側の有効画素用増幅部ＣＡ４から、当該増幅部ＣＡ４と同じブロックに属する３本の垂直信号線Ｖ５，Ｖ７，Ｖ９の信号を１：２：１の重みで重み付け加算した信号が出力される。一方、上側及び下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）は、そもそも図８に示す非加算状態に固定されている。

１：２：１の重み付けによる水平画素加算読み出しモードでは、図１４に示すように、上側の制御信号φＳＴＢＹ２，φＳＴＢＹ−ＯＢがローレベルに維持され、上側のφＳＴＢＹ１，φＳＴＢＹ３がハイレベルに維持される。したがって、上側信号出力回路２４では、有効画素部２１Ａに関しては、有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，…のみが作動状態に維持され、残りの有効画素用増幅部ＣＡ１，ＣＡ３，ＣＡ４，ＣＡ６，ＣＡ７，ＣＡ９，…は作動停止状態に維持される。上側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）は、作動状態に維持される。

１：２：１の重み付けによる水平画素加算読み出しモードでは、図１４に示すように、下側の制御信号φＳＴＢＹ１，φＳＴＢＹ−ＯＢがローレベルに維持され、上側のφＳＴＢＹ２，φＳＴＢＹ３がハイレベルに維持される。したがって、下側信号出力回路２５では、有効画素部２１Ａに関しては、有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，ＣＡ１０，…のみが作動状態に維持され、残りの有効画素用増幅部ＣＡ２，ＣＡ３，ＣＡ５，ＣＡ６，ＣＡ８，ＣＡ９，…は作動停止状態に維持される。下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）は、作動状態に維持される。

そして、１：２：１の重み付けによる水平画素加算読み出しモードでは、撮像制御部４による制御下で垂直走査回路２３によって、１行目からｎ行目まで順次１行ずつ読み出し対象として選択され、読み出し対象の行の各画素ＰＸ，ＯＢの信号が、対応する列の垂直信号線Ｖ１〜Ｖｍに出力される。

図１２に示すように、奇数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＧｒ画素（Ｇｒカラーフィルタが設けられた有効画素ＰＸ及びＯＢ画素ＯＢ）の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１には、対応する列のＲ画素の信号が出力される。

偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋに出力されたＧｒ画素の信号は、図９に示す加算状態となっていてかつ作動状態にある上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，…によって、互いに重複しない３つのＧｒ画素の信号ずつ１：２：１の重みで加算される。偶数列目の垂直信号線Ｖｋ＋２，…，Ｖｍに出力されたＧｒ画素の信号は、図８に示す非加算状態となっていてかつ作動状態である上側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）によって増幅される。これらの有意の信号を含む上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号は、上側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、上側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）ようにしてもよいし、上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，…の出力信号（Ｇｒ画素の加算信号）と上側ＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の出力信号（Ｇｒ画素の非加算信号）のみを選択的に出力させる（列選択読み出しする）ようにしてもよい。前者の場合は、後段の回路で不要信号は使用しなければよい。

奇数列目の垂直信号線Ｖ５，Ｖ７，…，Ｖｋ−１に出力されたＲ画素の信号は、図９に示す加算状態となっていてかつ作動状態である下側の有効画素用増幅部ＣＡ４，ＣＡ７，ＣＡ１０，…によって、互いに重複しない３つのＲ画素の信号ずつ１：２：１の重みで加算される。奇数列目の垂直信号線Ｖｋ＋１，…，Ｖｍ−１に出力されたＲ画素の信号は、図８に示す非加算状態となっていてかつ作動状態である下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）によって増幅される。これらの有意の信号を含む下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号は、下側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、下側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）ようにしてもよいし、下側の有効画素用増幅部ＣＡ４，ＣＡ７，ＣＡ１０，…の出力信号（Ｒ画素の加算信号）と下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の出力信号（Ｒ画素の非加算信号）のみを選択的に出力させる（列選択読み出しする）ようにしてもよい。前者の場合は、後段の回路で不要信号は使用しなければよい。

図１２に示すように、偶数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＢ画素の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ−１には、対応する列のＧｂ画素の信号が出力される。

偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋに出力されたＢ画素の信号は、図９に示す加算状態となっていてかつ作動状態にある上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，…によって、互いに重複しない３つのＢ画素の信号ずつ１：２：１の重みで加算される。偶数列目の垂直信号線Ｖｋ＋２，…，Ｖｍに出力されたＢ画素の信号は、図８に示す非加算状態となっていてかつ作動状態である上側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）によって増幅される。これらの有意の信号を含む上側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号は、上側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、上側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）ようにしてもよいし、上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，…の出力信号（Ｇｒ画素の加算信号）と上側ＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の出力信号（Ｂ画素の非加算信号）のみを選択的に出力させる（列選択読み出しする）ようにしてもよい。前者の場合は、後段の回路で不要信号は使用しなければよい。

奇数列目の垂直信号線Ｖ５，Ｖ７，…，Ｖｋ−１に出力されたＧｂ画素の信号は、図９に示す加算状態となっていてかつ作動状態である下側の有効画素用増幅部ＣＡ４，ＣＡ７，ＣＡ１０，…によって、互いに重複しない３つのＧｂ画素の信号ずつ加算される。奇数列目の垂直信号線Ｖｋ＋１，…，Ｖｍ−１に出力されたＧｂ画素の信号は、図８に示す非加算状態となっていてかつ作動状態である下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）によって増幅される。これらの有意の信号を含む下側の増幅部ＣＡ１〜ＣＡ（ｍ／２）の出力信号は、下側のサンプリング部ＣＤＳ１〜ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、下側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）ようにしてもよいし、下側の有効画素用増幅部ＣＡ４，ＣＡ７，ＣＡ１０，…の出力信号（Ｇｂ画素の加算信号）と下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）の出力信号（Ｇｂ画素の加算信号）のみを選択的に出力させる（列選択読み出しする）ようにしてもよい。前者の場合は、後段の回路で不要信号は使用しなければよい。

このようにして、１：２：１の重み付けによる水平画素加算読み出しモードでは、有効画素ＰＸの信号を１：２：１の重み付けで水平加算して読み出すことができる一方で、全てのＯＢ画素ＯＢの信号を水平画素加算することなく読み出すことができる。

図１５は、図２に示す固体撮像素子の１：３：１の重み付けによる水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャートである。

１：３：１の重み付けによる水平画素加算読み出しモードでは、図１５に示すように、上側及び下側の制御信号φＳＷ，φＣＳ１〜φＣＳ６がローレベルに維持される一方、上側及び下側の制御信号φＣＳ７〜φＣＳ９がハイレベルに維持される。したがって、上側の有効画素用増幅部ＣＡ３，ＣＡ４，ＣＡ９，・・・、及び、下側の有効画素用増幅部ＣＡ５，ＣＡ８，ＣＡ１１，・・・は、図９に示す加算状態（ただし、Ｃａ：Ｃｂ：Ｃｃ＝Ｃ７：Ｃ８：Ｃ９＝１：３：１）に維持される。このため、上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，・・・の各々から、当該増幅部と同じブロックに属する３本の垂直信号線の信号を１：３：１の重みで重み付け加算した信号が出力され、下側の有効画素用増幅部ＣＡ５，ＣＡ８，ＣＡ１１，・・・の各々から、当該増幅部と同じブロックに属する３本の垂直信号線の信号を１：３：１の重みで重み付け加算した信号が出力される。例えば、上側の有効画素用増幅部ＣＡ３から、当該増幅部ＣＡ３と同じブロックに属する３本の垂直信号線Ｖ２，Ｖ４，Ｖ６の信号を１：３：１の重みで重み付け加算した信号が出力され、下側の有効画素用増幅部ＣＡ５から、当該増幅部ＣＡ５と同じブロックに属する３本の垂直信号線Ｖ５，Ｖ７，Ｖ９の信号を１：３：１の重みで重み付け加算した信号が出力される。一方、上側及び下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）は、そもそも図８に示す非加算状態に固定されている。

１：３：１の重み付けによる水平画素加算読み出しモードでは、図１５に示すように、上側の制御信号φＳＴＢＹ３，φＳＴＢＹ−ＯＢがローレベルに維持され、上側のφＳＴＢＹ１，φＳＴＢＹ２がハイレベルに維持される。したがって、上側信号出力回路２４では、有効画素部２１Ａに関しては、有効画素用増幅部ＣＡ３，ＣＡ６，ＣＡ９，…のみが作動状態に維持され、残りの有効画素用増幅部ＣＡ１，ＣＡ２，ＣＡ４，ＣＡ５，ＣＡ７，ＣＡ８，…は作動停止状態に維持される。上側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）は、作動状態に維持される。

１：３：１の重み付けによる水平画素加算読み出しモードでは、図１５に示すように、下側の制御信号φＳＴＢＹ３，φＳＴＢＹ−ＯＢがローレベルに維持され、上側のφＳＴＢＹ１，φＳＴＢＹ２がハイレベルに維持される。したがって、下側信号出力回路２５では、有効画素部２１Ａに関しては、有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，ＣＡ１１，…のみが作動状態に維持され、残りの有効画素用増幅部ＣＡ１，ＣＡ３，ＣＡ４，ＣＡ６，ＣＡ７，ＣＡ９，…は作動停止状態に維持される。下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１〜ＣＡ（ｍ／２）は、作動状態に維持される。

１：３：１の重み付けによる水平画素加算読み出しモードでは、１：１：１又は１：２：１の重み付けによる水平画素加算読み出しモードの動作に準じた動作によって、有効画素ＰＸの信号を１：３：１の重み付けで水平加算して読み出すことができる一方で、全てのＯＢ画素ＯＢの信号を水平画素加算することなく読み出すことができる。

本実施の形態によれば、前述したように、固体撮像素子３の内部で水平方向の信号を重み付け加算することができるとともに、その重みを１：１：１、１：２：１，１：３：１の３種類に変えることができる。また、本実施の形態によれば、前述したように、水平画素加算読み出しモードも行うことができる。

そして、本実施の形態では、１つの入力容量形成部ＩＣの入力容量部Ｃａ，Ｃｂ，Ｃｃの比率が１：１：１、１：２：１、１：３：１の３種類に切り替えられるように構成されるのではなく、１つの入力容量形成部ＩＣの入力容量部Ｃａ，Ｃｂ，Ｃｃの比率は１：１：１の１種類となるように、他の１つの入力容量形成部ＩＣの入力容量部Ｃａ，Ｃｂ，Ｃｃの比率は１：２：１の１種類となるように、更に他の１つの入力容量形成部ＩＣの入力容量部Ｃａ，Ｃｂ，Ｃｃの比率は１：３：１の１種類となるように、構成され、１つの入力容量形成部ＩＣが１つの容量比率のみを受け持っている。したがって、本実施の形態によれば、各入力容量形成部ＩＣの入力容量部Ｃａ，Ｃｂ，Ｃｃの比率が１：１：１、１：２：１、１：３：１の３種類に切り替えられるように構成される場合に比べて、各入力容量形成部ＩＣの容量の数や占有面積を少なくすることができる。

また、本実施の形態によれば、水平画素加算読み出しモードにおいて、必要な信号の処理に関与しない増幅部は、消費電力の少ない作動停止状態に維持されるので、低消費電力化を図ることができる。

［第２の実施の形態］
図１６は、本発明の第２の実施の形態による電子カメラで用いられる固体撮像素子の上側信号出力回路２４の一部分を示す回路図であり、図４に対応している。図１６において、図４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。本実施の形態が前記第１の実施の形態と異なる所は、以下に説明する点である。

本実施の形態は、前記第１の実施の形態において、上側の有効画素用増幅部ＣＡ３，ＣＡ６，ＣＡ９，・・・、及び、下側の上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，・・・において、スイッチＳＷ５，ＳＷ６，ＣＳ７，ＣＳ９を取り除いて、オン状態のスイッチＳＷ５，ＳＷ６で接続される箇所を配線で接続したものである。容量Ｃ７〜Ｃ９は、それらの合成容量に相当する１つの容量にしてもよい。この場合には、１：３：１の重み付けによる水平画素加算読み出しモードは行うことができないものの、水平画素非加算読み出しモード、１：１：１の重み付けによる水平画素加算読み出しモード、及び、１：２：１の重み付けによる水平画素加算読み出しモードは行うことができる。

前記第１の実施の形態は、前述した第１の態様による固体撮像素子においてｑ＝ｐ＝３とした例であるのに対し、本実施の形態は、前述した第１の態様による固体撮像素子においてｑ＝２、ｐ＝３とした例である。本実施の形態では、前述した第１の態様におけるｑ個（＝２個）の増幅部は、例えば、図１６中の２個の増幅部ＣＡ１，ＣＡ３に相当している。

［第２の実施の形態］
図１７は、本発明の第３の実施の形態による電子カメラで用いられる固体撮像素子の上側信号出力回路２４の一部分を示す回路図であり、図４に対応している。図１７において、図４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。本実施の形態が前記第１の実施の形態と異なる所は、以下に説明する点である。

本実施の形態では、上側信号出力回路２４の入力容量形成部ＩＣ３，ＩＣ６，ＩＣ９，・・・の各々において、対応する増幅部ＣＡ３の演算増幅器ＯＰの反転入力端子に一方の電極が接続されたｐ個（本実施の形態では３個）の容量Ｃ１０，Ｃ１１，Ｃ１２と、容量Ｃ１０，Ｃ１１，Ｃ１２の他方電極と当該入力容量形成部と同じブロックに属するｐ本（本実施の形態では３本）の垂直信号線との間をそれぞれオンオフするｐ個（本実施の形態では、３個）の入力スイッチＣＳ１０，ＣＳ１１，ＣＳ１２とが、追加されている。例えば、図４に示すブロックにおいて、入力容量形成部ＩＣ３において、対応する増幅部ＣＡ３の演算増幅器ＯＰの反転入力端子に一方の電極が接続された３個の容量Ｃ１０，Ｃ１１，Ｃ１２と、容量Ｃ１２，Ｃ１３，Ｃ１４の他方電極と３本の垂直信号線Ｖ２，Ｖ４，Ｖ６との間をそれぞれオンオフする３個の入力スイッチＣＳ１０，ＣＳ１１，ＣＳ１２とが、追加されている。本実施の形態では、入力スイッチＣＳ１０，ＣＳ１１，ＣＳ１２は、Ｃ１０＋Ｃ１１＋Ｃ１２＝Ｃ０、及び、Ｃ１０：Ｃ１１：Ｃ１２＝１：４：１を満たすように設定されている。入力スイッチＣＳ１０，ＣＳ１１，ＣＳ１２は、例えばｎＭＯＳトランジスタで構成され、入力スイッチＣＳ１０，ＣＳ１１，ＣＳ１２のゲートが共通に接続され、そこには制御信号φ７が撮像制御部４から供給される。入力スイッチＣＳ１０〜ＣＳ１２は、そのゲートに供給される制御信号φ７がハイレベル（Ｈ）の場合にオンする一方、そのゲートに供給される制御信号φ７がローレベル（Ｌ）の場合にオフする。

本実施の形態では、同様に、下側信号出力回路２５の入力容量形成部ＩＣ２，ＩＣ５，ＩＣ８，・・・の各々において、容量Ｃ１０，Ｃ１１，Ｃ１２と、入力スイッチＣＳ１０，ＣＳ１１，ＣＳ１２とが、追加されている。

本実施の形態によれば、水平画素非加算読み出しモード、１：１：１の重み付けによる水平画素加算読み出しモード、１：２：１の重み付けによる水平画素加算読み出しモード、及び、１：３：１の重み付けによる水平画素加算読み出しモードに加えて、１：４：１の重み付けによる水平画素加算読み出しモードを行うことができる。これらのモードのうち１：４：１の重み付けによる水平画素加算読み出しモード以外のモードでは、上側及び下側の制御信号φ７がローレベルに維持される点を除き、前記第１の実施の形態の各モードと同様の動作が行われる。

図１８は、本実施の形態における１：４：１の重み付けによる水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャートである。図１８が、前記第１の実施の形態における１：３：１の重み付けによる水平画素加算読み出しモードを示す図１５と異なる所は、上側及び下側の制御信号φ５，φ６がローレベルに維持され、上側及び下側の制御信号φ７がハイレベルに維持される点のみである。

本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。

なお、例えば、本実施の形態において、上側信号出力回路２４の入力容量形成部ＩＣ３，ＩＣ６，ＩＣ９，・・・及び下側信号出力回路２５の入力容量形成部ＩＣ２，ＩＣ５，ＩＣ８，・・・の各々において、容量Ｃ１０〜Ｃ１２に相当する３個の容量（それらの容量比は適宜定めればよい。）及びＣＳ１０〜ＣＳ１２に相当する３個の入力スイッチを、更に追加してもよい。また、例えば、本実施の形態において、上側信号出力回路２４の入力容量形成部ＩＣ２，ＩＣ５，ＩＣ８，・・・及び下側信号出力回路２５の入力容量形成部ＩＣ１，ＩＣ４，ＩＣ７，・・・の各々において、容量Ｃ１０〜Ｃ１２に相当する３個の容量（それらの容量比は適宜定めればよい。）及びＣＳ１０〜ＣＳ１２に相当する３個の入力スイッチを、追加してもよい。この場合には、より他種類の重みで重み付け加算を実現することができる。

以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。

例えば、前述したｐは２以上の任意の個数にしてもよく、例えば、水平３画素加算に限らず、水平２画素加算、水平４画素加算、水平５画素加算・・・でもよい。もっとも、ｐは奇数であることが好ましい。

また、例えば、前記各実施の形態の固体撮像素子は、カラーフィルタの色配列がベイヤー配列である例であった。しかし、本発明では、カラーフィルタの色配列は、ベイヤー配列に限らない。本発明は、２行２列の繰り返し周期を持つ他の色配列のカラーフィルタ（例えば、マゼンタ、グリーン、シアン及びイエローを用いる補色系カラーフィルタなど）などを有する固体撮像素子や、カラーフィルタを有しないいわゆる白黒の固体撮像素子にも適用することができる。

また、前記各実施形態では、固体撮像素子は水平走査回路でＡＰＳ，ＡＰＮをアナログ信号のまま出力する構成を説明した。しかし、本発明の撮像素子は、増幅部ＣＡそれぞれにＡＤ変換器を配置したカラムＡＤＣ方式として、デジタル出力としてもよい。

さらに、本発明による固体撮像素子は、単一の半導体チップで構成してもよいし、複数の半導体チップで構成してもよい。後者の場合、例えば、画素部２１と上側信号出力回路２４と下側信号出力回路２５とを、それぞれ別の半導体チップに搭載してもよい。

１ 電子カメラ
２１ 画素部
２１Ａ 有効画素部
２１Ｂ ＯＢ画素部
ＰＸ 有効画素
ＯＢ ＯＢ画素
ＩＣ 入力容量形成部ＩＣ
Ｃａ，Ｃｂ，Ｃｃ，Ｃｉ 入力容量部
ＣＡ１〜ＣＡ（ｍ／２） 増幅部
Ｖ１〜Ｖｍ 垂直信号線
Ｃ１〜Ｃ９ 容量
ＣＳ１〜ＣＳ９ 入力スイッチ
ＳＷ１〜ＳＷ６ スイッチ

Claims (13)

1. ２次元状に配置された複数の画素を有する画素部と、
   前記複数の画素の列毎に設けられ対応する列の画素からの信号を受け取る複数の垂直信号線と、
   入力部を有するｑ個（ｑは２以上の整数）の増幅部と、
   前記ｑ個の増幅部の各々に対して１組ずつ設けられ各組がｐ個（ｐは２以上の整数）からなるｑ組の容量であって、対応する増幅部の前記入力部に一方電極が接続され、かつ、少なくとも１組のｐ個の容量の容量値の比率が他の少なくとも１組のｐ個の容量の容量値の比率と異なるｑ組の容量と、
   前記ｑ組の容量に対して１対１に設けられ各組がｐ個からなるｑ組のスイッチであって、対応する組のｐ個の容量の他方電極と前記複数の垂直信号線のうちの前記ｑ組のスイッチの各組に対して共通するｐ本の垂直信号線との間をそれぞれオンオフするｑ組のスイッチと、
   を備えたことを特徴とする固体撮像素子。
2. 前記ｑ組の容量の各組に対応して設けられた切替手段を備え、前記各切替手段は、制御信号に応じて、対応する組のｐ個の容量の前記他方電極間が互いに電気的に接続された状態と互いに電気的に分離された状態とに切り替えることを特徴とする請求項１記載の固体撮像素子。
3. 前記ｑ個の増幅部のうちの少なくとも１個の増幅部に対応して、前記ｐ個の容量及び前記ｐ個のスイッチの組を複数組備え、当該複数組の間で前記ｐ個の容量の容量値の比率が互いに異なることを特徴とする請求項１又は２記載の固体撮像素子。
4. 前記各組のｐ個の容量の組毎の合計容量値は、互いに同一であることを特徴とする請求項１乃至３のいずれかに記載の固体撮像素子。
5. ２次元状に配置された複数の画素を有する画素部と、
   前記複数の画素の列毎に設けられ対応する列の画素からの信号を受け取る複数の垂直信号線と、
   入力部を有するｑ個（ｑは２以上の整数）の増幅部と、
   前記ｑ個の増幅部にそれぞれ対応して設けられたｑ個の入力容量形成部であって、前記各入力容量形成部は、制御信号に応じて、対応する前記増幅部の前記入力部と前記複数の垂直信号線のうち前記ｑ個の増幅部に対して共通するｐ本（ｐは２以上の整数）の垂直信号線との間にそれぞれ接続された状態の、ｐ個の入力容量部を形成し、前記ｑ個の増幅部のうちの少なくとも１つの増幅部に対応する前記入力容量形成部が形成する前記ｐ個の入力容量部の容量値の比率が、前記ｑ個の増幅部のうちの他の少なくとも１つの増幅部に対応する前記入力容量形成部が形成する前記ｐ個の入力容量部の容量値の比率と異なる、ｑ個の入力容量形成部と、
   を備えたことを特徴とする固体撮像素子。
6. 前記ｑ個の増幅部のうちの少なくとも１つの増幅部に対応する前記入力容量形成部は、制御信号に応じて、当該入力容量形成部が形成する前記ｐ個の入力容量部の容量値の比率を２種類以上に切り替えるように構成されたことを特徴とする請求項５記載の固体撮像素子。
7. 前記各入力容量形成部が形成する前記ｐ個の入力容量部の容量値の合計は、互いに同一であることを特徴とする請求項５又は６記載の固体撮像素子。
8. 前記ｑ個の入力容量形成部の各々は、制御信号に応じて、対応する前記増幅部の前記入力部と前記複数の垂直信号線のうち前記ｑ個の増幅部に対して共通するｐ本の垂直信号線との間にそれぞれ接続された状態の、前記ｐ個の入力容量部を形成する第１の入力容量形成状態と、対応する前記増幅部の前記入力部と前記ｐ本の垂直信号線のうち当該増幅部毎に異なる１本のみの垂直信号線との間に接続された状態の、１個の入力容量部を形成する第２の入力容量形成状態とに、切り替えることを特徴とする請求項５乃至７のいずれかに記載の固体撮像素子。
9. 前記第１の入力容量形成状態において、前記ｑ個の増幅部のうち制御信号により選択された１つの増幅部の出力信号を選択的に読み出すように制御する制御部を備えたことを特徴とする請求項８記載の固体撮像素子。
10. 前記画素部は、前記複数の画素の他に、前記複数の画素が配置されている領域に対する行方向のいずれか一方側又は両側の領域において２次元状に配置され黒レベルの信号を生成する複数のオプチカルブラック画素を有し、
    前記複数のオプチカルブラック画素の列毎に設けられ対応する列のオプチカルブラック画素からの信号を受け取る複数のオプチカルブラック画素用垂直信号線と、前記複数のオプチカルブラック画素用垂直信号線の信号にそれぞれ応じた出力信号を出力する複数のオプチカルブラック画素用増幅部と、を備え、
    前記第１及び第２の入力容量形成状態のいずれの状態においても、前記複数のオプチカルブラック画素用増幅部から互いに異なる列のオプチカルブラック画素からの信号が得られる、
    ことを特徴とする請求項８又は９記載の固体撮像素子。
11. 前記ｑ個の増幅部の各々は、前記入力部となる第１の入力端子と所定電位が印加される第２の入力端子とを有する演算増幅器と、前記第１の入力端子と前記演算増幅器の出力端子との間をオンオフするカラムアンプリセットスイッチと、前記第１の入力端子と前記出力端子との間に接続される帰還容量と、を有することを特徴とする請求項１乃至１０のいずれかに記載の固体撮像素子。
12. 前記複数の画素の各々に対応して設けられ所定の色配列をなす複数色のカラーフィルタを備え、
    前記ｐ本の垂直信号線は、同色のカラーフィルタが設けられた画素からの信号を受け取るものである、
    ことを特徴とする請求項１乃至１１のいずれかに記載の固体撮像素子。
13. 請求項１乃至１２のいずれかに記載の固体撮像素子を備えたことを特徴とする撮像装置。

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