JP2020028123A - Ａｄ変換器 - Google Patents

Abstract

【課題】高感度のＡＤ変換器を提供する。【解決手段】ＡＤ変換器において、２つ以上のカラムを備える。各カラムは、ある基準電位に対する、対応する画素信号線の電位を保持する１個以上の電荷保存素子（キャパシタ）をカラム毎に備え、通常動作時に、各カラムの電荷保存素子に保持された電位を個別にＡＤ変換し、水平加算動作時に、各カラムの電荷保存素子の出力端子と基準電位である端子とを直列接続させることで、各カラムの電荷保存素子に保持された電位を加算してＡＤ変換する。【選択図】図１

Description

本発明は、ＡＤ変換器に関する。

従来、固体撮像素子において、解像度を下げる（または、それと同等の機能を実現する）ために、複数の画素信号線の電位をまとめてＡＤ変換するＡＤ変換器が知られている。当該ＡＤ変換器の構成例として、図１０が挙げられる。

図１０に示すＡＤ変換器５００は、カラム（列）Ｃ４０１およびＣ４０２毎に設けられた画素信号線４０１、キャパシタ４０２、およびＡＤ変換回路４０３と、スイッチ４０４とを備えている。スイッチ４０４の一端は、カラムＣ４０１の画素信号線４０１（電位：ＶＳＩＧ１）にカラムＣ４０１のキャパシタ４０２を介して接続されており、スイッチ４０４の他端は、カラムＣ４０２の画素信号線４０１（電位：ＶＳＩＧ２）にカラムＣ４０２のキャパシタ４０２を介して接続されている。スイッチ４０４を閉じることにより、各ＡＤ変換回路４０３には、各画素信号線４０１の電位の加算平均（（ＶＳＩＧ１＋ＶＳＩＧ２）／２）が供給される。

上記の従来の構成においては、各画素信号線４０１の電位の変化量に対する、各ＡＤ変換回路４０３の出力信号の変化量が小さい。すなわち、当該構成においては、各画素信号線４０１の電位の変化量に対する感度が低いという問題が発生する。

本発明の一態様は、高感度のＡＤ変換器を実現することを目的とする。

（１）本発明の一実施形態は、２つ以上のカラムを備えており、上記２つ以上のカラムは、ある基準電位に対する、対応する画素信号線の電位を保持する１個以上の電荷保存素子をカラム毎に備え、通常動作時に、各カラムの上記電荷保存素子に保持された電位を個別にＡＤ変換し、水平加算動作時に、各カラムの上記電荷保存素子の出力端子と上記基準電位である端子とを直列接続させることで、各カラムの上記電荷保存素子に保持された電位を加算してＡＤ変換する、ＡＤ変換器。

（２）また、本発明のある実施形態は、上記（１）の構成に加え、上記２つ以上のカラムは、互いに隣接している、ＡＤ変換器。

（３）また、本発明のある実施形態は、上記（１）の構成に加え、上記２つ以上のカラムは、互いに、当該２つ以上のカラムのいずれにも属しないカラムを挟んで配置されている、ＡＤ変換器。

（４）また、本発明のある実施形態は、上記（１）の構成に加え、上記２つ以上のカラムは、上記１個以上の電荷保存素子として、上記対応する画素信号線の電位としてリセット電位を保持する第１電荷保存素子と、上記対応する画素信号線の電位としてシグナル電位を保持する第２電荷保存素子とをカラム毎に備え、上記リセット電位および上記シグナル電位のそれぞれをＡＤ変換する、ＡＤ変換器。

（５）また、本発明のある実施形態は、上記（１）の構成に加え、上記電荷保存素子は、キャパシタである、ＡＤ変換器。

（６）また、本発明のある実施形態は、上記（１）の構成に加え、上記対応する画素信号線の電位の読み出しと、ＡＤ変換とを並行して処理する、ＡＤ変換器。

（７）また、本発明のある実施形態は、上記（６）の構成に加え、ハイブリッド型の回路を含んでいる、ＡＤ変換器。

（８）また、本発明のある実施形態は、上記（１）の構成に加え、シングルスロープ型のＡＤ変換を行う、ＡＤ変換器。

本発明によれば、高感度のＡＤ変換器を実現することができる。

本発明の実施形態１に係るＡＤ変換器の構成を示す概略図である。 （ａ）〜（ｅ）は、図１に示すＡＤ変換器の動作の流れを示すタイミングチャートである。 （ａ）および（ｂ）のそれぞれは、上記ＡＤ変換器の各カラムの配置例を示す概略図である。 本発明の実施形態２に係るＡＤ変換器の構成を示す概略図である。 （ａ）〜（ｉ）は、図４に示すＡＤ変換器の動作の流れを示すタイミングチャートである。 本発明の実施形態３に係るＡＤ変換器の構成を示す概略図である。 （ａ）〜（ｑ）は、図６に示すＡＤ変換器の動作の流れを示すタイミングチャートである。 本発明の実施形態４に係るＡＤ変換器の構成を示す概略図である。 （ａ）〜（ｏ）は、図８に示すＡＤ変換器の動作の流れを示すタイミングチャートである。 従来技術に係るＡＤ変換器の構成例を示す概略図である。

本発明を実施するための形態について、以下に説明する。なお、説明の便宜上、先に説明した部材と同じ機能を有する部材については、同じ符号を付記し、その説明を繰り返さない場合がある。

〔実施形態１〕
図１は、本発明の実施形態１に係るＡＤ変換器１００の構成を示す概略図である。ＡＤ変換器１００は、カラムＣ１およびＣ２毎に設けられた画素信号線１、スイッチ２および３、ＡＤ変換回路４、キャパシタ（電荷保存素子）５、ならびにスイッチ６と、スイッチ７ａと、スイッチ７ｂとを備えている。

具体的に、ＡＤ変換器１００は、各カラムＣ１およびＣ２に関し、下記の構成を有している。すなわち、画素信号線１は、自身に接続された画素（図示しない）から信号電圧が供給される。スイッチ２の一端は画素信号線１に接続されており、スイッチ２の他端はスイッチ３の一端に接続されており、スイッチ３の他端はＡＤ変換回路４に接続されている。キャパシタ５の一端はスイッチ２とスイッチ３との間に接続されており、キャパシタ５の他端はスイッチ６の一端に接続されており、スイッチ６の他端は端子ＶＢＡＳＥに接続されている。端子ＶＢＡＳＥの一例として、接地電位である接地端子が挙げられる。

さらに、ＡＤ変換器１００は、下記の構成を有している。すなわち、スイッチ７ａの一端はカラムＣ１のキャパシタ５の他端に接続されており、スイッチ７ａの他端はカラムＣ２のキャパシタ５の一端とカラムＣ２のスイッチ３との間に接続されている。スイッチ７ｂの一端はカラムＣ２のキャパシタ５の他端に接続されており、スイッチ７ｂの他端は所定電位である端子Ｐ１に接続されている。カラムＣ２のスイッチ６の他端に接続された端子ＶＢＡＳＥが基準電位である端子となり、当該端子ＶＢＡＳＥの電位が基準電位となる。

図２の（ａ）〜（ｅ）は、ＡＤ変換器１００の動作の流れを示すタイミングチャートである。図２の（ａ）は、カラムＣ１の画素信号線１の電位ＶＳＩＧ１の一例（Ｘ）およびカラムＣ１のＡＤ変換回路４内部にて当該電位ＶＳＩＧ１と比較されるランプ波形の一例（Ｙ）を示している。図２の（ｂ）は、各カラムＣ１およびＣ２のスイッチ２の開閉タイミングを示している。図２の（ｃ）は、カラムＣ１のスイッチ３の開閉タイミングを示している。図２の（ｄ）は、カラムＣ１のスイッチ６の開閉タイミングを示している。図２の（ｅ）は、スイッチ７ａの開閉タイミングを示している。なお、カラムＣ２のスイッチ６は常時閉じており、スイッチ７ｂは常時開いている。

カラムＣ１のスイッチ３は、リセットＡＤ変換期間およびシグナルＡＤ変換期間に閉じており、その他の期間に開いている。リセットＡＤ変換期間とは、画素のリセット電位（画素がリセットされたときの画素信号線１の電位）に基づくＡＤ変換を行う期間であり、シグナルＡＤ変換期間とは、画素のシグナル電位（画素が受光したときの画素信号線１の電位）に基づくＡＤ変換を行う期間である。

各カラムＣ１およびＣ２のスイッチ２は、リセットＡＤ変換期間の開始に先んじて閉じており、リセットＡＤ変換期間の終了と同時に開く。各カラムＣ１およびＣ２のスイッチ２が閉じている期間は、対応する画素に蓄えられた電荷のサンプリング期間に相当する。

カラムＣ１のスイッチ６は、リセットＡＤ変換期間の開始に先んじて閉じており、リセットＡＤ変換期間の終了後かつシグナルＡＤ変換期間の開始前に開く。カラムＣ１のスイッチ６が閉じている期間は、カラムＣ１のキャパシタ５に蓄えられた電荷のサンプリング期間に相当する。また、カラムＣ１のスイッチ６が開いているタイミングにおいて、カラムＣ１のキャパシタ５はフローティング状態である。

スイッチ７ａは、カラムＣ１のスイッチ６が開いた後かつシグナルＡＤ変換期間の開始前に閉じる。また、スイッチ７ａが閉じている期間に亘って、カラムＣ２のスイッチ３は開いている。以下では、スイッチ７ａが開いている期間のＡＤ変換器１００の動作を通常動作と定義し、スイッチ７ａが閉じている期間のＡＤ変換器１００の動作を水平加算動作と定義する。

ＡＤ変換器１００によれば、カラムＣ１およびＣ２は、カラムＣ２のスイッチ６の他端に接続された端子ＶＢＡＳＥの電位に対する、対応する画素信号線１の電位を保持する１個以上のキャパシタ５をカラムＣ１およびＣ２毎に備えている。

そして、ＡＤ変換器１００の通常動作時においては、各カラムＣ１およびＣ２のキャパシタ５に保持された電位を個別にＡＤ変換する。このとき、カラムＣ１においては、カラムＣ１のＡＤ変換回路４にて、カラムＣ１の画素信号線１の電位ＶＳＩＧ１に基づくＡＤ変換が行われ、カラムＣ２においては、カラムＣ２のＡＤ変換回路４にて、カラムＣ２の画素信号線１の電位ＶＳＩＧ２に基づくＡＤ変換が行われる。

一方、ＡＤ変換器１００の水平加算動作時においては、各カラムＣ１およびＣ２のキャパシタ５の出力端子とカラムＣ２のスイッチ６の他端に接続された端子ＶＢＡＳＥとを直列接続させることで、各カラムＣ１およびＣ２のキャパシタ５に保持された電位を加算してＡＤ変換する。このとき、カラムＣ１においては、カラムＣ１のＡＤ変換回路４にて、カラムＣ１の画素信号線１の電位ＶＳＩＧ１とカラムＣ２の画素信号線１の電位ＶＳＩＧ２との和（ＶＳＩＧ１＋ＶＳＩＧ２）に基づくＡＤ変換が行われ、カラムＣ２においては、ＡＤ変換を行わない。

これにより、水平加算動作時において、各画素信号線１の電位の変化量に対する、カラムＣ１のＡＤ変換回路４の出力信号の変化量を大きくすることができる。すなわち、ＡＤ変換器１００によれば、各画素信号線１の電位の変化量に対する感度を高くすることができる。

図３の（ａ）および（ｂ）のそれぞれは、各カラムＣ１およびＣ２の配置例を示す概略図である。画素群８に複数（図３の（ａ）および（ｂ）のそれぞれにおいては６本）の画素信号線１が接続されており、これらの画素信号線１がそれぞれ異なるカラムｎ〜（ｎ＋５）に属する。

図３の（ａ）によれば、カラムＣ１の画素信号線１がカラムｎに属し、カラムＣ２の画素信号線１がカラム（ｎ＋１）に属してもよい。換言すれば、カラムＣ１およびＣ２は、互いに隣接していてもよい。

また、図３の（ｂ）によれば、カラムＣ１の画素信号線１がカラムｎに属し、カラムＣ２の画素信号線１がカラム（ｎ＋２）に属してもよい。換言すれば、カラムＣ１およびＣ２は、互いに、カラムＣ１およびＣ２のいずれにも属しないカラム（ｎ＋１）を挟んで配置されていてもよい。

なお、ＡＤ変換器１００は、２つのカラムＣ１およびＣ２を、１つのスイッチ７ａによって接続することで、２つのカラムＣ１およびＣ２の画素信号線１の電位の和に基づくＡＤ変換を行う構成である。但し、本実施形態に係るＡＤ変換器は、ｍ（ｍは３以上の自然数）個のカラムを、（ｍ−１）個のスイッチ７ａによって接続することで、ｍ個のカラムの画素信号線１の電位の和に基づくＡＤ変換を行う構成とすることも可能である。この場合、当該ｍ個のカラムは、互いに隣接していてもよいし、互いに当該ｍ個のカラムのいずれにも属しないカラムを挟んで配置されていてもよい。

〔実施形態２〕
図４は、本発明の実施形態２に係るＡＤ変換器２００の構成を示す概略図である。ＡＤ変換器２００は、ＡＤ変換器１００に対して、カラムＣ１およびＣ２毎に設けられたスイッチ９および１０、キャパシタ（第２電荷保存素子）１１、ならびにスイッチ１２と、スイッチ１３ａと、スイッチ１３ｂとが追加された構成である。

具体的に、ＡＤ変換器２００は、各カラムＣ１およびＣ２に関し、ＡＤ変換器１００の構成に加え、下記の構成を有している。すなわち、スイッチ９の一端は画素信号線１（スイッチ２の一端）に接続されており、スイッチ９の他端はスイッチ１０の一端に接続されており、スイッチ１０の他端はＡＤ変換回路４に接続されている。キャパシタ１１の一端はスイッチ９とスイッチ１０との間に接続されており、キャパシタ１１の他端はスイッチ１２の一端に接続されており、スイッチ１２の他端は端子ＶＢＡＳＥに接続されている。

さらに、ＡＤ変換器２００は、ＡＤ変換器１００の構成に加え、下記の構成を有している。すなわち、スイッチ１３ａの一端はカラムＣ１のキャパシタ１１の他端に接続されており、スイッチ１３ａの他端はカラムＣ２のキャパシタ１１の一端とカラムＣ２のスイッチ１０との間に接続されている。スイッチ１３ｂの一端はカラムＣ２のキャパシタ１１の他端に接続されており、スイッチ１３ｂの他端は所定電位である端子Ｐ２に接続されている。カラムＣ２のスイッチ１２の他端に接続された端子ＶＢＡＳＥが基準電位である端子となり、当該端子ＶＢＡＳＥの電位が基準電位となる。

図５の（ａ）〜（ｉ）は、ＡＤ変換器２００の動作の流れを示すタイミングチャートである。図５の（ａ）は、カラムＣ１の画素信号線１の電位ＶＳＩＧ１の一例（Ｘ）およびカラムＣ１のＡＤ変換回路４内部にて当該電位ＶＳＩＧ１と比較されるランプ波形の一例（Ｙ）を示している。図５の（ｂ）は、各カラムＣ１およびＣ２のスイッチ２の開閉タイミングを示している。図５の（ｃ）は、カラムＣ１のスイッチ６の開閉タイミングを示している。図５の（ｄ）は、スイッチ７ａの開閉タイミングを示している。図５の（ｅ）は、カラムＣ１のスイッチ３の開閉タイミングを示している。図５の（ｆ）は、各カラムＣ１およびＣ２のスイッチ９の開閉タイミングを示している。図５の（ｇ）は、カラムＣ１のスイッチ１２の開閉タイミングを示している。図５の（ｈ）は、スイッチ１３ａの開閉タイミングを示している。図５の（ｉ）は、カラムＣ１のスイッチ１０の開閉タイミングを示している。なお、カラムＣ２のスイッチ６および１２は常時閉じており、スイッチ７ｂおよび１３ｂは常時開いている。

各カラムＣ１およびＣ２のスイッチ２が閉じ、その後開く。カラムＣ１のスイッチ６は、各カラムＣ１およびＣ２のスイッチ２が閉じることに先んじて閉じており、各カラムＣ１およびＣ２のスイッチ２が閉じて開いた後に開く。スイッチ７ａは、カラムＣ１のスイッチ６が開いた後に閉じる（第１水平加算動作）。スイッチ７ａが閉じている間、各カラムＣ１およびＣ２のキャパシタ（第１電荷保存素子）５の出力端子とカラムＣ２のスイッチ６の他端に接続された端子ＶＢＡＳＥとを直列接続させることで、各カラムＣ１およびＣ２のキャパシタ５に保持された電位を加算してＡＤ変換する。スイッチ７ａが閉じている期間に亘って、カラムＣ２のスイッチ３および１０は開いている。カラムＣ１のスイッチ３は、スイッチ７ａが閉じた後に閉じ、その後開く。カラムＣ１のスイッチ３が閉じている期間が、リセットＡＤ変換期間に相当する。

カラムＣ１のスイッチ３が開いた後、各カラムＣ１およびＣ２のスイッチ９が閉じ、その後開く。カラムＣ１のスイッチ１２は、各カラムＣ１およびＣ２のスイッチ９が閉じることに先んじて閉じており、各カラムＣ１およびＣ２のスイッチ９が閉じて開いた後に開く。スイッチ１３ａは、カラムＣ１のスイッチ１２が開いた後に閉じる（第２水平加算動作）。スイッチ１３ａが閉じている間、各カラムＣ１およびＣ２のキャパシタ１１の出力端子とカラムＣ２のスイッチ１２の他端に接続された端子ＶＢＡＳＥとを直列接続させることで、各カラムＣ１およびＣ２のキャパシタ１１に保持された電位を加算してＡＤ変換する。スイッチ１３ａが閉じている期間に亘って、カラムＣ２のスイッチ３および１０は開いている。カラムＣ１のスイッチ１０は、スイッチ１３ａが閉じた後に閉じ、その後開く。カラムＣ１のスイッチ１０が閉じている期間が、シグナルＡＤ変換期間に相当する。

ＡＤ変換器２００によれば、リセットＡＤ変換期間において画素のリセット電位を、シグナルＡＤ変換期間において画素のシグナル電位を、それぞれＡＤ変換することができる。

〔実施形態３〕
図６は、本発明の実施形態３に係るＡＤ変換器３００の構成を示す概略図である。ＡＤ変換器３００は、ＡＤ変換器２００に対して、ＡＤ変換回路４の替わりに、スイッチ１４、キャパシタ１５および１６、ならびにコンパレータ１７を備えている。

スイッチ１４の一端はキャパシタ１５の一端に接続されており、スイッチ１４の他端は所定電位である端子Ｑ１に接続されている。キャパシタ１６の一端は、所定電位である端子Ｑ２に接続されている。キャパシタ１５の他端およびキャパシタ１６の他端は、それぞれ、コンパレータ１７の一方の入力端および他方の入力端に接続されている。

また、ＡＤ変換器３００は、ＡＤ変換器２００に対して、カラムＣ１およびＣ２毎に設けられたスイッチ１８および１９、キャパシタ２０、ならびにスイッチ２１と、スイッチ２２ａと、スイッチ２２ｂとが追加された構成である。

具体的に、ＡＤ変換器３００は、各カラムＣ１およびＣ２に関し、ＡＤ変換器２００の構成に加え、下記の構成を有している。すなわち、スイッチ１８の一端は画素信号線１（スイッチ２の一端）に接続されており、スイッチ１８の他端はスイッチ１９の一端に接続されており、スイッチ１９の他端はスイッチ３とキャパシタ１５の一端との間に接続されている。キャパシタ２０の一端はスイッチ１８とスイッチ１９との間に接続されており、キャパシタ２０の他端はスイッチ２１の一端に接続されており、スイッチ２１の他端は端子ＶＢＡＳＥに接続されている。

さらに、ＡＤ変換器３００は、ＡＤ変換器２００の構成に加え、下記の構成を有している。すなわち、スイッチ２２ａの一端はカラムＣ１のキャパシタ２０の他端に接続されており、スイッチ２２ａの他端はカラムＣ２のキャパシタ２０の一端とカラムＣ２のスイッチ１９との間に接続されている。スイッチ２２ｂの一端はカラムＣ２のキャパシタ２０の他端に接続されており、スイッチ２２ｂの他端は所定電位である端子Ｐ３に接続されている。カラムＣ２のスイッチ２１の他端に接続された端子ＶＢＡＳＥが基準電位である端子となり、当該端子ＶＢＡＳＥの電位が基準電位となる。

さらに、ＡＤ変換器３００は、ＡＤ変換器２００に対して、カラムＣ１およびＣ２毎に設けられたスイッチ２３および２４、キャパシタ２５、ならびにスイッチ２６と、スイッチ２７ａと、スイッチ２７ｂとが追加された構成である。

具体的に、ＡＤ変換器３００は、各カラムＣ１およびＣ２に関し、ＡＤ変換器２００の構成に加え、下記の構成を有している。すなわち、スイッチ２３の一端は画素信号線１（スイッチ２の一端）に接続されており、スイッチ２３の他端はスイッチ２４の一端に接続されており、スイッチ２４の他端はスイッチ３とキャパシタ１５の一端との間に接続されている。キャパシタ２５の一端はスイッチ２３とスイッチ２４との間に接続されており、キャパシタ２５の他端はスイッチ２６の一端に接続されており、スイッチ２６の他端は端子ＶＢＡＳＥに接続されている。

さらに、ＡＤ変換器３００は、ＡＤ変換器２００の構成に加え、下記の構成を有している。すなわち、スイッチ２７ａの一端はカラムＣ１のキャパシタ２５の他端に接続されており、スイッチ２７ａの他端はカラムＣ２のキャパシタ２５の一端とカラムＣ２のスイッチ２４との間に接続されている。スイッチ２７ｂの一端はカラムＣ２のキャパシタ２５の他端に接続されており、スイッチ２７ｂの他端は所定電位である端子Ｐ４に接続されている。カラムＣ２のスイッチ２６の他端に接続された端子ＶＢＡＳＥが基準電位である端子となり、当該端子ＶＢＡＳＥの電位が基準電位となる。

図７の（ａ）〜（ｑ）は、ＡＤ変換器３００の動作の流れを示すタイミングチャートである。図７の（ａ）は、カラムＣ１の画素信号線１の電位ＶＳＩＧ１の一例（Ｘ）およびカラムＣ１のコンパレータ１７内部にて当該電位ＶＳＩＧ１と比較されるランプ波形の一例（Ｙ）を示している。図７の（ｂ）は、各カラムＣ１およびＣ２のスイッチ２の開閉タイミングを示している。図７の（ｃ）は、カラムＣ１のスイッチ６の開閉タイミングを示している。図７の（ｄ）は、スイッチ７ａの開閉タイミングを示している。図７の（ｅ）は、カラムＣ１のスイッチ３の開閉タイミングを示している。図７の（ｆ）は、各カラムＣ１およびＣ２のスイッチ９の開閉タイミングを示している。図７の（ｇ）は、カラムＣ１のスイッチ１２の開閉タイミングを示している。図７の（ｈ）は、スイッチ１３ａの開閉タイミングを示している。図７の（ｉ）は、カラムＣ１のスイッチ１０の開閉タイミングを示している。図７の（ｊ）は、各カラムＣ１およびＣ２のスイッチ１８の開閉タイミングを示している。図７の（ｋ）は、カラムＣ１のスイッチ２１の開閉タイミングを示している。図７の（ｌ）は、スイッチ２２ａの開閉タイミングを示している。図７の（ｍ）は、カラムＣ１のスイッチ１９の開閉タイミングを示している。図７の（ｎ）は、各カラムＣ１およびＣ２のスイッチ２３の開閉タイミングを示している。図７の（ｏ）は、カラムＣ１のスイッチ２６の開閉タイミングを示している。図７の（ｐ）は、スイッチ２７ａの開閉タイミングを示している。図７の（ｑ）は、カラムＣ１のスイッチ２４の開閉タイミングを示している。なお、カラムＣ２のスイッチ６、１２、２１、および２６は常時閉じており、スイッチ７ｂ、１３ｂ、２２ｂ、および２７ｂは常時開いている。

各カラムＣ１およびＣ２のスイッチ２が閉じ、その後開く。カラムＣ１のスイッチ６は、各カラムＣ１およびＣ２のスイッチ２が閉じることに先んじて閉じており、各カラムＣ１およびＣ２のスイッチ２が閉じて開いた後に開く。スイッチ７ａは、カラムＣ１のスイッチ６が開いた後に閉じる（水平加算動作）。スイッチ７ａが閉じている間、各カラムＣ１およびＣ２のキャパシタ５の出力端子とカラムＣ２のスイッチ６の他端に接続された端子ＶＢＡＳＥとを直列接続させることで、各カラムＣ１およびＣ２のキャパシタ５に保持された電位を加算してＡＤ変換する。スイッチ７ａが閉じている期間に亘って、カラムＣ２のスイッチ３、１０、１９、および２４は開いている。カラムＣ１のスイッチ３は、スイッチ７ａが閉じた後に閉じ、その後開く。

各カラムＣ１およびＣ２のスイッチ２が閉じて開いた後に、各カラムＣ１およびＣ２のスイッチ９が閉じ、その後開く。カラムＣ１のスイッチ１２は、各カラムＣ１およびＣ２のスイッチ９が閉じることに先んじて閉じており、各カラムＣ１およびＣ２のスイッチ９が閉じて開いた後に開く。スイッチ１３ａは、カラムＣ１のスイッチ１２が開いた後に閉じる（水平加算動作）。スイッチ１３ａが閉じている間、各カラムＣ１およびＣ２のキャパシタ１１の出力端子とカラムＣ２のスイッチ１２の他端に接続された端子ＶＢＡＳＥとを直列接続させることで、各カラムＣ１およびＣ２のキャパシタ１１に保持された電位を加算してＡＤ変換する。スイッチ１３ａが閉じている期間に亘って、カラムＣ２のスイッチ３、１０、１９、および２４は開いている。カラムＣ１のスイッチ１０は、スイッチ１３ａが閉じた後に閉じ、その後開く。

各カラムＣ１およびＣ２のスイッチ９が閉じて開いた後に、各カラムＣ１およびＣ２のスイッチ１８が閉じ、その後開く。カラムＣ１のスイッチ２１は、各カラムＣ１およびＣ２のスイッチ１８が閉じることに先んじて閉じており、各カラムＣ１およびＣ２のスイッチ１８が閉じて開いた後に開く。スイッチ２２ａは、カラムＣ１のスイッチ２１が開いた後に閉じる（水平加算動作）。スイッチ２２ａが閉じている間、各カラムＣ１およびＣ２のキャパシタ２０の出力端子とカラムＣ２のスイッチ２１の他端に接続された端子ＶＢＡＳＥとを直列接続させることで、各カラムＣ１およびＣ２のキャパシタ２０に保持された電位を加算してＡＤ変換する。スイッチ２２ａが閉じている期間に亘って、カラムＣ２のスイッチ３、１０、１９、および２４は開いている。カラムＣ１のスイッチ１９は、スイッチ２２ａが開いている期間に閉じ、その後開く。

各カラムＣ１およびＣ２のスイッチ１８が閉じて開いた後に、各カラムＣ１およびＣ２のスイッチ２３が閉じ、その後開く。カラムＣ１のスイッチ２６は、各カラムＣ１およびＣ２のスイッチ２３が閉じることに先んじて閉じており、各カラムＣ１およびＣ２のスイッチ２３が閉じて開いた後に開く。スイッチ２７ａは、カラムＣ１のスイッチ２６が開いた後に閉じる（水平加算動作）。スイッチ２７ａが閉じている間、各カラムＣ１およびＣ２のキャパシタ２５の出力端子とカラムＣ２のスイッチ２６の他端に接続された端子ＶＢＡＳＥとを直列接続させることで、各カラムＣ１およびＣ２のキャパシタ２５に保持された電位を加算してＡＤ変換する。スイッチ２７ａが閉じている期間に亘って、カラムＣ２のスイッチ３、１０、１９、および２４は開いている。カラムＣ１のスイッチ２４は、スイッチ２７ａが開いている期間に閉じ、その後開く。

ＡＤ変換器３００は、対応する画素信号線１の電位の読み出しと、ＡＤ変換とを並行して処理する、いわゆるパイプライン型であるため、処理能力が非常に高いものである。

〔実施形態４〕
図８は、本発明の実施形態４に係るＡＤ変換器４００の構成を示す概略図である。ＡＤ変換器４００は、カラムＣ３０１およびＣ３０２毎に設けられた画素信号線３０１、基準電圧信号線３０２、スイッチ３０３および３０４、ＡＤ変換回路３０５、スイッチ３０６〜３０８、キャパシタ３０９および３１０、スイッチ３１１〜３１６、キャパシタ３１７および３１８、ならびにスイッチ３１９と、スイッチ３２０ａと、スイッチ３２０ｂと、スイッチ３２１ａと、スイッチ３２１ｂと、スイッチ３２２および３２３とを備えている。

具体的に、ＡＤ変換器４００は、各カラムＣ３０１およびＣ３０２に関し、下記の構成を有している。すなわち、画素信号線３０１は、自身に接続された画素（図示しない）から信号電圧が供給され、基準電圧信号線３０２は、当該信号電圧の電位Ｖｉｎと比較するための基準電圧（電位：ＶＣＤＳ＿ＲＥＦ）が供給される。なお、図８においては、カラムＣ３０１における当該信号電圧の電位Ｖｉｎ［ｎ］とし、カラムＣ３０２における当該信号電圧の電位Ｖｉｎ［ｎ＋１］としている。スイッチ３０３の一端は基準電圧信号線３０２に接続されており、スイッチ３０３の他端はスイッチ３０４の一端に接続されており、スイッチ３０４の他端はＡＤ変換回路３０５に接続されている。スイッチ３０６の一端およびスイッチ３０７の一端は画素信号線３０１に接続されており、スイッチ３０６の他端はスイッチ３０８の一端に接続されており、スイッチ３０７の他端はスイッチ３０８の他端に接続されている。キャパシタ３０９の一端はスイッチ３０３とスイッチ３０４との間に接続されており、キャパシタ３０９の他端はスイッチ３０６とスイッチ３０８との間に接続されている。キャパシタ３１０の一端はスイッチ３０７とスイッチ３０８との間に接続されており、キャパシタ３１０の他端はスイッチ３１１の一端に接続されており、スイッチ３１１の他端は端子ＶＢＡＳＥに接続されている。スイッチ３１２の一端は基準電圧信号線３０２（スイッチ３０３の一端）に接続されており、スイッチ３１２の他端はスイッチ３１３の一端に接続されており、スイッチ３１３の他端はＡＤ変換回路３０５に接続されている。スイッチ３１４の一端およびスイッチ３１５の一端は画素信号線３０１（スイッチ３０６の一端およびスイッチ３０７の一端）に接続されており、スイッチ３１４の他端はスイッチ３１６の一端に接続されており、スイッチ３１５の他端はスイッチ３１６の他端に接続されている。キャパシタ３１７の一端はスイッチ３１２とスイッチ３１３との間に接続されており、キャパシタ３１７の他端はスイッチ３１４とスイッチ３１６との間に接続されている。キャパシタ３１８の一端はスイッチ３１５とスイッチ３１６との間に接続されており、キャパシタ３１８の他端はスイッチ３１９の一端に接続されており、スイッチ３１９の他端は端子ＶＢＡＳＥに接続されている。

さらに、ＡＤ変換器４００は、下記の構成を有している。すなわち、スイッチ３２０ａの一端はカラムＣ３０１のキャパシタ３１０の他端に接続されており、スイッチ３２０ａの他端はカラムＣ３０２のキャパシタ３０９の一端とカラムＣ３０２のスイッチ３０４との間に接続されている。スイッチ３２０ｂの一端はカラムＣ３０２のキャパシタ３１０の他端に接続されており、スイッチ３２０ｂの他端は端子ＶＢＡＳＥに接続されている。カラムＣ３０２のスイッチ３１１の他端に接続された端子ＶＢＡＳＥが基準電位である端子となり、当該端子ＶＢＡＳＥの電位が基準電位となる。スイッチ３２１ａの一端はカラムＣ３０１のキャパシタ３１８の他端に接続されており、スイッチ３２１ａの他端はカラムＣ３０２のキャパシタ３１７の一端とカラムＣ３０２のスイッチ３１３との間に接続されている。スイッチ３２１ｂの一端はカラムＣ３０２のキャパシタ３１８の他端に接続されており、スイッチ３２１ｂの他端は端子ＶＢＡＳＥに接続されている。カラムＣ３０２のスイッチ３１９の他端に接続された端子ＶＢＡＳＥが基準電位である端子となり、当該端子ＶＢＡＳＥの電位が基準電位となる。スイッチ３２２の一端はカラムＣ３０１のスイッチ３０３とカラムＣ３０１のスイッチ３０４との間に接続されており、スイッチ３２２の他端は端子ＶＢＡＳＥに接続されている。スイッチ３２３の一端はカラムＣ３０１のスイッチ３１２とカラムＣ３０１のスイッチ３１３との間に接続されており、スイッチ３２３の他端は端子ＶＢＡＳＥに接続されている。

図９の（ａ）〜（ｏ）は、ＡＤ変換器４００の動作の流れを示すタイミングチャートである。図９の（ａ）は、カラムＣ３０１の画素信号線３０１の電位Ｖｉｎ［ｎ］の一例（Ｘ）およびカラムＣ３０１のＡＤ変換回路３０５内部にて当該電位Ｖｉｎ［ｎ］と比較されるランプ波形の一例（Ｙ）を示している。図９の（ｂ）は、各カラムＣ３０１およびＣ３０２のスイッチ３０３の開閉タイミングを示している。図９の（ｃ）は、各カラムＣ３０１およびＣ３０２のスイッチ３０６の開閉タイミングを示している。図９の（ｄ）は、各カラムＣ３０１およびＣ３０２のスイッチ３０７の開閉タイミングを示している。図９の（ｅ）は、各カラムＣ３０１およびＣ３０２のスイッチ３０８の開閉タイミングを示している。図９の（ｆ）は、カラムＣ３０１のスイッチ３１１の開閉タイミングを示している。図９の（ｇ）は、スイッチ３２０ａの開閉タイミングを示している。図９の（ｈ）は、カラムＣ３０１のスイッチ３０４の開閉タイミングを示している。図９の（ｉ）は、各カラムＣ３０１およびＣ３０２のスイッチ３１２の開閉タイミングを示している。図９の（ｊ）は、各カラムＣ３０１およびＣ３０２のスイッチ３１４の開閉タイミングを示している。図９の（ｋ）は、各カラムＣ３０１およびＣ３０２のスイッチ３１５の開閉タイミングを示している。図９の（ｌ）は、各カラムＣ３０１およびＣ３０２のスイッチ３１６の開閉タイミングを示している。図９の（ｍ）は、カラムＣ３０１のスイッチ３１９の開閉タイミングを示している。図９の（ｎ）は、スイッチ３２１ａの開閉タイミングを示している。図９の（ｏ）は、カラムＣ３０１のスイッチ３１３の開閉タイミングを示している。なお、カラムＣ３０２のスイッチ３１１および３１９は常時閉じており、スイッチ３２０ｂおよび３２１ｂは常時開いている。また、スイッチ３２２および３２３は、常時開いている。

各カラムＣ３０１およびＣ３０２のスイッチ３０６は、各カラムＣ３０１およびＣ３０２のスイッチ３０３が閉じている期間に閉じ、その後開く（リセット電位のサンプリング）。引き続き、各カラムＣ３０１およびＣ３０２のスイッチ３０７は、各カラムＣ３０１およびＣ３０２のスイッチ３０３が閉じている期間に閉じ、その後開く（シグナル電位のサンプリング）。その後、各カラムＣ３０１およびＣ３０２のスイッチ３０８は、各カラムＣ３０１およびＣ３０２のスイッチ３０３が開いている期間に閉じる（アナログＣＤＳスイッチオン）。カラムＣ３０１のスイッチ３１１が開いた後、スイッチ３２０ａが閉じる（水平加算動作）。スイッチ３２０ａが閉じている間、各カラムＣ３０１およびＣ３０２のキャパシタ３０９および３１０の出力端子とカラムＣ３０２のスイッチ３１１の他端に接続された端子ＶＢＡＳＥとを直列接続させることで、各カラムＣ３０１およびＣ３０２のキャパシタ３０９および３１０に保持された電位を加算してＡＤ変換する。スイッチ３２０ａが閉じている期間に亘って、カラムＣ３０２のスイッチ３０４および３１３は開いている。カラムＣ３０１のスイッチ３０４が閉じている期間は、それぞれリセットＡＤ変換期間およびシグナルＡＤ変換期間に相当する。

各カラムＣ３０１およびＣ３０２のスイッチ３１４は、各カラムＣ３０１およびＣ３０２のスイッチ３１２が閉じている期間に閉じ、その後開く（リセット電位のサンプリング）。引き続き、各カラムＣ３０１およびＣ３０２のスイッチ３１５は、各カラムＣ３０１およびＣ３０２のスイッチ３１２が閉じている期間に閉じ、その後開く（シグナル電位のサンプリング）。その後、各カラムＣ３０１およびＣ３０２のスイッチ３１６は、各カラムＣ３０１およびＣ３０２のスイッチ３１２が開いている期間に閉じる（アナログＣＤＳスイッチオン）。カラムＣ３０１のスイッチ３１９が開いた後、スイッチ３２１ａが閉じる（水平加算動作）。スイッチ３２１ａが閉じている間、各カラムＣ３０１およびＣ３０２のキャパシタ３１７および３１８の出力端子とカラムＣ３０２のスイッチ３１９の他端に接続された端子ＶＢＡＳＥとを直列接続させることで、各カラムＣ３０１およびＣ３０２のキャパシタ３１７および３１８に保持された電位を加算してＡＤ変換する。スイッチ３２１ａが閉じている期間に亘って、カラムＣ３０２のスイッチ３０４および３１３は開いている。カラムＣ３０１のスイッチ３１３が閉じている期間は、それぞれリセットＡＤ変換期間およびシグナルＡＤ変換期間に相当する。

ＡＤ変換器４００は、ハイブリッド型の回路を含んでいると解釈することができる。ハイブリッド型の回路とは、基準電圧信号線３０２の電位ＶＣＤＳ＿ＲＥＦと、画素信号線３０１の電位Ｖｉｎとを比較する回路である。

〔付記事項〕
各ＡＤ変換器１００、２００、３００、および４００は、シングルスロープ型のＡＤ変換を行ってもよい。シングルスロープ型のＡＤ変換においては、アナログ入力信号とランプ信号とをコンパレータで比較して、それらの大小関係が反転するまでに要するクロック信号のパルスカウント数をデジタル出力することでＡＤ変換を行う。

各ＡＤ変換器１００、２００、３００、および４００は、アナログ信号を加算する回路を有しており、水平加算動作時に、加算対象の電位をアナログ的に加算するものである。一方、本発明に係るＡＤ変換器は、デジタル信号を加算する回路を有しており、水平加算動作時に、加算対象の電位をデジタル的に加算するものであってもよい。

但し、加算対象の電位をデジタル的に加算する構成においては、加算対象の電位をアナログ的に加算する構成に対して、ＡＤ変換器を備えた装置（例：固体撮像素子）が処理すべきデータ量が増大したり、フレームレートが長くなったりするというデメリットがある。

つまり、加算対象の電位をアナログ的に加算する各ＡＤ変換器１００、２００、３００、および４００は、データ量の削減、および短フレームレート化の観点においても有効である。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

１、３０１ 画素信号線
５、１１、２０、２５、３０９、３１０、３１７、３１８ キャパシタ（電荷保存素子）
１００、２００、３００、４００ ＡＤ変換器
Ｃ１、Ｃ２、Ｃ３０１、Ｃ３０２ カラム

Claims (8)

1. ２つ以上のカラムを備えており、
   上記２つ以上のカラムは、
   ある基準電位に対する、対応する画素信号線の電位を保持する１個以上の電荷保存素子をカラム毎に備え、
   通常動作時に、各カラムの上記電荷保存素子に保持された電位を個別にＡＤ変換し、
   水平加算動作時に、各カラムの上記電荷保存素子の出力端子と上記基準電位である端子とを直列接続させることで、各カラムの上記電荷保存素子に保持された電位を加算してＡＤ変換することを特徴とするＡＤ変換器。
2. 上記２つ以上のカラムは、互いに隣接していることを特徴とする請求項１に記載のＡＤ変換器。
3. 上記２つ以上のカラムは、互いに、当該２つ以上のカラムのいずれにも属しないカラムを挟んで配置されていることを特徴とする請求項１に記載のＡＤ変換器。
4. 上記２つ以上のカラムは、
   上記１個以上の電荷保存素子として、上記対応する画素信号線の電位としてリセット電位を保持する第１電荷保存素子と、上記対応する画素信号線の電位としてシグナル電位を保持する第２電荷保存素子とをカラム毎に備え、
   上記リセット電位および上記シグナル電位のそれぞれをＡＤ変換することを特徴とする請求項１に記載のＡＤ変換器。
5. 上記電荷保存素子は、キャパシタであることを特徴とする請求項１に記載のＡＤ変換器。
6. 上記対応する画素信号線の電位の読み出しと、ＡＤ変換とを並行して処理することを特徴とする請求項１に記載のＡＤ変換器。
7. ハイブリッド型の回路を含んでいることを特徴とする請求項６に記載のＡＤ変換器。
8. シングルスロープ型のＡＤ変換を行うことを特徴とする請求項１に記載のＡＤ変換器。

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