JP4407621B2

JP4407621B2 - 信号発生装置

Info

Publication number: JP4407621B2
Application number: JP2005328282A
Authority: JP
Inventors: 聖次戸沢; 隆史下野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2005-11-14
Filing date: 2005-11-14
Publication date: 2010-02-03
Anticipated expiration: 2025-11-14
Also published as: US7551496B2; JP2007135118A; US20070146523A1

Description

本発明は信号発生装置に関する。詳しくは、カウンタのカウント値をトリガとして複数の出力信号を発する信号発生装置に係るものである。

ＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ）などの固体撮像素子を用いたビデオカメラやデジタルスチルカメラといった固体撮像装置が一般的に知られている。そして、この様な固体撮像装置は、撮像部、信号処理部及び記録処理部等の各機能を制御する制御回路を有し、更に各部の動作タイミングを規定する信号を生成する信号発生装置、いわゆるタイミングジェネレータ（ＴＧ）を備えている。

ここで、２次元上に配列されたフォトダイオードから信号電荷を読み出し、ＣＣＤを使って信号電荷を転送させていくためには、適切なタイミングで垂直ＣＣＤ及び水平ＣＣＤを駆動させていく必要があるが、高解像度である通常撮影モードや処理速度を重視したオートフォーカスモードといった各動作モードによって信号電荷を転送するための適切なタイミングが異なるために、即ち、各動作モードによってＴＧに求められる出力信号（駆動タイミングパルス）が異なるために、ＴＧに求められる駆動タイミングパルスが数十種類に及ぶこともある。

上記の様に、ＴＧは各動作モードに応じた適切な駆動タイミングパルスを生成することを求められるのであるが、こうしたＴＧを論理回路のみで構成しようとすると、生成される駆動タイミングパルスによって構成する論理回路がハード的（回路、素子、配線等）に決定されてしまい、ＴＧに求められる駆動タイミングパルスに変更が生じた場合には、論理回路の再試作を行なわなければならないこととなる。
なお、デジタルスチルカメラ、カムコーダ市場において、ＣＣＤの小型化及び多画素化の要求が年々高まってきており、ＴＧに求められる駆動タイミングパルスも多様化している。

更に、論理回路の再試作を避けるべく、ＴＧに求められる駆動タイミングパルスが決定した後にＴＧの開発をスタートさせるということも考えられるものの、こうしたやり方ではＣＣＤの試作品の出荷時にそれを駆動するためのＴＧを準備することができないこととなる。

また、ＣＣＤの構造や画素数等が変わるとＴＧに求められる駆動タイミングパルスも異なってくるのが一般的であり、ＴＧをその都度開発、製品化して対応させるのは、上記したＣＣＤに対するＴＧの出荷時期の遅れ、更には、セット基板共有化の妨げとなることから好ましいことではない。

そこで、ＴＧを論理回路のみで構成するのではなく、ＴＧにメモリを内蔵させて、ＴＧに求められている駆動タイミングパルスを生成するのに必要なデータをメモリに格納するという技術が提案されている（例えば、特許文献１参照。）。

ここで、ＴＧにメモリを内蔵させて、メモリに必要なデータを格納することで、ＴＧを試作した後に、ＴＧに求められる駆動タイミングパルスに変更が生じたとしても、メモリに格納するデータを変更することによって対応することができるため、上記した諸問題は解決することができるものの、固体撮像素子の駆動に用いられる駆動タイミングパルスは一般にその数が多く、加えてその波形が複雑であるために、メモリに格納すべきデータ量が大きくなってしまう。

これに対応して、ＴＧに格納すべきデータ量の低減を図るべく、数種類の相関をもって変化する駆動タイミングパルスについて、あるパルスの繰り返しパターンを表すデータを時系列データメモリに記憶させ、ある駆動タイミングパルスの変化点から次の駆動タイミングパルスの変化点までの期間の長さ（論理変化単位）を表す制御値を第１のメモリに、１サイクル中のパルス論理変化数を第２のメモリに、所望の繰り返しサイクル数を第３のメモリにそれぞれ記憶させ、これらのメモリデータを用いた多重カウント動作に基づいて所望の駆動タイミングパルスを得る技術が提案されている（例えば、特許文献２参照。）。

しかし、例えば、図５で示す様に、ある駆動タイミングパルスの変化点から次の駆動タイミングパルスの変化点までの期間の長さが一定でない駆動タイミングパルス（具体的には、図５中符合ａで示す期間、図５中符合ｂで示す期間、図５中符合ｃで示す期間がそれぞれ異なっている駆動タイミングパルス）については、論理変化単位に分けることができないために特許文献２に記載の技術を適用することができない。
なお、論理変化単位（具体的には、図５中符合ａで示す期間、図５中符合ｂで示す期間、図５中符合ｃで示す期間等）を細かく区切って１単位とし、こうした細かな単位を基準とすることで特許文献２に記載の技術を適用することは可能であるものの、その場合にはやはりメモリに格納するデータの量が非常に大きなものとなってしまう。

そこで、図６で示す様に、駆動タイミングパルスの出力本数だけｎビットのレジスタ（ｎビットのセットレジスタＳＥＴ及びｎビットのリセットレジスタＲＳＴ）を設けると共に、各レジスタに対応させてｎビットの比較回路ＣＭＰを設け、制御回路１００からの指示に基づきメインメモリ（例えば、ランダムアクセスメモリ（ＲＡＭ））１０１に記憶された複数のモードのデータのうち、対象となるモードの各駆動タイミングパルスの立ち上がりタイミング（駆動タイミングパルスがローレベル（Ｌレベル）からハイレベル（Ｈレベル）へと変化するタイミング）のデータをバッファ１０２を介してセットレジスタに書き込むと共に、各駆動タイミングパルスの立下りタイミング（タイミングパルスがＨレベルからＬレベルへと変化するタイミング）のデータをバッファを介してリセットレジスタに書き込み、各比較回路がレジスタに書き込まれたタイミングとｎビットのカウンタ１０３のカウント値とを比較し、カウンタのカウント値がセットレジスタに書き込まれたタイミング（具体的には、セットレジスタに書き込まれたカウント値）となると駆動タイミングパルスを立ち上げ、カウンタのカウント値がリセットレジスタに書き込まれたタイミング（具体的には、リセットレジスタに書き込まれたカウント値）となると駆動タイミングパルスを立ち下げる様に構成されたＴＧが一般に用いられている。
なお、図６中のマイクロコンピュータは外部セット（カメラ本体等）の操作、制御に対応したモードデータをマイコンインターフェースに出力し、マイコンインターフェースはそのマイクロコンピュータのモードデータに対応したＴＧのモードデータを制御回路に出力する。また、図６中の同期信号は外部セットの他のデバイスとＴＧの同期を取るため、直接マイクロコンピュータから制御回路に出力している。

更に具体的には、駆動タイミングパルスＶｔ（ｔ＝１，２，・・・ｘ）が立ち上がるタイミング（カウンタのカウント値）についてはセットレジスタＳＥＴｔに書き込まれ、駆動タイミングパルスＶｔが立ち下がるタイミング（カウンタのカウント値）についてはリセットレジスタＲＳＴｔに書き込まれる。そして、比較回路によってセットレジスタ及びリセットレジスタに書き込まれたカウント値とカウンタのカウント値とを比較し、カウンタのカウント値がセットレジスタＳＥＴｔに書き込まれたカウント値になったタイミングでタイミングパルスＶｔが立ち上がり、カウンタのカウント値がリセットレジスタＲＳＥｔに書き込まれたカウント値となったタイミングでタイミングパルスＶｔが立ち下がるのである。

ここで、駆動タイミングパルスの立ち上がりまたは立ち下がり位置を表すデータをｎビットのレジスタに書き込むのは、ＴＧに汎用性を持たせるためであるが、この点について説明を行なう。なお、レジスタには２進数でデータの書き込みがなされるものとして以下の説明を行う。
即ち、例えばカウンタのカウント値が１０の時に駆動タイミングパルスＶｔを立ち上げ、カウンタのカウント値が５０の時に駆動タイミングパルスＶｔを立ち下げるモードをＡモードとし、カウンタのカウント値が１００の時に駆動タイミングパルスＶｔを立ち上げ、カウンタのカウント値が５００の時に駆動タイミングパルスＶｔを立ち下げるモードをＢモードとすると、６ビットのレジスタが設けられていればカウンタのカウント値が６４（＝２^６）まで対応することができるためにＡモードには対応できるものの、Ｂモードに対応しようとするとカウンタのカウント値が５１２（＝２^９）まで対応できる９ビットのレジスタが必要となる。このことは、駆動タイミングパルスの立ち上がりまたは立下り位置を表すデータを９ビットのレジスタに書き込んだ場合にはＡモード及びＢモードの両モードに対応することが可能と言うことである。
このように、様々なモードへの対応を可能とし、ＴＧに汎用性を持たせるためには、駆動タイミングパルスの立ち上がりまたは立下り位置を表すデータを書き込むレジスタは、例えば将来的に見込まれるモード数を考慮して相応の余裕を持ったビット数（ｎビット）を有する方が好ましいのである。
そして、ｎビットのレジスタにデータ（カウント値）を書き込んだ場合には、レジスタに書き込まれたカウント値とカウンタのカウント値とを比較する比較回路についてもｎビットである必要が生じる。

特開平１−１８１３８４号公報特開２００２−５１２７０号公報

しかしながら、駆動タイミングパルスの変化点毎にｎビットのレジスタを設け、レジスタ毎にｎビットの比較回路を設けると共に、各駆動タイミングパルスの全立ち上がり位置及び全立下り位置を予めレジスタ（セットレジスタ及びリセットレジスタ）に書き込むといった回路構成では、生成する駆動タイミングパルスの変化点数だけｎビットの比較回路が必要になり、比較回路は図６中の破線囲みで示すようにモード数（ｎ）に対応した個数の論理回路から構成されるために、モードの増大に従い回路規模が増大してしまう。また、カウンタの出力回路に大量のｎビットの比較回路が接続されることとなり、消費電力が増加してしまうことが考えられる。

更に、メインメモリから読み出された駆動タイミングパルスの立ち上がり位置はセットレジスタに書き込まれ、メインメモリから読み出された駆動タイミングパルスの立下り位置はリセットレジスタに書き込まれる必要があるが、こうしたレジスタ（セットレジスタ及びリセットレジスタ）に書き込まれるデータについても生成する駆動タイミングパルスの変化点数だけ必要になり、大量のレジスタを設けるために回路規模の増大を招くこととなる。
なお、通常、ＣＣＤを駆動させるための駆動タイミングパルスとしては、図７で示す様に、１つの駆動タイミングパルスが複数の立ち上がり及び立下り位置を有するために、こうした駆動タイミングパルスを実現しようとすると、立ち上がりや立下り位置毎にｎビットのレジスタ及びｎビットの比較回路を設ける必要が生じ、具体的には、例えば、駆動タイミングパルスＶ１においては、図７中符号ＳＥＴ_１１，ＳＥＴ_１２，・・・ＳＥＴ_１４で示す立ち上がり位置や図７中符号ＲＳＴ_１１，ＲＳＴ_１２，・・・ＲＳＴ_１４で示す立下り位置毎にｎビットのレジスタ及びｎビットの比較回路を設ける必要が生じ、同様に、駆動タイミングパルスＶ２〜Ｖ８についても立ち上がり位置や立下り位置毎にｎビットのレジスタ及びｎビットの比較回路を設ける必要が生じ、なお一層の回路規模の増大を招くこととなる。

また、駆動タイミングパルスの立ち上がり位置や立下り位置毎にｎビットのレジスタ及びｎビットの比較回路を設ける必要があるということは、ｎビットのレジスタやｎビットの比較回路が設けられていなければ駆動タイミングパルスの立ち上げや立下げを行なうことができないということであり、即ち、ｎビットのレジスタやｎビットの比較回路の数によって駆動タイミングパルスの状態変化（立ち上がり、立下り）の設定数が決定されるということであり、ＴＧで出力することができる駆動タイミングパルスが制限されてしまうこととなる。

本発明は、以上の点に鑑みて創案されたものであって、回路規模の縮小を実現することができると共に、生成できる信号の自由度が大きな信号発生装置を提供することを目的とするものである。

上記の目的を達成するために、本発明の信号発生装置は、少なくともタイミングパルスの状態変化が生じるタイミングを示す時間データと、該時間データに対応するタイミングパルスの状態を示す空間データを記憶するメインメモリと、基準となるクロックをカウントするカウンタと、前記メインメモリに接続され、同メインメモリに記憶された時間データ内の所定の時間データを記憶する第１のメモリと、前記カウンタと前記第１のメモリに接続され、前記カウンタの出力と前記第１のメモリに記憶された所定の時間データを比較し結果を出力するコンパレータと、前記メインメモリに接続され、同メインメモリに記憶された空間データ内の所定の空間データを記憶する第２のメモリと、前記コンパレータと前記第２のメモリに接続され、前記コンパレータの出力によって、タイミングパルスを前記第２のメモリに記憶された空間データが示すタイミングパルスの状態に制御する出力信号制御手段とを備える。

ここで、コンパレータの出力により、タイミングパルスを第２のメモリに記憶された空間データが示すタイミングパルスの状態に制御する出力信号制御手段によって、即ち、基準となるクロックをカウントするカウンタの出力（カウント値）と第１のメモリに記憶された所定の時間データを比較し結果を出力するコンパレータの出力により、タイミングパルス（信号発生装置の出力信号）を第２のメモリに記憶された空間データが示すタイミングパルスの状態に制御する出力信号制御手段によって、信号発生装置から出力される複数のタイミングパルスのうちの少なくとも１つのタイミングパルスの状態変化が生じるカウンタのカウント値でコンパレータからの出力が得られ、このコンパレータからの出力に基づいてタイミングパルスを第２のメモリに記憶された空間データが示すタイミングパルスの状態に制御することができるのである。

また、コンパレータの出力により、出力信号を第２のメモリに記憶された空間データが示すタイミングパルスの状態に制御する出力制御手段によって、第２のメモリとして１ビットのメモリを利用することができる。
即ち、第２のメモリについてはｎビットのカウンタのカウント値との比較を行なう必要が無く、コンパレータからの出力を受信した場合に、タイミングパルスをＨレベルとする（Ｈレベルであるタイミングパルスの状態を変化させずにそのままＨレベルとする場合、Ｌレベルであるタイミングパルスの状態を変化させてＨレベルとする場合の両方が考えられる）のか、Ｌレベルとする（Ｌレベルであるタイミングパルスの状態を変化させずにそのままＬレベルとする場合、Ｈレベルであるタイミングパルスの状態を変化させてＬレベルとする場合の両方が考えられる）のかという情報のみが記憶されていれば充分であるために、１ビットのメモリで足りる。

なお、第２のメモリが、コンパレータからの先発の出力をトリガとしてタイミングパルスの制御を行った後に、コンパレータからの後発の出力をトリガとして行なうタイミングパルスの制御についての空間データを記憶することによって、タイミングパルスの制御が可能となる。なお、メモリへの記憶は先に記憶された古い情報に上書きしても良いし、先の情報を消去した後、記憶しても良い。

本発明を適用した信号発生装置では、回路規模の縮小を実現することができると共に、生成できる信号の自由度を増すことができる。

以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１は本発明を適用した信号発生装置の一例であるＴＧを説明するための模式図であり、ここで示すＴＧは、基準となるクロックをカウントするｎビットのカウンタ（以下、ｎビットカウンタと称する。）１と、ＴＧから出力する駆動タイミングパルスＶ１〜Ｖｘのうちの少なくとも１つの駆動タイミングパルスの状態変化が生じるタイミングのｎビットカウンタのカウント値を記憶するｎビットレジスタ２と、ｎビットレジスタに記憶されたカウント値（ＴＧから出力する駆動タイミングパルスのうち少なくとも１つの駆動タイミングパルスの状態変化が生じるカウント値）とｎビットカウンタのカウント値とを比較して、ｎビットカウンタのカウント値がｎビットレジスタに記憶されたカウント値となった際にタイミング信号を出力するコンパレータ３と、ＴＧから出力される駆動タイミングパルス毎に設けられ、コンパレータがタイミング信号を出力した際における駆動タイミングパルスの状態を記憶する１ビットレジスタ（ＳＥＴＲＳＴ＿１，ＳＥＴＲＳＴ＿２，・・・ＳＥＴＲＳＴ＿ｘ）と、ＴＧから出力される駆動タイミングパルス毎に設けられ、コンパレータからのタイミング信号をトリガとして駆動タイミングパルスを１ビットレジスタに記憶された状態に制御する出力信号制御手段４を有する。また、ｎビットレジスタ及び１ビットレジスタはバッファ５を介してメインメモリ（例えば、ＲＡＭ）６と接続されており、メインメモリは制御回路７と接続されている。
なお、ｎビットレジスタは第１のメモリの一例であり、１ビットレジスタは第２のメモリの一例である。また、駆動タイミングパルスはタイミングパルスの一例である。

先ず、上記の様に構成されたＴＧで駆動タイミングパルス（出力信号）を生成する場合には、生成する複数の駆動タイミングパルスの少なくとも１つの駆動タイミングパルスの状態変化が生じるタイミングデータ（以下、時間データと称する。）と、そのときの各駆動タイミングパルスの状態のデータ（以下、空間データと称する。）が必要となる。具体的には、時間データに関しては、ｎビットカウンタのカウント値が必要であり、空間データに関しては、時間データに対応して各駆動タイミングパルスがＨレベル（データ上ではＨレベルを「１」で表すこととする。）であるか、Ｌレベル（データ上ではＬレベルを「０」で表すこととする。）であるかといった情報が必要となる。なお、対応する時間データ及び空間データを一組として時間データ順にアドレスが付与され、あるモードを実現した場合の最終アドレスに、モードの最後を表すデータ（例えば、終了フラグビットを「１」とすることでモードの最後を表す。）が付される。
ここでモードとは、カメラの特定の機能（撮像、撮像対象をモニタするモニタリングモード他）を持たせるために、それに必要なタイミングパルスの所定の時間幅でのＨレベル，Ｌレベルの構成パターン（組み合わせ）を示すものとする。

例えば、図２で示す様な駆動タイミングパルスＶ１〜Ｖ８（以下、駆動タイミングパルスＶｋ（ｋ＝１，２，・・・８）のことを単に「Ｖｋ」と称する。）を生成する場合には、時間データとしてＴ０，Ｔ１・・・Ｔ１１が必要となる。ここでは、時間の開始基準の一例としてＨＲクロックの立下りから所定時間（今回の発明とは直接的な関係はない）経た時間を開始基準Ｔ０としている。具体的には、Ｖ１がＨレベルからＬレベルに、Ｖ５がＬレベルからＨレベルに、Ｖ６がＬレベルからＨレベルに変化するタイミングを表すＴ０と、Ｖ２がＨレベルからＬレベルに変化するタイミングを表すＴ１と、Ｖ１がＬレベルからＨレベルに、Ｖ７がＬレベルからＨレベルに変化するタイミングを表すＴ２と、Ｖ３がＨレベルからＬレベルに変化するタイミングを表すＴ３と、Ｖ２がＬレベルからＨレベルに、Ｖ８がＬレベルからＨレベルに変化するタイミングを表すＴ４と、Ｖ４がＨレベルからＬレベルに変化するタイミングを表すＴ５と、Ｖ３がＬレベルからＨレベルに変化するタイミングを表すＴ６と、Ｖ５がＨレベルからＬレベルに変化するタイミングを表すＴ７と、Ｖ４がＬレベルからＨレベルに変化するタイミングを表すＴ８と、Ｖ６がＨレベルからＬレベルに変化するタイミングを表すＴ９と、Ｖ７がＨレベルからＬレベルに変化するタイミングを表すＴ１０と、Ｖ８がＨレベルからＬレベルに変化するタイミングを表すＴ１１が必要となる。

また、空間データとしては、
Ｔ０においては（Ｖ１，Ｖ２・・・Ｖ８）＝（０，１，１，１，１，１，０，０）、
Ｔ１においては（Ｖ１，Ｖ２・・・Ｖ８）＝（０，０，１，１，１，１，０，０）、
Ｔ２においては（Ｖ１，Ｖ２・・・Ｖ８）＝（１，０，１，１，１，１，１，０）、
Ｔ３においては（Ｖ１，Ｖ２・・・Ｖ８）＝（１，０，０，１，１，１，１，０）、
Ｔ４においては（Ｖ１，Ｖ２・・・Ｖ８）＝（１，１，０，１，１，１，１，１）、
Ｔ５においては（Ｖ１，Ｖ２・・・Ｖ８）＝（１，１，０，０，１，１，１，１）、
Ｔ６においては（Ｖ１，Ｖ２・・・Ｖ８）＝（１，１，１，０，１，１，１，１）、
Ｔ７においては（Ｖ１，Ｖ２・・・Ｖ８）＝（１，１，１，０，０，１，１，１）、
Ｔ８においては（Ｖ１，Ｖ２・・・Ｖ８）＝（１，１，１，１，０，１，１，１）、
Ｔ９においては（Ｖ１，Ｖ２・・・Ｖ８）＝（１，１，１，１，０，０，１，１）、
Ｔ１０においては（Ｖ１，Ｖ２・・・Ｖ８）＝（１，１，１，１，０，０，０，１）、
Ｔ１１においては（Ｖ１，Ｖ２・・・Ｖ８）＝（１，１，１，１，０，０，０，０）
と表されるものが必要となる。

そして、図２に示す様な駆動タイミングパルスを実現するためのデータとして、先頭アドレス（１００）に時間データＴ０とＴ０における空間データ（０，１，１，１，１，１，０，０）を格納し、以下、同様にして連続するアドレスに時間データと空間データを格納する。なお、最終アドレス（１１１）においては、終了フラグビットを「１」にしておく（図３（ａ）参照。）。

上記の様にして、ＴＧで実現したい各モードについての時間データＴ、空間データＳ及び終了フラグにアドレスを付与したデータの一例を図３（ｂ）に示しており、こうしたデータはＴＧのメインメモリに記憶されることとなる。ここで、図３（ａ）で示すデータをモードＡのデータとしている。

なお、図４（ａ）で示す駆動タイミングパルスの様に、空間データが重複する場合、即ち、時間データＴ２とＴ８における空間データが同一であり、時間データＴ３とＴ９における空間データが同一であり、時間データＴ４とＴ１０における空間データが同一であり、時間データＴ５とＴ１１における空間データが同一である場合には、空間データが重複する双方の時間データに対して同一の空間データを格納するのではなく（図４（ｂ）参照。）、時間データ用のメモリ領域とは別に空間データ用のメモリ領域を準備しておいて、空間データを格納する代わりに空間データ用のメモリ領域のアドレスを指定することで（図４（ｃ）参照。）、結果として空間データの冗長度を削減することができ、確保しておかなければならないメモリ領域の縮小化が実現する。

以下、上記したＴＧで図２に示す駆動タイミングパルスを生成する場合を例に挙げて説明を行う。
図２に示す駆動タイミングパルスを生成する場合には、制御回路がメインメモリに対してモードＡを指定することによって、メインメモリからモードＡの時間データであるＴ０〜Ｔ１１をｎビットレジスタに読み出して記憶させる。
同時に、制御回路はモードＡの先頭アドレスであるアドレス（１００）を指定することによって、メインメモリからＴ０における空間データを１ビットレジスタのそれぞれに読み出して記憶させる。具体的には、ＳＥＴＲＳＴ＿１に「０」、ＳＥＴＲＳＴ＿２に「１」、ＳＥＴＲＳＴ＿３に「１」、ＳＥＴＲＳＴ＿４に「１」、ＳＥＴＲＳＴ＿５に「１」、ＳＥＴＲＳＴ＿６に「１」、ＳＥＴＲＳＴ＿７に「０」、ＳＥＴＲＳＴ＿８に「０」を記憶させる。

上記のｎビットレジスタ及び各１ビットレジスタへのデータの読み出しが終了すると、ｎビットカウンタによるカウントを開始する。なお、この場合初期状態においては、Ｖ１〜Ｖ４はＨレベル、Ｖ５〜Ｖ８はＬレベルとしている。

さて、ｎビットカウンタによるカウントが進み、ｎビットカウンタのカウント値が時間データＴ０となると、コンパレータからタイミング信号が発せられる。
ここで、コンパレータが発するタイミング信号を受信した各出力信号制御手段は、駆動タイミングパルスを１ビットレジスタに記憶された状態に制御する。具体的には、Ｖ１はＨレベルからＬレベルに、Ｖ５はＬレベルからＨレベルに、Ｖ６はＬレベルからＨレベルにその状態が変化する様に出力信号制御手段によって制御を行なうのである。かかる出力信号制御手段の制御によって、Ｔ０における駆動タイミングパルスの状態変化が実現できる。

また、コンパレータが発するタイミング信号を受信した制御回路は、現在のアドレス（１００）に連続するアドレス（１０１）を指定することによって、メインメモリからＴ１における空間データを１ビットレジスタのそれぞれに読み出して上書きで記憶させる。具体的には、ＳＥＴＲＳＴ＿１に「０」、ＳＥＴＲＳＴ＿２に「０」、ＳＥＴＲＳＴ＿３に「１」、ＳＥＴＲＳＴ＿４に「１」、ＳＥＴＲＳＴ＿５に「１」、ＳＥＴＲＳＴ＿６に「１」、ＳＥＴＲＳＴ＿７に「０」、ＳＥＴＲＳＴ＿８に「０」を記憶させる。

続いて、ｎビットカウンタによるカウントが進み、ｎビットカウンタのカウント値が時間データＴ１となると、コンパレータからタイミング信号が発せられ、ｎビットカウンタのカウント値が時間データＴ０となった際と同様の処理を行う。

以上の処理を終了フラグビットが「１」となるまで繰り返して、具体的には時間データＴ１１まで繰り返すことによって図２で示す様な駆動タイミングパルスを得ることができる。

上記した本発明を適用した信号発生装置では回路規模の縮小が実現する。
即ち、従来の信号発生装置では、駆動タイミングパルスの１変化点毎にｎビットのレジスタを設け、これらｎビットのレジスタ毎にｎビットの比較回路を設けて、駆動タイミングパルスの１変化点毎にカウンタのカウント値と駆動タイミングパルスの立ち上がりまたは立下りを表すデータとを比較する構成を採っていたのに対して、本発明を適用した信号発生装置では、ｎビットカウンタのカウンタ出力と駆動タイミングパルスの立ち上がりまたは立下りを表すデータとを比較するｎビットの比較回路は１つで済むために、回路規模を小さくすることができるのである。

また、本発明を適用した信号発生装置では、内蔵するメモリの容量及びメモリに送信するデータ量を削減することが可能である。
即ち、従来の信号発生装置では駆動タイミングパルスの１変化点毎に立ち上がり位置及び立下り位置のデータを有していたのに対して、本発明を適用した信号発生装置では駆動タイミングパルスの状態が変化するときの時間毎の各駆動タイミングパルスの状態のデータを有するという手法を採用しており、駆動タイミングパルスの変化位置が重複する場合のメモリに格納するデータ量が削減でき、内蔵するメモリの容量及びメモリに送信するデータ量を削減することが可能となるのである。なお、ＣＣＤを駆動させるための駆動タイミングパルスは複数の立ち上がり及び立下りを有し、これらはＣＣＤの信号電荷の転送（Ｖ転送、Ｈ転送、出力部のリセットゲートＲＧ等）に関するものである。これらは現実的に転送を不良なく行うためにはＶ１→Ｖ２等の転送順序や電位の印加時間等が、ＣＣＤの構造から必然的に決まってくるため、転送パターン（ある時間幅でのＨ，Ｌの組み合わせ）が限定され、即ち空間データとしては変化位置の多くが重複し、空間データは実用上比較的小さなデータとなる場合が多いため、発明による内蔵するメモリの容量及びメモリに送信するデータ量の削減の効果は非常に大きなものであると考えられる。

また、信号発生装置により生成する駆動タイミングパルスが複雑で、多くの立ち上がり及び立下り位置のデータを必要とし、更にはそれらのデータに規則性が少ない場合であっても、本発明を適用した信号発生装置であれば、搭載するメモリの容量が許す限りにおいて１モード中に立ち上がり及び立下り位置を設定することが可能であるために、より広範囲な駆動タイミングパルスを作ることは可能である。

これにより、本発明を適用した信号発生装置では、従来の信号発生装置と比較して内蔵するメモリの容量及びｎビットの比較回路の数を大幅に削減できるために、結果として製造コストの削減、低消費電力化が実現する。
更に、ｎビットの比較回路の削減については、常に動作しているカウンタ出力の負荷容量の減少にも寄与することとなり、消費電力の低減をも実現する。

本発明を適用した信号発生装置の一例であるＴＧを説明するための模式図である。本発明を適用した信号発生装置の一例で生成する駆動タイミングパルスの一例である。本発明を適用した信号発生装置の一例のメインメモリに記憶するデータを説明するための模式図である。本発明を適用した信号発生装置の一例のメインメモリに記憶するデータの応用例を説明するための駆動タイミングパルスのタイミングチャートである。本発明を適用した信号発生装置の一例のメインメモリに記憶するデータの応用例を説明するためのデータ例である。本発明を適用した信号発生装置の一例のメインメモリに記憶するデータの応用例である。ある駆動タイミングパルスの変化点から次の駆動タイミングパルスの変化点までの期間の長さが一定でない駆動タイミングパルスの一例である。従来の信号発生装置を説明するための模式図である。複数の立ち上がり及び立下り位置を有する駆動タイミングパルスを説明するための模式図である。

符号の説明

１ｎビットカウンタ
２ｎビットレジスタ
３コンパレータ
４出力信号制御手段
５バッファ
６メインメモリ
７制御回路

Claims

生成する複数のタイミングパルスのうちの少なくとも１つのタイミングパルスの状態変化が生じるタイミングを示す時間データと、生成する複数のタイミングパルスがそれぞれの前記時間データが示すタイミングにそれぞれ高レベル状態であるか低レベル状態であるかを示す状態データとを対応させて記憶するメインメモリと、
基準となるクロックをカウントするカウンタと、
前記メインメモリに接続され、同メインメモリに記憶された前記時間データを同時間データが示すタイミング順に読み出して記憶するｎ（ｎは１以上の整数）ビットレジスタから構成された第１のメモリと、
前記カウンタ及び前記第１のメモリに接続され、前記カウンタのカウント値と前記第１のメモリに記憶された時間データが示すタイミングを比較して、前記カウンタのカウント値と前記第１のメモリに記憶された時間データが示すタイミングが一致した際にタイミング信号を出力するコンパレータと、
生成する複数のタイミングパルスのそれぞれに対応して設けられると共にそれぞれが前記メインメモリに接続され、それぞれが前記メインメモリに記憶された対応するタイミングパルスの状態データのうちの前記第１のメモリに読み出して記憶された時間データに対応する状態データを読み出して記憶する１ビットレジスタから構成された第２のメモリと、
生成する複数のタイミングパルスのそれぞれに対応して設けられると共にそれぞれが前記コンパレータ及び対応する前記第２のメモリに接続され、前記コンパレータからのタイミング信号の出力時に、それぞれが対応するタイミングパルスを、対応する前記第２のメモリに記憶された状態データが示すタイミングパルスの状態に制御する出力信号制御手段とを備え、
前記第２のメモリは、前記コンパレータからの先発のタイミング信号をトリガとした前記出力信号制御手段によるタイミングパルスの制御を行った後に、前記コンパレータからの後発のタイミング信号をトリガとして前記出力信号制御手段によってタイミングパルスの制御を行うための状態データを記憶する
信号発生装置。
前記メインメモリはランダムアクセスメモリである
請求項１に記載の信号発生装置。