JP2006115449A - 複数のイメージ・センサ用のプロセッサ制御タイミング発生器 - Google Patents

Abstract

【課題】水平タイミング信号と垂直タイミング信号を数多くの種類の異なるイメージ・センサに供給することができる多目的のアナログ・フロントエンド及びタイミング発生器（ＡＦＥ／ＴＧ）集積回路を提供すること。
【解決手段】ＡＦＥ／ＴＧは、複数の同一のＡＦＥ／ＴＧが多重化回路を介在させることなく２値化センサ・データを単一のデジタル・イメージ・プロセッサ（ＤＩＰ）に出力する出力モードを有する。ＡＦＥ／ＴＧはプログラムを実行するプロセッサを備える。プログラムを実行することにより、ＡＦＥ／ＴＧから出力される水平タイミング信号と垂直タイミング信号の詳細なタイミングが制御される。ブート時に、プログラムはシリアル・バスを介してＡＦＥ／ＴＧにロードされる。プロセッサは、比較的長いクロック周期を持つクロック信号によりクロックを供給される。ＤＬＬ及び関連するセット／リセット回路により、プロセッサは分解能がプロセッサ・クロック周期よりも実質的に大きいタイミング信号を発生し制御することができる。
【選択図】図１１

Description

本発明は、タイミング信号をイメージ・センサに供給するタイミング発生器に関する。

図１（従来技術）は、消費者市場向けデジタル・スチル・カメラ１の簡略化された図である。イメージは、レンズ２を通り、イメージ・センサ３によりキャプチャされる。イメージ・センサ３は、例えば、電荷結合素子（ＣＣＤ）センサまたはＣＭＯＳセンサまたは任意の種類のセンサとすることができる。本発明の実施例では、センサはＣＣＤセンサである。アナログ・フロントエンド（ＡＦＥ）及びタイミング発生器（ＴＧ）集積回路４は、センサ・データ（ＣＣＤ ＯＵＴ）をセンサから読み出し、ＡＦＥ／ＴＧ ４に転送させるように、垂直パルス信号（ＶＰＵＬＳＥ信号）と水平パルス信号（ＨＰＵＬＳＥ信号）をセンサ３に供給する。ＣＣＤセンサ３が必要とする垂直パルス信号の電圧の最小値と最大値はＡＦＥ／ＴＧ集積回路により供給することができる電圧範囲値の外である。そのため、ＡＦＥ／ＴＧ集積回路から出力される垂直パルス信号ＶＰＵＬＳＥ出力は、ＣＣＤセンサ３に必要な電圧レベルへのレベル・シフティングを実行する垂直ドライバ５に供給される。

ＡＦＥ／ＴＧ集積回路４は、センサから受け取ったイメージ・データを２値化し、２値化されたイメージ・データをデジタル・イメージ処理（ＤＩＰ）集積回路６に渡す。２値化されたイメージ・データはＤＯＵＴと表される。ＤＩＰ ６は、イメージ・データに対するイメージ処理を実行してから、通常は、デジタル形式でイメージを大容量記憶装置７に格納する。例えば、情報は、デジタル・ファイルとして格納することができる。また、ＤＩＰ ６はイメージを表示装置８に表示させる。マイクロコントローラ９は、カメラの総合的なキー・スキャニング、制御、構成機能を提供する。マイクロコントローラ９は、シリアル・バスを介してＤＩＰ ６に結合されている。マイクロコントローラ９は、モータ・ドライバ回路１０を介してレンズ２を制御する。

図２（従来技術）は、基本的なＣＣＤイメージ・センサ１１の簡略化された図である。ＣＣＤイメージ・センサ１１は、２次元センサ・アレイを備える。図では、センサは正方形で表され、それぞれの正方形に英字が入っている。「Ｇ」が中に入っている正方形は緑色用のセンサである。「Ｒ」が中に入っている正方形は赤色用のセンサである。「Ｂ」が中に入っている正方形は青色用のセンサである。参照番号１２で、緑色用のそのようなセンサの１つを示す。シャッター信号に対する応答として、センサのそれぞれがサンプルを取る。サンプルは、電荷の形でセンサ内に保持される。電荷の大きさは、サンプル値を示す。電荷の値は、ＣＣＤセンサ１１から逐次読み出されるが、そのために、水平パルス信号と垂直パルス信号をＣＣＤセンサに供給する。各センサは、その左に関連する記憶素子が配置されている。参照番号１３で、センサ１２用の記憶素子を識別している。すべてのセンサからのサンプル電荷が一度に、右から左へ関連する記憶素子内に移動する。その後、垂直パルス信号がＣＣＤセンサ１１に印加される。これにより、それぞれの記憶素子内のサンプル電荷が、その記憶素子の下の記憶素子へシフトダウンされる。一番下の記憶素子の行のサンプル電荷は、センサの底部にある記憶素子の行１４内に受け渡される。この行１４は、電荷のセットが入ると、複数の水平パルスがＣＣＤセンサ１１に印加される。これらの水平パルスにより、行１４内の記憶素子内のサンプル電荷はＣＣＤセンサから１つずつシフトアウトされる。サンプル電荷の１つの行全体が、ＣＣＤセンサ１１からシフトアウトされると、次の垂直パルスが印加され、行１４に読み出される次の行のサンプル電荷がロードされる。垂直パルスを供給し、その後、サンプル電荷の最下段の行をシフトアウトするこのプロセスは、ＣＣＤセンサ１１からすべてのサンプル電荷が読み出されるまで繰り返される。

図３（従来技術）は、記憶素子の行１４の動作を例示する簡略化した図である。記憶素子１５から記憶素子１６へ電荷を移動させるために、スイッチ１７を開き、スイッチ１８を閉じる。これにより、電荷は記憶素子１５から導電性スイッチ１８を通り、記憶素子１６に入る。したがって、その行内の隣接するスイッチが交互に開閉し、記憶素子の行からサンプル電荷をシフトダウンさせることがわかる。図３は、背景情報のためここに提示されている非常に簡略化されている図であることは理解されるであろう。

図４（従来技術）は、図３のスイッチの並びを制御する２つの水平パルス信号ＨＰＵＬＳＥ１ＡとＨＰＵＬＳＥ１Ｂのパルスが交互に生じている状態を示す図である。

図５（従来技術）は、少し複雑なＣＣＤセンサ１９の簡略化された図である。このＣＣＤセンサ１９は、複数のセンサからなる２列のそれぞれの連続しているペアが記憶素子の列を共有する。列Ｖ１Ａ、Ｖ１Ｂは、記憶素子の１つの列を共有する。列Ｖ２Ａ、Ｖ２Ｂは、記憶素子の第２の列を共有する。

図６（従来技術）は、アレイからセンサ・サンプルを読み出すために使用される垂直パルス信号ＶＰＵＬＳＥ１Ａ、ＶＰＵＬＳＥ１Ｂを例示する図である。まず、２列の各連続するペアのセンサの左列が読み出される。各ペアのセンサの右列は読み出されない。ＶＰＵＬＳＥ１Ａの初期ハイ・レベル・パルス２０（ＶＰＵＬＳＥ１Ｂにはそのようなハイ・レベル・パルスがない）は、センサの左列が記憶素子の中央列にサンプル電荷の列１つ分を全部移動させることを示す。この移動が発生すると、ＶＰＵＬＳＥ１Ａ、ＶＰＵＬＳＥ１Ｂは、図４のように交互に生じ、垂直方向にサンプル電荷をシフトダウンさせる。そのような垂直シフトが毎回行われた後、ＨＰＵＬＳＥ１Ａ、ＨＰＵＬＳＥ１Ｂの水平シフト・パルスのセット全体２１により、センサの記憶素子の最下段の行がシフトアウトする。

イメージ・フレームのこの左半分がシフトアウトされた後、ＶＰＵＬＳＥ１Ｂのハイ・レベル・パルス２２が送られると、センサ列の各ペアの右列はそのサンプル電荷を記憶素子の共有されているセンサ列に移動させる。このプロセスは、水平シフト・パルスのセット２１が後に続く垂直シフト毎に繰り返される。このようにして、センサ列の各ペアの右列内のセンサからのサンプル電荷がＣＣＤセンサ１９から読み出される。したがって、記憶素子のそのような共有されている列を持つＣＣＤセンサに対しては、より複雑な垂直、水平シフト・パルスが必要である。

最新のＣＣＤイメージ・センサ技術は、図２〜６に示されている単純な例を遙かに超えて進歩している。センサは、通常、例えば、高フレーム・レート読み出しモード、自動露出及びオートフォーカス・モード、キャプチャ・モードなど、複数のモードを備える。その結果、最新のＣＣＤセンサを駆動するためには、極めて複雑なタイミング信号が必要になることが多い。例えば、ハイブリッド・カメラは、そのハイブリッド・カメラを使用してビデオをキャプチャする場合に高フレーム・レート読み出しモードを使用し、静止画像を撮影する場合には高い分解能のキャプチャ・モードを使用できる。

図７（従来技術）は、幾分さらに複雑なタイミング信号を必要とするＣＣＤセンサ２３を例示する図である。ＣＣＤセンサ２３は、高速読み出しモードを備え、そこでピクセルの混合が実行される。ピクセル・イメージの読み出し速度を高めるために、キャプチャされたイメージ・センサ・サンプルのうち一部のみを、センサから読み出すようにする。こうすると、センサから出力される情報の量が減るため、読み出し時間が短縮されるが、イメージの劣化が生じ望ましくない。サンプル電荷のサブセットのみが出力されれば、他の未使用のローカル・センサでキャプチャされたイメージ情報はイメージ・データがセンサから出力されるとき、そのイメージ・データ内には存在しない。このイメージ情報を高速読み出しモード・イメージに含めることができないのではなく、ローカルのセンサのセットのサンプルを混合して改善された高速読み出しモード・イメージとして、その混合された結果をシフトアウトしている。矢印２４、２５は、センサの最上位行内の２つの緑色センサ・サンプルの混合を例示する。同様に、矢印２６、２７は、センサの第２の行内の２つの青色センサ・サンプルの混合を例示する。後段では、矢印２８、２９で例示されているように、垂直混合を実行することができる。１セットのセンサのうちの１つのセンサから１つのサンプル電荷を単純に出力し、そのグループの他のセンサにより出力されるサンプル電荷を無視するのではなく、そのグループのすべてのセンサのサンプル電荷を混合し（水平混合と垂直混合の両方を使用して）高フレーム・レート読み出しイメージの品質を改善している。

図８（従来技術）は、この読み出しを実行するために必要なより複雑なタイミング・パルスを例示する図である。垂直パルス信号ＶＰＵＬＳＥ１Ａ、ＶＰＵＬＳＥ１Ｂの両方でのハイ・レベル・パルス３０、３１は、同時に、水平サンプル混合動作を示す。水平混合サンプル電荷は、いったん記憶素子の中央列内に入ると、ＶＰＵＬＳＥ１Ａ、ＶＰＵＬＳＥ１Ｂの交互連続パルスにより図５について上で説明したようにシフトダウンされる。それぞれの垂直シフトに続き、ＨＰＵＬＳＥ１Ａ、ＨＰＵＬＳＥ１Ｂの一列分の水平シフトにより、ＣＣＤセンサからサンプル電荷の混合された行がシフトされる。

典型的な最新ＣＣＤセンサにおいて必要なタイミング信号が複雑なので、ＣＣＤセンサ・メーカーは、通常、ＣＣＤセンサとの使用で互換性のあるタイミング発生器集積回路も供給している。したがって、それぞれのＣＣＤセンサは、通常、それ専用の特定のタイミング発生器を備える。必要なタイミング信号を発生するための回路を供給することに対するこのような解決策は、カメラの設計に１つの可能なタイプのＣＣＤセンサを組み込むだけの状況ではうまく働かせることができる。しかし、複数の異なるＣＣＤセンサのうちから選択するような状況では、プログラム可能なタイミング発生器を備えるＡＦＥ／ＴＧ集積回路を利用しなければならない。

図９（従来技術）は、そのようなＡＦＥ／ＴＧで複雑なタイミング信号を定義する方法を例示する簡略化した図である。まず、信号パターンのセットを定義する。図では、ＶＰＡＴ０が第１のパターンであり、ＶＰＡＴ１が第２のパターンである。それぞれのパターンは、信号の遷移を定義する。示されている例では、信号は垂直パルス信号Ｖ１〜Ｖ４である。その後、パターンからシーケンスが構築される。図では、Ｖ−ＳＥＱＵＥＮＣＥ０は、ＶＰＡＴ０のＮ回の繰り返しを伴う。Ｖ−ＳＥＱＵＥＮＣＥ１では、ＶＰＡＴ０で始まりＶＰＡＴ１で終わる。これらのシーケンスは、異なる読み出し領域とフィールドに関連付けられる。フィールドは、複数の領域を含む。例えば、各シーケンスにより一意的なパルス・パターンが定義されるように、異なるシーケンスを各領域に関連付けることができる。例えば、典型的なデジタル・スチル・カメラは、ドラフト・モード用の第１のフィールド・タイミング、オートフォーカス・モード用の第２のフィールド・タイミング、通常のイメージ・キャプチャ・モード用の３つの異なるフィールド・タイミングを必要とすることがある。カメラの動作中、モード・レジスタにロードされる値により、カメラをどのように使用しているかに応じて、アクティブであるフィールド・タイミングが選択される。異なるＣＣＤセンサとともに使用するために製作されたＡＦＥ／ＴＧ集積回路の特定の一実施例については、「ＡＤ９９９５ １２−Ｂｉｔ ＣＣＤ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ Ｗｉｔｈ Ｐｒｅｃｉｓｉｏｎ Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ」、データ・シート、Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ Ｉｎｃ．、３６頁、Ｒｅｖ．０、ｃｏｐｙｒｉｇｈｔ ２００３（主題は、参照により本明細書に組み込まれている）を参照のこと。

図１０（従来技術）は、デジタル・スチル・カメラ内でそのような３つのＡＦＥ／ＴＧ ３２〜３４を使用する方法を例示する図である。それぞれのＡＦＥ／ＴＧは、それ専用のＣＣＤイメージ・センサからＣＣＤデータを受け取る。赤色用のイメージ・センサ、緑色用のイメージ・センサ、青色用のイメージ・センサがある。ＡＦＥ／ＴＧ ３２は、１６ビット・バス３６、多重化回路３７、１６ビット・バス３８を介して１６ビットの赤色ピクセル出力値をＤＩＰ ３５に供給する。次に、ＡＦＥ／ＴＧ ３３は、１６ビット・バス３９、多重化回路３７、１６ビット・バス３８を介して１６ビットの緑色ピクセル出力値をＤＩＰ ３５に供給する。次に、ＡＦＥ／ＴＧ ３４は、１６ビット・バス４０、多重化回路３７、１６ビット・バス３８を介して１６ビットの青色ピクセル出力値をＤＩＰ ３５に供給する。赤色、緑色、青色、赤色、緑色、青色というような順序でピクセル値を出力するこの順序は、フレームのすべてのピクセル値がＤＩＰ ３５に転送されるまで、ピクセル値毎に続く。

このタイプのＡＦＥ／ＴＧのアーキテクチャは、柔軟性があり、複数の差動ＣＣＤセンサを使用する複数のアプリケーションで稼働している。しかし、そのプログラミングとオペレーションは、少し風変わりであり、使いにくい。さらに、タイミング信号要件と、ＡＦＥ／ＴＧ設計ではサポートしていない他の機能や動作モードがある。例えば、安定制御では、ビデオのキャプチャの際に一方のフレームから次のフレームまで間のいくつかのタイミング信号のパルス数を変更しなければならない場合がある。ビデオを撮る際にＣＣＤセンサの一部のみを使用する。この部分は、ユーザがビデオを撮っているときにうっかりカメラを動かすとＣＣＤセンサ内であちこちシフトすることがある。フレームからフレームへこのようにシフトすると、望ましくないジッタがビデオに入り込む可能性がある。そこでジッタが見えないようにするため、センサに供給されるタイミング信号を変更し、使用されているセンサの領域が一方のフレームから次のフレームへシフトするように見えないようにするのが望ましい。しかし、ＡＦＥ／ＴＧは、フレーム毎に修正される安定補正タイミング信号をＡＦＥ／ＴＧで発生できるようなフレーム毎に安定制御情報を受け取る機能を持たない。このような安定制御機能がサポートされるとすれば、ＡＦＥ／ＴＧの設計を修正しなければならないであろう。この安定機能は、ＡＦＥ／ＴＧ設計でサポートされていないほんの１つの機能である。したがって、ＣＣＤセンサが複雑度を増し、ＣＣＤセンサのタイミング信号要件が増えるにつれ、ＡＦＥ／ＴＧが新しいＣＣＤセンサを駆動するために必要なすべてのタイミング信号を発生できるようにするために、ＡＦＥ／ＴＧは、おそらく、長年にわたり繰り返し変更されなければならないであろう。
「ＡＤ９９９５ １２−Ｂｉｔ ＣＣＤ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ Ｗｉｔｈ Ｐｒｅｃｉｓｉｏｎ Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ」、データ・シート、Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ Ｉｎｃ．、３６頁、Ｒｅｖ．０、ｃｏｐｙｒｉｇｈｔ ２００３

多目的のアナログ・フロントエンド及びタイミング発生器（ＡＦＥ／ＴＧ）集積回路は、水平タイミング信号、垂直タイミング信号、その他のタイミング及び制御信号を数多くの種類の異なるイメージ・センサのうちの選択された１つに供給することができる。

第１の新規性のある態様では、ＡＦＥ／ＴＧは、複数の同一のＡＦＥ／ＴＧが多重化回路を介在させることなく２値化センサ・データを単一のデジタル・イメージ・プロセッサ（ＤＩＰ）に出力する出力モードを有する。それぞれのＡＦＥ／ＴＧは、長いワードの形で２値化されたサンプル値を出力するのではなく、５ビットに短縮された２値化されたサンプル値を出力する。それぞれのＡＦＥ／ＴＧは、パラレル・バスの異なる５本のラインに５ビット・サンプル値を出力する。パラレル・バスは、２値化された５ビット値をＤＩＰに並列に伝達する。それぞれのＡＦＥ／ＴＧは異なるバス・ラインのセットを駆動するので、バス・ラインの負荷は最小限に抑えられ、そのため、高速通信が容易に行える。ＡＦＥ／ＴＧは一度に１つだけ起動できる。すでに動作しているＡＦＥ／ＴＧは互いの同期連携起動を開始できるように専用の同期処理機能が用意されている。

この出力モードに加えて、ＡＦＥ／ＴＧは、さらに、ＣＣＤセンサが１つだけ使用されかつＡＦＥ／ＴＧが１つだけ備えられている状況で使用するためのもう１つの出力モードを持つ。この出力モードでは、連続する２値化されたセンサ・データ・ワードは、パラレル・バス上で並列形式により完全なワードとしてＤＩＰに出力される。

第２の新規性のある態様では、ＡＦＥ／ＴＧは、プログラムを実行するプロセッサを備える。プログラムは、ＡＦＥ／ＴＧのプログラム・メモリに格納される。プログラムを実行することにより、ＡＦＥ／ＴＧから出力される水平タイミング信号と垂直タイミング信号の詳細なタイミングが制御される。ブート時にシリアル・バスを介してプログラムがＡＦＥ／ＴＧ内のプログラム・メモリにロードされる。ロードされると、シリアル・インターフェイスを介してプロセッサが有効にされ、新規にロードされたプログラムを実行させる。一実施態様では、プロセッサの命令セットは、プロセッサ内の実質的にすべての命令がちょうど１クロック・サイクルで実行されるような命令セットである。プロセッサが１クロック・サイクルで１命令を実行するようにすることにより、水平タイミング信号と垂直タイミング信号の波形を通じてプロセッサの実行を容易に追跡することができ、このとき、波形は、クロック・サイクルと同期している。プロセッサが１クロック・サイクルで１命令を実行することにより、クロック信号と同期している水平タイミング信号と垂直タイミング信号を制御するコードを簡単に書くことができる。

ＡＦＥ／ＴＧは、シリアル・バス上のデバイス（例えば、マイクロコントローラ）とＡＦＥ／ＴＧとの間の情報をやり取りを行うための１つまたは複数のレジスタを備えるようにしてもよい。例えば、シリアル・バス上のデバイスは、シリアル・バスとＡＦＥ／ＴＧのシリアル・バス・インターフェイスを介して情報をレジスタに書き込むことができる。プロセッサは、レジスタ内の情報にアクセスし、その情報に基づき適切なアクションを実行するようにプログラムされる。一実施態様では、情報はフレーム単位でＡＦＥ／ＴＧに受け渡される。ＡＦＥ／ＴＧでは、その情報を使用して、キャプチャされるビデオが安定するようにイメージ・センサに供給されるタイミング信号を調整する。この通信手法は、ビデオのキャプチャ時にカメラのユーザが移動することで生じるジッタに対抗するために使用される。

第３の新規性のある態様では、ＡＦＥ／ＴＧのプロセッサは、比較的長いクロック周期を持つクロック信号でクロックされる。ＡＦＥ／ＴＧは、さらに、タイミング発生器を備える。タイミング発生器は、遅延ロック・ループ（ＤＬＬ）回路と関連するセット／リセット回路を備える。プロセッサは、水平タイミング発生器内のレジスタに書き込むことによりタイミング発生器をセットアップする。タイミング発生器がセットアップされると、プロセッサは、タイミング発生器がプロセッサにより定められたセットアップ情報に従ってタイミング信号を出力するようにタイミング発生器を有効にする。ＤＬＬとセット・リセット回路により、プロセッサは分解能がプロセッサ・クロック周期よりも実質的に大きいタイミング信号を発生することができる。

以下の詳細な説明では、他の実施形態及び利点について説明する。このまとめでは、本発明を定義することを意図していない。本発明は請求項で定められる。

付属の図面では、類似の番号は類似のコンポーネントを示しており、それら図の図面により本発明の複数の実施形態を例示する。

次に本発明のいくつかの実施形態を詳しく参照するが、付属の図面にそれらの例が示されている。

図１１は、本発明の一実施形態によるデジタル・カメラ１００の簡略化されたブロック図である。カメラ１００は、３つのイメージ・センサ１０１〜１０３、３つのアナログ・フロントエンド及びタイミング発生器（ＡＦＥ／ＴＧ）集積回路１０４〜１０６、デジタル・イメージ・プロセッサ（ＤＩＰ）集積回路１０７、水晶発振器１０８、マイクロコントローラ１０９、ブート用読み出し専用メモリ（ＲＯＭ）１１０を備えている。それぞれのＡＦＥ／ＴＧ １０４〜１０６は、垂直タイミング信号と水平タイミング信号をその関連するイメージ・センサに供給する。本発明の実施形態では、垂直タイミング信号は、それぞれのイメージ・センサ１０１〜１０３に直接供給される。しかし、垂直タイミング信号は、垂直ドライバ集積回路を介してイメージ・センサに供給されてもよい。垂直ドライバ１０４、１０５、１０６は、それぞれＡＦＥ／ＴＧ集積回路１０１、１０２、１０３用の垂直ドライバである。

本発明の実施形態では、イメージ・センサ１０１〜１０３は、電荷結合素子（ＣＣＤ）イメージ・センサである。例えば、ＣＭＯＳイメージ・センサなどの他の種類のイメージ・センサも採用することができる。本発明の実施形態では、垂直パルスは、通常、それぞれのセンサ１０１〜１０３に垂直タイミング信号の一部として供給される。これにより、イメージ・センサでキャプチャされたサンプル電荷の行のそれぞれを１行シフトダウンさせる。この後、水平パルスシーケンスが、水平タイミング信号の一部としてイメージ・センサに供給される。これにより、最下段の行のサンプル電荷がイメージ・センサからシフトアウトされる。このようにして、イメージ・センサ内のすべてのセンサのサンプル電荷は、逐次的にイメージ・センサからシフトアウトされる。図のイメージ・センサから出力されるサンプル電荷は、ＣＣＤ ＯＵＴのラベルで示されている。イメージ・センサに供給される水平タイミング信号は多数ある。図では、これらの信号は、ラベルＨＰＵＬＳＥで示されている。イメージ・センサに供給される垂直タイミング信号も多数ある。図では、これらの信号は、ラベルＶＰＵＬＳＥで示されている。

ＡＦＥ／ＴＧ １０４〜１０６は、受信したＣＣＤ ＯＵＴデータを２値化し、その結果の２値化サンプル値をＤＩＰ １０７に転送する。図１０で説明されているように多重化回路を通じて２値化されたサンプル値をＤＩＰ １０７に供給するのでなく、多重化回路を設けないようにしている。図１０の多重化回路は、別の集積回路（ＡＦＥ／ＴＧ及びＤＩＰとは別）の形で設けられるため、カメラの部品点数が増え、製造コストが増大することが多い。

第１の新規性のある態様によれば、それぞれのＡＦＥ／ＴＧ集積回路１０４〜１０６は複数の出力モードを持つ同一の集積回路である。第１の出力モードは、１つのイメージ・センサと１つのＡＦＥ／ＴＧだけが使用されるアプリケーションで使用するものである。第１の出力モードでは、それぞれの連続する２値化されたサンプル値は、ＡＦＥ／ＴＧから単一の１６ビット値として１６個のＤＯＵＴ出力端子に出力される。単一の１６ビット値は、パラレル・バス上に１ワードとしてＤＩＰに伝達される。第２の出力モードは、複数のイメージ・センサと複数のＡＦＥ／ＴＧが使用されるアプリケーションで使用するために設けられている。このような複数イメージ・センサ・アプリケーションの一実施形態が、図１１に例示されている。

第２の出力モードでは、それぞれの連続する２値化されたサンプル値は短縮され、ＡＦＥ／ＴＧから５ビット値として出力される。ＡＦＥ／ＴＧはそれぞれ、パラレル・バスの異なる５本のラインでＤＩＰ １０７に５ビット値を出力する。したがって、それぞれのＡＦＥ／ＴＧは専用のバス・ラインによりＤＩＰ １０７に結合されている。この専用バス・ラインにより、負荷が低減され、その結果、高速データ伝送を実現できる。ＡＦＥ／ＴＧ １０４は赤色用の５ビット２値化サンプル値を出力する。これらの２値化されたサンプル値は、パラレル・バス・ラインＲＧＢ［０：４］でＤＩＰ １０７に伝達される。ＡＦＥ／ＴＧ １０５は緑色用の２値化されたサンプル値を出力する。これらの２値化されたサンプル値は、パラレル・バス・ラインＲＧＢ［５：９］でＤＩＰ １０７に伝達される。ＡＦＥ／ＴＧ １０６は青色用の２値化されたサンプル値を出力する。これらの２値化されたサンプル値は、パラレル・バス・ラインＲＧＢ［１０：１４］でＤＩＰ １０７に伝達される。ＡＦＥ／ＴＧ １０４〜１０６により５ビット２値化サンプル値をパラレル・バスＲＧＢ［０：１４］に出力する動作は、水晶発振器１０８によりそれぞれのＡＦＥ／ＴＧに供給されるクロック信号と同期する。ＡＦＥ／ＴＧ １０４〜１０６はそれぞれ、５ビット値を同時にＲＧＢバスに出力する。

第２の新規性のある態様によれば、それぞれのＡＦＥ／ＴＧは同じ集積回路である。それぞれのＡＦＥ／ＴＧ集積回路は、関連するイメージ・センサを駆動するために必要な水平タイミング信号と垂直タイミング信号を発生する柔軟性のあるタイミング発生器を備えている。この柔軟性のあるタイミング発生器は、命令を実行するプロセッサを備える。これらの命令は、ＡＦＥ／ＴＧ集積回路内のプログラム・メモリに格納される。ブート時に、またはカメラが最初に電源オンされると、マイクロコントローラ１０９は、ＲＯＭ １１０からブート・プログラムを実行する。ブート・プログラムが起動すると、マイクロコントローラ１０９はＲＯＭ １１０からタイミング発生器プログラムを読み込み、それをＡＦＥ／ＴＧ １０４〜１０６のそれぞれのプログラム・メモリにロードする。マイクロコントローラ１０９は、それぞれのＡＦＥ／ＴＧにシリアル・バス１１４を介してプログラムをＡＦＥ／ＴＧに転送する。タイミング発生器プログラムが３つのＡＦＥ／ＴＧ １０４〜１０６のプログラム・メモリ内にロードされると、ＡＦＥ／ＴＧ １０４〜１０６内のプロセッサは、それぞれのプログラムにアクセスし、それらのプログラムを実行することができる。ＡＦＥ／ＴＧによりプログラムが実行されると、ＡＦＥ／ＴＧから特定の水平タイミング信号と垂直タイミング信号のセットが出力される。水平及び垂直信号のタイミングは、ソフトウェアにより設定されたパラメータとソフトウェア自体の動作により決定される。

水平タイミング信号と垂直タイミング信号の異なるセットを必要とする異なる種類のイメージ・センサを使用するとき、タイミング発生器プログラムを修正する。修正されたタイミング発生器プログラムは、シリアル・バス１１４を介してさまざまなＡＦＥ／ＴＧ １０４〜１０６にロードすることができる。この後、新規にロードされたタイミング発生器プログラムの動作のテスト、修正、再ロード、再テストを、異なるイメージ・センサでのカメラが満足の行く動作をするようになるまで繰り返す。

図１１の配置では、ＡＦＥ／ＴＧによるコードの実行は、シリアル・バス１１４上でマイクロコントローラ１０９から送信される通信により開始される。シリアル・バスでは一度に１つのＡＦＥ／ＴＧとしか通信できないため、ＡＦＥ／ＴＧ １０４〜１０６の起動は一度に１回ずつ行わなければならない。１つのＡＦＥ／ＴＧが他のＡＦＥ／ＴＧの前に開始すると、２つのＡＦＥ／ＴＧは望み通りには互いに同期しない。第１の新規性のある態様は同期処理機能を備える。ＡＦＥ／ＴＧ １０４はマスタであり、ＡＦＥ／ＴＧ １０５と１０６はスレーブである。マスタは、３つの同期信号、つまり１）フレーム同期信号、２）垂直同期信号、３）水平同期信号をスレーブに出力する。３つのＡＦＥ／ＴＧ内のプロセッサの実行は、シリアル・バス１１４を使用して１つずつ開始される。マスタＡＦＥ／ＴＧは、別の３ビット・バス上で同期信号を出力し、スレーブＡＦＥ／ＴＧはそれらの信号を使用して、２値化されたサンプル値の出力をいつ開始するかを決定する。したがって、３つのＡＦＥ／ＴＧデバイスは、一度に１つずつ起動させられるが、互いに同期して動作開始させられる。

図１２は、ＡＦＥ／ＴＧ １０４の詳細ブロック図である。ＡＦＥ／ＴＧ １０４は、アナログ・フロントエンド部１１５とタイミング発生器部１１６を含む。アナログ・フロントエンド部１１５は、入力端子１１７、１１８にイメージ・センサ１０１からアナログ・サンプル情報ＣＣＤ ＯＵＴを受信する。アナログ・フロントエンド部１１５は、ＣＣＤ ＯＵＴ情報を２値化し、インターフェイス１１９を介してデジタルの結果ＤＯＵＴをＤＩＰ １０７に出力する。タイミング発生器部１１６は、プロセッサ１２０、プログラム・メモリ１２１、シリアル・インターフェイス１２２、コンフィギュレーション及びコミュニケーション・レジスタ１２３、垂直タイミング信号発生回路１２４、水平タイミング信号発生回路１２５を備える。プロセッサ１２０は、プログラム・メモリ１２１に格納されているプログラムを実行する。プログラムが実行されると、プロセッサ１２０は、イメージ・センサ１０１で必要な垂直、水平タイミング信号がそれぞれ端子１２６、１２７から出力されるように垂直、水平タイミング発生器１２４、１２５を制御する。カメラ起動時に、シリアル・バス・インターフェイス１２２を介してプログラムがタイミング発生器部にロードされる。シリアル・バス・インターフェイス１２２がプログラムをプログラム・メモリ１２１にロードした後、プロセッサ１２０は、プログラムを実行するように有効化される。水平タイミング発生器１２５のＨドライバ・ブロックは、大駆動電流Ｉ／Ｏバッファ回路を表す。Ｖドライバ・ブロックは、図１２ではＡＦＥ／ＴＧ集積回路の一部として例示されているが、Ｖドライバ機能は、一般的には、別のＶドライバ集積回路の形態でＡＦＥ／ＴＧ集積回路の外に実現される。

図１３は、タイミング発生器部１１６の詳細ブロック図である。プロセッサ１２０は、アドレス・バスＡＤＲとデータ・バスＤＡＴＡを介してプログラム・メモリ１２１から１６ビット命令をフェッチする。これらの１６ビット命令は可変個数のｏｐｃｏｄｅビットを持つ。命令セットは、基本的な１オペランドと２オペランドの動作、分岐動作（条件付きまたは無条件）、関数呼び出し（パラメータは送られない）、関数戻りオペレーション、ｗｈｉｌｅループ・オペレーションを含む。すべてのオペレーションは、符号なしオペレーションである。深さ８レベルの関数呼び出しスタックがサポートされている。すべての命令（ＭＣＬＫサイクルが２サイクルかかる特別なｂａｎｋ＿ｒｅｔｕｒｎ命令を除く）は、ＭＣＬＫの単一クロック・サイクルで実行される。これにより、プロセッサの実行はＭＣＬＫに関して容易に予測することができ、したがって、正しい時間に垂直、水平タイミング発生器回路の制御を容易に行える。実行されるとｎ個のＭＣＬＫサイクル遅延を引き超す単一遅延（ｎ）命令が備えられている。

プログラム・メモリ１２１は、２つの単一ポートＳＲＡＭバンク１２８、１２９を含む。プロセッサ１２０は、いずれのバンクからも命令を実行できる。コミュニケーション及びコンフィギュレーション・レジスタ１２３の２ビットは、プロセッサが無効にされているかどうか、プロセッサがどのバンクにアクセスできるかを示す。電源投入後、プロセッサ１２０が無効にされ、またプロセッサ１２０がバンク１にアクセスできるようにビットがセットされる。したがって、シリアル・インターフェイス１２２は、バンク２にアクセスできる。シリアル・インターフェイス１２２は、アドレス・バスとデータ・バスでタイミング発生器部１１６のレジスタから読み出すことができる。したがって、ＡＦＥ−ＴＧの外部にあるマイクロコントローラ１０９（図１１を参照）は、シリアル・インターフェイス１２２を介してＳＲＡＭバンク１２９にプログラムを転送することができる。一度プログラムがロードされてしまうと、マイクロコントローラ１０９により、シリアル・インターフェイス１２２は、プロセッサによりアクセスされるＳＲＡＭバンクがバンク１２８からバンク１２９に切り替えられ、プロセッサが有効にされるようにコミュニケーション及びコンフィギュレーション・レジスタ１２３の２ビットに書き込みが行われる。その後、プロセッサ１２０はバンク１２９から新規にロードされたコードを実行する。プロセッサが有効にされると、シリアル・インターフェイス１２２は、垂直、水平タイミング発生器のレジスタに書き込みを行えなくなる。しかし、シリアル・インターフェイス１２２は、複数あるコミュニケーション及びコンフィギュレーション・レジスタ１２３のうちいくつかのレジスタに書き込むことによりタイミング発生器部１１６に情報を供給することができる。シリアル・インターフェイス１２２によりコミュニケーション及びコンフィギュレーション・レジスタ１２３にロードされる情報は、プロセッサ１２０により実行されるソフトウェアによりアクセスされ、使用されることができる。例えば、このようにしてＡＦＥ／ＴＧに渡された情報により、ビデオのキャプチャ時にカメラをユーザが動かす効果に打ち勝つためにタイミング信号を調整して安定制御を行う方法に関する命令を与えることができる。シリアル・インターフェイス１２２は、さらに、コンフィギュレーション及びコミュニケーション・レジスタ１２３内の２ビットに書き込みをし、プロセッサ１２０を停止し、タイミング発生器部１１６の制御を取り戻すこともできる。

水平タイミング発生器１２５は、細密遅延ロック・ループ（ＤＬＬ）１３０、セット／リセット部１３１、複数の制御レジスタ１３２を備える。ＤＬＬは、プロセッサ１２０にクロックを供給するクロック信号ＭＣＬＫを受け取る。ＤＬＬは、６４通りのＭＣＬＫを発生し、それぞれ、次のＭＣＬＫからわずかに遅延している。これらの遅延されたＭＣＬＫは、セット／リセット部１３１に供給される。駆動される水平タイミング信号端子Ｈ０〜Ｈ１２はそれぞれ、レジスタ１３２内に対応するレジスタを持つ。このレジスタは、セット番号とリセット番号を含む。セット・リセット・ラッチがいつセットされるかは６４通りのＭＣＬＫのうちの１つのＭＣＬＫの立ち上がりエッジにより決定されるが、セット番号によりそのＭＣＬＫが定められる。セット・リセット・ラッチがいつリセットされるかは６４通りのＭＣＬＫのうちの１つのＭＣＬＫの立ち上がりエッジにより決定されるが、リセット番号によりそのＭＣＬＫが定められる。その後、セット・リセット・ラッチの出力を、水平タイミング信号端子に供給される信号として使用する。

図１４は、図１３のセット／リセット部１３１の回路を例示している。図１４の回路は、駆動される１３個の水平タイミング信号端子Ｈ０〜Ｈ１３のそれぞれについて１回複製されている。水平タイミング発生器１２５の制御レジスタ１３２は、さらに、１つの有効化ビットと１３個の端子Ｈ０〜Ｈ１２のそれぞれに対する１つの極性ビットを含む。図１４は、水平タイミング信号を有効化し、水平タイミング信号の極性を制御するためのそれらのビットの使用法を例示している。制御レジスタ１３２のレジスタのうちの１つが書き込まれる場合、これは、ＭＣＬＫと同期して書き込まれる。水平タイミング発生器１２５は、ＭＣＬＫの次のサイクルでレジスタの新しい内容に基づいてアクションを実行する。

第３の新規性のある態様によれば、プログラム可能なＡＦＥ／ＴＧのプロセッサは、ＤＬＬ及び関連するセット回路とリセット回路を使用し、立ち上がりと立ち下がりエッジを正確に制御しながら、タイミング信号を発生させるが、その場合、立ち上がり、立ち下がりエッジを制御する分解能は、プロセッサにクロックを供給しているクロック信号ＭＣＬＫの周期よりもかなり大きい。例えば、水平タイミング信号の立ち上がりまたは立ち下がりエッジは、２５ナノ秒の増分単位で調整可能であるが、ＡＦＥ／ＴＧを制御するプロセッサは、調整可能な増分よりも１桁、または２桁以上大きい周期を持つ比較的遅いクロック信号によりブロックの供給を受けている。

制御レジスタ１３２は、さらに、水平タイミング信号端子毎に、駆動の強さを示す制御ビットを含む。制御ビットは、セット／リセット部１３１と水平タイミング信号端子との間に配置されたＨドライバ・ブロック（図に示されていない）に供給される。他の実施形態では、Ｈドライバは、ＡＦＥ／ＴＧ集積回路の外に配置される。制御レジスタ１３２の他のレジスタは、セットされることによって、セット番号とリセット番号を格納しているレジスタのうちの４つを、４相水平タイミング信号を出力するために、組み合わせて使用されるようにするビットを含む。制御レジスタ１３２は、さらに、セットされて、水平タイミング信号端子及び関連する駆動回路の選択されたいくつかへの電力供給を停止するビットも含む。

垂直タイミング回路１２４は、反復カウンタ１３３、一組のマルチプレクサ１３４、一組の制御レジスタ１３５〜１３９を備える。 図１５は、垂直タイミング発生器部１２４がカスタマイズされたタイミング信号を発生するように動作する仕方を制御するために使用できるレジスタ１３９の図である。反復カウンタ１３３は、実際には、４つのカウントを備える。カウンタはそれぞれ、端子カウント値までカウントされ、その後、最初に戻り、カウントを続ける。プロセッサ１２０は、図１５の右に示されている４つの１３ビット端子カウント値をロードすることにより、４つのカウンタに対する端子カウント値を決定することができる。

レジスタ・ブロック１３９は、レジスタセットを１２セット備える。それぞれのセットは、セット・カウント値、リセット・カウント値、一対のカウンタ関連ビット、極性制御ビット、有効化ビットを含む。それぞれのセットは、垂直タイミング信号端子Ｖ００〜Ｖ１１のうちのそれぞれ１つに関連付けられている。セット・カウント値は信号がセットされるカウントを示す。リセット・カウント値は信号がリセットされるカウントを示す。カウンタ関連ビットは、セットとリセットが４つのカウンタのうちのどれを参照しているかを示す。プロセッサ１２０は、反復カウンタ・ブロック１３３により出力される垂直タイミング信号を決めるために、図１５の値のそれぞれを書き込むことができる。したがって、図１３の反復カウンタ・ブロック１３３から出ているバスは１２ビットである。レジスタ１３５をビット毎にセットし、反復カウンタ出力の１ビットを関連する垂直タイミング信号端子に結合したり、またはレジスタ１３６の出力ビットの１つを垂直タイミング信号端子に結合することができる。

動作中、プロセッサ１２０は、適切な値をレジスタ１３５〜１３９に書き込むことによって垂直タイミング発生器１２４をセットアップする。これらのレジスタがセットアップされた後、プロセッサ１２０は、所望の出力端子に対する有効化ビットをセットする。このビットをセットすると、垂直タイミング発生器１２４が所望のタイミングで垂直タイミング信号を発生する。垂直タイミング信号は、関連する垂直タイミング信号端子上に出力される。

コンフィギュレーション及びコミュニケーション・レジスタ１２３は、上で述べたビットのほかに、ＤＩＰからＡＦＥ／ＴＧに情報を受け渡すためのレジスタを含む。ＡＦＥ／ＴＧからＤＩＰへ他の方向で情報を受け渡すための類似のレジスタも備えられる。コンフィギュレーション及びコミュニケーション・レジスタ１２３は、さらに、Ｈ−Ｖスワッピング・レジスタも含む。このレジスタは、複数の水平タイミング信号端子のそれぞれに対する１ビットを含む。これらの端子はそれぞれ、垂直タイミング信号端子のうちのそれぞれ１つに関連付けられている。水平タイミング信号端子に関連付けられているビットがセットされた場合、対応する垂直タイミング信号端子上の信号は、水平タイミング信号端子から出力され、またその逆もある。Ｈ−Ｖスワップ有効化ビットも用意されている。このＨ−Ｖビットがアサートされると、スワップ・ビットにより示されるスワッピングが有効にされる。

実施形態

図１６は、プログラムのソース・コードを説明している。ソース・コード・プログラムは、オブジェクト・コードにコンパイルされる。オブジェクト・コードは、その後、シリアル・インターフェイス１２２を介してＡＦＥ／ＴＧ １０４にロードされ、プロセッサ１２０により実行される。実行されると、ＡＦＥ／ＴＧ集積回路１０４は、ソニー社が市販しているＩＣＸ４５２ＡＱ ＣＣＤイメージ・センサに似たイメージ・センサの「ｒｅａｄｏｕｔ」モードで図１７の水平タイミング信号と垂直タイミング信号を発生する。「ｄａｔａｏｕｔ」モード波形は１回実行され、ＣＣＤセンサから関連する記憶素子に電荷が移動される。「ｒｅａｄｏｕｔ」モード波形が適用された後、図１７の後続の「ｄａｔａｏｕｔ」モード波形が実行され、ＣＣＤセンサからデータが読み出される。したがって、「ｄａｔａｏｕｔ」モード波形は、複数回実行され、イメージ・データが行毎にＣＣＤセンサから出力される。本発明の実施形態では、ＣＣＤセンサは、２２４個の行を持つ（行は、図１６のコードでは「ライン」と呼ばれる）。

２つの同じ水平タイミング信号Ｈ１Ａ、Ｈ１Ｂの発生を考察する。まず、Ｈ１水平タイミング信号端子と関連するセット番号とリセット番号がプログラムされる。これはライン２００で行われる。値４７及び１６が汎用レジスタＧＰ３の異なる部分にロードされる。その後、ライン２０１で、汎用レジスタＧＰ３の内容が特別レジスタＳＰ１にロードされる。特別レジスタＳＰ１は、図１３の制御レジスタ１３２内にあるレジスタであり、水平タイミング信号Ｈ１のセット番号及びリセット番号を保持する。

この初期化が完了した後、ライン２０２でメイン・プログラムの実行が開始する。コミュニケーション及びコンフィギュレーション・レジスタ１３２のＡＵＸ０レジスタのビット０は、フラグとなっている。このフラグは、カメラが高フレームｄａｔａｏｕｔモードで動作すべきかどうかを示す。したがって、ライン２０３のＵＮＴＩＬ（ＡＵＸ０［０］）により、フラグ・ビットが高フレームｄａｔａｏｕｔモードのままであることを示している限り、次のコード・ブロック（サブルーチンで終わる）は何度も繰り返される。

次に、水平タイミング信号Ｈ１を有効化することが望まれる。上で述べたように、それぞれの水平タイミング信号端子は、制御レジスタ１３２のうちの１つにおいて有効化ビットが関連付けられている。このレジスタは、ＡＵＸ３と示されている。そこで、Ｈ１に対応するＧＰ３内のビットがライン２０４でセットされ、ライン２０５でレジスタＧＰ３の内容がＡＵＸ３に移され、Ｈ１に対し所望の有効化ビットがセットされる。

このＣＣＤセンサに対して、垂直同期信号ＶＤはセットを開始する。これはライン２０６で行われる。このときに、ＣＣＤセンサには望ましくない残留電荷が生じている。そこで、単一の「ｄａｔａｏｕｔ＿ｌｉｎｅ」サブルーチン・オペレーションが実行され、電荷移動が実行される前にＣＣＤセンサ内に存在するであろうそのようなゴミが除去される。単一の「ｄａｔａｏｕｔライン」は、サブルーチン「ｄａｔａｏｕｔ＿ｌｉｎｅ」を呼び出すことによりライン２０７で実行される。サブルーチン「ｄａｔａｏｕｔ＿ｌｉｎｅ」はライン２０８から始まる。

図１７は、「ｄａｔａｏｕｔ＿ｌｉｎｅ」サブルーチンの所望の波形を例示する図である。水平タイミング信号Ｈ１Ａ、Ｈ１Ｂは、最初はアクティブ（有効）であり、その後、ＭＣＬＫ番号４４で無効にされることに注意されたい。遅延（４２）動作がライン２１１で実行された後、Ｈ１とＨ２タイミング信号端子に対応するＡＵＸ３の有効化ビットがライン２１２でリセットされる。これらのビットのリセットは、クロック・サイクル４４である、次のＭＣＬＫサイクルで有効になる。したがって、Ｈ１Ａ、Ｈ１Ｂは、図１７に示されているように、ＭＣＬＫ ４４で無効にされる。

他のタイミング信号による値の変化を引き起こす一連のオペレーションの後、Ｈ１とＨ２タイミング信号に対応するＡＵＸ３の有効化ビットは、再び、ライン２１３でセットされる。示されているように、Ｈ１とＨ２の有効化は、図１７の波形において望むとおり次のＭＣＬＫ（ＭＣＬＫ ９８０）で実行される。

図１７の波形が生成された後、実行はライン２０９まで続く。ライン２０９では、データ「ｒｅａｄｏｕｔ＿ｌｉｎｅ」サブルーチンが呼び出される。このルーチンにより、タイミング信号がＣＣＤセンサに供給され、サンプル電荷がＣＣＤのセンサから記憶素子に移動する。「ｒｅａｄｏｕｔ＿ｌｉｎｅ」サブルーチンがライン２１９から始まる。ライン２１４で、レジスタＲＧＰ３にカウント値６がロードされる。このカウンタ値を使用して、ＣＣＤの行１０に到達するまでライン２１５とライン２１６との間をループする。ＣＣＤセンサ要件によれば、垂直同期信号はフレーム内のこの点でリセットする。ライン２１７で、垂直同期信号ＶＤに対応するレジスタＧＰ０内のレジスタ・ビットがリセットされる。その後、行２４４に到達するまでループ内で再び「ｄａｔａｏｕｔ＿ｌｉｎｅ」サブルーチンが呼ばれる。オペレーションが高速ｒｅａｄｏｕｔモードで続行される場合、フラグ・ビットＡＵＸ０［０］はそのままセットされる。ＡＵＸ０［０］がセットされた場合、ライン２１８のｇｏｔｏステートメントにより、プロセス全体が繰り返される。

図１７の例では、垂直タイミング信号は、反復カウンタ１３３を使用せずに生成される。むしろ、垂直タイミング信号端子に関連するレジスタ内の複数のビットを単に図１７の波形を生成するのに必要なＭＣＬＫサイクル数でセット及びリセットするだけである。出力端子毎に、書き込み可能レジスタ内に関連するビットが１つある。このレジスタ内のビットの内容は、ハード配線接続を介して出力端子に結合されている。この出力端子上の信号を遷移させるために、プロセッサ１２０は適切な値をレジスタのビットに書き込む。

図１３で、マルチプレクサがレジスタ１３６の１２個のビットを１２個のそれぞれの出力端子Ｖ００〜Ｖ１１に結合するように、レジスタ１３５がロードされる。垂直タイミング信号Ｖ１をハイ・レベルにセットするために、ハイ・レベルへの遷移が垂直タイミング信号Ｖ１で生じる前に、プロセッサ１２０は１ＭＣＬＫサイクルでレジスタ１３６に対応するビットを書き込む。次のＭＣＬＫにおいて、出力端子Ｖ０１上の垂直タイミング信号Ｖ１のハイ・レベル遷移で、ハイ・レベルに遷移する。

図１６の実施形態では、実際のＶ１タイミング信号は、３つの電圧レベルを持つ３値信号である。ＡＦＥ／ＴＧの外部のＶドライバ・チップは、２ビットを制御ビットとともに３つの電源電圧、−８Ｖ、０Ｖ、＋１５Ｖとして受け取る。ドライバ・チップは、これら２ビットを使用して、３値出力信号Ｖ１を発生する。図１６の実施形態では、外部Ｖドライバ・チップを制御する２つのビットは、レジスタＧＰ０のビット０とレジスタＧＰ１のビット０に書き込むことによりセットまたはリセットされる。レジスタＧＰ０及びＧＰ１は、図１３に例示されているレジスタ１３６に対応している。必要な他の垂直タイミング信号も、それらの他の垂直タイミング信号に関連するレジスタ内のビットに書き込むことにより同様にして発生する。

本発明は、説明のため特定のいくつかの実施形態に関して説明されているが、本発明はそれらに限られない。したがって、説明されている実施形態のさまざまな機能のさまざまな修正、適合、及び組み合わせは、請求項で規定している本発明の範囲から逸脱することなく、実施することができる。

（従来技術）従来の消費者市場向けデジタル・スチル・カメラのブロック図である。 （従来技術）ＣＣＤイメージ・センサの簡略化された図である。 （従来技術）図２のＣＣＤイメージ・センサ内の回路を例示する簡略化された図である。 （従来技術）図３の回路によるサンプル電荷のシフトを引き起こす波形の図である。 （従来技術）センサの列が記憶セル及び垂直トランスファ・ライン・リソースを共有するより関連性のあるＣＣＤイメージ・センサの簡略化された図である。 （従来技術）図５の回路によるサンプル電荷の垂直方向及び水平方向のシフトを引き起こす波形の図である。 （従来技術）高速読み出しモードのピクセル混合を採用するなおいっそう複雑なＣＣＤイメージ・センサの簡略化された図である。水平及び垂直混合の両方が使用される。 （従来技術）図７の回路によるサンプル電荷の垂直方向及び水平方向のシフトを引き起こす波形の図である。 （従来技術）所望の垂直タイミング信号セットを出力するように従来技術のプログラム可能ＡＦＥ及びタイミング発生器をプログラムする方法を例示する図である。 （従来技術）複数の従来のＡＦＥ／ＴＧ集積回路を使用して複数のイメージ・センサからイメージ・データを受け取るために使用される従来の方法を例示する簡略化された図である。 第１の新規性のある態様によるデジタル・イメージ・キャプチャ・デバイスの簡略化された図である。デジタル・イメージ・キャプチャ・デバイスは、３つのＡＦＥ／ＴＧ集積回路を使用する。ＡＦＥ／ＴＧとＤＩＰとの間に追加の多重化回路を使用するのではなくむしろ、別のマルチプレクサ回路が使用されないように２値化サンプル・データを出力するようにＡＦＥ／ＴＧを設計した。３つのＡＦＥ／ＴＧ集積回路はそれぞれ、５ビットに短縮された２値化されたサンプル・データを出力する。第１のＡＦＥ／ＴＧは５ビット値を、ＤＩＰにまで延びているパラレル・バスの上位５ビット上に出力する。第２のＡＦＥ／ＴＧは、５ビット値をパラレル・バスの次の５ビット上に出力する。第３のＡＦＥ／ＴＧは、５ビット値をパラレル・バスの次の５ビット上に出力する。３つのＡＦＥ／ＴＧ集積回路は、それぞれがサンプル値を同時にパラレル・バス上に出力するように同期化されている。このようにして、ＡＦＥ／ＴＧとＤＩＰとの間の専用の比較的低ノイズのラインが設けられる。これらのラインは、比較的負荷が低く、そのため、データを高速に転送できる。第２の新規性のある態様によれば、ＡＦＥ／ＴＧ集積回路は、プログラムが実行されると、ＡＦＥ／ＴＧ集積回路がソフトウェアによる定義に従い水平タイミング信号と垂直タイミング信号を出力するようにプログラムを実行するプロセッサを備える。ブート時に、ソフトウェアはシリアル・バスを介してＡＦＥ／ＴＧにロードされる。３つのＡＦＥ／ＴＧ集積回路が互いに同期してコードを実行できるように特別な同期方式がとられている。 図１１のＡＦＥ／ＴＧ集積回路のより詳細なブロック図である。 図１２のＡＦＥ／ＴＧ集積回路のタイミング発生器部のより詳細なブロック図である。 図１３のタイミング発生器部の水平タイミング発生器回路の回路の一部を示す簡略化された図である。 垂直タイミング発生器部がカスタマイズされたタイミング信号を発生するように動作する仕方を制御するために使用できるレジスタの図である。 図１２のＡＦＥ／ＴＧ集積回路のプロセッサ上で実行されるソフトウェア・ソース・コード・プログラムのリスティングである。通常、このようなプログラムは、プロセッサの命令セットに合わせて作成されているコンパイラによりコンパイルされ、その結果得られるオブジェクト・コードがシリアル・バス・インターフェイスを介してＡＦＥ／ＴＧのプログラム・メモリ内にロードされる。 図１６のコードが図１３のＡＦＥ／ＴＧのプロセッサにより実行されたときに発生する垂直、水平タイミング信号の波形図である。

符号の説明

１…デジタル・スチル・カメラ、２…レンズ、３…イメージ・センサ、４…タイミング発生器（ＴＧ）集積回路、５…垂直ドライバ、６…デジタル・イメージ処理（ＤＩＰ）集積回路、７…大容量記憶装置、８…表示装置、９…マイクロコントローラ、１０…モータ・ドライバ回路、１１…ＣＣＤイメージ・センサ、１２…センサ、１３…記憶素子、１４…記憶素子の行、１５…記憶素子、１６…記憶素子、１７、１８…スイッチ、１９…少し複雑なＣＣＤセンサ、２０…初期ハイ・レベル・パルス、２１…水平シフト・パルス集合全体、２２…ハイ・レベル・パルス、２３…ＣＣＤセンサ３０、３１…ハイ・レベル・パルス、３２〜３４…ＡＦＥ／ＴＧ、３５…ＤＩＰ、３６…１６ビット・バス、３７…多重化回路、３８、３９…１６ビット・バス、１００…デジタル・カメラ、１０１〜１０３…イメージ・センサ、１０４〜１０６…３つのアナログ・フロントエンド及びタイミグ発生器（ＡＦＥ／ＴＧ）集積回路、１０７…デジタル・イメージ・プロセッサ（ＤＩＰ）集積回路、１０８…水晶発振器、１０９…マイクロコントローラ、１１０…ブート用読み出し専用メモリ（ＲＯＭ）、１１４…シリアル・バス、１１５…アナログ・フロントエンド部、１１６…タイミング発生器部、１１７、１１８…入力端子、１１９…インターフェイス、１２０…プロセッサ、１２１…プログラム・メモリ、１２２…シリアル・インターフェイス、１２３…コンフィギュレーション及びコミュニケーション・レジスタ、１２４…垂直タイミング信号発生回路、１２５…水平タイミング信号発生回路、１２６、１２７…端子、１２８、１２９…単一ポートＳＲＡＭバンク、１３０…細密遅延ロック・ループ（ＤＬＬ）、１３１…セット／リセット部、１３２…制御レジスタ、１３３…反復カウンタ、１３４…一組のマルチプレクサ、１３５〜１３９…一組の制御レジスタ

Claims (20)

1. イメージ・センサを駆動するタイミング信号を発生するタイミング発生器であって、
   端子と、
   メモリと、
   前記メモリに格納された命令のプログラムを実行するプロセッサと
   を備え、前記プログラムの実行により前記タイミング信号が生成され、そのタイミング信号を出力するタイミング発生器。
2. 前記プログラムは、前記プロセッサにより実行されると、前記タイミング信号を第１のデジタル論理レベルから第２のデジタル論理レベルに遷移させる命令を含む請求項１に記載のタイミング発生器。
3. 前記プログラムが水平タイミング信号発生器を構成する命令を含み、前記イメージ・センサに供給される前記タイミング信号を前記水平タイミング信号発生器が発生させる請求項１に記載のタイミング発生器。
4. さらに、
   シリアル・インターフェイスを備え、前記命令のプログラムは前記シリアル・インターフェイスを介してタイミング発生器にロードされ、命令の前記プログラムがロードされた後、前記プロセッサは前記プログラムを実行する請求項１に記載のタイミング発生器。
5. 前記タイミング信号は水平タイミング信号であり、前記イメージ・センサはＣＣＤイメージ・センサである請求項１に記載のタイミング発生器。
6. さらに、
   信号を受け取り、前記信号の複数の遅延信号を出力する遅延ロック・ループと、
   選択された一対の前記遅延信号を使用し、前記タイミング信号を発生させるセット／リセット回路とを備える請求項１に記載のタイミング発生器。
7. さらに、
   プロセッサが前記複数の遅延信号のうちどの２つが前記選択された対であるかを判別する値を書き込めるレジスタを備える請求項６に記載のタイミング発生器。
8. 前記タイミング信号を前記イメージ・センサに供給するアナログ・フロントエンド及びタイミング発生器（ＡＦＥ／ＴＧ）集積回路の一部である請求項１に記載のタイミング発生器。
9. さらに、
   ある時間の範囲内で調整可能な信号のエッジを持つ前記タイミング信号を出力し、前記プロセッサはある周期のクロック信号によりクロックの供給を受け、前記クロック信号の前記周期は前記時間よりも実質的に長いタイミング発生器を含む請求項１に記載のタイミング発生器。
10. 前記プロセッサは、値をレジスタ内にロードすることにより前記タイミング信号のエッジの１つのタイミングを判別する請求項９に記載のタイミング発生器。
11. 前記プロセッサは命令セットを備え、前記メモリから命令をフェッチする請求項１に記載のタイミング発生器。
12. パラレル出力ポートを備え、第１の出力モード及び第２の出力モードを持ち、前記第１の出力モードで前記出力ポートから２値化されたサンプル値のストリームを出力し、前記第２の出力モードで前記出力ポートから短縮されたサンプル値のストリームを出力するアナログ・フロントエンド及びタイミング発生器ＡＦＥ／ＴＧ集積回路の一部である請求項１に記載のタイミング発生器。
13. 前記ＡＦＥ／ＴＧは同期信号を受け取り、その同期信号を使用して、前記第２のモードで短縮されたサンプル値の出力を同期させる請求項１２に記載のタイミング発生器。
14. さらに、
    コミュニケーション・レジスタと、
    シリアル・インターフェイスとを備え、情報が前記シリアル・インターフェイスを介して前記タイミング発生器に転送され、前記コミュニケーション・レジスタに書き込まれ、前記プロセッサは前記情報を使用して前記タイミング信号のタイミングをフレーム毎に修正する請求項１に記載のタイミング発生器。
15. 前記タイミング信号を修正して、イメージ・キャプチャ時に前記イメージ・センサの動きにより生じるジッタを低減させる請求項１４に記載のタイミング発生器。
16. イメージ・センサを駆動するタイミング信号を発生するタイミング発生器であって、
    端子と、
    メモリと、
    前記メモリに格納されている命令をフェッチして実行する手段とを備え、前記命令の実行により前記タイミング信号が生成され、そのタイミング信号を出力するタイミング発生器。
17. 複数の命令からなるプログラムを、プロセッサを含むタイミング発生器にロードすることと、
    タイミング信号が生成され、前記タイミング発生器から出力されるように前記プロセッサで前記命令を実行することと、
    前記タイミング信号をイメージ・センサに供給することと
    を含む方法。
18. 前記タイミング発生器は、アナログ・フロントエンド及びタイミング発生器（ＡＦＥ／ＴＧ）集積回路の一部である請求項１７に記載の方法。
19. 前記ＡＦＥ／ＴＧと前記イメージ・センサは、デジタル・カメラの一部であり、前記プログラムの前記ロードが前記カメラの電源投入後に実行される請求項１８に記載の方法。
20. 前記タイミング発生器は水平タイミング信号発生器を備え、前記プロセッサは前記水平タイミング信号発生器の複数のレジスタに複数の値を書き込むことにより前記水平タイミング信号発生器をセットアップし、前記水平タイミング信号発生器がセットアップされた後、前記プロセッサは、前記水平タイミング信号発生器を有効化し、これにより前記水平タイミング信号発生器が前記タイミング信号を発生する請求項１７に記載の方法。

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