JPH06261174A - Ｃｃｄセンサ駆動信号用データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 多品種のＣＣＤセンサを駆動し得る簡易なＣ
ＣＤセンサ駆動信号用データ処理装置を提供する。 【構成】 ＣＣＤセンサ１１を駆動する駆動信号ΦＳ２
の１ライン分のデータパターンを作成するデータ作成手
段１２を設け、このデータ作成手段１２により作成され
た１ライン分のデータパターンが記憶されるメモリ２０
と、このメモリ２０に１ライン分のデータパターンを格
納する格納手段２１，２２と、この格納手段２１，２２
によりメモリ２０に格納され記憶された１ライン分のデ
ータパターンに連続して繰返しアクセスするアドレスジ
ェネレータ２３と、このアドレスジェネレータ２３によ
りアクセスされてメモリ２０から連続して繰返し出力さ
れるメモリ出力データΦＳ１のタイミング調整をしてＣ
ＣＤセンサ１１に駆動信号ΦＳ２として出力するタイミ
ング調整手段２４，２５とを備えたタイミングジェネレ
ータ１３を設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル複写機、ファ
クシミリ等の画像読取装置に利用されるＣＣＤセンサ駆
動信号用データ処理装置に関する。

【０００２】

【従来の技術】デジタル複写機等の画像読取装置に用い
られるＣＣＤ（Ｃharge Ｃoupled Ｄevice）センサ１を
駆動する従来のタイミングジェネレータ２の一例を図６
に基づいて説明する。このタイミングジェネレータ２で
は、マスタクロック発振器３により発生されたマスタク
ロックφは分周回路４で分周されて画素クロックφ１と
なり、主走査用の同期式カウンタ５と、副走査用の同期
式カウンタ６と、シフトレジスタ７と、リセットパルス
発生回路８と、ライン走査信号発生回路９と、タイミン
グ調整用遅延回路１０とに入力される。すると、同期式
カウンタ５はＣＣＤセンサ１の１ラインの幅となるまで
画素クロックφ１を計数してその計数値に到達した時に
パルスを出力し、同期式カウンタ６は入力されたパルス
の数を計数してそのパルスをライン走査信号発生回路９
に出力する。このライン走査信号発生回路９では、同期
式カウンタ６の出力パルスと画素クロックφ１とに基づ
いて走査信号φＳＨを発生するとともに、リセット信号
を同期式カウンタ５にフィードバックしこの同期式カウ
ンタ５の計数値をリセットする。また、リセットパルス
発生回路８では、シフトレジスタ７から出力されるシフ
トパルスと画素クロックφ１とに基づいてリセットパル
スφＲＳを発生する。そして、タイミング調整用遅延回
路１０では、画素クロックφ１を逆転して２相の画素ク
ロックφ１，φ２を生成するとともに、これらの２相ク
ロックφ１，φ２と走査信号φＳＨとリセットパルスφ
ＲＳとをＣＣＤセンサ１の規定のタイミングに調整して
駆動信号としてＣＣＤセンサ１に出力するようになって
いる。なお、これらの各々の回路は、何れもカウンタ、
フリップフロップ、シフトレジスタ等によって形成され
たものである。

【０００３】ここに、タイミングジェネレータ２によっ
て駆動されるＣＣＤセンサ１の駆動信号の一例を図７に
示す。同図には、同期式カウンタ５，６によって走査信
号φＳＨの長さ、有効画像領域の長さ、無効画像領域の
長さ等が計数されることによって生成される駆動信号
（走査信号φＳＨ、２相クロックφ１，φ２、リセット
パルスφＲＳ）や、これらの駆動信号によってＣＣＤセ
ンサ１が駆動されて得られるダミー出力信号ＤＯＳ、出
力信号ＯＳ等が示されている。

【０００４】

【発明が解決しようとする課題】しかしながら、図６に
示したタイミングジェネレータ２では、ＣＣＤセンサの
種類を限定すれば、駆動信号のタイミング調整をするだ
けで使用できるが、駆動信号の数やタイミングの違った
ＣＣＤセンサを駆動することを考えると融通性がない。
よって、駆動対象となるＣＣＤセンサが１種類に限定さ
れてしまうことになり、様々な種類のＣＣＤセンサを駆
動することができず、ＣＣＤセンサの種類を変更したな
ら、回路全体を設計し直さなければならなくなる。特
に、最近では、ＣＣＤセンサの高速化に伴って多チャン
ネルの信号で駆動するものも増えてきており、タイミン
グジェネレータの回路も複雑さを増してきているため、
２チャンネルのＣＣＤセンサを４チャンネルのＣＣＤセ
ンサに交換するといったように信号の数が増える場合に
は、タイミングジェネレータの回路設計から基板の設計
まで変更しなければならなくなる。例えば、回路基板の
設計変更から完成までは通常１〜２ヵ月の期間を要する
ことを考えると、図６に示すタイミングジェネレータ２
では、ＤＩＰタイプの２０ピン相当の論理ＩＣ（Ｉnteg
rated Ｃircuit）が２０個程度で構成できるが、駆動信
号の多い多チャンネルのＣＣＤセンサに対応しようとす
れば、ＩＣの数も増え、設計変更も容易ではない。この
ように、従来にあっては、ＣＣＤセンサの品種毎にタイ
ミングジェネレータの回路設計や基板設計をやり直さな
ければならず、時間的にもコスト的にも無駄が多いもの
となっていた。

【０００５】具体的には、設計上の都合でＣＣＤセンサ
を他メーカーのものに交換する必要があり、図７に示す
ようなタイミングで駆動されるＣＣＤセンサ（１ライン
出力期間が１９１６画素分、有効画素信号が１８４０画
素分）を図８に示すようなタイミングで駆動されるＣＣ
Ｄセンサ（１ライン出力期間が２０９４画素分、有効画
素信号が２０４８画素分）と交換したところ、イメージ
を読み取ることができず、例えば、Ａ４の原稿を読み取
らせると、主走査方向で（１−１８４０／２０４８）×
１００＝１０％の読めない領域ができたという結果が得
られた。この場合、画素数が違うため、ハードウェアの
変更なしに種類の異なるＣＣＤセンサには対応できない
ものとなる。

【０００６】ここで、図７に示すような駆動信号で駆動
されるＣＣＤセンサと図８に示すような駆動信号で駆動
されるＣＣＤセンサとを比較した場合、駆動信号の違い
が画素数だけなので、カウンタの計数長を変更するだけ
でよいが、さらに、図９に示すようなタイミングで駆動
されるＡチップとＢチップに分割されたＣＣＤセンサと
交換すると、駆動信号の数やタイミングが違うため、ま
ったく動作しないという結果が得られた。そこで、図６
に示したタイミングジェネレータ２の回路変更をするこ
とで対応しようとすれば、シフトレジスタ７とリセット
パルス発生回路８とライン走査信号発生回路９とを変更
する必要があり、しかも、信号の数が多いので、新たに
回路を付け加えなければならない。これだけで、ゲート
ＩＣが３，４個、増えることになる。もし、ＰＣＢ（Ｐ
rinted Ｃircuit base Ｂoard ）上に作成した回路であ
れば、新規に基板を設計することが必要となる。

【０００７】

【課題を解決するための手段】本発明では、ＣＣＤセン
サを駆動する駆動信号の１ライン分のデータパターンを
作成するデータ作成手段を設け、このデータ作成手段に
より作成された前記１ライン分のデータパターンが記憶
されるメモリと、このメモリに前記１ライン分のデータ
パターンを格納する格納手段と、この格納手段により前
記メモリに格納され記憶された前記１ライン分のデータ
パターンに連続して繰返しアクセスするアドレスジェネ
レータと、このアドレスジェネレータによりアクセスさ
れて前記メモリから連続して繰返し出力されるデータパ
ターンのタイミング調整をして前記ＣＣＤセンサに駆動
信号として出力するタイミング調整手段とを備えたタイ
ミングジェネレータを設けた。

【０００８】

【作用】本発明においては、データ作成手段によりＣＣ
Ｄセンサを駆動する駆動信号の１ライン分のデータパタ
ーンを作成し、この１ライン分のデータパターンをタイ
ミングジェネレータのメモリに記憶し、アドレスジェネ
レータで繰返し出力することにより、簡単な回路構成で
タイミングの違う信号や信号数が増減する信号を発生さ
せることが可能となる。

【０００９】

【実施例】本発明の一実施例を図１ないし図５に基づい
て説明する。まず、図２は本実施例のＣＣＤセンサ駆動
信号用データ処理装置の概略構成を示すもので、このＣ
ＣＤセンサ駆動信号用データ処理装置は、ＣＣＤセンサ
（後述する図１参照）１１を駆動する駆動信号の１ライ
ン分のデータパターンを作成するデータ作成手段として
のホストコンピュータ（ワークステーション、パーソナ
ルコンピュータ等）１２と、このホストコンピュータ１
２で作成された前記１ライン分のデータパターンに基づ
いて駆動信号を発生するタイミングジェネレータ１３と
をバスラインｂを介して接続したものである。そして、
前記ホストコンピュータ１２は、ディスプレイ１４、画
面表示制御装置１５、キーボード１６、コマンド解析装
置１７、デジタルデータの編集や記憶を行うデータ作成
装置１８、外部装置にデータを転送する外部入出力制御
装置１９等を備えている。

【００１０】一方、図１は前記タイミングジェネレータ
１３の具体的な回路構成を示すもので、前記ホストコン
ピュータ１２で作成された前記１ライン分のデータパタ
ーンが記憶されるＳＲＡＭ（Ｓtatic Ｒandom Ａccess
Ｍemory ）等のメモリ２０が設けられている。このメモ
リ２０には、アドレスバスｂ１によって前記ホストコン
ピュータ１２と接続されたマルチプレクサ２１がアドレ
スバスｂ２を介して接続されるとともに、データバスｂ
３によって前記ホストコンピュータ１２と接続されたバ
ストランシーバ２２がデータバスｂ４を介して接続され
ている。これらのマルチプレクサ２１とバストランシー
バ２２とは、前記ホストコンピュータ１２から出力され
る前記１ライン分のデータパターンを前記メモリ２０に
格納する格納手段となる。また、この格納手段により前
記メモリ２０に格納された前記１ライン分のデータパタ
ーンに連続して繰返しアクセスするアドレスジェネレー
タ２３がアドレスバスｂ５を介して前記マルチプレクサ
２１に接続されている。さらに、前記メモリ２０の出力
側には前記データバスｂ４を介してラッチ２４が接続さ
れ、このラッチ２４の出力側にはデータバスｂ６を介し
てタイミング調整用遅延回路２５が接続され、このタイ
ミング調整用遅延回路２５の出力側はデータバスｂ７を
介してＣＣＤセンサ１１に接続されている。これらのラ
ッチ２４とタイミング調整用遅延回路２５とは、前記ア
ドレスジェネレータ２３によりアクセスされて前記メモ
リ２０から連続して繰返し出力されるメモリ出力データ
ΦＳ１のタイミング調整をしてＣＣＤセンサ１１に駆動
信号ΦＳ２として出力するタイミング調整手段となる。
なお、ＣＣＤセンサ１１には個々にタイミングの規定条
件があるため、前記タイミング調整用遅延回路２５はそ
のタイミングに合うように調整を行うもので、ディレイ
ラインや、抵抗ＲとコンデンサＣとによる遅延回路で形
成すればよい。

【００１１】また、前記アドレスジェネレータ２３にマ
スタクロックΦを与えるとともに、前記ラッチ２４にラ
ッチ信号ΦＬを与えるマスタクロック発振器２６が設け
られている。そして、前記マルチプレクサ２１と前記バ
ストランシーバ２２と前記ラッチ２４とにセレクト信号
Ｓｅを与えるディプスイッチ等のセレクト回路２７が設
けられている。さらに、前記マルチプレクサ２１には、
前記ホストコンピュータ１２からライト信号ＷＲが入力
されるとともに、前記アドレスジェネレータ２３からリ
ード信号ＲＤが入力されるようになっている。

【００１２】このような構成において、まず、ホストコ
ンピュータ１２によるＣＣＤセンサ１１の駆動信号ΦＳ
２の１ライン分のデータパターンの作成手順を図３及び
図４を参照して説明する。図３は走査信号ΦＳＨ、２相
クロック（画素クロック）Φ１Ａ，Φ２Ａ、リセットパ
ルスΦＲＳ等からなる駆動信号ΦＳ２と、マスタクロッ
クΦと、データパターンＤｐの一部とを示すもので、同
図に示すように、駆動信号ΦＳ２はΦＳＨ区間（走査信
号）とΦ１Ａ区間（画素クロック）とに分けることがで
き、ΦＳＨ区間のデータパターンＤｐを作成したら、Φ
１Ａ区間のデータパターンＤｐをＣＣＤセンサ１１の画
素数分だけ繰り返せば、１ライン分のデータパターンＤ
ｐが作成可能となる。即ち、図４のフローチャートに示
すように、各制御変数の初期化を行った後、ΦＳＨ区間
のデータパターンＤｐをキーボード１６から入力し、こ
の入力したデータパターンＤｐをデータ作成装置１８の
データ格納領域に順次格納していく。このような動作を
ΦＳＨ区間の最後のデータパターンＤｐになるまで繰返
し行い、ΦＳＨ区間の最後のデータパターンＤｐをデー
タ作成装置１８のデータ格納領域に格納したなら、ΦＳ
Ｈ区間のデータパターンの作成を終了し、続いてΦ１Ａ
区間のデータパターンの作成に移る。そして、Φ１Ａ区
間のデータパターンＤｐを順次キーボード１６から入力
し、入力したデータパターンＤｐをデータ作成装置１８
のデータ格納領域に順次格納していく。このような動作
をΦ１Ａ区間の最後のデータパターンＤｐになるまで繰
返し行い、Φ１Ａ区間の最後のデータパターンＤｐをデ
ータ作成装置１８のデータ格納領域に格納したなら、Φ
１Ａ区間のデータパターンＤｐをＣＣＤセンサ１１の画
素数分だけ繰返すことで、ＣＣＤセンサ１１の１ライン
分のデータパターンＤｐの作成を終了する。このよう
に、ホストコンピュータ１２では、ＣＣＤセンサ１１の
駆動信号ΦＳ２が同じパターンの繰返しが多いという物
理的性質を利用して高速なデータ作成を可能にしてい
る。その後、ホストコンピュータ１２によって作成され
た駆動信号ΦＳ２の１ライン分のデータパターンＤｐ
は、外部入出力制御装置１９を通してタイミングジェネ
レータ１３のメモリ２０に転送されることになる。

【００１３】次に、駆動信号ΦＳ２を発生するまでのタ
イミングジェネレータ１３の制御動作を図１及び図５を
参照して説明する。まず、メモリ２０にデータパターン
Ｄｐを記憶させるモードでは、セレクト回路２７からの
セレクト信号Ｓｅによってマルチプレクサ２１でアドレ
スバスｂ１のアドレス指定信号とライト信号ＷＲとを選
択してメモリ２０に入力する。同時に、セレクト回路２
７のセレクト信号Ｓｅによってラッチ２４をディセーブ
ルに、バストランシーバ２２をイネーブルに設定し、ホ
ストコンピュータ１２から１ライン分のデータパターン
Ｄｐを、データバスｂ３、バストランシーバ２２、デー
タバスｂ４を通してメモリ２０の指定されたアドレスに
格納し記憶する。

【００１４】また、ＣＣＤセンサ１１を駆動するモード
では、セレクト回路２７のセレクト信号Ｓｅによってマ
ルチプレクサ２１でアドレスジェネレータ２３のリード
信号ＲＤを選択してメモリ２０に入力するとともに、バ
ストランシーバ２２をディセーブルに、ラッチ２４をイ
ネーブルに設定する。ここで、マスタクロック発振器２
６から出力されるマスタクロックΦをメモリ２０の読み
出しクロックとしてアドレスジェネレータ２３に送る。
すると、アドレスジェネレータ２３はリングカウンタに
なっていてメモリ２０に記憶されたデータパターンＤｐ
に連続的に繰返しアクセスする。これにより読み出され
たデータパターンＤｐをデータバスｂ４を通してラッチ
２４で１度ラッチし、さらにデータバスｂ６を通してタ
イミング調整用遅延回路２５に送ってＣＣＤセンサ１１
のタイミングの規定条件に合うようにタイミング調整し
た後、データバスｂ７を通して駆動信号ΦＳ２としてＣ
ＣＤセンサ１１に送る。なお、マスタクロックΦの周期
は、駆動信号ΦＳ２の全てのエッジ（立上りエッジと立
下りエッジ）がマスタクロックΦのエッジ位置にくるよ
うに選べばよい。

【００１５】上述したように、本実施例では、駆動信号
ΦＳ２の１ライン分のデータパターンＤｐをタイミング
ジェネレータ１３のメモリ２０に記憶させておき、アド
レスジェネレータ２３によって繰返し出力させることに
よりＣＣＤセンサ１１を駆動し、１ラインの長さの違い
は、アドレスジェネレータ２３のカウント数を変更する
ことによって対応している。しかも、駆動信号ΦＳ２の
数が増減してもデータバスｂの余ったラインを新たに追
加或いは削減するだけでよい。

【００１６】したがって、タイミングジェネレータ１３
のメモリ２０に記憶させるＣＣＤセンサ１１の１ライン
分のデータパターンをホストコンピュータ１２によって
編集し直すことにより、ハードウェアの変更をすること
なく多品種のＣＣＤセンサを駆動することが可能とな
る。しかも、図６に示した従来のタイミングジェネレー
タ２と比較して１／４程度の簡単な回路構成で実現し得
るものとなる。例えば、図６はタイミングジェネレータ
２の概略図であるため回路の規模は判断しにくいが、汎
用のＩＣで構成したとするとＩＣが２０個程になり、図
１のタイミングジェネレータ１３の構成例と比較すると
４倍程度の規模になる。ここで、図１と図６の回路規模
を単純に比較すると、図１の方が回路規模が大きいよう
に見えるが、図６はタイミングジェネレータ２の機能の
概略を示しているため、ゲートＩＣで構成すると、図６
のタイミングジェネレータ２は、図１のタイミングジェ
ネレータ１３の回路規模の約４倍となる。

【００１７】

【発明の効果】上述のように本発明は、ＣＣＤセンサを
駆動する駆動信号の１ライン分のデータパターンを作成
するデータ作成手段を設け、このデータ作成手段により
作成された前記１ライン分のデータパターンが記憶され
るメモリと、このメモリに前記１ライン分のデータパタ
ーンを格納する格納手段と、この格納手段により前記メ
モリに格納され記憶された前記１ライン分のデータパタ
ーンに連続して繰返しアクセスするアドレスジェネレー
タと、このアドレスジェネレータによりアクセスされて
前記メモリから連続して繰返し出力されるデータパター
ンのタイミング調整をして前記ＣＣＤセンサに駆動信号
として出力するタイミング調整手段とを備えたタイミン
グジェネレータを設けたので、データ作成手段によりＣ
ＣＤセンサを駆動する駆動信号の１ライン分のデータパ
ターンを作成し、この１ライン分のデータパターンをメ
モリに記憶し、アドレスジェネレータで繰返し出力する
ことにより、簡単な回路構成でタイミングの違う信号や
信号数が増減する信号を発生させることができ、これに
より、データ作成手段によって駆動信号のデータパター
ンを編集し直すことで、ハードウェアの変更をすること
なく多品種のＣＣＤセンサを駆動することができるもの
である。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】ＣＣＤセンサ駆動信号用データ処理装置の概略
ブロック図である。

【図３】ＣＣＤセンサの駆動信号及びそのデータパター
ンを示すタイミングチャートである。

【図４】ホストコンピュータによるデータパターン作成
手順を示すフローチャートである。

【図５】タイミングジェネレータの各部の信号波形を示
すタイミングチャートである。

【図６】従来例を示すブロック図である。

【図７】ＣＣＤセンサの駆動信号及び出力信号を示すタ
イミンクチャートである。

【図８】他の種類のＣＣＤセンサの駆動信号及び出力信
号を示すタイミングチャートである。

【図９】さらに他の種類のＣＣＤセンサの駆動信号及び
出力信号を示すタイミングチャートである。

【符号の説明】

１１ ＣＣＤセンサ １２ データ作成手段 １３ タイミングジェネレータ ２０ メモリ ２１，２２ 格納手段 ２３ アドレスジェネレータ ２４，２５ タイミング調整手段 Ｄｐ データパターン ΦＳ２ 駆動信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＣＣＤセンサを駆動する駆動信号の１ラ
   イン分のデータパターンを作成するデータ作成手段と、
   このデータ作成手段により作成された前記１ライン分の
   データパターンが記憶されるメモリとこのメモリに前記
   １ライン分のデータパターンを格納する格納手段とこの
   格納手段により前記メモリに格納され記憶された前記１
   ライン分のデータパターンに連続して繰返しアクセスす
   るアドレスジェネレータとこのアドレスジェネレータに
   よりアクセスされて前記メモリから連続して繰返し出力
   されるデータパターンのタイミング調整をして前記ＣＣ
   Ｄセンサに駆動信号として出力するタイミング調整手段
   とを備えたタイミングジェネレータとよりなることを特
   徴とするＣＣＤセンサ駆動信号用データ処理装置。