JP2008017088A - 固体撮像素子駆動装置及びデジタルカメラ - Google Patents

Abstract

【課題】固体撮像素子の駆動パルスを低ノイズで生成する。
【解決手段】第１種類と第２種類に分けた固体撮像素子駆動パルスのうち第１種類の駆動パルスを第１カウンタの計数値に基づいて生成する第１駆動パルス生成部と第２種類の駆動パルスを第２カウンタの計数値に基づいて生成する第２駆動パルス生成部とを備える固体撮像素子駆動装置であって、第２駆動パルス生成部は、第２種類の駆動パルスの状態を論理値で格納した第１メモリと、クロックを計数する第２カウンタと、該第２カウンタの計数値を用い第１メモリからの論理値の読み出しを命令するｓｔａｒｔ，ｗａｉｔコマンドおよび第２カウンタの動作停止を命令するｒｅｔｕｒｎコマンドが格納される第２メモリとを備える。第２カウンタの動作が停止されるときは、ノイズの発生が低減される。
【選択図】図６

Description

本発明はデジタルカメラ等に搭載される固体撮像素子を駆動する装置に係り、特に、少ないデータメモリ量で種々の駆動パルスを低ノイズで生成し固体撮像素子を駆動することができる固体撮像素子駆動装置及びデジタルカメラに関する。

デジタルスチルカメラやデジタルビデオカメラ，カメラ付携帯電話機等（以下、デジタルカメラという。）に用いられているＣＣＤ型やＣＭＯＳ型等の固体撮像素子は、撮像素子駆動装置の生成した駆動パルスによって駆動される。例えばＣＣＤ型固体撮像素子では、垂直転送パルスによって垂直電荷転送路（ＶＣＣＤ）が駆動され、水平転送パルスによって水平電荷転送路（ＨＣＣＤ）が駆動される。

この様な駆動パルスは、例えば下記特許文献１記載の様に、カウンタの計数値と、予めメモリに格納されているパルス変化点データや繰り返し数（ループ数）データ等とに基づいて生成されるが、固体撮像素子を駆動するためのタイミングパルスは数や種類が多く、また、駆動モード（例えば、通常転送モードや高速転送モード等）の違いにより、そのパルス波形も複雑になる。従って、駆動パルスを生成するデータ量は多く、これを格納するメモリも大容量になってしまうという問題がある。

そこで、下記の特許文献２では、４つのメモリを用意し、第１メモリに時系列データ（論理ステータス）を保持し、第２メモリにパルス変化点から次の変化点までの期間長の値を保持し、第３メモリに１周期中の論理変化の繰り返し値を保持し、第４メモリに周期そのものの繰り返し値を保持し、これら４つのメモリの格納データを組み合わせることで、種々の駆動パルスを生成している。

特開２００１―２３８１３８号公報 特開２００２―５１２７０号公報

近年のデジタルカメラに対するユーザの要望は高く、その多機能化，高性能化を図るために、固体撮像素子の駆動パルスも、周期やパルス波形が複雑になってきており、パルス生成に必要となるデータ量も増大する一途である。上記従来技術では、２モード，２段ループの駆動パルスには対処可能であるが、さらに多モード，多段ループの駆動パルスが必要になると、メモリ枚数を増やさなければならない。

また、デジタルカメラの設計仕様を変更して多機能化を図る度に駆動パルス生成データも変更を余儀なくされ、パルス生成の柔軟性が高くないと、パルスデータの設計に要するコストが増大してしまう。

更に、メモリの格納データを用いて駆動パルスを生成する場合、使用するメモリ用カウンタの数が増え、複数のカウンタが同時に動くと駆動パルスに乗るノイズが増大し、撮像画像の画質を劣化させてしまうという問題が生じる。

本発明の目的は、パルス生成データの柔軟な設計を可能とし、また、少ないメモリ容量で多種多様な駆動パルスの生成を可能にし、更にノイズの発生を低減した固体撮像素子駆動装置及びデジタルカメラを提供することにある。

本発明の固体撮像素子駆動装置は、第１種類と第２種類に分けた固体撮像素子駆動パルスのうち前記第１種類の駆動パルスを第１カウンタの計数値に基づいて生成する第１駆動パルス生成部と前記第２種類の駆動パルスを第２カウンタの計数値に基づいて生成する第２駆動パルス生成部とを備える固体撮像素子駆動装置であって、前記第２駆動パルス生成部は、前記第２種類の駆動パルスの状態を論理値で格納した第１メモリと、クロックを計数する前記第２カウンタと、該第２カウンタの計数値を用い前記第１メモリからの前記論理値の読み出しを命令するコマンドおよび前記第２カウンタの動作停止を命令するコマンドが格納される第２メモリとを備えることを特徴とする。

本発明の固体撮像素子駆動装置は、前記固体撮像素子が垂直電荷転送路及び水平電荷転送路を備えるＣＣＤ型固体撮像素子であり、前記第１種類の駆動パルスが、垂直同期信号と水平同期信号とＯＦＤ（オーバーフロードレイン）信号とＣＬＰＯＢ（クランプオプティカルブラック）信号とＰＢＬＫ（プレブランク）信号であり、前記第２種類の駆動パルスが垂直転送パルスと読出パルスと水平転送パルスであり、水平転送期間に前記第２カウンタの動作が前記コマンドによって停止されたときクロック信号がそのまま前記水平転送パルスとして用いられることを特徴とする。

本発明の固体撮像素子駆動装置は、前記第１カウンタがグレーコードカウンタでなる絶対カウンタであり、前記第２カウンタが相対カウンタであることを特徴とする。

本発明の固体撮像素子駆動装置は、前記第１メモリ及び第２メモリの夫々は、前記垂直転送パルス用の第１群と前記読出パルス用の第２群と前記水平転送パルス用の第３群の３群に切り分けられて構成され、前記第２カウンタは各群毎に設けられることを特徴とする。

本発明のデジタルカメラは、固体撮像素子と、該固体撮像素子を駆動する上記のいずれかに記載の固体撮像素子駆動装置とを備えることを特徴とする。

本発明によれば、パルス生成データの柔軟な設計が可能となり、また、少ないメモリ容量で多種多様な駆動パルスを低ノイズで生成することができるため、良好な画質の画像信号を固体撮像素子から出力させることが可能となる。

以下、本発明の一実施形態について、図面を参照して説明する。

図１は、本発明の一実施形態に係るデジタルカメラの主要部分を示す機能ブロック図である。図示するデジタルカメラは、ＣＣＤ型の固体撮像素子１１と、固体撮像素子１１から出力されるアナログ画像データを取り込み相関二重サンプリング処理や信号増幅処理，黒レベル除去処理，アナログデジタル（ＡＤ）変換処理等を行うアナログフロントエンド（ＡＦＥ）回路１２と、ＡＦＥ回路１２から出力されるデジタル画像データを取り込みＹＣ変換処理や圧縮伸長処理等を行うデジタルシグナルプロセッサ（ＤＳＰ）１３と、詳細は後述するタイミングジェネレータ（ＴＧ：撮像素子駆動装置）１４と、ドライブ回路（Ｖ―ｄｒｖ）１５とを備える。

タイミングジェネレータ１４は、ＡＦＥ回路１２から与えられるマスタクロック信号とＤＳＰ１３から与えられる設定値データとに基づいて動作し、水平同期信号ＨＤや垂直同期信号ＶＤ、水平転送パルスφＨ１〜８、垂直転送パルスφＶ１〜８、トランスファーゲート信号（読み出しパルス信号）φＴＧ１〜８、ラインメモリ駆動パルスφＬＭを生成すると共に、ＡＦＥ回路１２を駆動するＡＦＥ駆動信号を生成する。

水平同期信号ＨＤと垂直同期信号ＶＤはタイミングジェネレータ１４からＤＳＰ１３に出力され、水平転送パルスφＨ１〜８は３Ｖ程度の低電圧であるため固体撮像素子１１に直接出力され、垂直転送パルスφＶ１〜８，読み出しパルスφＴＧ１〜８，ラインメモリ駆動パルスφＬＭはドライブ回路１５で昇圧された後、固体撮像素子１１に出力される。

図２は、図１に示す固体撮像素子１１の説明図である。固体撮像素子１１は、半導体基板の表面上に二次元アレイ状に配列形成された多数のフォトダイオード（ＰＤ）２１と、各フォトダイオード列に沿って形成された垂直電荷転送路（ＶＣＣＤ）２２と、半導体基板の下辺部に設けられた水平電荷転送路（ＨＣＣＤ）２３と、各垂直電荷転送路２２の端部と水平電荷転送２３との間に設けられたラインメモリ（ＬＭ）２４と、水平電荷転送路２３の出力段に設けられた出力アンプ２５とを備えて構成される。

ラインメモリ２４とは、例えば特開２０００―３５００９９号公報に記載されている様に、垂直電荷転送路２３によって転送されてきた信号電荷を一時蓄積し、ラインメモリ駆動パルスφＬＭに従って、この蓄積電荷を水平電荷転送路２３に出力するものであり、そのタイミングを制御することで、信号電荷の水平方向画素加算を行うことを可能にするものである。

斯かる構成の固体撮像素子１１では、読み出しパルスφＴＧ１〜８が垂直電荷転送路２２を構成する垂直転送電極のうち読み出し電極を兼用する電極に印加されると、該当のフォトダイオード２２の信号電荷が当該電極下に形成される電位パケット内に読み出される。そして、垂直電荷転送路２２に垂直転送パルスφＶ１〜８が印加されることで、垂直電荷転送路２２上の信号電荷は水平電荷転送路２３の方向に転送され、各垂直電荷転送路２２端部の信号電荷がラインメモリ２４に移され一時保持される。

ラインメモリ２４上の信号電荷は、ラインメモリ駆動パルスφＬＭに従って水平電荷転送路２３に転送され、水平電荷転送路２３上に移された信号電荷は、水平転送パルスφＨ１〜８に従って、出力アンプ２５の方向に転送される。出力アンプ２５は、水平電荷転送路２３の出力段まで次々と転送されてきた各信号電荷の電荷量に応じた電圧値信号を、画像データとしてＡＦＥ回路１２に出力する。

垂直電荷転送路２２上の横一行分の信号電荷は垂直転送パルスφＶ１〜８に従って１段だけ水平電荷転送路２３の方向に転送され、横一行分の信号電荷がラインメモリ２４から水平電荷転送路２３に転送されこの一行分の信号電荷の水平方向への転送及び出力アンプ２５からの出力が終わった後、垂直電荷転送路２２上の信号電荷の水平電荷転送路２３方向への次の１段分の転送が行われるという動作が、繰り返し行われる。

尚、「垂直」「水平」という用語を用いて説明したが、これは、固体撮像素子の受光面に沿う「１方向」「この１方向に略直交する方向」という意味である。

図３は、図１に示すタイミングジェネレータ（ＴＧ）１４の詳細構成図である。このタイミングジェネレータ１４は、従来から設けられている制御トリガパルス生成部（以下、ＴＯＧ（トグル）部ともいう。請求項の「第１駆動パルス生成部」に対応する。）３０と、本実施形態で設けたシーケンス部（請求項の「第２駆動パルス生成部」に対応する。）４０とからなる。シーケンス部４０をＴＯＧ部３０と分離して設けることで、レジスタ数の削減を図ることができ、また、使用性能が向上する。何故ならば、従来はＴＯＧ部のレジスタ設定で行っていたパルス生成を本実施形態では後述するようにシーケンス部で生成するため、その分の設定レジスタの削減が可能になるためである。また、パルス生成をレジスタで生成するより、シーケンスで生成する方が、効率的であり、小データ化できるためである。

ＴＯＧ部３０は、ＤＳＰ１３からシリアルデータで与えられる設定値データ（ＡＦＥ駆動制御信号や駆動パルスφＨ１〜８，ＴＧ１〜８，φＬＭ，φＶ１〜８の生成するためのデータなど）を取り込み、ＡＦＥ駆動制御信号と、生成した水平同期信号ＨＤ，垂直同期信号ＶＤを出力する。

シーケンス部４０は、詳細は後述する様にして、水平転送パルスφＨ１〜８，垂直転送パルスφＶ１〜８，読み出しパルスＴＧ１〜８，ラインメモリ駆動パルスφＬＭを生成し、出力する。

ＴＯＧ部３０は、ＤＳＰ１３から与えられる設定値データが書き込まれるシリアルレジスタ３１と、シリアルレジスタ３１への書き込み制御を行う制御部３２と、マスタカウンタ３３と、コンパレータ（比較器）３４とを備える。マスタカウンタ（請求項の「第１カウンタ」に対応する。）３３は、Ｖカウンタ及びＨカウンタを備え、夫々グレイコードカウンタで構成される。

コンパレータ３４は、シリアルレジスタ３１に書き込まれたデータのうち水平同期信号ＨＤ，垂直同期信号ＶＤに関わるデータとマスタカウンタ３３の出力値とを比較して水平同期信号ＨＤ，垂直同期信号ＶＤをＤＳＰ１３に出力すると共に、トリガ信号をシーケンス部４０に出力する。また、シリアルレジスタ３１は、駆動パルス生成用のデータをアドレスデータとしてシーケンス部４０に出力する。

シーケンス部４０は、第１メモリ部４１と、第２メモリ部４５と、ステータスメモリ（ＳＴＳ＿ＭＥＭ：請求項の「第１メモリ」に対応する。）４８と、出力制御部４９とを備える。

第１メモリ部４１は、シーケンスメモリ（ＳＥＱ＿ＭＥＭ）４２及びループポインタメモリ（ＬＰ＿ＭＥＭ）４３を備え、制御トリガパルス生成部３０から与えられる同一アドレス信号によって同一アドレスのコマンドデータが両メモリ４２，４３から同タイミングで読み出される。

シーケンスメモリ４２には、水平同期信号ＨＤ単位の動作開始位置を指定するコマンドデータが格納される。ループポインタメモリ４３には、水平同期信号ＨＤ単位のループ命令の開始位置を指定するコマンドデータが格納される。

第２メモリ部４５は、クロックメモリ（ＣＬＫ＿ＭＥＭ：請求項の「第２メモリ」に対応する。）４６及びループコントロールメモリ（ＬＣ＿ＭＥＭ）４７を備える。両メモリ４６，４７共に、「垂直転送パルス用」「読み出しパルス用及びラインメモリ駆動パルス用」「水平転送パルス用」の３群に切り分けたメモリ構成になっている。メモリ構成をどの様に切り分けるかは設計者の任意であるが、本実施形態では、上記３群構成とすることで、最も高効率な切り分けを実現している。

クロックメモリ４６には１水平同期期間ＨＤ内の動作を指定するコマンドデータが格納されており、シーケンスメモリ４２の出力を読出アドレスとしてコマンドデータが読み出され、出力される。

ループコントロールメモリ４７には１水平同期期間ＨＤ内のループを指定するコマンドデータが格納されており、ループポインタメモリ４３の出力を読出アドレスとしてコマンドデータが読み出され、クロックメモリ４６の読出アドレスを指定する。

ステータスメモリ（ＳＴＳ＿ＭＥＭ）４８には駆動パルスの出力ステータスがデータとして記述されており、第２メモリ部４５からの出力を読出アドレスとしてステータスデータが出力制御部４９に出力される。

出力制御部４９は、上記各メモリ４２，４３，４６，４７，４８からのデータ読出制御を行うメモリ用カウンタ（請求項の「第２カウンタ」に対応する。）を備え、ＴＯＧ部３０のコンパレータ３４から出力されるトリガ信号を受けて動作し、第１，第２メモリ部４１，４５を制御すると共に、ステータスメモリ４８から出力されるステータスデータを駆動パルスφＶ１〜８，ＴＧ１〜８，φＬＭ，φＨ１〜８として出力する。

上述した各メモリ４２，４３，４６，４７，４８に格納されるコマンドデータやステータスデータはＤＳＰ１３から出力され、制御部３２からシーケンス部４０に与えられ、格納される。

図４は、シーケンス部４０の動作説明図である。シーケンスメモリ４２に格納されるコマンドデータとしては、例えば、ｃａｌｌコマンドやｌｏｏｐコマンドがある。このｃａｌｌコマンドとは、対応する水平同期期間におけるクロックコマンド開始アドレスの呼び出しを行うコマンドであり、ｌｏｏｐコマンドとは、水平同期期間単位でのループ指定（ｃａｌｌコマンドのループ）を行うコマンドである。

ループポインタメモリ４３に格納されるコマンドデータとしては、例えばｃａｌｌコマンドがある。このｃａｌｌコマンドは、対応する水平同期期間のループコマンド開始アドレス呼び出しを行うコマンドである。

シーケンスメモリ４２とループポインタメモリ４３とはシリアルレジスタ３１から出力されるデータによりアドレス指定され、シーケンスメモリ４２から読み出されたデータによってクロックメモリ４６がアドレス指定される。また、ループポインタメモリ４３から読み出されたデータによってループコントロールメモリ４７がアドレス指定される。

クロックメモリ４６に格納されるコマンドデータとしては、例えばｓｔａｒｔコマンドとｗａｉｔコマンドとｗａｉｔ＆ｃａｌｌコマンドがある。ｓｔａｒｔコマンドは、ステータスメモリ４８の開始アドレス指定を行うコマンドであり、ｗａｉｔコマンドはクロック単位の待ち時間指定コマンドであり、ｗａｉｔ＆ｃａｌｌコマンドはクロック単位の待ち時間指定及びステータスメモリのジャンプアドレス指定のコマンドである。

ループコントロールメモリ４７に格納されるコマンドデータとしては、例えばｌｏｏｐコマンドがある。このｌｏｏｐコマンドは、クロックメモリ４６のループ指定を行うコマンドである。

ステータスメモリ４８には、ステータスが２値の論理値で格納されており、クロックメモリ４６から読み出される指定アドレスのステータスが出力される。ステータスメモリ４８から読み出されるステータスの変化によって、駆動パルスが形成される。ステータスメモリ４８の読出アドレスは、通常は、１つづつインクリメントされるが、クロックメモリ４６のコマンドによって、アドレスジャンプすることもある。

上述した様に、シーケンスメモリ４２，ループポインタメモリ４３には、１動作（垂直同期パルスＶＤから次の垂直同期パルスＶＤまでの動作）モード分の動作指定を行うデータが水平転送単位で格納され、クロックメモリ４６には１水平転送分の動作がクロック単位で格納される。また、ループコントロールメモリ４７にはその水平転送期間に対応するループ命令が格納され、ステータスメモリ４８には論理値の遷移が格納される。

そして、これらメモリ４２，４３，４６，４７，４８を有するシーケンス部４０がシリアルレジスタ３１で指定された開始アドレスによってシーケンス動作を開始し、少ない容量のメモリに格納したデータによって様々な駆動パルスが生成される。

この駆動パルスの生成時には、出力制御部４９に設けたメモリ用カウンタが動作する。本実施形態で用いるメモリ用カウンタは相対カウンタであり、これに対し、ＴＯＧ部３０に設けたマスタカウンタ３３は、絶対カウンタである。図５は絶対カウンタの説明図であり、図６は相対カウンタの説明図である。

図５に示す駆動パルスＶ１は、時刻“０”からマスタクロック数“５０”後に立ち上がると共にマスタクロック数“１６０”後に立ち下がるパルスである。駆動パルスＶ２は、時刻“０”からマスタクロック数“１０”後に立ち下がると共にマスタクロック数“７０”後に立ち上がるパルスである。

駆動パルスＶ３は、時刻“０”からマスタクロック数“４０”後に立ち下がり“１１０”後に立ち上がるパルスであり、駆動パルスＶ４は、時刻“０”からマスタクロック数“５０”後に立ち下がり“１２０”後に立ち上がるパルスである。

最初にＬレベル→ＨレベルまたはＨレベル→Ｌレベルにレベル変化する時点をＴＧ１値，次にレベル変化する時点をＴＧ２値とした場合、各駆動パルスＶ１，Ｖ２，Ｖ３，Ｖ４毎にＴＧ１値，ＴＧ２値を設定値レジスタに保持しておき、これらＴＧ１値，ＴＧ２値と比較する計数値をカウントするのが絶対カウンタである。

図５の下段にＴＧ１値，ＴＧ２値を例えばパルスＶ１ではＴＧ１＝５０，ＴＧ２＝１６０と１０進数で示しているが、これは説明を容易にするためであり、本実施形態で用いる絶対カウンタでなるマスタカウンタ３３は、実際にはグレーコードカウンタであるため、グレーコード値でカウントを行い、上記の設定値レジスタに格納されるＴＧ１値，ＴＧ２値もグレーコード値で設定される。

相対カウンタは、絶対カウンタが常に時刻“０”を基準とするのに対し、駆動パルス相互間の待ち時間（マスタクロック数）をカウントするカウンタである。図６に示す様に、駆動パルスＶ２は時刻“０”からマスタクロック数“１０”後に立ち下がり、それからマスタクロック数“３０”後に駆動パルスＶ３が立ち下がり、それからマスタクロック数“１０”後に駆動パルスＶ１が立ち上がると共に駆動パルスＶ４が立ち下がり、…、として各待ち時間が図３のクロックメモリ４６に設定される。

即ち、クロックメモリのアドレス「０ｘ０００」にスタートコマンド（図３のステータスメモリ４８のアドレス「０ｘ０００」の論理値を読み出すコマンド）が格納され、クロックメモリのアドレス「０ｘ００１」に、１０クロック待機後にステータスメモリの読み出しアドレスを１インクリメントした論理値を読み出す「ｗａｉｔ１０」コマンドが格納され、アドレス「０ｘ００２」に、３０クロック待機後にステータスメモリの読み出しアドレスを１インクリメントした論理値を読み出す「ｗａｉｔ３０」コマンドが、…、アドレス「０ｘ００６」に１０クロック待機後に、上記と同様にして論理値を読み出す「ｗａｉｔ１０」コマンドが格納されている。

図３のステータスメモリ４８には、「Ｖ１Ｖ２Ｖ３Ｖ４」のステータスを示す２値の論理値が格納されている。図示の例では、アドレス「０ｘ０００」に「０１１１」が、アドレス「０ｘ００１」に「００１１」が、アドレス「０ｘ００２」に「０００１」が、アドレス「０ｘ００３」に「１０００」が、…、アドレス「０ｘ００７」に「０１１１」が格納されている。

従って、クロックメモリ４６からアドレス順に読み出された各コマンドによってステータスメモリ４８のステータスデータ（論理値）が読み出されることで、図６に示す時刻“１６０”経過後までの駆動パルスＶ１，Ｖ２，Ｖ３，Ｖ４が生成される。

上述した様にして駆動パルスが生成されるのであるが、例えば水平電荷転送路を駆動する時にシーケンス部４０でカウンタが動作すると、ノイズが発生してしまう。そこで、本実施形態では、所要期間たとえば水平電荷転送路が動く期間には、シーケンス部４０のカウンタの動作を停止させる。

そのために、図６の下段に示すクロックメモリのアドレス「０ｘ００７」に「ｒｅｔｕｒｎ」コマンドを格納しておく。図示の例では、「ｗａｉｔ＆ｒｅｔｕｒｎ４０」としているが、これは、図６上段の駆動パルスＶ４立ち上がり時点から４０クロック待機後にステータスメモリアドレス「０ｘ００７」の論理値を読み出し、その後、カウンタ動作を、次のサイクル開始まで停止させるコマンドである。各サイクル期間は、固体撮像素子の仕様に決まっている。

「ｓｔａｒｔ＆ｒｅｔｕｒｎ」というコマンドも用意されている。これは、開始論理値の読み出し後にカウンタを停止させるコマンドである。また、「ｗａｉｔ＆ｒｅｔｕｒｎ」というコマンドもあり、これはｗａｉｔ数分だけ待ってから、ステータスアドレスをジャンプさせてカウンタを停止させるコマンドである。

図７は、実際のＣＣＤ型固体撮像素子で用いるタイミングチャートである。垂直転送パルスφＶ１〜φＶ８によって垂直電荷転送路からラインメモリへの信号電荷の転送が行われ、次にラインメモリ駆動パルスφＬＭによってラインメモリから水平電荷転送路への信号電荷の転送が行われ、水平転送パルスφＨ１〜φＨ８によって水平電荷転送路から出力アンプまでの信号電荷の転送が行われる。

この水平電荷転送路の信号電荷転送時は、シーケンス部４０に設けたカウンタを停止させる。本実施形態では、図３で説明した様に、メモリ構成を「垂直転送パルス用」「読み出しパルス用及びラインメモリ駆動パルス用」「水平転送パルス用」の３群に切り分けたためカウンタも３つ必要となっているが、３つのカウンタ共に停止させ、水平転送パルスとしては、ＡＦＥ回路１２から取り込んだマスタクロックをそのまま水平転送パルスとして使用する。

しかし、ＣＣＤ型固体撮像素子を駆動するための駆動パルスを全て停止させてしまう訳にはいかないため、シーケンス部４０で生成するパルスと、ＴＯＧ部３０で生成するパルスとを切り分けて設計する必要がある。

本実施形態では、生成が複雑な駆動パルスや水平転送時に変化する駆動パルス、例えばトリガパルスである垂直同期信号ＶＤや水平同期信号ＨＤはＴＯＧ部３０で生成し、設計に柔軟性が必要なＯＦＤもＴＯＧ部３０で生成し、水平転送時に状態変化が起きるＣＬＰＯＢ，ＰＢＬＫ等もＴＯＧ部３０で生成し、それ以外の垂直転送パルス，読み出しパルス，ラインメモリ駆動パルス，水平転送パルスはシーケンス部４０で生成する。

以上述べた様に、本実施形態によれば、撮像素子駆動装置をＴＯＧ部３０とシーケンス部４０とに分離し、水平転送期間にはシーケンス部４０の駆動パルス生成用カウンタを停止させるため、ノイズの発生を低減することが可能となる。

本発明に係る撮像素子駆動装置は、少ないメモリ容量で多彩な撮像素子駆動パルスを低ノイズで生成できるため、多機能化，高性能化を図るデジタルカメラ等に適用すると有用である。

本発明の一実施形態に係るデジタルカメラの主要部の機能ブロック図である。 図１に示す固体撮像素子の主要構成図である。 図１に示すタイミングジェネレータの詳細構成図である。 図３に示すタイミングジェネレータの動作説明図である。 絶対カウンタの説明図である。 シーケンス部に設ける相対カウンタの説明図である。 ＣＣＤ型固体撮像素子の駆動タイミングチャートである。

符号の説明

１１ 固体撮像素子
１２ ＡＦＥ回路
１３ ＤＳＰ
１４ タイミングジェネレータ（ＴＧ：固体撮像素子駆動装置）
１５ ドライブ回路
２１ フォトダイオード
２２ 垂直電荷転送路（ＶＣＣＤ）
２３ 水平電荷転送路（ＨＣＣＤ）
２４ ラインメモリ
３０ 制御トリガパルス生成部（ＴＯＧ部：第１駆動パルス生成部）
３１ シリアルレジスタ
３２ マスタカウンタ（第１カウンタ）
３４ コンパレータ
４０ シーケンス部（第２駆動パルス生成部）
４１ 第１メモリ部
４２ シーケンスメモリ（ＳＥＱ＿ＭＥＭ）
４３ ループポインタメモリ（ＬＰ＿ＭＥＭ）
４５ 第２メモリ部
４６ クロックメモリ（ＣＬＫ＿ＭＥＭ：第２メモリ）
４７ ループコントロールメモリ（ＬＣ＿ＭＥＭ）
４８ ステータスメモリ（ＳＴＳ＿ＭＥＭ：第１メモリ）
４９ 出力制御部（第２カウンタを含む）

Claims (5)

1. 第１種類と第２種類に分けた固体撮像素子駆動パルスのうち前記第１種類の駆動パルスを第１カウンタの計数値に基づいて生成する第１駆動パルス生成部と前記第２種類の駆動パルスを第２カウンタの計数値に基づいて生成する第２駆動パルス生成部とを備える固体撮像素子駆動装置であって、前記第２駆動パルス生成部は、前記第２種類の駆動パルスの状態を論理値で格納した第１メモリと、クロックを計数する前記第２カウンタと、該第２カウンタの計数値を用い前記第１メモリからの前記論理値の読み出しを命令するコマンドおよび前記第２カウンタの動作停止を命令するコマンドが格納される第２メモリとを備えることを特徴とする固体撮像素子駆動装置。
2. 前記固体撮像素子が垂直電荷転送路及び水平電荷転送路を備えるＣＣＤ型固体撮像素子であり、前記第１種類の駆動パルスが、垂直同期信号と水平同期信号とＯＦＤ（オーバーフロードレイン）信号とＣＬＰＯＢ（クランプオプティカルブラック）信号とＰＢＬＫ（プレブランク）信号であり、前記第２種類の駆動パルスが垂直転送パルスと読出パルスと水平転送パルスであり、水平転送期間に前記第２カウンタの動作が前記コマンドによって停止されたときクロック信号がそのまま前記水平転送パルスとして用いられることを特徴とする請求項１に記載の固体撮像素子駆動装置。
3. 前記第１カウンタがグレーコードカウンタでなる絶対カウンタであり、前記第２カウンタが相対カウンタであることを特徴とする請求項１または請求項２に記載の固体撮像素子駆動装置。
4. 前記第１メモリ及び第２メモリの夫々は、前記垂直転送パルス用の第１群と前記読出パルス用の第２群と前記水平転送パルス用の第３群の３群に切り分けられて構成され、前記第２カウンタは各群毎に設けられることを特徴とする請求項２に記載の固体撮像素子駆動装置。
5. 固体撮像素子と、該固体撮像素子を駆動する請求項１乃至請求項４のいずれかに記載の固体撮像素子駆動装置とを備えることを特徴とするデジタルカメラ。

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