KR101521949B1

KR101521949B1 - 화소 구동 회로, 촬상 장치, 및 카메라 시스템

Info

Publication number: KR101521949B1
Application number: KR1020080094711A
Authority: KR
Inventors: 노리타카 후지타; 겐이치 다카미야; 겐 고세키; 히로키 우이
Original assignee: 소니 주식회사
Priority date: 2007-09-28
Filing date: 2008-09-26
Publication date: 2015-05-28
Also published as: CN101399920B; KR20090033116A; CN101399920A; JP4442675B2; JP2009089069A; US20090086049A1; US8427566B2; US8300129B2; US8314871B2; TW200926791A; US20110205419A1; US20110205418A1; TWI386048B

Abstract

화소 구동 회로는, 입사광을 전하로 변환하고, 상기 변환된 전하를 축적하는 광전 변환 유닛을 각각 포함하고, 행렬형으로 배열된 복수의 화소 회로; 제어 대상이 되는 동일 선상에 배열된 상기 화소 회로를 선택하는 어드레스 디코더(address decoder); 상기 어드레스 디코더에 의해 선택된 상기 화소 회로에서 실행되는 동작 정보를 기억하는 기억 회로; 및 상기 기억 회로의 기억 상태에 따라, 상기 어드레스 디코더에 의해 선택된 상기 화소 회로의 동작을 제어하는 제어 회로를 포함한다. 상기 제어 회로는, 상기 각 화소 회로의 상기 광전 변환 유닛에 잔존하는 전하를 배출하는 전하 배출 동작을 제어한다. 상기 기억 회로는, 상기 전하 배출 동작이 완료될 때까지, 상기 기억 상태를 유지한다.

Description

화소 구동 회로, 촬상 장치, 및 카메라 시스템 {PIXEL DRIVE CIRCUIT, IMAGE CAPTURE DEVICE, AND CAMERA SYSTEM}

본 발명은, 예를 들면, CMOS(Complementary Metal Oxide Semiconductor)형의 화소 구동 회로, 촬상 장치, 및 카메라 시스템에 관한 것이다.

CMOS형 이미지 센서(촬상 장치)는, CCD(Charge Coupled Device)에서는 곤란한 일부 판독이 가능하고, 단일 전원으로 이미지 센서를 구동할 수 있으며, CMOS 프로세스를 사용하는 아날로그 회로 및 논리 회로를 동일한 칩에 함께 탑재할 수 있는 등, 여러 이점이 있다. 이러한 이점 때문에, CMOS 이미지 센서는 카메라 등에 널리 사용되고 있다.

이와 같은 CMOS형 이미지 센서는, 도 12에 도시한 바와 같이, 입사광을 전하로 변환하는 광전 변환 소자로서 포토 다이오드(11)가 널리 사용되고 있다. 화소 회로(1)는 포토 다이오드(11)에 축적된 전하를 전송 트랜지스터(12)를 통하여 플로팅 디퓨전(FD)에 전송한다. 화소 회로(1)는, 전하량에 상응하는 플로팅 디퓨전(FD)의 전위를 증폭기 트랜지스터(13)에서 증폭하고, 선택 트랜지스터(14)를 통하여 신호선(LSGN)에 전압 신호(화상 데이터)로서 출력하는, 이른바 전하의 판독 동작을 수행한다.

많은 CMOS형 이미지 센서는, 판독 동작 후에, 촬상 시의 노광 시간을 제어하는 전자 셔터 처리(electronic shutter preocess)를 한다. 이 전자 셔터 처리에서는, 전송 트랜지스터(12) 및 리셋 트랜지스터(15)를 동시에 온으로 전환하여, 포토 다이오드(11)에 잔존하는 전하를 화소 회로(1)의 외부로 배출함으로써, 입사광을 조정한다.

CMOS형 이미지 센서는, 복수의 화소 회로(1) 모두에 대하여 전자 셔터 처리를 하는 글로벌 셔터(global shutter)라는 처리 기능을 가진다. 글로벌 셔터를 수행하기 위해서는, 이미지 센서의 화소 수에 상응하는 제어 신호를 생성하여, 모든 화소 회로를 동시에 제어하는 것이 필요할 수 있다. 이와 같은 전자 셔터 처리나 글로벌 셔터 처리는, 화소 구동 회로가 행렬형(matrix type)으로 배열된 복수의 화소 회로(1)를 행방향(row direction)으로 연속하여 제어함으로써 행해진다.

화소 구동 회로는, 전자 셔터 처리의 자유도를 갖게 하여 회로의 소형화를 실현하기 위해, 각 행마다 메모리 회로를 가지도록 구성되는 경우가 있을 수 있고, 이 기억 회로(storage circuit)로 하여금 전자 셔터 처리의 실행 전에 처리 대상이 되는 행을 기억하게 한다(일본 특허공개공보 제2005-311736호 참조, 참조 문헌 1).

최근의 다(多)화소화 및 저소비 전력화에 의해, 글로벌 셔터 동안에 화소 구동 회로, 또는 다른 회로의 일시적인 전압 강하를 일으키는 문제가 발생한다. 이 문제는, 화소의 수가 증가하면, 화소 구동 회로가 구동하는 화소 회로가 증가하고, 따라서 한번에 대량의 화소 회로를 제어할 필요가 있기 때문이다.

한편, 최근의 촬상 장치의 제조 프로세스에서는, CMOS형 이미지 센서 전체의 회로가 저전압으로 동작하도록 설계되어 있다. 그러므로, 도 13 (A) 및 (B)에 나타낸 바와 같이, 본래의 전원 전압(VDD)보다 전압이 저하된다. 도 13 (B)에 확대부에 나타낸 바와 같이, 전원 전압(VDD)와 접지 전위(VSS)의전위차가 일시적으로 작아지면, 회로의 동작 전압이 저하되기 때문에, 회로가 전압 변동에 의해 받는 영향은 더욱 명백하다.

전압 강하의 진동 폭에 따라, 화소 회로 등의 전압은 동작 임계값 전압을 넘어 이들 회로의 오동작을 일으키는 경우가 있다.

특히, 전자 셔터 처리의 대상행(subject row)을 기억한 다음, 처리를 행하도록 구성된 카메라에서는, 메모리 회로의 기억 상태의 타이밍(도 14의 (5))(화소 배열의 대상행) 및 전자 셔터 처리의 타이밍(도 14의 (10))이 시분할되어 있으면(도 14 (11) 및 (12)에 대응함), 전압 강하에 의해 메모리 회로를 구성하고 있는 트랜지스터 등의 소자가 오동작하고, 먼저 기억된 기억 내용이 지워져, 촬상 화상의 화질 저하를 초래할 수 있다.

본 발명의 실시예에 따르면, 촬상 시의 노광 시간을 제어하는 전자 셔터 처리를 실행하더라도, 촬상 화상의 화질이 저하되지 않는 화소 구동 회로, 촬상 장치, 카메라 시스템을 제공하는 것이 바람직하다.

본 발명의 제1 관점에 따른 화소 구동 회로는, 입사광을 전하로 변환하고, 상기 변환된 전하를 축적하는 광전 변환 유닛을 각각 포함하고, 행렬형으로 배열된 복수의 화소 회로; 제어 대상이 되는 동일 선상에 배열된 상기 화소 회로를 선택하는 어드레스 디코더(address decoder); 상기 어드레스 디코더에 의해 선택된 상기 화소 회로에서 실행되는 동작 정보를 기억하는 기억 회로; 및 상기 기억 회로의 기억 상태에 따라 상기 어드레스 디코더에 의해 선택된 상기 화소 회로의 동작을 제어하는 제어 회로를 포함한다. 상기 제어 회로는, 상기 각 화소 회로의 상기 광전 변환 유닛에 잔존하는 전하를 배출하는 전하 배출 동작을 제어하고, 상기 기억 회로는, 상기 전하 배출 동작이 완료될 때까지, 상기 기억 상태를 유지한다.

바람직하게는, 상기 기억 회로는, 상기 전하 배출 동작의 정보를 기억하는 제1 기억 회로, 및 상기 전하 배출 동작 이외의 동작 정보를 기억하는 제2 기억 회로를 포함한다.

바람직하게는, 상기 어드레스 디코더의 출력에 관계없이, 상기 기억 회로에 상기 전하 배출 동작의 정보를 기억시키는 논리 회로를 제공한다.

바람직하게는, 상기 논리 회로는, 상기 전하 배출 동작이 완료될 때까지, 상기 각 화소 회로의 상기 전하 배출 동작을 제어한다.

바람직하게는, 상기 제1 기억 회로의 상기 기억 상태에 관계없이, 상기 제어 회로에 상기 전하 배출 동작을 실행시키는 논리 회로를 제공한다.

본 발명의 제2 관점에 따른 화소 구동 회로는, 입사광을 전하로 변환하고, 상기 변환된 전하를 축적하는 광전 변환 유닛을 각각 포함하고, 행렬형으로 배열된 복수의 화소 회로; 제어 대상이 되는 동일 선상에 배열된 상기 화소 회로를 선택하는 어드레스 디코더; 상기 어드레스 디코더에 의해 선택된 상기 화소 회로에서 실행되는 동작 정보를 기억하는 기억 회로; 및 상기 기억 회로의 기억 상태에 따라 상기 어드레스 디코더에 의해 선택된 상기 화소 회로의 동작을 제어하는 제어 회로를 포함한다. 상기 화소 회로는, 상기 광전 변환 유닛에 의해 축적된 전하가 공급되는 노드(node); 상기 노드의 전하를 배출하는 전하 배출 유닛; 상기 전하량에 상응하는, 상기 노드의 전위를 증폭하여 출력하는 출력 유닛을 포함한다. 상기 제어 회로는, 상기 전하 배출 유닛을 제어하여 상기 광전 변환 유닛에 의해 축적된 전하를 배출하는 전하 배출 동작을 실행한다. 상기 기억 회로는, 상기 전하 배출 동작이 완료될 때까지, 상기 기억 상태를 유지한다.

바람직하게는, 상기 논리 회로는, 상기 전하 배출 동작이 완료될 때까지, 상 기 각 화소 회로의 상기 전하 배출 동작을 제어한다.

본 발명의 제3 관점에 따른 촬상 장치는, 입사광을 전하로 변환하고, 상기 변환된 전하를 축적하는 광전 변환 유닛을 각각 포함하고, 행렬형으로 배열된 복수의 화소 회로; 상기 화소 회로를 차례로 선택하여 상기 화소 회로를 제어하는 화소 구동 회로; 및 상기 화소 구동 회로에 의해 제어되는 상기 화소 회로로부터 신호를 판독하는 판독 유닛을 포함한다. 상기 화소 구동 회로는, 제어 대상이 되는 동일 선상에 배열된 상기 화소 회로를 선택하는 어드레스 디코더; 상기 어드레스 디코더에 의해 선택된 상기 화소 회로에서 실행되는 동작 정보를 기억하는 기억 회로; 및 상기 기억 회로의 기억 상태에 따라 상기 어드레스 디코더에 의해 선택된 상기 화소 회로의 동작을 제어하는 제어 회로를 포함한다. 상기 제어 회로는, 상기 각 화소 회로의 상기 광전 변환 유닛에 잔존하는 전하를 배출하는 전하 배출 동작을 제어한다. 상기 기억 회로는, 상기 전하 배출 동작이 완료될 때까지, 상기 기억 상태를 유지한다.

본 발명의 제4 관점에 따른 카메라 시스템은, 촬상 장치; 상기 촬상 장치의 촬상 영역에 입사광을 안내하는 광학계; 및 상기 촬상 장치가 출력하는 신호를 처리하는 신호 처리 회로를 포함한다. 상기 촬상 장치는, 입사광을 전하로 변환하고 변환된 전하를 축적하는 광전 변환 유닛을 각각 포함하고, 행렬형으로 배열된 복수의 화소 회로; 상기 화소 회로를 차례로 선택하여 상기 화소 회로를 제어하는 화소 구동 회로; 상기 화소 구동 회로에 의해 제어되는 상기 화소 회로로부터 신호를 판독하는 판독 유닛을 포함한다. 상기 화소 구동 회로는, 제어 대상이 되는 동일 선 상에 배열된 상기 화소 회로를 선택하는 어드레스 디코더, 상기 어드레스 디코더에 의해 선택된 상기 화소 회로에서 실행되는 동작 정보를 기억하는 기억 회로, 상기 기억 회로의 기억 상태에 따라 상기 어드레스 디코더에 의해 선택된 상기 화소 회로의 동작을 제어하는 제어 회로를 포함한다. 상기 제어 회로는, 상기 각 화소 회로의 상기 광전 변환 유닛에 잔존하는 전하를 배출하는 전하 배출 동작을 제어한다. 상기 기억 회로는, 상기 전하 배출 동작이 완료될 때까지, 상기 기억 상태를 유지한다.

본 발명의 실시예에 따르면, 화소 구동 회로는, 제어 대상이 되는 동일 선상에 배열된 화소 회로를 선택하는 어드레스 디코더, 어드레스 디코더에 의해 선택된 상기 화소 회로에서 실행되는 동작 정보를 기억하는 기억 회로, 및 기억 회로의 기억 상태에 따라 어드레스 디코더에 의해 선택된 화소 회로의 동작을 제어하는 제어 회로를 포함한다. 제어 회로는, 각 화소 회로의 광전 변환 유닛에 잔존하는 전하를 배출하는 전하 배출 동작을 제어한다. 기억 회로는 전하 배출 동작이 완료될 때까지, 상기 기억 상태를 유지한다.

본 발명의 실시예에 따르면, 촬상 시의 노광 시간을 제어하는 전자 셔터 처리를 실행하더라도, 촬상 화상의 화질이 저하되지 않는 화소 구동 회로, 촬상 장치, 및 카메라 시스템을 제공할 수 있다.

이하, 본 발명의 실시예를 도면을 참조하여 설명한다.

도 1은 본 발명의 실시예에 따른 CMOS 이미지 센서의 구성예를 나타낸 도면 이다.

도 1에 도시한 CMOS 이미지 센서(촬상 장치)(100)은, 화소 어레이 유닛(101), 어드레스 디코더(102), 화소 구동 펄스 생성 회로(103), 화소 구동 유닛(104), 화소 출력 데이터 병직렬(parallel-serial) 처리 유닛(105), 출력 회로 유닛(106), 센서 제어 유닛(107), 외부 전원(전지)(108, 109), 및 스위치(110, 111)를 포함한다.

유의할 것은, 어드레스 디코더(102), 화소 구동 펄스 생성 회로(103), 및 화소 구동 유닛(104)이 본 발명의 화소 구동 회로에 대응하고, 화소 출력 데이터 병직렬 처리 유닛(105)이 본 발명의 실시예의 판독 유닛에 대응한 다는 것이다.

이들 구성 요소 중, 화소 어레이 유닛(101), 어드레스 디코더(102), 화소 구동 펄스 생성 회로(103), 화소 구동 유닛(104), 화소 출력 데이터 병직렬 처리 유닛(105), 출력 회로 유닛(106), 및 센서 제어 유닛(107)은 IC 칩(112)에 집적되어 있다.

IC 칩(112)에는, 전원(108)에 의한 전원 전압(VDD1)이 공급되는 전원 단자( TV1∼TV5), 전원(109)에 의한 전원 전압(VDD2)이 공급되는 전원 단자(TV6, TV7), 접지 전위(GND)에 접속되는 전원 단자(TG1∼TG6), 예를 들면 제어 신호(SCTL)가 공급되는 입력 단자(TI1), 및 출력 단자(TO1)가 형성되어 있다.

IC 칩(112)에 있어서, 전원 단자(TV1)는 어드레스 디코더(102) 및 화소 구동 펄스 생성 회로(103)의 전원 단자(Pow)에 접속되고, 전원 단자(TV2)는 화소 구동 유닛(104)의 전원 단자(Pow)에 접속되고, 전원 단자(TV3)는 출력 회로 유닛(106)의 전원 단자(Pow)에 접속되고, 전원 단자(TV4)는 화소 출력 데이터 병직렬 처리 유닛(105)의 전원 단자(Pow)에 접속되고, 전원 단자(TV5)는 센서 제어 유닛(107)의 전원 단자(Pow)에 접속된다.

전원 단자(TV6)는 화소 구동 유닛(104) 내에 제공되는 레벨 시프터 그룹(level shift group)(1041)의 전원 단자(Pow)2에 접속되고, 전원 단자(TV7)는 화소 어레이 유닛(101)의 각 전원선(LVDD)에 접속되어 있다.

화소 어레이 유닛(101)에는, 복수의 화소 회로(101A)가 행렬형으로 배열되어 있다. 도 1에는, 간단하게, 화소 어레이 유닛(101)은 간단하게, 3행 3열의 화소 어레이를 가지는 화소 어레이 유닛(101)을 나타낸다.

도 1에는, 4개의 트랜지스터로 구성된 CMOS 이미지 센서(100)의 화소의 일례를 나타낸다.

화소 회로(101A)는, 광전 변환 소자로서, 예를 들면 포토 다이오드(121)를 가지고, 하나의 포토 다이오드(121)에 대하여, 4개의 트랜지스터: 전송 트랜지스터(122), 증폭기 트랜지스터(123), 선택 트랜지스터(124), 및 리셋 트랜지스터(125)를 능동 소자로서 가진다.

전송 트랜지스터(122) 및 리셋 트랜지스터(125)가 본 발명의 전하 배출 유닛에 대응하고, 증폭기 트랜지스터(123)가 본 발명의 출력 유닛에 대응한다.

포토 다이오드(121)는 입사광을, 그 광량에 상응하는 양의 전하(여기서는 전자)로 광전 변환한다.

전송 트랜지스터(122)에는 포토 다이오드(121)와 플로팅 디퓨전(FD) 사이에 접속된다. 전송 트랜지스터(122)의 게이트(전송 게이트)에는 전송 제어선(LTx)를 통하여 구동 신호가 공급되어, 포토 다이오드(121)에서 광전 변환된 전자를 플로팅 디퓨전(FD)에 전송한다.

플로팅 디퓨전(FD)에는, 증폭기 트랜지스터(123)의 게이트가 접속되어 있다. 증폭기 트랜지스터(123)는 선택 트랜지스터(124)를 통하여 신호선(LSGN)에 접속되고, 화소부 외부의 정전류원과 소스 폴로어(source follower)를 구성한다.

어드레스 신호는 선택 제어선(LSEL)를 통하여 선택 트랜지스터(124)의 게이트에 공급된다. 선택 트랜지스터(124)가 온되면, 증폭기 트랜지스터(123)는 플로팅 디퓨전(FD)의 전위를 증폭하여 그 전위에 상응하는 전압을 신호선(LSGN)에 출력한다. 신호선(LSGN)를 통하여, 각 화소로부터 출력된 전압은 화소 출력 데이터 병직렬 처리 유닛(105)에 출력된다.

이들 동작은, 예를 들면 전송 트랜지스터(122), 선택 트랜지스터(124) 및 리셋 트랜지스터(125)의 각 게이트가 행 단위로 접속되어 있기 때문에, 1행의 각 화소에 대하여 동시에 이루어진다.

화소 어레이 유닛(101) 내에 배선되는 리셋 제어선(LRST), 전송 제어선(LTx), 및 선택 제어선(LSEL)은 1세트로서, 화소 어레이의 각 행 단위로 배선되어 있다.

리셋 제어선(LRST), 전송 제어선(LTx), 및 선택 제어선(LSEL)은 화소 구동 유닛(104)에 의해 구동된다.

어드레스 디코더(102)는 센서 제어 유닛(107)의 어드레스 제어 신호(S102)에 따라 제어 대상이 되는 화소 어레이의 행을 선택하는 대상행(subject-row) 선택 회로를 가지고(도시하지 않음), 제어 대상이 되는 행방향의 화소 회로(101A)를 선택한다.

화소 구동 펄스 생성 회로(103)는 메모리(기억) 회로, 및 타이밍 제어 회로를 가진다(도시하지 않음).

이 화소 구동 펄스 생성 회로(103)는 센서 제어 유닛(107)의 제어 신호(S103)에 따라 화소 어레이의 각 행마다 구동 펄스를 생성하고, 화소 구동 유닛(104)에 생성한 구동 펄스를 출력한다.

이 화소 구동 펄스 생성 회로(103)에 대한 상세한 것은 후술한다.

화소 구동 유닛(104)은, 각각의 리셋 제어선(LRST), 전송 제어선(LTx), 및 선택 제어선(LSEL)가 접속되는 제어선의 드라이버인 레벨 시프터를 복수개 포함하는 레벨 시프터 그룹(드라이버 그룹)(1041)과, 레벨 시프터 그룹(1041)의 각 레벨 시프터(LS)의 구동을 제어하기 위한 제어 논리회로 그룹(1042)으로 구성되어 있다.

레벨 시프터 그룹(1041)에는, 화소 어레이의 각 행마다, 리셋 제어선(LRST), 전송 제어선(LTx), 및 선택 제어선(LSEL)과 각각 접속되는 3개의 레벨 시프터(LS1, LS2, LS3)가 배치되어 있다.

전원 단자(TV6)를 통하여 전원(109)에 의한 전원 전압(VDD2)이 파워온(powered on)되면, 어드레스 디코더 등의 다른 소자가 전원 전압(VDD1)의 공급이 정지되어 있는 경우라도, 레벨 시프터 그룹(드라이버 그룹)(1041)은 파워온되어 동작 상태로 유지된다.

제어 논리회로 그룹(1042)에는, 레벨 시프터 그룹(1041)의 각 레벨 시프터(LS)의 입력을 제어하는 복수의 NOR 게이트(NR)가 각 레벨 시프터(LS)의 배열에 대응되어 배열되어 있다.

각 NOR 게이트(NR)의 출력은 대응하는 드라이버인 레벨 시프터(LS)의 입력에 접속된다. 각 NOR 게이트(NR)의 제1 입력 단자는 화소 구동 펄스 생성 회로(103)에 의한 구동 펄스의 공급 라인에 각각 접속되고, 제2 입력 단자는 IC 칩(112)의 입력 단자(TI1)에 공통으로 접속되어 있다.

이 입력 단자(TI1)에는, 예를 들면 제어기에 의한 제어 신호(SCTL)가 공급된다.

제어 신호(SCTL)가 하이 레벨로 공급되면, 화소 구동 펄스 생성 회로(103)로부터의 펄스 신호에 관계없이, 적어도 전송 제어선(LTx)을 로우 레벨로 할 수 있고, 화소 회로(101A)를 전하(신호) 축적 상태로 유지하는 것이 가능하다.

스위치(110)에서, 고정 접점(a)은 IC 칩(112)의 전원 단자(TV1, TV3, TV4, TV5)에 접속되고, 작동 접점(b)은 전원(108)의 양전극(positive electrode) 및 전원 단자(TV2)에 접속되고, 작동 접점(c)은 전원(108)의 음전극(negative electrode) 및 전원 단자(TG1∼TG6)에 접속된다.

스위치(110)는, 예를 들면 도시하지 않은 제어기(또는 센서 제어 유닛(107))에 의한 전환 신호(SW)에 따라, 고정 접점(a)을 작동 접점(b) 또는 작동 접점(c)에 접속한다.

구체적으로는, 스위치(110)에는 통상의 전체적인 동작 동안에 고정 접점(a) 과 작동 접점(b)을 접속하도록 전환 신호(SW)가 공급된다. 따라서, 전원 단자(TV1∼TV5)를 통하여, IC 칩(112)의 어드레스 디코더(102), 화소 구동 펄스 생성 회로(103), 화소 구동 유닛(104), 화소 출력 데이터 병직렬 처리 유닛(105), 출력 회로 유닛(106), 및 센서 제어 유닛(107)에는 전원(108)에 의한 전원 전압(VDD1)이 공급된다.

화소 어레이 유닛(101)의 전하 축적 기간 동안에, 스위치(110)에는 고정 접점(a)과 작동 접점(c)이 접속되도록 전환 신호(SW)가 공급된다. 따라서, 전원 단자(TV1, TV3, TV4, TV5)가 접지 전위에 접속되고, IC 칩(112)의 어드레스 디코더(102), 화소 구동 펄스 생성 회로(103), 화소 출력 데이터 병직렬 처리 유닛(105), 출력 회로 유닛(106), 및 센서 제어 유닛(107)에의, 전원(108)에 의한 전원 전압(VDD1)의 공급이 정지된다.

스위치(111)에서, 고정 접점(a)은 IC 칩(112)의 전원 단자(TV7)에 접속되고, 작동 접점(b)는 전원(109)의 양전극 및 전원 단자(TV6)에 접속되고, 작동 접점(c)은 전원(108)의 음전극에 접속된다.

스위치(111)는, 예를 들면 도시하지 않은 제어기(또는 센서 제어 유닛(107))에 의한 전환 신호(SW)에 따라, 고정 접점(a)을 작동 접점(b) 또는 작동 접접(c)에 접속한다.

구체적으로는, 통상의 전체적인 동작 동안에, 스위치(111)에는 고정 접점(a)과 작동 접점(b)을 접속하도록 전환 신호(SW)가 공급된다. 따라서, 전원 단자(TV6, TV7)를 통하여, IC 칩(112)의 화소 구동 유닛(104) 내의 레벨 시프터 그 룹(1041) 및 화소 어레이 유닛(101)의 각 전원선(LVDD)에, 전원(109)에 의한 전원 전압(VDD2)이 공급된다.

스위치(111)에는, 화소 어레이 유닛(101)에서의 전하 축적 기간 동안에, 고정 접점(a)과 작동 접점(c)을 접속하도록 전환 신호(SW)가 공급된다. 따라서, 전원 단자(TV7)가 접지 전위에 접속되고, IC 칩(112)의 화소 어레이 유닛(101)의 각 전원 라인에의, 전원(109)에 의한 전원 전압(VDD2)의 공급이 정지되어, 화소 어레이 유닛(101)의 각 전원선(LVDD)은 접지 전위로 유지된다.

화소 출력 데이터 병직렬 처리 유닛(105)은, 신호선(LSGN)를 통하여, 동일 열의 화소 회로(101A)로부터 화상 데이터(전압 신호)을 화소 단위로 판독하고, 출력 회로 유닛(106)에 판독 데이터를 출력한다.

출력 회로 유닛(106)은 화소 출력 데이터 병직렬 처리 유닛(105)으로부터 입력된 화상 데이터에 대해, 예를 들면 증폭 등의 처리를 하여, IC 칩(112)의 외부로 화상 데이터를 출력한다.

(화소 구동 펄스 생성 회로의 제1 구성예)

다음에, 화소 구동 펄스 생성 회로(103)의 제1 구성예에 대하여 상세하게 설명한다.

도 2는 본 실시예에 따른 화소 구동 펄스 생성 회로의 제1 구성예를 나타낸 블록도이다. 도 3은 본 실시예에 따른 화소 구동 펄스 생성 회로의 상세 회로도이다.

설명의 편의상, 도 2 및 도 3에는, 예를 들면 도 1의 제1 행의 화소 배열에 대응하는 부분만을 나타내고, 그 부분에 대해서만 설명한다.

도 2에 나타낸 바와 같이, 화소 구동 펄스 생성 회로(103)는 메모리(기억) 회로(1031), 및 타이밍 제어 회로(1032)를 포함한다. 이 타이밍 제어 회로(1032)는 본 발명의 실시예의 제어 회로에 대응한다.

도 2에 나타낸 바와 같이, 어드레스 디코더(102)는 어드레스 제어 신호(S102)에 따라 제어 대상이 되는 화소 배열행을 선택하는 대상행 선택 회로를 가지고(도시하지 않음), 제어 대상이 되는 각 화소 배열행마다 어드레스 선택 신호(AD)를 메모리 회로(1031)에 출력한다.

메모리 회로(1031)는 어드레스 디코더(102)로부터 입력된 어드레스 선택 신호(AD) 및 센서 제어 유닛(107)으로부터 입력된 메모리 제어 신호(S103)1에 따라, 어드레스 디코더(102)에 의해 선택된 화소 어레이의 각 화소 회로(101A)에서 실행되는 동작 정보를 기억하고, 기억 상태를 나타내는 신호(S10311 또는 S10312)를 타이밍 제어 회로(1032)에 출력한다.

기억 상태를 나타내내는 신호(S10311, 또는 S10312)는 메모리 회로(1031)로부터 타이밍 제어 회로(1032)에 입력된다. 또한, 타이밍 제어 회로(1032)는 센서 제어 유닛(107)으로부터의 타이밍 제어 신호(S1032)에 따라, 어드레스 디코더(102)에 의해 선택된 행의 화소 회로(101A)를 제어하는 리셋 제어 신호(RST), 전송 제어 신호(Tx), 및 선택 제어 신호(SEL)를 생성하여, 화소 구동 유닛(104)에 출력한다.

타이밍 제어 회로(1032)는, 메모리 회로(1031)가 출력한 신호(S103)11에 기초하여, 하이 레벨의 리셋 제어 신호(RST) 및 전송 제어 신호(Tx)를 동시에 생성하 고, 화소 회로(101A)의 전송 트랜지스터(122) 및 리셋 트랜지스터(125)를 온으로 전환하여, 포토 다이오드(121)에 잔존하는 전하를 선택 트랜지스터(124)를 통하여 화소 회로(101A) 외부에 배출하는 전자 셔터 처리(전하 배출 동작)를 행한다.

설명의 편의상, 타이밍 제어 회로(1032)가 출력하는 각 신호의 명칭을, 화소 구동 유닛(104)가 출력하는 각 신호의 명칭(리셋 제어 신호(RST), 전송 제어 신호(Tx), 및 선택 제어 신호(SEL))과 동일하게 사용한다.

이하에, 도 3을 참조하여 메모리 회로(1031)의 접속 형태를 설명한다.

메모리 회로(1031)는 제1 메모리(기억) 회로(10311), 제2 메모리(기억) 회로(10312), AND 게이트(10313), 및 AND 게이트(10314)를 포함한다.

메모리 회로(10311)는 셋 단자(S1), 리셋 단자(R1), 및 출력 단자(Q1)를 포함한다. 셋 단자(S1)는 AND 게이트(10313)의 출력 단자에 접속되고, 리셋 단자(R1)는 노드(ND1)를 통하여 신호선(LSLR)에 접속되며, 출력 단자(Q1)는 노드(ND2)에 접속되어 있다.

셋 단자(S1)에 하이 레벨의 신호가 입력되면, 메모리 회로(10311)는 리셋 단자(R1)에 하이 레벨 신호가 입력될 때까지 그 상태를 유지하고, 출력 단자(Q1)에 하이 레벨의 신호를 출력한다.

메모리 회로(10311)가 하이 레벨(논리값 1) 상태를 유지(기억)하고 있으면, 이것은 도 1에 나타낸 화소 회로(101A)의 전송 트랜지스터(122) 및 리셋 트랜지스터(125)가 동시에 온으로 전환되는 전자 셔터 처리를 나타낸다.

메모리 회로(10312)는 셋 단자(S2), 리셋 단자(R2), 및 출력 단자(Q2)를 포 함한다. 셋 단자(S2)는 AND 게이트(10314)의 출력 단자에 접속되고, 리셋 단자(R2)는 노드(ND3)를 통하여 신호선(LRLR)에 접속되며, 출력 단자(Q2)는 노드(ND4)에 접속된다.

셋 단자(S2)에 하이 레벨의 신호가 입력되면, 메모리 회로(10312)는 리셋 단자(R2)에 하이 레벨 신호가 입력될 때까지 그 상태를 유지하고, 출력 단자(Q2)에 하이 레벨의 신호를 출력한다.

메모리 회로(10312)가 하이 레벨(논리값이 1) 상태를 유지하고 있으면, 이것은 전송 트랜지스터(122), 선택 트랜지스터(124), 및 리셋 트랜지스터(125)가 제어되어, 화소 회로(101A)로부터 화소 데이터가 판독되다는 것을 나타낸다.

유의할 것은, 전술한 각 메모리 회로(10311, 10312)는, 기억 기능을 가지는 것이면, 플립플롭, 래치 회로 등일 수 있으며, 회로는 본 실시예로 한정되지 않는는 것이다.

AND 게이트(10313)에 대해 설명하면, 제1 입력 단자가 노드(ND5)를 통하여 어드레스 디코더(102)에 접속되고, 제2 입력 단자가 노드(ND6)를 통하여 신호선(LSLS)에 접속되며, 출력 단자가 메모리 회로(10311)의 셋 단자(S1)에 접속된다.

AND 게이트(10314)에 대해 설명하면, 제1 입력 단자가 노드(ND5)를 통하여 어드레스 디코더(102)에 접속되고, 제2 입력 단자가 노드(ND7)를 통하여 신호선(LRLS)에 접속되며, 출력 단자가 메모리 회로(10312)의 셋 단자(S2)에 접속된다.

다음에, 타이밍 제어 회로(1032)의 접속 형태를 설명한다.

타이밍 제어 회로(1032)는 AND 게이트(10321∼10325), 및 OR 게이트(10326, 10327)를 포함한다.

AND 게이트(10321)에 대해 설명하면, 제1 입력 단자가 노드(ND8)를 통하여 신호선(LRT)에 접속되고, 제2 입력 단자가 노드(ND4)에 접속되며, 출력 단자가 OR 게이트(10326)의 제2 입력 단자에 접속된다.

AND 게이트(10322)에 대해 설명하면, 제1 입력 단자가 노드(ND9)를 통하여 신호선(LRR)에 접속되고, 제2 입력 단자가 노드(ND10)에 접속되며, 출력 단자가 OR 게이트(10327)의 제2 입력 단자에 접속된다.

AND 게이트(10323)에 대해 설명하면, 제1 입력 단자가 노드(ND11)를 통하여 신호선(LRS)에 접속되고, 제2 입력 단자가 노드(ND10)에 접속되며, 출력 단자가 선택 제어선(LSEL)에 접속된다.

AND 게이트(10324)에 대해 설명하면, 제1 입력 단자가 노드(ND12)를 통하여 신호선(LST)에 접속되고, 제2 입력 단자가 노드(ND2)에 접속되며, 출력 단자가 OR 게이트(10326)의 제1 입력 단자에 접속된다.

AND 게이트(10325)에 대해 설명하면, 제1 입력 단자가 노드(ND13)를 통하여 신호선(LSR)에 접속되고, 제2 입력 단자가 노드(ND2)에 접속되며, 출력 단자가 OR 게이트(10327)의 제1 입력 단자에 접속된다.

설명의 편의상, 타이밍 제어 회로(1032)의 출력 신호가 공급되는 각 신호선의 명칭을, 화소 구동 유닛(104)의 출력 신호가 공급되는 각 신호선의 명칭(리셋 제어선(LRST), 전송 제어선(LTx), 선택 제어선(LSEL))과 동일하게 사용한다.

OR 게이트(10326)에 대해 설명하면, 제1 입력 단자가 AND 게이트(10324)의 출력 단자에 접속되고, 제2 입력 단자가 AND 게이트(10321)의 출력 단자에 접속되며, 출력 단자가 전송 제어선(LTx)에 접속된다.

OR 게이트(10327)에 대해 설명하면, 제1 입력 단자가 AND 게이트(10325)의 출력 단자에 접속되고, 제2 입력 단자가 AND 게이트(10322)의 출력 단자에 접속되며, 출력 단자가 리셋 제어선(LRST)에 접속된다.

도 3에 나타낸 바와 같이, 메모리 회로(1031)와 타이밍 제어 회로(1032)는 노드(ND2)와 노드(ND4)를 통하여 서로 접속되어 있다.

다음에, CMOS 이미지 센서(100)의 동작에 대하여, 메모리 회로(1031) 및 타이밍 제어 회로(1032)를 중심으로 도 1, 도 3, 및 도 4를 참조하여 설명한다.

도 4는 본 구성예에 따른 화소 구동 펄스 생성 회로를 채용한 CMOS 이미지 센서의 타이밍 차트이다.

도 4의 (1)의 Hsync는 1 수평 기간을 나타내고, 도 4의 (2)∼(5)는 도 3의 메모리 회로(1031)을 구성하는 신호선(LRLR, LRLS, LSLR, LSLS)에 공급되는 메모리 제어 신호(RLR, RLS, SLR, SLS)(도 2의 메모리 제어 신호(S1031))를 나타내며, 도 4의 (6)∼(10)은 도 3의 타이밍 제어 회로(1032)를 구성하는 신호선(LRS, LRR, LRT, LSR, LST)에 공급되는 타이밍 제어 신호(RS, RR, RT, SR, ST)(도 2의 타이밍 제어 신호(S1032))를 나타낸다.

도 4의 (1)에 나타낸 1 수평 기간에, 통상 동작 시간 동안에, 전환 신호(SW)(도시하지 않음)에 의해 스위치(110)는 고정 접점(a)과 작동 접점(b)을 접속한다(도 1 참조). 따라서, 전원 단자(TV1∼TV5)를 통하여, IC 칩(112)의 어드레스 디코더(102), 화소 구동 펄스 생성 회로(103), 화소 구동 유닛(104), 화소 출력 데이터 병직렬 처리 유닛(105), 출력 회로 유닛(106), 및 센서 제어 유닛(107)에는, 전원(108)에 의한 전원 전압(VDD1)이 공급된다.

마찬가지로, 스위치(111)도, 전환 신호(SW)(도시하지 않음)에 의해 고정 접점(a)과 작동 접점(b)을 접속한다(도 1 참조). 따라서, 전원 단자(TV6, TV7)를 통하여, IC 칩(112)의 화소 구동 유닛(104) 내의 레벨 시프터 그룹(1041) 및 화소 어레이 유닛(101)의 각 전원선(LVDD)에는, 전원(109)에 의한 전원 전압(VDD2)이 공급된다.

이러한 상태에서, 센서 제어 유닛(107)이 액세스되는 화소 배열행을 지정하는 어드레스를 생성하고, 생성된 어드레스는 어드레스 디코더(102)에 어드레스 제어 신호(S102)로서 전송된다. 이어서, 어드레스 디코더(102)는 지정된 화소행에 대응하는 출력을 활성화하는 어드레스 선택 신호(AD)를, 메모리 회로(1031)에 출력한다(도 1 및 도 3 참조).

하이 레벨의 메모리 제어 신호(RLR)에 의해(도 4의 (2)), 메모리 회로(10312)는, 리셋 단자(R2)에 입력된 기억 내용을 리셋(예를 들면, 논리값이 0이 되는 로우 레벨)한다.

그 후, AND 게이트(10314)의 제2 입력 단자에 하이 레벨의 메모리 제어 신호 RLS(도 4의 (3))가 입력되고, 제1 입력 단자에 하이 레벨의 어드레스 선택 신호(AD)가 입력된다. 그 결과, AND 게이트(10314)의 출력이 하이 레벨이 된다. 메모리 회로(10312)는 셋 단자(S2)에 입력된 하이 레벨의 신호에 의해 활성 상 태(active state)(예컨대, 논리값이 1이 되는 하이 레벨)를 기억하고, 이 기억 상태를 출력 단자(Q2)에 출력한다.

이 기간에는, 지정된 화소행의 화소 회로(101A)의 전송 트랜지스터(122), 리셋 트랜지스터(125), 및 선택 트랜지스터(124)는 오프 상태이므로, 포토 다이오드(121)는 입사광을 전하로 변환하여, 전하를 기간 t1 동안 축적한다.

전하 축적(기간 t1)의 종료 후, 활성 상태의 메모리 회로(10312)의 출력이 AND 게이트(10322, 10323)의 제2 입력 단자에 입력되고, 하이 레벨의 타이밍 제어 신호(RS)가 기간 t2 동안, AND 게이트(10323)의 제1 입력 단자에 입력되며(도 4 의 (6)), 하이 레벨의 타이밍 제어 신호 RR가 기간 t3 동안, AND 게이트(10322)의 제1 입력 단자에 입력된다(도 4의 (7)). 그결과, AND 게이트(10322, 10323)의 출력이 모두 하이 레벨이 된다.

AND 게이트(10322)가 출력한 하이 레벨의 신호는 OR 게이트(10327)의 제2 입력 단자에 입력되어, OR 게이트(10327)의 출력이 하이 레벨이 된다.

타이밍 제어 회로(1032)는 하이 레벨의 선택 제어 신호(SEL)를 전자 셔터 처리가 종료할 때까지의 기간(기간 t2) 동안 출력하고, 하이 레벨의 리셋 제어 신호(RST)를 기간 t3 동안 출력한다.

이 동작에 의해, 플로팅 디퓨전(FD)의 전위가 리셋 제어선(LRST)의 전위로 리셋된다(도 1).

플로팅 디퓨전(FD)의 전위를 리셋한 후, 하이 레벨의 메모리 제어 신호(SLR)가 리셋 단자(R1)에 입력되고(도 4의 (4)), 메모리 회로(10311)는 기억 내용을 리 셋한다.

AND 게이트(10313)의 제1 입력 단자에는 하이 레벨의 어드레스 선택 신호(AD)가 입력되고, 제2 입력 단자에는 기간 t4 동안, 하이 레벨의 메모리 제어 신호(SLS)가 입력된다(도 4의 (5)). 따라서, AND 게이트(10313)의 출력은 하이 레벨이 된다.

셋 단자(S1)에 입력된 하이 레벨의 신호에 의해, 메모리 회로(10311)는 전자 셔터 처리가 종료할 때까지의 기간 t4 동안, 활성 상태를 기억하고, 이 기억 상태를 출력 단자(Q1)에 출력한다.

다음에, AND 게이트(10321)의 제1 입력 단자에는 기간 t5 동안, 하이 레벨의 타이밍 제어 신호(RT)가 입격되고(도 4의 (8)), 제2 입력 단자에는 활성 상태의 메모리 회로(10312)의 출력이 입력되어, AND 게이트(10321)의 출력은 하이 레벨이 된다.

OR 게이트(10326)의 제2 입력 단자에는 AND 게이트(10321)가 출력한 하이 레벨의 신호가 입력되고, 타이밍 제어 회로(1032)는 하이 레벨의 전송 제어 신호(Tx)를 기간 t5 동안 출력한다.

따라서, 어드레스 디코더(102)에 의해 지정된 화소행에 대응하는 화소 회로(101A)의 포토 다이오드(121)에 축적된 전하가, 플로팅 디퓨전(FD)에 전송된다.

증폭기 트랜지스터(123)이 전하량에 상응하는 플로팅 디퓨전(FD)의 전위를 증폭한다.

이 때, 선택 트랜지스터(124)는 온 상태이므로, 화소 회로(101A)로부터의 화 상 데이터(전압 신호)의 출력은, 행마다에 신호선(LSGN)를 통하여 화소 출력 데이터 병직렬 처리 유닛(105)에 전송된다.

다음에, 전자 셔터 처리가 이루어진다. AND 게이트(10325)의 제1 입력 단자에는 기간 t6 동안, 하이 레벨의 타이밍 제어 신호(SR)가 입력되고(도 4의 (9)), AND 게이트(10324)의 제1 입력 단자에는 기간 t6 동안, 하이 레벨의 타이밍 제어 신호(ST)가 입력된다(도 4의 (10).

또한, 두 AND 게이트의 제2 입력 단자에는 활성 상태의 메모리 회로(10311)의 출력이 공통으로 입력되므, 두 AND 게이트의 출력은 하이 레벨이 된다.

OR 게이트(10326)의 제1 입력 단자에는 AND 게이트(10324)가 출력한 하이 레벨의 신호가 입력되고, OR 게이트(10327)의 제1 입력 단자에는 AND 게이트(10325)가 출력한 하이 레벨의 신호가 입력되며, 타이밍 제어 회로(1032)는 하이 레벨의 전송 제어 신호(Tx) 및 리셋 제어 신호(RST)를 기간 t6 동안 출력한다(도 4 (12)의 부분.

따라서, 포토 다이오드(121)에 잔존하는 전하는 모두, 신호선(LSGN)를 통하여 화소 회로(101A)로부터 배출되고, 전자 셔터 처리가 종료된다.

전자 셔터 처리의 종료 후, 화소 출력 데이터 병직렬 처리 유닛(10)으로부터, 1 화소씩 화상 데이터가 출력되고, 출력 회로 유닛(106)을 통하여 칩 외부로 화상 데이터가 출력된다. 이로써, 1 수평 기간의 동작이 종료된다.

전술한 바와 같이, 본 실시예에서는, 메모리 회로(1031)가 제1 메모리 회로(10311)와 제2 메모리 회로(10312)를 가지고, 도 4의 (11) 및 (12)에 나타낸 바 와 같이, 제1 메모리 회로(10311)가 전자 셔터 처리의 종료 시까지 기억 상태를 유지한다. 따라서, 화소 구동 펄스 회로 등의 회로에 전압 변동이 발생하더라도, 메모리 회로(1031)(메모리 회로(10311))의 재기록에 의해 유발되는 오동작(malfunction) 등의 리스크를 회피할 수 있는 이점이 있다.

본 실시예에서는, 화소 구동 펄스 생성 회로(103) 내의 타이밍 제어 회로(1032)가 화소 어레이를 제어하므로, 회로 면적을 증가시키지 않고, 간단한 회로 변경으로 전자 셔터 처리를 실현할 수 있는 이점이 있다.

본 실시예에서는, 칩 전체에서 발생하는 리크 전류를 감소시키기 위해, 다음과 같은 기능을 제공한다.

도 1에 나타낸 바와 같이, 제어 신호(SCTL)가 하이 레벨로 입력 단자(TI1)에 공급되면, 화소 구동 유닛(104)에서는, 화소 구동 펄스 생성 회로(103)으로부터의 펄스 신호에 관계없이, 적어도 전송 제어선(LTx)를 로우 레벨로 할 수 있고, 화소 회로(101A)를 전하(신호) 축적 상태로 고정할 수 있다.

이 때, 전술한 바와 같이, 화소 어레이 유닛(101)에서의 전하 축적 기간 t1 동안(도 4참조), 스위치(110)에는 고정 접점(a)과 작동 접점(c)를 접속하도록 전환 신호(SW)가 공급된다.

따라서, 전원 단자(TV1, TV3, TV4, TV5)가 접지 전위에 접속되고, IC 칩(112)의 어드레스 디코더(102), 화소 구동 펄스 생성 회로(103), 화소 출력 데이터 병직렬 처리 유닛(105), 출력 회로 유닛(106), 및 센서 제어 유닛(107)에의, 전원(108)에 의한 전원 전압(VDD1)의 공급이 정지된다.

마찬가지로, 스위치(111)에는 고정 접점(a)과 작동 접점(c)를 접속하도록 전환 신호(SW)가 공급된다. 따라서, 전원 단자(TV7)가 접지 전위에 접속되고, IC 칩(112)의 화소 어레이 유닛(101)의 각 전원선에의, 전원(109)에 의한 전원 전압(VDD2)의 공급이 정지되며, 화소 어레이 유닛(101)의 각 전원선(LVDD)은 접지 전위로 유지된다.

이와 같이, 화소 구동 유닛(104) 이외의 회로에 대한 전원 공급을 정지하여도, 화소는 축적 상태를 유지할 수 있다.

전하 축적 후에는, 스위치(110, 111)의 고정 접점(a)은 모두 작동 접점(b)으로 전환되어 전술한 CMOS 이미지 센서(100)의 동작을 수행할 수 있다.

이렇게 하여도, 본 실시예에서는, 전술한 전자 셔터 처리를 실행할 수 있어, 칩 전체에서 발생하는 리크 전류를 화소 구동 유닛(104) 부분에 대한 것만으로 감소시킬 수 있다.

(화소 구동 펄스 생성 회로의 제2 구성예)

다음에, 화소 구동 펄스 생성 회로(103)의 제2 구성예에 대하여 상세하게 설명한다.

도 5는 본 실시예에 따른 화소 구동 펄스 생성 회로의 제2 구성예를 나타낸 블록도이다. 도 6은, 도 5의 화소 구동 펄스 생성 회로의 상세 회로도이다. 도 7은 본 구성예에 따른 화소 구동 펄스 생성 회로를 채용한 CMOS 이미지 센서의 타이밍 차트이다.

설명의 편의상, 도 5 및 도 6에서는, 예를 들면, 도 1의 제1 행의 화소 배열 에 대응하는 부분만을 나타내고, 나타낸 부분에 대하여만 설명한다.

제1 구성예에서는, 어드레스 디코더(102)가 대상행 선택 회로(도시하지 않음)를 가지도록 구성되지만, 본 구성예는 대상행 선택 회로의 유무에 관계없이 전자 셔터 처리를 실행할 수 있도록 구성된다.

본 구성예와 제1 구성예와의 구체적인 차이는, 어드레스 디코더(102)가 대상행 선택 회로를 포함하지 않고, 도 5에 나타낸 바와 같이, 행 선택 제어 신호(ASE)가 화소 구동 펄스 생성 회로(103a)의 메모리 회로(1031a)에 입력되며, 도 6에 나타낸 바와 같이, OR 게이트(10315), 및 행 선택 제어 신호(ASE)가 공급되는 신호선(LASE)이 제공된다는 것이다.

화소 구동 펄스 생성 회로(103)는, 도 6에 도시한 바와 같이, OR 게이트(10315)에서는, 제1 입력 단자가 노드(ND14)를 통하여 신호선(LASE)에 접속되고, 제2 입력 단자가 어드레스 디코더(102)에 접속되며, 출력 단자가 노드(ND5a)에 접속되도록, 구성된다. OR 게이트(10315)는 본 발명의 논리 회로에 대응한다.

본 구성예에서는, 도 7의 (10) 및 (11)에 나타낸 바와 같이, 선택하려는 화소 배열행에 대한 전자 셔터 처리가 종료할 때까지의 기간 동안, 즉 메모리 제어 신호(SLS)의 기간과 동일한 기간 t4 동안, 센서 제어 유닛(107)은 신호선(LASE)에 하이 레벨의 행 선택 제어 신호(ASE)를 공급한다. 이 기간 동안, OR 게이트(10315)의 제1 입력 단자에는 하이 레벨의 행 선택 제어 신호(ASE)가 입력되므로, OR 게이트(10315)의 제2 입력 단자에 어드레스 선택 신호(AD)가 입력되지 않더라도 하이 레벨의 신호를 출력하고, 메모리 회로(10311)에 전자 셔터 처리를 행하 기 위한 정보를 기억시킨다.

따라서, 화소 구동 펄스 생성 회로(103)는, 전자 셔터 처리가 실행되는 화소 배열을 선택하면서, 선택된 화소 배열의 화소 회로(101A)에 대하여 전자 셔터 처리를 실행할 수 있다.

전술한 바와 같이, 본 구성예에서도, 도 7의 (12) 및 (13)에 나타낸 바와 같이, 제1 메모리 회로(10311)가 전자 셔터 처리의 종료 시까지 기억 상태를 유지함으로써, 메모리 회로(1031a)의 재기록에 의한 오동작 등의 리스크를 회피할 수 있는 이점이 있다.

또한, 본 구성예에서는, 회로 면적을 증가시키지 않고, 간단한 회로 변경으로 전자 셔터 처리를 실현할 수 있는 이점이 있다.

또한, 본 구성예는 전자 셔터 처리 시 뿐만 아나리, 글로벌 셔터 시에 도 메모리 회로(1031a)의 기억 상태를 확실하게 유지할 필요가 있는 경우에 바람직하다.

(화소 구동 펄스 생성 회로의 제3 구성예)

다음에, 화소 구동 펄스 생성 회로(103)의 제3 구성예에 대하여 상세하게 설명한다.

도 8은 본 실시예에 따른 화소 구동 펄스 생성 회로의 제3 구성예를 나타낸 블록도이다. 도 9는, 도 8의 화소 구동 펄스 생성 회로의 상세 회로도이다. 도 10은 본 구성예에 따른 화소 구동 펄스 생성 회로를 채용한 CMOS 이미지 센서의 타이밍 차트이다.

설명의 편의상, 도 8 및 도 9에는, 예를 들면 도 1의 제1 행의 화소 배열에 대응하는 부분만을 나타내고, 나타낸 부분에 대해서만 설명한다.

제2 구성예와 마찬가지로, 본 구성예에서도, 대상행 선택 회로의 유무에 관계없이 전자 셔터 처리를 실행할 수 있다. 하지만, OR 게이트(10315)와, 행 선택 제어 신호(ASE)가 공급되는 신호선(LASE)의 배치가 상이하다.

이하, 제1 구성예와 제2 구성예의 차이점만을 설명한다.

도 8에 나타낸 바와 같이, 본 구성예에서, 화소 구동 펄스 생성 회로(103b)의 타이밍 제어 회로(1032a)에는 행 선택 제어 신호(ASE)가 입력된다. 도 9에 나타낸 바와 같이, OR 게이트(10315a) 및 신호선(LASE)은 타이밍 제어 회로(1032a) 내에 배치되어 있다.

OR 게이트(10315a)에서는, 제1 입력 단자가 노드(ND14)를 통하여 신호선(LASE)에 접속되고, 제2 입력 단자가 메모리 회로(10311a)의 출력 단자(Q1)에 접속되며, 출력 단자가 노드(ND2a)에 접속된다.

본 구성예에서는, 도 10의 (5)에 나타낸 바와 같이, 메모리 회로(10311a)에 공급되는 메모리 제어 신호(SLS)를, 펄스 신호로서 공급한다.

도 10의 (6)에 나타낸 바와 같이, 선택하려는 화소 배열행에 대한 전자 셔터 처리가 종료될 때까지, 센서 제어 유닛(107)은 하이 레벨의 행 선택 제어 신호(ASE)를 신호선(LASE)에 기간 t4 동안 공급한다.

본 구성예에서, 전자 셔터 처리가 종료될 때까지 메모리 회로(10311a)가 전자 셔터 처리의 동작 정보를 기억하지 않더라도, 신호선(LASE)에 하이 레벨의 행 선택 제어 신호(ASE)가 기간 t4 동안 공급되고, OR 게이트(10315a)의 출력이 하이 레벨으로 되므로(온 상태를 유지), 선택된 화소 배열행에 대한 전자 셔터 처리가 실행된다.

전술한 바와 같이, 본 구성예에서는, 도 10의 (12) 및 (13)에 나타낸 바와 같이, 전자 셔터 처리가 종료될 때까지 신호선(LASE)에 하이 레벨의 행 선택 제어 신호(ASE)를 공급함으로써, 메모리 회로(1031)의 재기록에 의한 오동작 등의 리스크를 회피할 수 있는 이점이 있다.

특별히 한정되지는 않지만, 각 실시예에 따른 CMOS 이미지 센서는, 예를 들면, 열병렬형의 아날로그-디지털 변환 장치(이하, ADC라 함)를 탑재한 CMOS 이미지 센서로서 구성할 수 있다.

이와 같은 효과를 가지는 이미지 센서는, 디지털 카메라나 비디오 카메라의 촬상 디바이스로서 적용할 수 있다.

도 11은 본 발명의 실시예에 따른 화소 구동 회로를 채용한 이미지 센서(촬상 장치)가 적용되는 카메라 시스템의 구성의 일례를 나타낸 도면이다.

도 11에 나타낸 바와 같이, 카메라 시스템(200)은, 본 실시예에 따른 화소 구동 펄스 생성 회로(103)을 채용한 CMOS 이미지 센서(촬상 장치)(100)가 적용 가능한 촬상 디바이스(210); 촬상 디바이스(210)의 화소 영역에 입사광을 안내하는 (피사체 상을 결상하는) 광학계, 예를 들면 입사광(상 광)을 촬상면 상에 결상시키는 렌즈(220); 촬상 디바이스(210)을 구동하는 구동 회로(DRV)(230); 및 촬상 디바 이스(210)의 출력 신호를 처리하는 신호 처리 회로(PRC)(240)를 포함한다.

구동 회로(230)는 촬상 디바이스(210) 내의 회로를 구동하는 개시 펄스(start pulse)나 클록 펄스를 포함하는 각종의 타이밍 신호를 생성하는 타이밍 생성기(도시하지 않음)를 포함하고, 미리 정해진 타이밍 신호로 촬상 디바이스(210)를 구동한다.

신호 처리 회로(240)는 촬상 디바이스(210)의 출력 신호에 대하여 CDS(Correlated Double Sampling, 상관 이중 샘플링) 등의 신호 처리를 행한다.

신호 처리 회로(240)에서 처리된 화상 신호는, 예를 들면 메모리 등의 기록 매체에 기록된다. 기록 매체에 기록 된 화상 정보는 프린터 등에 의해 하드 카피된다. 또한, 신호 처리 회로(240)에서 처리된 화상 신호를 액정 디스플레이 등으로 이루어지는 모니터에 동영상으로서 표시된다.

이상 설명한 바와 같이, 본 실시예에 따르면, 입사광을 전하로 변환하고 변환된 전화를 축적하는 광전 변환 유닛을 각각 포함하고, 행렬형으로 배열된 복수의 화소 회로; 제어 대상이 되는 동일 선상에 배열된 화소 회로를 선택하는 어드레스 디코더(102); 어드레스 디코더(102)에 의해 선택된 화소 회로에서 실행되는 동작 정보를 기억하는 메모리 회로(1031); 및 메모리 회로(1031)의 기억 상태에 따라 어드레스 디코더(102)에 의해 선택된 화소 회로의 동작을 제어하는 타이밍 제어 회로(1032)를 포함한다.

타이밍 제어 회로(1032)는 각 화소 회로의 상기 광전 변환 유닛에 잔존하는 전하를 배출하는 전하 배출 동작을 제어하고, 메모리 회로(1031)는 전하 배출 동작 이 완료될 때까지 기억 상태를 유지한다.

그러므로, 화소 구동 회로(어드레스 디코더, 화소 구동 펄스 생성 회로, 및 화소 구동 유닛) 등의 회로에 전압 변동이 발생하더라도, 전자 셔터 처리 시 뿐만 아니라 글로벌 셔터 시에도, 메모리 회로의 재기록에 의한 오동작 등의 리스크를 회피할 수 있는 이점이 있다.

또한, 본 실시예에서는, 화소 구동 펄스 생성 회로 내의 타이밍 제어 회로가 화소 배열을 제어하여 전자 셔터 처리를 실행하므로, 회로 면적의 증가를 감소시킬 수 있을 뿐만 아니라, 간단한 회로 변경으로 전자 셔터 처리를 실현할 수 있는 이점이 있다.

또한, 본 실시예에서는, 전자 셔터 처리의 자유도 및 소면적화 등의 이점을 해치지 않으면서, 회로의 전압 강하에 대한 내성(resistance property)을 강화할 수 있어, 본 촬상 장치를 채용한 카메라 시스템의 성능이 향상된다.

본 실시예에 따르면, 장시간 축적 시에, CMOS 이미지 센서 상에 집적된 회로의 오프 리크(off-leak)에 기인하는 발열을 억제할 수 있고, 이 발열에 의한 암전류(dark current) 발생, 즉 화질의 열화를 억제할 수 있다.

일반적인 기판 바이어스 효과를 이용한 오프 리크의 억제 기술에 비해, 본 발명은 전원의 온 또는 오프 만으로 적용할 수 있고, 칩의 회로 구성 및 시스템 구성 모두를 더욱 용이하게 설계할 수 있다.

본 발명은, 상기한 실시예의 설명에 한정되지 않는다.

예를 들면, 실시예들에 사용된 수치 및 재료는 일례에 불과하며, 이에 한정 되는 것은 아니다.

해당 기술분야의 당업자는, 첨부된 청구항의 범위 또는 그와 동등한 범위 내인 한 설계 요건 또는 다른 인자에 따라, 다양한 변형, 조합, 부조합 및 변경이 가능하다는 것을 알아야 한다.

본 명세서는 2007년 9월 28일자로 일본 특허청에 출원된, 일본 특허출원 제2007-256598호와 관련된 내용을 포함하며, 그 개시 내용 전부는 참조에 의해 본 명세서에 포함된다.

도 1은 본 발명의 실시예예 따른 CMOS 이미지 센서의 구성예를 나타낸 도면이다.

도 2는 본 실시예에 따른 화소 구동 펄스 생성 회로의 제1 구성예를 나타낸 블록도이다.

도 3은 본 실시예에 따른 화소 구동 펄스 생성 회로의 상세 회로도이다.

도 4는 제1 구성예에 따른 화소 구동 펄스 생성 회로를 채용한 CMOS 이미지 센서의 타이밍 차트이다.

도 5는 본 실시예에 따른 화소 구동 펄스 생성 회로의 제2 구성예를 나타낸 블록도이다.

도 6은, 도 5의 화소 구동 펄스 생성 회로의 상세 회로도이다.

도 7은 본 구성예에 따른 화소 구동 펄스 생성 회로를 채용한 CMOS 이미지 센서의 타이밍 차트이다.

도 8은 본 실시예에 따른 화소 구동 펄스 생성 회로의 제3 구성예를 나타낸 블록도이다.

도 9는, 도 8의 화소 구동 펄스 생성 회로의 상세 회로도이다.

도 10은 본 구성예에 따른 화소 구동 펄스 생성 회로를 채용한 CMOS 이미지 센서의 타이밍 차트이다.

도 11은 본 발명의 실시예에 따른 촬상 장치가 적용되는 카메라 시스템의 구성의 일례를 나타낸 도면이다.

도 12는 화소 회로의 일례를 나타낸 회로도이다.

도 13은 화소 구동 회로가 생성하는 펄스 신호의 일례를 나타낸 도면이다.

도 14는 종래기술의 CMOS 이미지 센서의 타이밍 차트의 일례이다.

Claims

입사광을 전하로 변환하여 축적하는 광전 변환 유닛을 각각 포함하고, 행렬형으로 배열된 복수의 화소 회로;

제어 대상이 되는, 동일 선상에 배열된 화소 회로를 선택하는 어드레스 디코더(address decoder);

상기 어드레스 디코더에 의해 선택된 화소 회로에서 실행되는 동작 정보를 기억하는 기억 회로로서, 상기 동일 선상에 배열된 화소 회로의 상기 광전 변환 유닛에 잔류하고 있는 전하를 배출시키는, 전하 배출 동작의 정보를 기억하는 제1 기억 회로와, 상기 전하 배출 동작 이외의 동작 정보를 기억하는 제2 기억 회로를 포함하는, 상기 기억 회로;

상기 어드레스 디코더의 출력의 유무에 관계없이, 상기 제1 기억 회로에 상기 전하 배출 동작의 정보를 기억시키는 논리 회로; 및

상기 제1 기억 회로의 기억 상태에 따라, 상기 어드레스 디코더에 의해 선택된 화소 회로의 상기 전하 배출 동작을 제어하고, 상기 화소 회로의 상기 광전 변환 유닛에 잔류하고 있는 전하를 배출시키는 제어 회로

를 포함하고,

상기 제1 및 상기 제2 기억 회로는, 상기 전하 배출 동작이 완료될 때까지 각각의 기억 상태를 유지하는,

화소 구동 회로.
제1항에 있어서,

상기 논리 회로는, 상기 전하 배출 동작이 완료될 때까지 상기 동일 선상에 배열된 화소 회로의 상기 전하 배출 동작을 제어하는, 화소 구동 회로.
입사광을 전하로 변환하여 축적하는 광전 변환 유닛을 각각 포함하고, 행렬형으로 배열된 복수의 화소 회로;

제어 대상이 되는, 동일 선상에 배열된 화소 회로를 선택하는 어드레스 디코더;

상기 어드레스 디코더에 의해 선택된 화소 회로에서 실행되는 동작 정보를 기억하는 기억 회로로서, 상기 동일 선상에 배열된 상기 화소 회로의 상기 광전 변환 유닛에 잔류하고 있는 전하를 배출시키는, 전하 배출 동작의 정보를 기억하는 제1 기억 회로와, 상기 전하 배출 동작 이외의 동작 정보를 기억하는 제2 기억 회로를 포함하는, 상기 기억 회로;

상기 제1 기억 회로의 기억 상태에 따라, 상기 어드레스 디코더에 의해 선택된 화소 회로의 상기 전하 배출 동작을 제어하고, 상기 화소 회로의 상기 광전 변환 유닛에 잔류하고 있는 전하를 배출시키는 제어 회로; 및

상기 제1 기억 회로의 기억 상태와 관계없이, 상기 제어 회로에 상기 전하 배출 동작을 실행시키는 논리 회로

를 포함하고,

상기 제1 및 상기 제2 기억 회로는,

상기 전하 배출 동작이 완료될 때까지 각각의 기억 상태를 유지하는,

화소 구동 회로.
제3항에 있어서,

상기 논리 회로는, 상기 전하 배출 동작이 완료될 때까지 상기 동일 선상에 배열된 화소 회로의 상기 전하 배출 동작을 제어하는, 화소 구동 회로.
입사광을 전하로 변환하여 축적하는 광전 변환 유닛과, 상기 광전 변환 유닛이 축적한 전하가 공급되는 노드와, 상기 노드의 전하를 배출하는 전하 배출 유닛과, 상기 축적된 전하의 전하량에 상응하는 상기 노드의 전위를 증폭하여 출력하는 출력 유닛을 각각 포함하고, 행렬형으로 배열된, 복수의 화소 회로;

제어 대상이 되는, 동일 선상에 배열된 화소 회로를 선택하는 어드레스 디코더;

상기 어드레스 디코더에 의해 선택된 화소 회로에서 실행되는 동작 정보를 기억하는 기억 회로로서, 상기 동일 선상에 배열된 상기 화소 회로의 상기 광전 변환 유닛에 잔류하고 있는 전하를 상기 전하 배출 유닛을 제어하여 배출시키는, 전하 배출 동작의 정보를 기억하는 제1 기억 회로와, 상기 전하 배출 동작 이외의 동작 정보를 기억하는 제2 기억 회로를 포함하는, 상기 기억 회로;

상기 어드레스 디코더의 출력의 유무에 관계없이, 상기 제1 기억 회로의 상기 전하 배출 동작의 정보를 기억시키는 논리 회로; 및

상기 제1 기억 회로의 기억 상태에 따라, 상기 어드레스 디코더에 의해 선택된 화소 회로의 상기 전하 배출 동작을 제어하고, 상기 화소 회로의 상기 광전 변환 유닛에 잔류하고 있는 전하를 배출시키는 제어 회로

를 포함하며,

상기 제1 및 제2 기억 회로는, 상기 전하 배출 동작이 완료될 때까지 각각의 기억 상태를 유지하는,

화소 구동 회로.
제5항에 있어서,

상기 논리 회로는, 상기 전하 배출 동작이 완료될 때까지 상기 동일 선상에 배열된 화소 회로의 상기 전하 배출 동작을 제어하는, 화소 구동 회로.
입사광을 전하로 변환하여 축적하는 광전 변환 유닛과, 상기 광전 변환 유닛이 축적한 전하가 공급되는 노드와, 상기 노드의 전하를 배출하는 전하 배출 유닛과, 상기 축적된 전하의 전하량에 상응하는 상기 노드의 전위를 증폭하여 출력하는 출력 유닛을 각각 포함하고, 행렬형으로 배열된, 복수의 화소 회로;

제어 대상이 되는 동일 선상에 배열된 화소 회로를 선택하는 어드레스 디코더;

상기 어드레스 디코더에 의해 선택된 화소 회로에서 실행되는 동작 정보를 기억하는 기억 회로로서, 상기 동일 선상에 배열된 상기 화소 회로의 상기 광전 변환 유닛에 잔류하고 있는 전하를 상기 전하 배출 유닛을 제어하여 배출시키는, 전하 배출 동작의 정보를 기억하는 제1 기억 회로와, 상기 전하 배출 동작 이외의 동작 정보를 기억하는 제2 기억 회로를 포함하는, 상기 기억 회로;

상기 어드레스 디코더의 출력의 유무에 관계없이, 상기 제1 기억 회로의 상기 전하 배출 동작의 정보를 기억시키는 논리 회로;

상기 제1 기억 회로의 기억 상태에 따라, 상기 어드레스 디코더에 의해 선택된 화소 회로의 상기 전하 배출 동작을 제어하고, 상기 화소 회로의 상기 광전 변환 유닛에 잔류하고 있는 전하를 배출시키는 제어 회로; 및

상기 제1 기억 회로의 기억 상태에 관계없이, 상기 제어 회로에 상기 전하 배출 동작을 실행시키는 논리 회로

를 포함하며,

상기 제1 및 제2 기억 회로는, 상기 전하 배출 동작이 완료될 때까지 각각의 기억 상태를 유지하는,

화소 구동 회로.
제7항에 있어서,

상기 논리 회로는, 상기 전하 배출 동작이 완료될 때까지 상기 동일 선상에 배열된 화소 구동 회로의 상기 전하 배출 동작을 제어하는, 화소 구동 회로.
입사광을 전하로 변환하여 전하를 축적하는 광전 변환 유닛을 각각 포함하고, 행렬형으로 배열된 복수의 화소 회로;

상기 화소 회로를 차례로 선택하고, 상기 선택된 화소 회로를 제어하는 화소 구동 회로; 및

상기 화소 구동 회로가 제어하는 화소 회로로부터 신호를 판독하는 판독 유닛

을 포함하고,

상기 화소 구동 회로는,

제어 대상이 되는, 동일 선상에 배열된 화소 회로를 선택하는 어드레스 디코더;

상기 어드레스 디코더에 의해 선택된 화소 회로에서 실행되는 동작 정보를 기억하는 기억 회로로서, 상기 동일 선상에 배열된 화소 회로의 상기 광전 변환 유닛에 잔류하고 있는 전하를 배출시키는, 전하 배출 동작의 정보를 기억하는 제1 기억 회로와, 상기 전하 배출 동작 이외의 동작 정보를 기억하는 제2 기억 회로를 포함하는, 상기 기억 회로; 및

상기 어드레스 디코더의 출력의 유무에 관계없이, 상기 제1 기억 회로에 상기 전하 배출 동작의 정보를 기억시키는 논리 회로; 및

상기 제1 기억 회로의 기억 상태에 따라, 상기 어드레스 디코더에 의해 선택된 화소 회로의 상기 전하 배출 동작을 제어하고, 상기 화소 회로의 상기 광전 변환 유닛에 잔류하고 있는 전하를 배출시키는 제어 회로

를 포함하며,

상기 제1 및 상기 제2 기억 회로는, 상기 전하 배출 동작이 완료될 때까지 각각의 상기 기억 상태를 유지하는,

촬상 장치.
입사광을 전하로 변환하여 축적하는 광전 변환 유닛을 각각 포함하고, 행렬형으로 배열된 복수의 화소 회로;

상기 화소 회로를 차례로 선택하고, 상기 선택된 화소 회로를 제어하는 화소 구동 회로; 및

상기 화소 구동 회로가 제어하는 화소 회로로부터 신호를 판독하는 판독 유닛

을 포함하고,

상기 화소 구동 회로는,

제어 대상이 되는, 동일 선상에 배열된 화소 회로를 선택하는 어드레스 디코더;

상기 어드레스 디코더에 의해 선택된 화소 회로에서 실행되는 동작 정보를 기억하는 기억 회로로서, 상기 동일 선상에 배열된 상기 화소 회로의 상기 광전 변환 유닛에 잔류하고 있는 전하를 배출시키는, 전하 배출 동작의 정보를 기억하는 제1 기억 회로와, 상기 전하 배출 동작 이외의 동작 정보를 기억하는 제2 기억 회로를 포함하는, 상기 기억 회로;

상기 제1 기억 회로의 기억 상태에 따라, 상기 어드레스 디코더에 의해 선택된 화소 회로의 상기 전하 배출 동작을 제어하고, 상기 화소 회로의 상기 광전 변환 유닛에 잔류하고 있는 전하를 배출시키는 제어 회로; 및

상기 제1 기억 회로의 기억 상태와 관계없이, 상기 제어 회로에 상기 전하 배출 동작을 실행시키는 논리 회로

를 포함하며,

상기 제1 및 제2 기억 회로는, 상기 전하 배출 동작이 완료될 때까지 각각의 기억 상태를 유지하는,

촬상 장치.
촬상 장치;

상기 촬상 장치의 촬상 영역에 입사광을 안내하는 광학계; 및

상기 촬상 장치가 출력하는 신호를 처리하는 신호 처리 회로

를 포함하고,

상기 촬상 장치는,

입사광을 전하로 변환하여 축적하는 광전 변환 유닛을 각각 포함하고, 행렬형으로 배열된 복수의 화소 회로;

상기 화소 회로를 차례로 선택하고, 상기 선택된 화소 회로를 제어하는 화소 구동 회로; 및

상기 화소 구동 회로에 의해 제어되는 상기 화소 회로로부터 신호를 판독하는 판독 유닛

을 포함하며,

상기 화소 구동 회로는,

제어 대상이 되는, 동일 선상에 배열된 화소 회로를 선택하는 어드레스 디코더;

상기 어드레스 디코더에 의해 선택된 화소 회로에서 실행되는 동작 정보를 기억하는 기억 회로로서, 상기 동일 선상에 배열된 화소 회로의 상기 광전 변환 유닛에 잔류하고 있는 전하를 전하 배출 유닛을 제어하여 배출시키는, 전하 배출 동작의 정보를 기억하는 제1 기억 회로와, 상기 전하 배출 동작 이외의 동작 정보를 기억하는 제2 기억 회로를 포함하는, 상기 기억 회로;

상기 어드레스 디코더의 출력의 유무에 관계없이, 상기 제1 기억 회로에 상기 전하 배출 동작의 정보를 기억시키는 논리 회로; 및

상기 제1 기억 회로의 기억 상태에 따라, 상기 어드레스 디코더에 의해 선택된 화소 회로의 상기 전하 배출 동작을 제어하고, 상기 화소 회로의 상기 광전 변환 유닛에 잔류하고 있는 전하를 배출시키는 제어 회로

를 포함하고,

상기 제1 및 제2 기억 회로는, 상기 전하 배출 동작이 완료될 때까지 상기 기억 상태를 유지하는,

카메라 시스템.
촬상 장치;

상기 촬상 장치의 촬상 영역에 입사광을 안내하는 광학계; 및

상기 촬상 장치가 출력하는 신호를 처리하는 신호 처리 회로

를 포함하고,

상기 촬상 장치는,

입사광을 전하로 변환하여 축적하는 광전 변환 유닛을 각각 포함하고, 행렬형으로 배열된 복수의 화소 회로;

상기 화소 회로를 차례로 선택하고, 상기 선택된 화소 회로를 제어하는 화소 구동 회로; 및

상기 화소 구동 회로에 의해 제어되는 상기 화소 회로로부터 신호를 판독하는 판독 유닛

을 포함하며,

제어 대상이 되는, 동일 선상에 배열된 화소 회로를 선택하는 어드레스 디코더;

상기 어드레스 디코더에 의해 선택된 상기 화소 회로에서 실행되는 동작 정보를 기억하는 기억 회로로서, 상기 동일 선상에 배열된 상기 화소 회로의 상기 광전 변환 유닛에 잔류하고 있는 전하를 전하 배출 유닛을 제어하여 배출시키는, 전하 배출 동작의 정보를 기억하는 제1 기억 회로와, 상기 전하 배출 동작 이외의 동작 정보를 기억하는 제2 기억 회로를 포함하는, 상기 기억 회로;

상기 제1 기억 회로의 기억 상태에 따라, 상기 어드레스 디코더에 의해 선택된 화소 회로의 상기 전하 배출 동작을 제어하고, 상기 화소 회로의 상기 광전 변환 유닛에 잔류하고 있는 전하를 배출시키는 제어 회로; 및

상기 제1 기억 회로의 기억 상태에 관계없이, 상기 제어 회로에 상기 전하 배출 동작을 실행시키는 논리 회로

를 포함하고,

상기 제1 및 상기 제2 기억 회로는, 상기 전하 배출 동작이 완료될 때까지 각각의 기억 상태를 유지하는,

카메라 시스템.
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