TWI386048B - 像素驅動電路及攝像裝置以及相機系統 - Google Patents

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Description

像素驅動電路及攝像裝置以及相機系統
本發明係有關於，例如CMOS(Complementary Metal Oxide Semiconductor)型像素驅動電路及攝像裝置以及相機系統。
CMOS型影像感測器(攝像裝置)，係因為具有可進行在CCD(Charge Coupled Device)難以進行的部分讀出、可單一電源驅動、可用CMOS製程將類比電路或邏輯電路混合形成在同一晶片等複數優點，因此廣泛被使用在相機等。
此種CMOS型影像感測器，係如圖12所示，作為將入射光轉換成電荷的光電轉換元件，廣泛採用光二極體11。像素電路1，係將光二極體11中所累積的電荷，透過傳輸電晶體12而傳輸至浮置擴散點FD。然後，像素電路1係將相應於電荷量的浮置擴散點FD之電位，在增幅電晶體13中進行增幅，透過選擇電晶體14而向訊號線LSGN輸出成為電壓訊號(影像資料)，進行所謂的電荷讀出動作。
許多的CMOS型影像感測器，係在上述讀出動作之後，為了控制攝像時的曝光時間，而進行電子快門處理。該電子快門處理，係將傳輸電晶體12及重置電晶體15同時切換成ON，讓光二極體11中殘存的電荷排出至像素電路1外部，調整入射光。
又，CMOS型影像感測器係具有一種稱作全域快門的處理機能，其係對所有的複數之像素電路1進行電子快門處理。為了進行全域快門，係必須要生成相應於影像感測器之像素數的控制訊號，一次控制所有的像素電路。此種電子快門處理或全域快門，係將像素驅動電路排列成矩陣狀而成的複數之像素電路，在行方向上依序加以控制。
像素驅動電路，係為了保有電子快門處理的自由度、謀求電路的縮小化，而採取每一行具有記憶體電路之構成，在電子快門處理執行前，令其處理對象的行，被記憶至該記憶電路中。
[專利文獻1]日本特開2005-311736號公報
隨著近年來的多像素化及低耗電化，在全域快門時，像素驅動電路、或其他電路會引起暫時性電壓下降之問題。這是因為，隨著多像素化演進，像素驅動電路所驅動的像素電路係為增加，必須要一次控制大量的像素電路。
另一方面，近年的攝像裝置的製作製程中，CMOS型影像感測器整體的電路是被設計成在低電壓下動作。因此，如圖13所示，電壓是低於原本的電源電壓VDD，如同圖(b)的放大部分所圖示，與接地電位VSS的電位差若暫時性變小，則電路動作電壓降低的部分，會換來電路受到電壓變動之影響變得顯著。
又，電壓下降的振幅來說，像素電路等之電壓會超過動作閾值電壓，會引起這些電路的誤動作。
尤其是，在先將電子快門處理之對象行予以記憶然後才加以執行之構成的相機上，記憶體電路的記憶狀態(像素陣列之對象行)的時序(圖14(5))與電子快門處理的時序(圖14(10))若被分時(圖14(11))、(12)之部分)，因上述電壓下降而導致構成記憶體電路的電晶體等元件的誤動作，可能導致之前記憶的記憶內容消失，攝像影像的畫質降低。
本發明係提供一種，即使執行用來控制攝像時的曝光時間的電子快門處理，也不會降低攝像影像之畫質的像素驅動電路及攝像裝置以及相機系統。
本發明之第1觀點的像素驅動電路，係具有：複數之像素電路，係分別含有將入射光轉換成電荷並加以累積的光電轉換部，且被排列成矩陣狀；和位址解碼器，係將身為控制對象之同一線上所排列的上記像素電路，加以選擇；和記憶電路，係將要令上記位址解碼器所選擇之上記像素電路所執行的動作資訊，加以記憶；和控制電路，係隨應於上記記憶電路之記憶狀態，來控制上記位址解碼器所選擇之上記像素電路之動作；上記控制電路係控制著將上記各像素電路之上記光電轉換部中所殘留之電荷予以排出的電荷排出動作；上記記憶電路係將上記記憶狀態加以保持，直到上記電荷排出動作結束為止。
理想而言，上記記憶電路係含有：第1記憶電路，係將上記電荷排出動作之資訊，加以記憶；和第2記憶電路，係將上記電荷排出動作以外之動作資訊，加以記憶。
理想而言，具有邏輯電路，係無關於上記位址解碼器之輸出，令上記記憶電路將上記電荷排出動作之資訊加以記憶。
理想而言，上記邏輯電路，係控制上記各像素電路的上記電荷排出動作，直到上記電荷排出動作結束為止。
理想而言，具有邏輯電路，係無關於上記第1記憶電路的上記記憶狀態，令上記控制電路執行上記電荷排出動作。
理想而言，上記邏輯電路，係控制上記各像素電路的上記電荷排出動作，直到上記電荷排出動作結束為止。
本發明之第2觀點的像素驅動電路，係具有：複數之像素電路，係分別含有將入射光轉換成電荷並加以累積的光電轉換部，且被排列成矩陣狀；和位址解碼器，係將身為控制對象之同一線上所排列的上記像素電路，加以選擇；和記憶電路，係將要令上記位址解碼器所選擇之上記像素電路所執行的動作資訊，加以記憶；和控制電路，係隨應於上記記憶電路之記憶狀態，來控制上記位址解碼器所選擇之上記像素電路之動作；上記像素電路係含有：節點，係被供給著上記光電轉換部所累積的電荷；和電荷排出部，係將上記節點的電荷加以排出；和輸出部，係將相應於上記電荷量之上記節點的電位予以增幅並輸出；上記控制電路係控制上記電荷排出部以執行將上記光電轉換部所累積的電荷予以排出的電荷排出動作；上記記憶電路，係將上記記憶狀態加以保持，直到上記電荷排出動作結束為止。
理想而言，上記記憶電路係含有：第1記憶電路，係將上記電荷排出動作之資訊，加以記憶；和第2記憶電路，係將上記電荷排出動作以外之動作資訊，加以記憶。
理想而言，具有邏輯電路，係無關於上記位址解碼器之輸出，令上記記憶電路將上記電荷排出動作之資訊加以記憶。
理想而言，上記邏輯電路，係控制上記各像素電路的上記電荷排出動作，直到上記電荷排出動作結束為止。
理想而言，具有邏輯電路，係無關於上記第1記憶電路的上記記憶狀態，令上記控制電路執行上記電荷排出動作。
理想而言，上記邏輯電路，係控制上記各像素電路的上記電荷排出動作，直到上記電荷排出動作結束為止。
本發明之第3觀點的攝像裝置，係具有：複數之像素電路，係分別含有將入射光轉換成電荷並加以累積的光電轉換部，且被排列成矩陣狀；和像素驅動電路，係將上記像素電路依序加以選擇以控制該當像素電路；和讀出部，係從上記像素驅動電路所控制的上記像素電路中，讀出訊號；上記像素驅動電路係含有：位址解碼器，係將身為控制對象之同一線上所排列的上記像素電路，加以選擇；和記憶電路，係將要令上記位址解碼器所選擇之上記像素電路所執行的動作資訊，加以記憶；和控制電路，係隨應於上記記憶電路之記憶狀態，來控制上記位址解碼器所選擇之上記像素電路之動作；上記控制電路係控制著將上記各像素電路之上記光電轉換部中所殘留之電荷予以排出的電荷排出動作；上記記憶電路，係將上記記憶狀態加以保持，直到上記電荷排出動作結束為止。
本發明之第4觀點的相機系統，係具有：攝像裝置；和光學系，係對上記攝像裝置的攝像區域，導入入射光；和訊號處理電路，係將上記攝像裝置所輸出的訊號，加以處理；上記攝像裝置係具有：複數之像素電路，係分別含有將入射光轉換成電荷並加以累積的光電轉換部，且被排列成矩陣狀；和像素驅動電路，係將上記像素電路依序加以選擇以控制該當像素電路；和讀出部，係從上記像素驅動電路所控制的上記像素電路中，讀出訊號；上記像素驅動電路係含有：位址解碼器，係將身為控制對象之同一線上所排列的上記像素電路，加以選擇；和記憶電路，係將要令上記位址解碼器所選擇之上記像素電路所執行的動作資訊，加以記憶；和控制電路，係隨應於上記記憶電路之記憶狀態，來控制上記位址解碼器所選擇之上記像素電路之動作；上記控制電路係控制著將上記各像素電路之上記光電轉換部中所殘留之電荷予以排出的電荷排出動作；上記記憶電路，係將上記記憶狀態加以保持，直到上記電荷排出動作結束為止。
若依據本發明，則像素驅動電路係含有：位址解碼器，係將身為控制對象之同一線上所排列的像素電路，加以選擇；和記憶電路，係將要令位址解碼器所選擇之像素電路所執行的動作資訊，加以記憶；和控制電路，係隨應於記憶電路之記憶狀態，來控制位址解碼器所選擇之上記像素電路之動作。控制電路係控制著將各像素電路之光電轉換部中所殘留之電荷予以排出的電荷排出動作；記憶電路係將記憶狀態加以保持，直到電荷排出動作結束為止。
若依據本發明，則可提供一種，即使執行用來控制攝像時的曝光時間的電子快門處理，也不會降低攝像影像之畫質的像素驅動電路及攝像裝置以及相機系統。
以下，將本發明的實施形態，和圖面對應關連而加以說明。
圖1係本發明所述之CMOS影像感測器之構成例的圖示。
圖1所圖示的CMOS影像感測器(攝像裝置)100，係具有：像素陣列部101、位址解碼器102、像素驅動脈衝發生電路103、像素驅動部104、像素輸出資料並直列處理部105、輸出電路部106、感測器控制部107、外部電源(電池)108、109、及開關110、111。
此外，位址解碼器102、像素驅動脈衝發生電路103、及像素驅動部104，係對應於本發明的像素驅動電路；像素輸出資料並直列處理部105係對應於本發明的讀出部。
這些構成要素當中，像素陣列部101、位址解碼器102、像素驅動脈衝發生電路103、像素驅動部104、像素輸出資料並直列處理部105、輸出電路部106、及感測器控制部107，係被積體化成IC晶片112。
在IC晶片112係形成有：供給著由電源108而來之電源電壓VDD1的電源端子TV1～TV5，供給著由電源109而來之電源電壓VDD2的電源端子TV6、TV7，被連接至接地電位GND的電源端子TG1～TG6，供給著例如控制訊號SCTL的輸入端子TI1、及輸出端子TO1。
於IC晶片112中，電源端子TV1係被連接至位址解碼器102及像素驅動脈衝發生電路103的電源端子Pow，電源端子TV2係被連接至像素驅動部104的電源端子Pow，電源端子TV3係被連接至輸出電路部106的電源端子Pow，電源端子TV4係被連接至像素輸出資料並直列處理部105的電源端子Pow，電源端子TV5係被連接至感測器控制部107的電源端子Pow。
又，電源端子TV6係被連接至設於像素驅動部104內的位準平移器群1041的電源端子Pow2，電源端子TV7係被連接至像素陣列部101的各電源線LVDD。
像素陣列部101係有複數之像素電路101A被排列成矩陣狀。此外，於圖1中，為了簡化圖面，係僅圖示了3行3列的像素陣列。
於圖1中係圖示了，以4個電晶體所構成的CMOS影像感測器100之像素之一例。
該像素電路101A，係具有例如光二極體121以作為光電轉換元件；對該1個光二極體121，具有作為能動元件的傳輸電晶體122、增幅電晶體123、選擇電晶體124、重置電晶體125這4個電晶體。
此外，傳輸電晶體122及重置電晶體125係對應於本發明的電荷排出部，增幅電晶體123係對應於本發明的輸出部。
光二極體121，係將入射光進行光電轉換，成為相應於其光量的電荷(此處係為電子)。
傳輸電晶體122，係被連接在光二極體121與浮置擴散點FD之間，透過傳輸控制線LTx而對其閘極(傳輸閘極)給予驅動訊號，藉此，可將在光二極體121中進行光電轉換而成的電子，傳輸至浮置擴散點FD。
在浮置擴散點FD，係連接有增幅電晶體123的閘極。增幅電晶體123，係透過選擇電晶體124而連接至訊號線LSGN，與像素部外的定電流源構成源極追隨器。
然後，位址訊號係透過選擇控制線LSEL而給予至選擇電晶體124的閘極，一旦選擇電晶體124變成ON，則增幅電晶體123係將浮置擴散點FD的電位予以增幅然後將相應於其電位的電壓，輸出至訊號線LSGN。透過訊號線LSGN，從各像素所輸出的電壓，係被輸出至像素輸出資料並直列處理部105。
這些動作，係因為例如傳輸電晶體122、選擇電晶體124及重置電晶體125的各閘極是以行單位而被連接，因此是針對1行份的各像素同時進行。
被配線在像素陣列部101中的重置控制線LRST、傳輸控制線LTx、及選擇控制線LSEL是成為一組的方式，而以像素陣列之各行單位進行配線。
這些重置控制線LRST、傳輸控制線LTx、及選擇控制線LSEL，係被像素驅動部104所驅動。
位址解碼器102，係具有對象行選擇電路(未圖示)，其係隨應於感測器控制部107之位址控制訊號S102，來選擇身為控制對象之像素陣列的行，將身為控制對象之行方向的像素電路101A加以選擇。
像素驅動脈衝發生電路103，係具有未圖示的記憶體(記憶)電路、及時序控制電路。
該像素驅動脈衝發生電路103，係隨應於感測器控制部107之控制訊號S103而對像素陣列之各行生成驅動脈衝，並向像素驅動部104輸出所生成的驅動脈衝。
該像素驅動脈衝發生電路103的細節將於後述。
像素驅動部104，係由各重置控制線LRST、傳輸控制線LTx、及選擇控制線LSEL所連接之控制線的驅動器亦即位準平移器加以複數含有的位準平移器群(驅動器群)1041、和用來控制位準平移器群1041的各位準平移器LS之驅動所需之控制邏輯電路群1042，所構成。
位準平移器群1041，係對像素陣列的各行，配置有分別連接著重置控制線LRST、傳輸控制線LTx、及選擇控制線LSEL的3個位準平移器LS1、LS2、LS3。
該位準平移器群(驅動器群)1041，係在透過電源端子TV6而有電源109所致之電源電壓VDD2是Power On時，即使位址解碼器等其他元件是被停止了電源電壓VDD1之供給時，仍會維持Power On且保持動作狀態。
控制邏輯電路群1042，係由控制著位準平移器群1041之各位準平移器LS之輸入的NOR閘NR，對應於各位準平移器LS之排列而被複數排列所成。
各NOR閘NR的輸出端係被連接至對應的驅動器亦即位準平移器LS的輸入端，第1輸入端子係分別被連接至像素驅動脈衝發生電路103所致之驅動脈衝的供給線，第2輸入端子係被共通連接至IC晶片112的輸入端子TI1。
對該輸入端子TI1係供給著，例如未圖示之控制器所給之控制訊號SCTL。
一旦控制訊號SCTL是以高位準而供給，則無關於來自像素驅動脈衝發生電路103的脈衝訊號，至少可將傳輸控制線LTx設成低位準，可將像素電路101A保持成電荷(訊號)累積狀態。
開關110係為，固定接點a是被連接至IC晶片112的電源端子TV1、TV3、TV4、TV5，作動接點b是被連接至電源108的正極及電源端子TV2，作動接點c是被連接至電源108的負極及電源端子TG1～TG6。
開關110，係例如隨應於未圖示之控制器(或是感測器控制部107)所送來的切換訊號SW，來將固定接點a連接至作動接點b或c。
具體而言，開關110係被供給著，在通常的全體動作時會使固定接點a與作動接點b連接的切換訊號SW，藉此，就會透過電源端子TV1～TV5而對IC晶片112的位址解碼器102、像素驅動脈衝發生電路103、像素驅動部104、像素輸出資料並直列處理部105、輸出電路部106、及感測器控制部107供給著由電源108而來之電源電壓VDD1。
開關110係被供給著，在像素陣列部101的電荷累積期間中會使固定接點a與作動接點c連接的切換訊號SW，藉此，電源端子TV1、TV3、TV4、TV5會被連接至接地電位，往IC晶片112的位址解碼器102、像素驅動脈衝發生電路103、像素輸出資料並直列處理部105、輸出電路部106、及感測器控制部107的，由電源108而來之電源電壓VDD1就會停止。
開關111係為，固定接點a是被連接至IC晶片112的電源端子TV7，作動接點b是被連接至電源109的正極及電源端子TV6，作動接點c是被連接至電源108的負極。
開關111，係例如隨應於未圖示之控制器(或是感測器控制部107)所送來的切換訊號SW，來將固定接點a連接至作動接點b或c。
具體而言，開關111係被供給著，在通常的全體動作時會使固定接點a與作動接點b連接的切換訊號SW，藉此，就會透過電源端子TV6、TV7而對IC晶片112的像素驅動部104內的位準平移器群1041及像素陣列部101的各電源線LVDD，供給著由電源109而來之電源電壓VDD2。
開關111係被供給著，在像素陣列部101的電荷累積期間中會使固定接點a與作動接點c連接的切換訊號SW，藉此，電源端子TV7會被連接至接地電位，往IC晶片112之像素陣列部101之各電源線的、由電源109而來之電源電壓VDD2之供給會被停止，像素陣列部101的各電源線LVDD係被保持成接地電位。
像素輸出資料並直列處理部105，係透過訊號線LSGN而從同一列的像素電路101A將影像資料(電壓訊號)就每1像素一一讀出，並輸出至輸出電路部106。
輸出電路部106，係對從像素輸出資料並直列處理部105所輸入過來的影像資料，進行例如增幅等之處理，將影像資料輸出至IC晶片112外部。
(像素驅動脈衝發生電路的第1構成例)
接著，詳細說明像素驅動脈衝發生電路103的第1構成例。
圖2係本實施形態所述之像素驅動脈衝發生電路的第1構成例的區塊圖。又，圖3係本實施形態所述之像素驅動脈衝發生電路的詳細電路圖。
此外，在圖2、3中，為了簡化說明，僅圖示了例如圖1的第一行的像素陣列所對應的部分，僅針對該部分進行說明。
如圖2所示，像素驅動脈衝發生電路103，係具有記憶體(記憶)電路1031、及時序控制電路1032。此外，該時序控制電路1032係對應於本發明的控制電路。
如圖2所圖示，位址解碼器102，係具有對象行選擇電路(未圖示)，其係隨應於感測器控制部107之位址控制訊號S102，在身為控制對象的像素陣列的每一行，將位址選擇訊號AD輸出至記憶體電路1031。
記憶體電路1031，係將隨應於從位址解碼器102所輸入過來的位址選擇訊號AD、及從感測器控制部107所輸入過來的記憶體控制訊號S1031而由位址解碼器102所選擇之像素陣列的各像素電路101A所要執行的動作資訊加以記憶，並將表示記憶狀態的訊號S10311、或S10312，輸出至時序控制電路1032。
時序控制電路1032，係從記憶體電路1031輸入著表示其記憶狀態的訊號S10311、或S10312，然後生成用來控制隨應於來自感測器控制部107的時序控制訊號S1032而由位址解碼器102所選擇之行的像素電路101A所需的重置控制訊號RST、傳輸控制訊號Tx、選擇控制訊號SEL，輸出至像素驅動部104。
又，時序控制電路1032，係基於記憶體電路1031所輸出的訊號S10311而同時生成高位準的重置控制訊號RST、傳輸控制訊號Tx，並將像素電路101A的傳輸電晶體122及重置電晶體125切換成ON，藉此，將光二極體121中殘存的電荷，透過選擇電晶體124，排出至像素電路101A外部，進行此一電子快門處理(電荷排出動作)。
此外，為了說明上的方便，將時序控制電路1032所輸出之各訊號的名稱，與像素驅動部104所輸出之各訊號的名稱(重置控制訊號RST、傳輸控制訊號Tx、選擇控制訊號SEL)標示成同一。
以下，關於記憶體電路1031的連接形態，一面參照圖3一面加以說明。
記憶體電路1031，係具有：第1記憶體(記憶)電路10311、第2記憶體(記憶)電路10312、AND閘10313、及AND閘10314。
記憶體電路10311，係具有設定端子S1、重置端子R1、及輸出端子Q1；設定端子S1係連接至AND閘10313的輸出端子，重置端子R1係透過節點ND1而連接至訊號線LSLR，輸出端子Q1係連接至節點ND2。該記憶體電路10311，係當對設定端子S1輸入高位準的訊號時，則直到對重置端子R1有高位準之訊號輸入為止皆會保持其狀態，向輸出端子Q1輸出高位準之訊號。
該記憶體電路10311是保持(記憶)著高位準(邏輯值為1)之狀態時，係代表著圖1所圖示之像素電路101A的傳輸電晶體122及重置電晶體125同時切換成ON的電子快門處理。
記憶體電路10312，係具有設定端子S2、重置端子R2、及輸出端子Q2；設定端子S2係連接至AND閘10314的輸出端子，重置端子R2係透過節點ND3而連接至訊號線LRLR，輸出端子Q2係連接至節點ND4。
該記憶體電路10312，係當對設定端子S2輸入高位準的訊號時，則直到對重置端子R2有高位準之訊號輸入為止皆會保持其狀態，向輸出端子Q2輸出高位準之訊號。
該記憶體電路10312是保持著高位準(邏輯值為1)之狀態時，係代表著傳輸電晶體122、選擇電晶體124、及重置電晶體125是被控制，並從像素電路101A讀出像素資料這件事。
此外，上述各記憶體電路10311、10312，係例如可為正反器(Flip Flop)，只要具有記憶機能者即可，可為鎖存(latch)電路等，並不限定於本實施形態。
AND閘10313係為，第1輸入端子是透過節點ND5而連接至位址解碼器102，第2輸入端子是透過節點ND6而連接至訊號線LSLS，輸出端子是連接至記憶體電路10311的設定端子S1。
AND閘10314係為，第1輸入端子是透過節點ND5而連接至位址解碼器102，第2輸入端子是透過節點ND7而連接至訊號線LRLS，輸出端子是連接至記憶體電路10312的設定端子S2。
接著，說明時序控制電路1032的連接形態。
時序控制電路1032，係具有AND閘10321～10325，及OR閘10326～10327。
AND閘10321係為，第1輸入端子是透過節點ND8而連接至訊號線LRT，第2輸入端子是連接至節點ND4，輸出端子是連接至OR閘10326的第2輸入端子。
AND閘10322係為，第1輸入端子是透過節點ND9而連接至訊號線LRR，第2輸入端子是連接至節點ND10，輸出端子是連接至OR閘10327的第2輸入端子。
AND閘10323係為，第1輸入端子是透過節點ND11而連接至訊號線LRS，第2輸入端子是連接至節點ND10，輸出端子是連接至選擇控制線LSEL。
AND閘10324係為，第1輸入端子是透過節點ND12而連接至訊號線LST，第2輸入端子是連接至節點ND2，輸出端子是連接至OR閘10326的第1輸入端子。
AND閘10325係為，第1輸入端子是透過節點ND13而連接至訊號線LSR，第2輸入端子是連接至節點ND2，輸出端子是連接至OR閘10327的第1輸入端子。
此外，為了說明上的方便，將時序控制電路1032之輸出訊號所供給之各訊號線的名稱，與像素驅動部104之輸出訊號所供給之各訊號線的名稱(重置控制線LRST、傳輸控制線LTx、選擇控制線LSEL)標示成同一。
OR閘10326係為，第1輸入端子是連接至AND閘10324的輸出端子，第2輸入端子是連接至AND閘10321的輸出端子，輸出端子是連接至傳輸控制線LTx。
OR閘10327係為，第1輸入端子是連接至AND閘10325的輸出端子，第2輸入端子是連接至AND閘10322的輸出端子，輸出端子是連接至重置控制線LRST。
如圖3所示，記憶體電路1031與時序控制電路1032，係透過節點ND2與節點ND4而彼此連接。
接著，針對CMOS影像感測器100之動作，以記憶體電路1031及時序控制電路1032為中心，一面適宜參照圖1、圖3及圖4，一面加以說明。
圖4係採用了本構成例所述之像素驅動脈衝發生電路的CMOS影像感測器的時序圖。
此外，圖4(1)的Hsync係代表1水平期間；圖4(2)～(5)係代表對構成圖3之記憶體電路1031的訊號線LRLR、LRLS、LSLR、LSLS分別供給之記憶體控制訊號RLR、RLS、SLR、SLS(圖2的記憶體控制訊號S1031；圖4(6)～(10)係代表對構成圖3之時序控制電路1032的訊號線LRS、LRR、LRT、LSR、LST分別供給之時序控制訊號RS、RR、RT、SR、ST(圖2的時序控制訊號S1032)。
於圖4(1)所圖示的1水平期間中，依未圖示的切換訊號SW，在通常動作時，開關110係將固定接點a與作動接點b予以連接。藉此，透過電源端子TV1～TV5而對IC晶片112的位址解碼器102、像素驅動脈衝發生電路103、像素驅動部104、像素輸出資料並直列處理部105、輸出電路部106、及感測器控制部107，供給著電源108所致之電源電壓VDD1。
同樣地，開關111也是，依未圖示的切換訊號SW，而將固定接點a與作動接點b予以連接。藉此，透過電源端子TV6、TV7，而對IC晶片112的像素驅動部104內的位準平移器群1041及像素陣列部101的各電源線LVDD，供給著電源109所致之電源電壓VDD2。
於此種狀態下，感測器控制部107，係生成用來指定進行存取之像素陣列行的位址，該位址會對位址解碼器102當作位址控制訊號S102而發送。然後，位址解碼器102，係將已被指定之像素行所對應的輸出予以活化用的位址選擇訊號AD，輸出至記憶體電路1031(參照圖1、3)。
藉由高位準的記憶體控制訊號RLR(圖4(2))，記憶體電路10312，係將已被輸入至重置端子R2的記憶內容予以重置(例如使其成為邏輯值0的低位準)。
其後，對AND閘10314的第2輸入端子係輸入著高位準的記憶體控制訊號RLS(圖4(3))、對第1輸入端子輸入著高位準的位址選擇訊號AD，該當AND閘10314的輸出係成為高位準，記憶體電路10312，係因已被輸入至設定端子S2的高位準之訊號而將活化狀態(例如邏輯值為1的高位準)加以記憶，將該記憶狀態輸出至輸出端子Q2。
此外，在此期間中，由於已被指定之像素行上的像素電路101A的傳輸電晶體122、重置電晶體125、選擇電晶體124係為OFF狀態，因此光二極體121係將入射光轉換成電荷，在期間t1之間累積電荷。
電荷累積(期間t1)結束後，在期間t2之間，對AND閘10322、10323的第2輸入端子係輸入著活化狀態的記憶體電路10312之輸出，對AND閘10323的第1輸入端子係輸入著高位準的時序控制訊號RS(圖4(6))；對AND閘10322的第1輸入端子係在期間t3之間輸入著高位準的時序控制訊號RR(圖4(7))，AND閘10322、10323的輸出係一併變成高位準。
然後，對OR閘10327的第2輸入端子係輸入著AND閘10322所輸出之高位準之訊號，該當OR閘10327的輸出係變成高位準。
然後，時序控制電路1032，係將高位準的選擇控制訊號SEL在電子快門處理結束為止之期間(期間t2)進行輸出，將高位準的重置控制訊號RST在期間t3之間進行輸出。
藉由此動作，浮置擴散點FD的電位係被重置成重置控制線LRST的電位(圖1)。
在浮置擴散點FD的電位重置後，高位準的記憶體控制訊號SLR係被輸入至重置端子R1(圖4(4))，記憶體電路10311係將記憶內容予以重置。
然後，對AND閘10313的第1輸入端子輸入著高位準的位址選擇訊號AD，對第2輸入端子在期間t4之間係輸入著高位準的記憶體控制訊號SLS(圖4(5))，該當AND閘10313的輸出係成為高位準。
記憶體電路10311，係依已被輸入至設定端子S1的高位準之訊號，在電子快門處理結束為止的期間(期間t4)將活化狀態予以記憶，將該記憶狀態輸出至輸出端子Q1。
接著，對AND閘10321的第1輸入端子係在期間t5之間輸入著高位準的時序控制訊號RT(圖4(8))，對第2輸入端子係輸入著活化狀態的記憶體電路10312之輸出，該當AND閘10321的輸出係成為高位準。
然後，對OR閘10326的第2輸入端子係輸入著AND閘10321所輸出之高位準之訊號，時序控制電路1032係將高位準的傳輸控制訊號Tx在期間t5之間予以輸出。
藉此，位址解碼器102所指定的像素行所對應的像素電路101A的光二極體121中所累積的電荷，係被傳輸至浮置擴散點FD。
然後增幅電晶體123係將相應於電荷量之浮置擴散點FD的電位予以增幅。
此時，由於選擇電晶體124係為ON，因此來自像素電路101A的影像資料(電壓訊號)之輸出係在每一行透過訊號線LSGN而被傳輸至像素輸出資料並直列處理部105。
接著，進行電子快門處理。對AND閘10325的第1輸入端子係在期間t6之間輸入著高位準的時序控制訊號SR(圖4(9))，又，對AND閘10324的第1輸入端子係在期間t6之間輸入著高位準的時序控制訊號ST(圖4(10))。
然後，因為對兩AND閘的第2輸入端子係共通輸入著活化狀態的記憶體電路10311之輸出，因此兩AND閘的輸出均會變成高位準。
然後，對OR閘10326的第1輸入端子係輸入著由AND閘10324所輸出的高位準之訊號，又，對OR閘10327的第1輸入端子係輸入著由AND閘10325所輸出的高位準之訊號，時序控制電路1032，係將高位準的傳輸控制訊號Tx及重置控制訊號RST一起在期間t6之間加以輸出(圖4(12)之部分)。
藉此，殘存在光二極體121中的電荷全部會透過訊號線LSGN而從像素電路101A排出，結束電子快門處理。
在電子快門處理結束後，影像資料是從像素輸出資料並直列處理部10每1像素地進行輸出，通過輸出電路部106而往晶片外部輸出影像資料，藉此而結束1水平期間之動作。
如上述，在本實施形態中，記憶體電路1031係具有第1記憶體電路10311、及第2記憶體電路10312，如圖4(11)、(12)所圖示，第1記憶體電路10311是將記憶狀態予以保持直到電子快門處理結束為止，因此即使像素驅動脈衝電路等電路中有發生電壓變動，仍可避免記憶體電路1031(記憶體電路10311)之改寫所造成的錯誤動作等風險，具有如此優點。
又，在本實施形態中，由於像素驅動脈衝發生電路103內部的時序控制電路1032係控制著像素陣列，因此可不必增加電路面積，可以簡單的電路變更來實現電子快門處理，具有如此優點。
此外，在本實施形態中，為了減少晶片全體上發生的洩漏電流，因此具有如以下之機能。
如圖1所圖示，一旦控制訊號SCTL係以高位準而被供給至輸入端子TI1，則於像素驅動部104中，無論來自像素驅動脈衝發生電路103的脈衝訊號為何，至少可將傳輸控制線LTx設成低位準，可使像素電路101A被固定成電荷(訊號)累積狀態。
此時，如上述，於像素陣列部101中的電荷累積期間t1中(參照圖4)，對開關110係供給著，在像素陣列部101的電荷累積期間中會使固定接點a與作動接點c連接的切換訊號SW。藉此，電源端子TV1、TV3、TV4、TV5係被連接至接地電位，對IC晶片112的位址解碼器102、像素驅動脈衝發生電路103、像素驅動部104、像素輸出資料並直列處理部105、輸出電路部107、及感測器控制部108的、電源108所致之電源電壓VDD1係會被停止。
同樣地，對開關111係供給著，會使固定接點a與作動接點c連接的切換訊號SW，藉此，電源端子TV7會被連接至接地電位，往IC晶片112之像素陣列部101之各電源線的、電源109所致之電源電壓VDD2之供給會被停止，像素陣列部101的各電源線LVDD係被保持成接地電位。
如此一來，即使停止往像素驅動部104以外之電路的電源供給，像素仍可維持累積狀態。
電荷累積後，將開關110及111的固定接點a一併切換至作動接點b，進行上述CMOS影像感測器100的動作即可。
如此一來，在本實施形態中，也是可執行上述電子快門處理，可使在晶片全體發生的洩漏電流，僅在像素驅動部104部分獲得減少。
(像素驅動脈衝發生電路的第2構成例)
接著，詳細說明像素驅動脈衝發生電路103的第2構成例。
圖5係本實施形態所述之像素驅動脈衝發生電路的第2構成例的區塊圖。又，圖6係圖5之像素驅動脈衝發生電路的詳細電路圖。又，圖7係採用了本構成例所述之像素驅動脈衝發生電路的CMOS影像感測器的時序圖。
此外，在圖5、6中，為了簡化說明，僅圖示了例如圖1的第一行的像素陣列所對應的部分，僅針對圖示的部分進行說明。
在第1構成例中，雖然位址解碼器102是具有對象行選擇電路(未圖示)之構成，但本構成例係採取，無論是否有對象行選擇電路，都可執行電子快門處理之構成。
本構成例與第1構成例的具體差異係為，位址解碼器102係不含有對象行選擇電路，如圖5所圖示，對像素驅動脈衝發生電路103a的記憶體電路1031a係輸入著行選擇控制訊號ASE，如圖6所圖示，具有OR閘10315及供給著行選擇控制訊號ASE的訊號線LASE。
關於像素驅動脈衝發生電路103之構成，係如圖6所圖示，OR閘10315係為，第1輸入端子是透過節點ND14而連接至訊號線LASE，第2輸入端子是連接至位址解碼器102，輸出端子是連接至節點ND5a。此外，該OR閘10315，係對應於本發明的邏輯電路。
在本構成例中，如圖7(10)、(11)所圖示，對於欲選擇之像素陣列行，直到電子快門處理結束為止之間，亦即和記憶體控制訊號SLS相同的期間t4之間，感測器控制部107係對訊號線LASE供給著高位準的行選擇控制訊號ASE。此期間中，由於OR閘10315係在第1輸入端子被輸入著高位準的行選擇控制訊號ASE，因此即使對第2輸入端子沒有輸入位址選擇訊號AD，仍會輸出高位準之訊號，令記憶體電路10311記憶下進行電子快門處理的資訊。
因此，像素驅動脈衝發生電路103係可一面選擇要令其執行電子快門處理的像素陣列，一面對已選擇之像素陣列的像素電路101A執行電子快門處理。
如上述，於本構成例中，如圖7(12)、(13)的部分所圖示，第1記憶體電路10311係保持記憶狀態直到電子快門處理結束為止，藉此，就可避免因記憶體電路1031a的改寫所帶來的錯誤動作等之風險，具有如此優點。
又，於本構成例中也是，可以不增加電路面積，以簡單的電路變更就能實現電子快門處理，具有如此優點。
然後，在本構成例中，不只是電子快門處理時，在全域快門時也必須要能確實保持記憶體電路1031a的記憶狀態的情形中，也能理想適用。
(像素驅動脈衝發生電路的第3構成例)
接著，詳細說明像素驅動脈衝發生電路103的第3構成例。
圖8係本實施形態所述之像素驅動脈衝發生電路的第3構成例的區塊圖。又，圖9係圖8之像素驅動脈衝發生電路的詳細電路圖。又，圖10係採用了本構成例所述之像素驅動脈衝發生電路的CMOS影像感測器的時序圖。
此外，在圖8、9中，為了簡化說明，僅圖示了例如圖1的第一行的像素陣列所對應的部分，僅針對圖示的部分進行說明。
本構成例也是和第2構成例同樣地無關於對象行選擇電路之有無均可執行電子快門處理，但OR閘10315及供給著行選擇控制訊號ASE的訊號線LASE的配置係有所不同。
以下僅針對第1、2構成例的差異加以說明。
如圖8所示，在本構成例中，對像素驅動脈衝發生電路103b的時序控制訊號1032a係輸入著行選擇控制訊號ASE，如圖9所示，OR閘10315a及訊號線LASE是被配置在時序控制訊號1032a。
OR閘10315a係為，第1輸入端子是透過節點ND14而連接至訊號線LASE，第2輸入端子是連接至記憶體電路10311a的輸出端子Q1，輸出端子是連接至節點ND2a。
在本構成例中，係如圖10(5)所圖示，將供給至記憶體電路10311a的記憶體控制訊號SLS，以脈衝訊號的方式來給予。
又，如圖10(6)所圖示，對於欲選擇之像素陣列行，直到電子快門處理結束為止之間，感測器控制部107係在期間t4之間對訊號線LASE供給著高位準的行選擇控制訊號ASE。
在本構成例的情況中，即使直到電子快門處理結束為止記憶體電路10311a都未記憶電子快門處理的動作資訊，仍會對訊號線LASE在期間t4之間供給高位準的行選擇控制訊號ASE，OR閘10315a的輸出係變成高位準(保持ON)，對已選擇之像素陣列行來執行電子快門處理。
如上述，在本構成例中，如圖10(12)、(13)的部分所圖示，直到電子快門處理結束為止均對訊號線LASE供給高位準的行選擇控制訊號ASE，藉此，可避免記憶體電路1031之改寫所造成的錯誤動作等風險，具有如此優點。
又，於本構成例中也是，可以不增加電路面積，以簡單的電路變更就能實現電子快門處理，具有如此優點。
此外，各實施形態所述之CMOS影像感測器雖無特別限定，但亦可構成為，例如搭載有列並列型的類比-數位轉換裝置(以下簡稱為ADC(Analog digital converter))的CMOS影像感測器。
具有如此效果的影像感測器，係可適用來作為數位相機或視訊攝影機的攝像元件。
圖11係採用了本發明之實施形態所述之像素驅動電路的影像感測器(攝像裝置)的相機系統之構成之一例的圖示。
相機系統200係，如圖11所示，具有：採用了本實施形態所述之像素驅動脈衝發生電路103的CMOS影像感測器(攝像裝置)100所能適用的攝像元件210；和將入射光導入至該攝像元件210之像素領域(使被攝體像予以成像)的光學系、例如使入射光(像光)在攝像面上成像的鏡頭220；和驅動攝像元件210的驅動電路(DRV)230；和處理攝像元件210之輸出訊號的訊號處理電路(PRC)240。
驅動電路230，係具有時序產生器(未圖示)用以產生驅動攝像元件210內之電路所需的包含開始脈衝或全域脈衝之各種時序訊號；以所定的時序訊號來驅動攝像元件210。
又，訊號處理電路240，係對攝像元件210之輸出訊號，係施以CDS(Correlated Double Sampling；相關二重取樣)等之訊號處理。
已被訊號處理電路240所處理過的影像訊號，係被記錄至例如記憶體等之記錄媒體。已被記錄至記錄媒體的影像資訊，係可藉由印表機等進行硬拷貝。或是，使已被訊號處理電路240所處理過的影像訊號，在液晶顯示器等所成之監視器上以動畫方式呈現。
如以上所說明，若依據本實施形態，則具有：複數之像素電路，係分別含有將入射光轉換成電荷並加以累積的光電轉換部，且被排列成矩陣狀；和位址解碼器102，係將身為控制對象之同一線上所排列的像素電路，加以選擇；和記憶電路1031，係將要令位址解碼器102所選擇之像素電路所執行的動作資訊，加以記憶；和時序控制電路1032，係隨應於記憶體電路1031之記憶狀態，來控制位址解碼器102所選擇之上記像素電路之動作。
時序控制電路1032係控制著將各像素電路之上記光電轉換部中所殘留之電荷予以排出的電荷排出動作；記憶體電路1031係將記憶狀態加以保持，直到電荷排出動作結束為止。
因此，即使在像素驅動電路(位址解碼器、像素驅動脈衝發生電路、像素驅動部)等之電路中發生了電壓變動，也可不僅在電子快門處理時、而是就連全域快門時，也能避免因記憶體電路的改寫而造成錯誤動作等之風險，具有如此優點。
又，在本實施形態中，由於像素驅動脈衝發生電路內部的時序控制電路係控制著像素陣列以執行電子快門處理，因此不只可減少電路面積之增加，還可以簡單的電路變更來加以實現，具有如此優點。
再者，在本實施形態中，可不減損電子快門處理的自由度或小面積化等優點，可強化電路對電壓下降的耐性，可提升採用本攝像裝置的相機系統之性能。
又，若依照本實施形態，則在長時間累積時，起因於CMOS影像感測器上所累積之電路的off-leak所導致的發熱可獲得抑制，可抑制因該發熱所導致的暗電流之產生，亦即可抑制畫質劣化。
又，相較於一般之利用基板偏壓效應的off-leak抑制技術，本發明僅以電源的ON、OFF就能適用，可使晶片的電路構成、系統構成皆變得容易設計。
100．．．CMOS影像感測器
101．．．像素陣列部
101A．．．像素電路
102．．．位址解碼器
103．．．像素驅動脈衝發生電路
104．．．像素驅動部
105．．．像素輸出資料並直列處理部
106．．．輸出電路部
107．．．感測器控制部
108、109．．．電源
110、111．．．開關
112．．．IC晶片
121．．．光二極體
122．．．傳輸電晶體
123．．．增幅電晶體
124．．．選擇電晶體
125．．．重置電晶體
200．．．相機系統
210．．．攝像元件
220．．．鏡頭
230．．．驅動電路
240．．．訊號處理電路
S102．．．位址控制訊號
S103．．．控制訊號
1031．．．記憶體電路
1032．．．時序控制電路
1041．．．位準平移器群
1042．．．控制邏輯電路群
S1031．．．記憶體控制訊號
S1032．．．時序控制訊號
10311．．．第1記憶體電路
10312．．．第2記憶體電路
10313、10314、10321～10325．．．AND閘
10315、10326、10327．．．OR閘
LS1．．．位準平移器
ND1～14．．．節點
Pow2．．．電源端子
Q1、Q2．．．輸出端子
R1、R2．．．重置端子
S1、S2．．．設定端子
TI1．．．輸入端子
TO1．．．輸出端子
TG1、TV1～7．．．電源端子
VDD1、VDD2．．．電源電壓
S10311．．．訊號
AD．．．位址選擇訊號
ASE．．．行選擇控制訊號
FD．．．浮置擴散點
GND．．．接地電位
LASE、LRLR、LRLS、LRR、LRS、LRT、LSGN、LSLR、LSLS、LSR、LST．．．訊號線
LRST．．．重置控制線
LS．．．位準平移器
LSEL．．．選擇控制線
LTx．．．傳輸控制線
LVDD．．．電源線
NR．．．NOR閘
Pow．．．電源端子
RLR、RLS．．．記憶體控制訊號
RR、RS、RT．．．時序控制訊號
RST．．．重置控制訊號
SCTL．．．控制訊號
SEL．．．選擇控制訊號
[圖1]本發明所述之CMOS影像感測器之構成例的圖示。
[圖2]本實施形態所述之像素驅動脈衝發生電路的第1構成例的區塊圖。
[圖3]本實施形態所述之像素驅動脈衝發生電路的詳細電路圖。
[圖4]採用了第1構成例所述之像素驅動脈衝發生電路的CMOS影像感測器的時序圖。
[圖5]本實施形態所述之像素驅動脈衝發生電路的第2構成例的區塊圖。
[圖6]圖5之像素驅動脈衝發生電路的詳細電路圖。
[圖7]採用了本構成例所述之像素驅動脈衝發生電路的CMOS影像感測器的時序圖。
[圖8]本實施形態所述之像素驅動脈衝發生電路的第3構成例的區塊圖。
[圖9]圖8之像素驅動脈衝發生電路的詳細電路圖。
[圖10]採用了本構成例所述之像素驅動脈衝發生電路的CMOS影像感測器的時序圖。
[圖11]本發明之實施形態所述之攝像裝置所適用的相機系統之構成之一例的圖示。
[圖12]像素電路之一例的電路圖。
[圖13]像素驅動電路所生成之脈衝訊號之一例的圖示。
[圖14]先前之CMOS影像感測器的時序圖之一例。
102．．．位址解碼器
10311．．．第1記憶體電路
10312．．．第2記憶體電路
10313、10314、10321～10325．．．AND閘
10326、10327．．．OR閘
ND．．．節點
AD．．．位址選擇訊號
LRLR、LRLS、LRR、LRS、LRT、LSGN、LSLR、LSLS、LSR、LST．．．訊號線
LRST．．．重置控制線
LSEL．．．選擇控制線
LTx．．．傳輸控制線
Q1、Q2．．．輸出端子
R1、R2．．．重置端子
S1、S2．．．設定端子

Claims (12)

  1. 一種像素驅動電路，其特徵為，具有：複數之像素電路，係分別含有將入射光轉換成電荷並加以累積的光電轉換部，且被排列成矩陣狀；和位址解碼器，係將身為控制對象之同一線上所排列的上記像素電路，加以選擇；和記憶電路，係將要令上記位址解碼器所選擇之上記像素電路所執行的動作資訊，加以記憶的記憶電路，其中含有：第1記憶電路，係記憶著電荷排出動作之資訊，該動作係用以使上記同一線上排列之像素電路的上記光電轉換部中所殘留的電荷被排出、和第2記憶電路，係將上記電荷排出動作以外之動作資訊，加以記憶；和邏輯電路，係無關於上記位址解碼器之輸出的有無，令上記第1記憶電路將上記電荷排出動作之資訊加以記憶；和控制電路，係隨應於上記第1記憶電路的記憶狀態，來控制上記位址解碼器所選擇之像素電路的上記電荷排出動作，使該當像素電路的上記光電轉換部中所殘留之電荷被排出；上記第1及上記第2記憶電路係保持各自的記憶狀態，直到上記電荷排出動作結束為 止。
  2. 如申請專利範圍第1項所記載之像素驅動電路，其中，上記邏輯電路係控制上記同一線上所被排列之像素電路的上記電荷排出動作，直到上記電荷排出動作結束為止。
  3. 一種像素驅動電路，其特徵為，具有：複數之像素電路，係分別含有將入射光轉換成電荷並加以累積的光電轉換部，且被排列成矩陣狀；和位址解碼器，係將身為控制對象之同一線上所排列的像素電路，加以選擇；和記憶電路，係將要令上記位址解碼器所選擇之像素電路所執行的動作資訊加以記憶的記憶電路，其中含有：第1記憶電路，係記憶著電荷排出動作之資訊，該動作係用以使上記同一線上排列之像素電路的上記光電轉換部中所殘留的電荷被排出、和第2記憶電路，係將上記電荷排出動作以外之動作資訊，加以記憶；和控制電路，係隨應於上記第1記憶電路的記憶狀態，來控制上記位址解碼器所選擇之像素電路的上記電荷排出動作，使該當像素電路的上記光電轉換部中所殘留之電荷被排出；和邏輯電路，係無關於上記第1記憶電路的記憶狀態，令上記控制電路執行上記電荷排出動作； 上記第1及上記第2記憶電路，係保持各自的記憶狀態，直到上記電荷排出動作結束為止。
  4. 如申請專利範圍第3項所記載之像素驅動電路，其中，上記邏輯電路，係控制上記同一線上所被排列之像素電路的上記電荷排出動作，直到上記電荷排出動作結束為止。
  5. 一種像素驅動電路，其特徵為，具有：被排列成矩陣狀的複數之像素電路，其係各自含有：光電轉換部，係將入射光轉換成電荷並加以積存；節點，係被供給著上記光電轉換部所累積的電荷；電荷排出部，係將上記節點的電荷加以排出；輸出部，係將相應於上記電荷量之上記節點的電位予以增幅並輸出；和位址解碼器，係將身為控制對象之同一線上所排列的上記像素電路，加以選擇；和記憶電路，係將要令上記位址解碼器所選擇之上記像素電路所執行的動作資訊，加以記憶的記憶電路，其中含有：第1記憶電路，係記憶著電荷排出動作之資訊，該動作係用以控制上記電荷排出部而使上記同一線上排列之像素電路的上記光電轉換部中所殘留的電荷被排出、和第2記憶電路，係將上記電荷排出動作以外之動作資訊，加以記憶；和 邏輯電路，係無關於上記位址解碼器之輸出的有無，令上記第1記憶電路將上記電荷排出動作之資訊加以記憶；和控制電路，係隨應於上記第1記憶電路的記憶狀態，來控制上記位址解碼器所選擇之像素電路的上記電荷排出動作，使該當像素電路的上記光電轉換部中所殘留之電荷被排出；上記第1及上記第2記憶電路係保持各自的記憶狀態，直到上記電荷排出動作結束為止。
  6. 如申請專利範圍第5項所記載之像素驅動電路，其中，上記邏輯電路係控制上記同一線上所被排列之像素電路的上記電荷排出動作，直到上記電荷排出動作結束為止。
  7. 一種像素驅動電路，其特徵為，具有：被排列成矩陣狀的複數之像素電路，其係各自含有：光電轉換部，係將入射光轉換成電荷並加以積存；節點，係被供給著上記光電轉換部所累積的電荷；電荷排出部，係將上記節點的電荷加以排出；輸出部，係將相應於上記電荷量之上記節點的電位予以增幅並輸出；和位址解碼器，係將身為控制對象之同一線上所排列的像素電路，加以選擇；和 記憶電路，係將要令上記位址解碼器所選擇之像素電路所執行的動作資訊加以記憶的記憶電路，其中含有：第1記憶電路，係記憶著電荷排出動作之資訊，該動作係用以控制上記電荷排出部而使上記同一線上排列之像素電路的上記光電轉換部中所殘留的電荷被排出、和第2記憶電路，係將上記電荷排出動作以外之動作資訊，加以記憶；和控制電路，係隨應於上記第1記憶電路的記憶狀態，來控制上記位址解碼器所選擇之像素電路的上記電荷排出動作，使該當像素電路的上記光電轉換部中所殘留之電荷被排出；和邏輯電路，係無關於上記第1記憶電路的記憶狀態，令上記控制電路執行上記電荷排出動作；上記第1及上記第2記憶電路，係保持各自的記憶狀態，直到上記電荷排出動作結束為止。
  8. 如申請專利範圍第7項所記載之像素驅動電路，其中，上記邏輯電路，係控制上記同一線上所被排列之像素電路的上記電荷排出動作，直到上記電荷排出動作結束為止。
  9. 一種攝像裝置，其特徵為，具有：複數之像素電路，係分別含有將入射光轉換成電荷並 加以累積的光電轉換部，且被排列成矩陣狀；和像素驅動電路，係將上記像素電路依序加以選擇，以控制該當已選擇之像素電路；和讀出部，係從上記像素驅動電路所控制的上記像素電路中，讀出訊號；上記像素驅動電路係含有：位址解碼器，係將身為控制對象之同一線上所排列的上記像素電路，加以選擇；和記憶電路，係將要令上記位址解碼器所選擇之上記像素電路所執行的動作資訊，加以記憶的記憶電路，其中含有：第1記憶電路，係記憶著電荷排出動作之資訊，該動作係用以使上記同一線上排列之像素電路的上記光電轉換部中所殘留的電荷被排出、和第2記憶電路，係將上記電荷排出動作以外之動作資訊，加以記憶；和邏輯電路，係無關於上記位址解碼器之輸出的有無，令上記第1記憶電路將上記電荷排出動作之資訊加以記憶；和控制電路，係隨應於上記第1記憶電路的記憶狀態，來控制上記位址解碼器所選擇之像素電路的上記電荷排出動作，使該當像素電路的上記光電轉換部中所殘留之電荷被排出；上記第1及上記第2記憶電路係保持各自的記憶狀態，直到上記電荷排出動作結束為止。
  10. 一種攝像裝置，其特徵為，具有：複數之像素電路，係分別含有將入射光轉換成電荷並加以累積的光電轉換部，且被排列成矩陣狀；和像素驅動電路，係將像素電路依序加以選擇，並控制該當已選擇之像素電路；和讀出部，係從上記像素驅動電路所控制的像素電路中，讀出訊號；上記像素驅動電路係具有：位址解碼器，係將身為控制對象之同一線上所排列的像素電路，加以選擇；和記憶電路，係將要令上記位址解碼器所選擇之像素電路所執行的動作資訊加以記憶的記憶電路，其中含有：第1記憶電路，係記憶著電荷排出動作之資訊，該動作係用以使上記同一線上排列之像素電路的上記光電轉換部中所殘留的電荷被排出、和第2記憶電路，係將上記電荷排出動作以外之動作資訊，加以記憶；和控制電路，係隨應於上記第1記憶電路的記憶狀態，來控制上記位址解碼器所選擇之像素電路的上記電荷排出動作，使該當像素電路的上記光電轉換部中所殘留之電荷被排出；和邏輯電路，係無關於上記第1記憶電路的記憶狀態，令上記控制電路執行上記電荷排出動作；上記第1及上記第2記憶電路，係 保持各自的記憶狀態，直到上記電荷排出動作結束為止。
  11. 一種相機系統，其特徵為，具有：攝像裝置；和光學系，係對上記攝像裝置的攝像區域，導入入射光；和訊號處理電路，係將上記攝像裝置所輸出的訊號，加以處理；上記攝像裝置係具有：複數之像素電路，係分別含有將入射光轉換成電荷並加以累積的光電轉換部，且被排列成矩陣狀；和像素驅動電路，係將上記像素電路依序加以選擇以控制該當已選擇之像素電路；和讀出部，係從上記像素驅動電路所控制的上記像素電路中，讀出訊號；上記像素驅動電路係含有：位址解碼器，係將身為控制對象之同一線上所排列的上記像素電路，加以選擇；和記憶電路，係將要令上記位址解碼器所選擇之上記像素電路所執行的動作資訊，加以記憶的記憶電路，其中含有：第1記憶電路，係記憶著電荷排出動作之資訊，該動作係用以使上記同一線上排列之像素電路的上記光電轉換部中所殘留的電荷被排出、和第2記憶電路，係將上記 電荷排出動作以外之動作資訊，加以記憶；和邏輯電路，係無關於上記位址解碼器之輸出的有無，令上記第1記憶電路將上記電荷排出動作之資訊加以記憶；和控制電路，係隨應於上記第1記憶電路的記憶狀態，來控制上記位址解碼器所選擇之像素電路的上記電荷排出動作，使該當像素電路的上記光電轉換部中所殘留之電荷被排出；上記第1及上記第2記憶電路係保持各自的記憶狀態，直到上記電荷排出動作結束為止。
  12. 一種相機系統，其特徵為，具有：攝像裝置；和光學系，係對上記攝像裝置的攝像區域，導入入射光；和訊號處理電路，係將上記攝像裝置所輸出的訊號，加以處理；上記攝像裝置係具有：複數之像素電路，係分別含有將入射光轉換成電荷並加以累積的光電轉換部，且被排列成矩陣狀；和像素驅動電路，係將像素電路依序加以選擇，並控制該當已選擇之像素電路；和讀出部，係從上記像素驅動電路所控制的像素電路 中，讀出訊號；上記像素驅動電路係具有：位址解碼器，係將身為控制對象之同一線上所排列的像素電路，加以選擇；和記憶電路，係將要令上記位址解碼器所選擇之像素電路所執行的動作資訊加以記憶的記憶電路，其中含有：第1記憶電路，係記憶著電荷排出動作之資訊，該動作係用以使上記同一線上排列之像素電路的上記光電轉換部中所殘留的電荷被排出、和第2記憶電路，係將上記電荷排出動作以外之動作資訊，加以記憶；和控制電路，係隨應於上記第1記憶電路的記憶狀態，來控制上記位址解碼器所選擇之像素電路的上記電荷排出動作，使該當像素電路的上記光電轉換部中所殘留之電荷被排出；和邏輯電路，係無關於上記第1記憶電路的記憶狀態，令上記控制電路執行上記電荷排出動作；上記第1及上記第2記憶電路，係保持各自的記憶狀態，直到上記電荷排出動作結束為止。
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