JP5630553B2 - 固体撮像装置および撮像装置 - Google Patents
固体撮像装置および撮像装置 Download PDFInfo
- Publication number
- JP5630553B2 JP5630553B2 JP2013219632A JP2013219632A JP5630553B2 JP 5630553 B2 JP5630553 B2 JP 5630553B2 JP 2013219632 A JP2013219632 A JP 2013219632A JP 2013219632 A JP2013219632 A JP 2013219632A JP 5630553 B2 JP5630553 B2 JP 5630553B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- latch
- unit
- transfer
- pixel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
Description
本発明は、ＣＭＯＳイメージセンサ等の各種固体撮像装置及びこれを用いた撮像装置に関し、特に高速電子シャッター制御を可能にした固体撮像装置及び撮像装置に関する。
ＣＭＯＳイメージセンサに代表される固体撮像装置は、各種のカメラ装置や携帯電話などに用いられている。
ＣＭＯＳイメージセンサは、フォトダイオードからなる光電変換部を有する複数の画素を同一半導体基板上に２次元方向に配列した画素領域部と、この画素領域部の外部に形成された周辺回路領域とを備える（特許文献１参照）。
ＣＭＯＳイメージセンサは、フォトダイオードからなる光電変換部を有する複数の画素を同一半導体基板上に２次元方向に配列した画素領域部と、この画素領域部の外部に形成された周辺回路領域とを備える（特許文献１参照）。
ところで、ＣＭＯＳイメージセンサは、光電変換部に蓄積された信号電荷を一旦リセットしてから所定時間経過した後、光電変換部に蓄積された信号電荷を読み出すことで光電変換部に蓄積される信号電荷の蓄積期間を制御する電子シャッター機能を備えている。
言い換えると、読み出しタイミングに対して所定の蓄積期間前に光電変換部に蓄積された信号電荷を一旦リセットすることで、所定の蓄積期間中に入射した光の信号電荷だけを蓄積し出力する。
言い換えると、読み出しタイミングに対して所定の蓄積期間前に光電変換部に蓄積された信号電荷を一旦リセットすることで、所定の蓄積期間中に入射した光の信号電荷だけを蓄積し出力する。
電子シャッター機能を備えた従来のＣＭＯＳイメージセンサについて図８、図９を参照して説明する。
図８に示すように、画素領域部２と、垂直走査回路３と、カラムＣＤＳ回路４と、水平走査回路５と、出力回路６と、タイミング発生回路７を有する。
画素領域部２は、それぞれ光電変換部を有する複数の画素が２次元方向に配列されたものである。また、画素領域部２は、その上部に配置されたカラーフィルタの分光特性に応じた色成分光を受光して光量に応じた画素信号を生成する。
垂直走査回路３は、画素領域部２を行単位で垂直方向に（列方向に）走査するものである。
カラムＣＤＳ回路４は、画素領域部２の各画素信号を列単位で取り込んでＣＤＳ処理やその他の信号処理を行うものである。
水平走査回路５は、カラムＣＤＳ回路４を水平方向に走査するものである。
出力回路６は、カラムＣＤＳ回路４から転送される画像信号に必要な信号処理を施して画像信号として出力するものである。
タイミング発生回路７は、垂直走査回路３、カラムＣＤＳ回路４、水平走査回路５の動作タイミングを同期させるものである。
図８に示すように、画素領域部２と、垂直走査回路３と、カラムＣＤＳ回路４と、水平走査回路５と、出力回路６と、タイミング発生回路７を有する。
画素領域部２は、それぞれ光電変換部を有する複数の画素が２次元方向に配列されたものである。また、画素領域部２は、その上部に配置されたカラーフィルタの分光特性に応じた色成分光を受光して光量に応じた画素信号を生成する。
垂直走査回路３は、画素領域部２を行単位で垂直方向に（列方向に）走査するものである。
カラムＣＤＳ回路４は、画素領域部２の各画素信号を列単位で取り込んでＣＤＳ処理やその他の信号処理を行うものである。
水平走査回路５は、カラムＣＤＳ回路４を水平方向に走査するものである。
出力回路６は、カラムＣＤＳ回路４から転送される画像信号に必要な信号処理を施して画像信号として出力するものである。
タイミング発生回路７は、垂直走査回路３、カラムＣＤＳ回路４、水平走査回路５の動作タイミングを同期させるものである。
本例のＣＭＯＳイメージセンサは、垂直方向において隣り合う２つの画素でリセットトランジスタと増幅トランジスタと選択トランジスタを共有にした場合を示す。
ここで、隣り合う２つの画素の光電変換部を２０１Ａ、２０１Ｂとする。
光電変換部２０１Ａ，２０１Ｂに対してそれぞれ対応する転送トランジスタ２０２Ａ，２０２Ｂのソースが接続される。
転送トランジスタ２０２Ａ，２０２Ｂのゲートには転送線２０３Ａ，２０３Ｂが接続される。
転送トランジスタ２０２Ａ，２０２Ｂのドレインは、共通接続されて１つのリセットトランジスタ２０４に接続される。
転送トランジスタ２０２Ａ，２０２Ｂのドレインとリセットトランジスタ２０４のソースとの間のフローティングデフュージョンＦＤは１つの増幅トランジスタ２０５のゲートに接続される。
リセットトランジスタ２０４のドレイン及び増幅トランジスタ２０５のドレインは電源線２０６に接続される。
リセットトランジスタ２０４のゲートはリセット線２０７に接続される。
増幅トランジスタ２０５のソースは選択トランジスタ２０８のドレインに接続される。
選択トランジスタ２０８のゲートは選択線２０９に接続され、選択トランジスタ２０８のソースが垂直信号線２１０に接続される。
ここで、隣り合う２つの画素の光電変換部を２０１Ａ、２０１Ｂとする。
光電変換部２０１Ａ，２０１Ｂに対してそれぞれ対応する転送トランジスタ２０２Ａ，２０２Ｂのソースが接続される。
転送トランジスタ２０２Ａ，２０２Ｂのゲートには転送線２０３Ａ，２０３Ｂが接続される。
転送トランジスタ２０２Ａ，２０２Ｂのドレインは、共通接続されて１つのリセットトランジスタ２０４に接続される。
転送トランジスタ２０２Ａ，２０２Ｂのドレインとリセットトランジスタ２０４のソースとの間のフローティングデフュージョンＦＤは１つの増幅トランジスタ２０５のゲートに接続される。
リセットトランジスタ２０４のドレイン及び増幅トランジスタ２０５のドレインは電源線２０６に接続される。
リセットトランジスタ２０４のゲートはリセット線２０７に接続される。
増幅トランジスタ２０５のソースは選択トランジスタ２０８のドレインに接続される。
選択トランジスタ２０８のゲートは選択線２０９に接続され、選択トランジスタ２０８のソースが垂直信号線２１０に接続される。
次に、ＣＭＯＳイメージセンサの電子シャッターの動作について説明する。
ここでは、各画素を行単位で垂直方向に（列方向に）順次走査しつつ各画素の信号電荷をリセットするいわゆるローリング電子シャッターの動作について説明する。
なお、図８において、符号ｎ、ｎ＋１……および転送信号Ｔｘに付した添え字ｎ、ｎ＋１……は垂直方向における行のアドレスを示している。
また、リセット信号ＲＥＴに付した添え字ｍ、ｍ＋１……は２画素単位で供給されるリセット信号ＲＥＴをそれぞれ区別するために付したものである。
アドレスｎの行（以下ｎラインという）において、図９（Ａ）に示すように、垂直走査回路３から出力されるリセット信号ＲＥＴｍが「Ｈ」とされた状態でリセット線２０７に印加され、かつ垂直走査回路３から転送信号Ｔｘｎが正論理のパルスとして転送線２０３Ａに印加される。
すると、転送トランジスタ２０２Ａ及びリセットトランジスタ２０４がオンされ、ｎラインの光電変換部２０１ＡとフローティングデフュージョンＦＤに蓄積されている不要な電荷を除去するためのリセット動作がなされる。
そして、転送信号Ｔｘｎが「Ｌ」に立ち下がることで転送トランジスタ２０２Ａがオフすると、その時点から光電変換部２０１Ａにおける光電荷の蓄積が開始される。言い換えると、蓄積期間が開始される。
ｎ＋１ライン、ｎ＋２ライン、ｎ＋３ライン……においても上記と同様の動作がなされる。すなわち、シャッター対象アドレスが順次選択されて電子シャッター動作が行われる。
ここでは、各画素を行単位で垂直方向に（列方向に）順次走査しつつ各画素の信号電荷をリセットするいわゆるローリング電子シャッターの動作について説明する。
なお、図８において、符号ｎ、ｎ＋１……および転送信号Ｔｘに付した添え字ｎ、ｎ＋１……は垂直方向における行のアドレスを示している。
また、リセット信号ＲＥＴに付した添え字ｍ、ｍ＋１……は２画素単位で供給されるリセット信号ＲＥＴをそれぞれ区別するために付したものである。
アドレスｎの行（以下ｎラインという）において、図９（Ａ）に示すように、垂直走査回路３から出力されるリセット信号ＲＥＴｍが「Ｈ」とされた状態でリセット線２０７に印加され、かつ垂直走査回路３から転送信号Ｔｘｎが正論理のパルスとして転送線２０３Ａに印加される。
すると、転送トランジスタ２０２Ａ及びリセットトランジスタ２０４がオンされ、ｎラインの光電変換部２０１ＡとフローティングデフュージョンＦＤに蓄積されている不要な電荷を除去するためのリセット動作がなされる。
そして、転送信号Ｔｘｎが「Ｌ」に立ち下がることで転送トランジスタ２０２Ａがオフすると、その時点から光電変換部２０１Ａにおける光電荷の蓄積が開始される。言い換えると、蓄積期間が開始される。
ｎ＋１ライン、ｎ＋２ライン、ｎ＋３ライン……においても上記と同様の動作がなされる。すなわち、シャッター対象アドレスが順次選択されて電子シャッター動作が行われる。
このようなローリング電子シャッター動作では、各行を垂直方向に（列方向に）走査しつつ各画素をリセットすることから、垂直方向において各画素における信号電荷の蓄積期間の開始時点が次第にずれることになる。言い換えると、シャッターが開く時点が次第に遅れていくことになる。
このように各行における蓄積期間の開始時点のずれが生じると、例えば、移動中の被写体を撮像して得られる画像において歪みが発生することが知られている。
この画像の歪みは、各行における蓄積期間の開始時点のずれが大きくなるほど顕著となる。
したがって、撮像した画像の品質を確保する上で電子シャッター動作をより高速化することが好ましい。
上述のようなＣＭＯＳイメージセンサで高速シャッター動作を実現しようとする場合は、図９（Ｂ）に示すように、各転送信号Ｔｘのパルス幅を短くすればよいことになる。
しかしながら、各転送線２０３Ａ，２０３Ｂが有する配線抵抗や浮遊容量によって転送信号Ｔｘのパルス幅の下限値が制限されることから、電子シャッター動作の高速化を図るにも限界がある。
本発明はこのような事情に鑑みなされたものであり、その目的は電子シャッター動作の高速化を図る上で有利な固体撮像装置および撮像装置を提供することにある。
このように各行における蓄積期間の開始時点のずれが生じると、例えば、移動中の被写体を撮像して得られる画像において歪みが発生することが知られている。
この画像の歪みは、各行における蓄積期間の開始時点のずれが大きくなるほど顕著となる。
したがって、撮像した画像の品質を確保する上で電子シャッター動作をより高速化することが好ましい。
上述のようなＣＭＯＳイメージセンサで高速シャッター動作を実現しようとする場合は、図９（Ｂ）に示すように、各転送信号Ｔｘのパルス幅を短くすればよいことになる。
しかしながら、各転送線２０３Ａ，２０３Ｂが有する配線抵抗や浮遊容量によって転送信号Ｔｘのパルス幅の下限値が制限されることから、電子シャッター動作の高速化を図るにも限界がある。
本発明はこのような事情に鑑みなされたものであり、その目的は電子シャッター動作の高速化を図る上で有利な固体撮像装置および撮像装置を提供することにある。
本発明の固体撮像装置は、信号電荷が蓄積される光電変換部を有する複数の画素が水平方向および垂直方向に沿って配置された画素領域部と、前記画素領域部の各画素を行単位で選択して前記各画素から行単位で前記信号電荷を読み出す垂直走査部と、有効状態としたリセット信号と有効状態とした転送信号とを行単位で前記各画素に供給することで前記各画素の全てをリセットした後、無効状態とした転送信号を行単位で前記各画素に供給することで前記各画素のリセットを解除し、前記各画素における前記信号電荷の蓄積を開始させる電子シャッター部とを備える。
本発明の撮像装置は、固体撮像装置を用いた撮像部と、前記撮像部を制御する制御部と、前記撮像部を操作する操作部とを有し、前記固体撮像装置は、信号電荷が蓄積される光電変換部を有する複数の画素が水平方向および垂直方向に沿って配置された画素領域部と、前記画素領域部の各画素を行単位で選択して前記各画素から行単位で前記信号電荷を読み出す垂直走査部と、有効状態としたリセット信号と有効状態とした転送信号とを行単位で前記各画素に供給することで前記各画素の全てをリセットした後、無効状態とした転送信号を行単位で前記各画素に供給することで前記各画素のリセットを解除し、前記各画素における前記信号電荷の蓄積を開始させる電子シャッター部とを備える。
本発明の撮像装置は、固体撮像装置を用いた撮像部と、前記撮像部を制御する制御部と、前記撮像部を操作する操作部とを有し、前記固体撮像装置は、信号電荷が蓄積される光電変換部を有する複数の画素が水平方向および垂直方向に沿って配置された画素領域部と、前記画素領域部の各画素を行単位で選択して前記各画素から行単位で前記信号電荷を読み出す垂直走査部と、有効状態としたリセット信号と有効状態とした転送信号とを行単位で前記各画素に供給することで前記各画素の全てをリセットした後、無効状態とした転送信号を行単位で前記各画素に供給することで前記各画素のリセットを解除し、前記各画素における前記信号電荷の蓄積を開始させる電子シャッター部とを備える。
本発明によれば、転送信号を有効状態から無効状態に切り替えることで各画素をリセットできるため、従来のように、各転送線が有する配線抵抗や浮遊容量による転送信号のパルス幅の下限値の制約を考慮する必要がない。
そのため、各行における蓄積期間の開始時点のずれを短縮することができ、電子シャッター動作の高速化を図る上で有利となり、移動中の被写体を撮像して得られる画像に歪みが発生することを抑制でき、撮像した画像の品質を確保する上で有利となる。
そのため、各行における蓄積期間の開始時点のずれを短縮することができ、電子シャッター動作の高速化を図る上で有利となり、移動中の被写体を撮像して得られる画像に歪みが発生することを抑制でき、撮像した画像の品質を確保する上で有利となる。
次に、本発明の実施の形態について図１乃至図６を参照して説明する。
以下では、本発明の固体撮像装置１０がＣＭＯＳイメージセンサで構成されている場合について説明する。
図１に示すように、固体撮像装置１０は、画素領域部１２と、垂直走査部（列走査部）１４と、電子シャッター部１６と、カラムＣＤＳ回路１８と、水平走査部（行走査部）２０と、出力回路２２と、タイミング発生回路２４を含んで構成されている。
以下では、本発明の固体撮像装置１０がＣＭＯＳイメージセンサで構成されている場合について説明する。
図１に示すように、固体撮像装置１０は、画素領域部１２と、垂直走査部（列走査部）１４と、電子シャッター部１６と、カラムＣＤＳ回路１８と、水平走査部（行走査部）２０と、出力回路２２と、タイミング発生回路２４を含んで構成されている。
画素領域部１２は、フォトダイオードからなる光電変換部を有する複数の画素が水平方向および垂直方向に沿って配置されている部分である。
本実施の形態では、垂直方向において隣り合う２つの画素が、光電変換部と転送トランジスタを個別に有し、リセットトランジスタと増幅トランジスタと選択トランジスタを共有にした場合を示す。
垂直方向において隣り合う２つの画素のうち一方の画素を符号２６Ａで示し、他方の画素を符号２６Ｂで示す。
一方の画素２６Ａは、光電変換部２０１Ａと、転送トランジスタ２０２Ａと、リセットトランジスタ２０４と、増幅トランジスタ２０５と、選択トランジスタ２０８とを含んで構成されている。
他方の画素２６Ｂは、光電変換部２０１Ｂと、転送トランジスタ２０２Ｂと、前記のリセットトランジスタ２０４と、前記の増幅トランジスタ２０５と、前記の選択トランジスタ２０８とを含んで構成されている。
なお、以下では、転送トランジスタ２０２Ａ、２０２Ｂと、リセットトランジスタ２０４、増幅トランジスタ２０５と、選択トランジスタ２０８を総称して画素トランジスタという。
なお、本実施の形態では、上述したように、隣り合う２つの画素が、転送トランジスタを除く各トランジスタを共用する場合について説明する。しかしながら、本発明は、画素毎に独立したトランジスタを用いる場合であっても、あるいは、３個以上の画素が転送トランジスタを除く各トランジスタを共用する場合であっても適用可能である。
本実施の形態では、垂直方向において隣り合う２つの画素が、光電変換部と転送トランジスタを個別に有し、リセットトランジスタと増幅トランジスタと選択トランジスタを共有にした場合を示す。
垂直方向において隣り合う２つの画素のうち一方の画素を符号２６Ａで示し、他方の画素を符号２６Ｂで示す。
一方の画素２６Ａは、光電変換部２０１Ａと、転送トランジスタ２０２Ａと、リセットトランジスタ２０４と、増幅トランジスタ２０５と、選択トランジスタ２０８とを含んで構成されている。
他方の画素２６Ｂは、光電変換部２０１Ｂと、転送トランジスタ２０２Ｂと、前記のリセットトランジスタ２０４と、前記の増幅トランジスタ２０５と、前記の選択トランジスタ２０８とを含んで構成されている。
なお、以下では、転送トランジスタ２０２Ａ、２０２Ｂと、リセットトランジスタ２０４、増幅トランジスタ２０５と、選択トランジスタ２０８を総称して画素トランジスタという。
なお、本実施の形態では、上述したように、隣り合う２つの画素が、転送トランジスタを除く各トランジスタを共用する場合について説明する。しかしながら、本発明は、画素毎に独立したトランジスタを用いる場合であっても、あるいは、３個以上の画素が転送トランジスタを除く各トランジスタを共用する場合であっても適用可能である。
転送トランジスタ２０２Ａ，２０２Ｂは、光電変換部２０１Ａ，２０１Ｂの信号電荷をフローティングデフュージョンＦＤに読み出すものである。
リセットトランジスタ２０４は、フローティングデフュージョンＦＤをリセットするものである。
増幅トランジスタ２０５は、フローティングデフュージョンＦＤの電位に応じた画素信号を生成するものである。
選択トランジスタ２０８は、画素信号を出力する画素を選択するものである。
リセットトランジスタ２０４は、フローティングデフュージョンＦＤをリセットするものである。
増幅トランジスタ２０５は、フローティングデフュージョンＦＤの電位に応じた画素信号を生成するものである。
選択トランジスタ２０８は、画素信号を出力する画素を選択するものである。
光電変換部２０１Ａ，２０１Ｂの出力端（カソード）に対してそれぞれ対応する転送トランジスタ２０２Ａ，２０２Ｂのソースが接続される。
転送トランジスタ２０２Ａ，２０２Ｂのゲートには転送線２０３Ａ，２０３Ｂがそれぞれ接続される。
転送トランジスタ２０２Ａ，２０２Ｂのドレインは、共通接続されてリセットトランジスタ２０４に接続される。
転送トランジスタ２０２Ａ，２０２Ｂのドレインとリセットトランジスタ２０４のソースとの間のフローティングデフュージョンＦＤは、増幅トランジスタ２０５のゲートに接続される。
リセットトランジスタ２０４のドレイン及び増幅トランジスタ２０５のドレインは電源線２０６に接続される。
リセットトランジスタ２０４のゲートはリセット線２０７に接続される。
増幅トランジスタ２０５のソースは選択トランジスタ２０８のドレインに接続される。
選択トランジスタ２０８のゲートは選択線２０９に接続され、選択トランジスタ２０８のソースが垂直信号線２１０に接続される。
転送トランジスタ２０２Ａ，２０２Ｂのゲートには転送線２０３Ａ，２０３Ｂがそれぞれ接続される。
転送トランジスタ２０２Ａ，２０２Ｂのドレインは、共通接続されてリセットトランジスタ２０４に接続される。
転送トランジスタ２０２Ａ，２０２Ｂのドレインとリセットトランジスタ２０４のソースとの間のフローティングデフュージョンＦＤは、増幅トランジスタ２０５のゲートに接続される。
リセットトランジスタ２０４のドレイン及び増幅トランジスタ２０５のドレインは電源線２０６に接続される。
リセットトランジスタ２０４のゲートはリセット線２０７に接続される。
増幅トランジスタ２０５のソースは選択トランジスタ２０８のドレインに接続される。
選択トランジスタ２０８のゲートは選択線２０９に接続され、選択トランジスタ２０８のソースが垂直信号線２１０に接続される。
カラムＣＤＳ回路１８は、画素領域部１２の各画素信号を列単位で取り込んでＣＤＳ処理やその他の信号処理を行うものである。
水平走査部２０はカラムＣＤＳ回路１８を水平方向に走査するものであり、言い換えると、垂直走査部１４によって行単位で読み出された画素信号に対して列単位で信号処理を行うものである。
出力回路２２は、カラムＣＤＳ回路１８から転送される画像信号に必要な信号処理を施して画像信号として出力するものである。
タイミング発生回路２４は、垂直走査部１４、電子シャッター部１６、カラムＣＤＳ回路１８、水平走査部２０の動作タイミングを同期させるものである。
水平走査部２０はカラムＣＤＳ回路１８を水平方向に走査するものであり、言い換えると、垂直走査部１４によって行単位で読み出された画素信号に対して列単位で信号処理を行うものである。
出力回路２２は、カラムＣＤＳ回路１８から転送される画像信号に必要な信号処理を施して画像信号として出力するものである。
タイミング発生回路２４は、垂直走査部１４、電子シャッター部１６、カラムＣＤＳ回路１８、水平走査部２０の動作タイミングを同期させるものである。
垂直走査部１４は、画素領域部１２の各画素を行単位で選択して各画素から行単位で信号電荷を読み出すものである。言い換えると、画素領域部１２の各画素を行単位で選択して各画素の制御を行うものである。
垂直走査部１４は、タイミング制御ブロック２８、アドレスデコーダー３０、タイミング生成回路３２、レベルシフタ３４、メモリブロック３６、ドライバ３８を含んで構成されている。
タイミング制御ブロック２８は、後述するリセット信号ＲＥＴ、転送信号Ｔｘ、選択信号ＳＥＬを生成するための各種パルス信号を発生させタイミング生成回路３２に供給するものである。
また、タイミング制御ブロック２８は、図２に示す順次シャッター制御信号Ｉ＿ｔｘｎ、セット信号Ｓｎ、リセット信号Ｒｎを生成するための各種パルス信号を発生させタイミング生成回路３２に供給するものである。
また、タイミング制御ブロック２８は、画素領域部１２における行を特定するアドレスデータをアドレスデコーダー３０に供給するものである。
アドレスデコーダー３０は、タイミング制御ブロック２８から供給されるアドレスデータをデコードして画素領域部１２における行を特定するものである。
垂直走査部１４は、タイミング制御ブロック２８、アドレスデコーダー３０、タイミング生成回路３２、レベルシフタ３４、メモリブロック３６、ドライバ３８を含んで構成されている。
タイミング制御ブロック２８は、後述するリセット信号ＲＥＴ、転送信号Ｔｘ、選択信号ＳＥＬを生成するための各種パルス信号を発生させタイミング生成回路３２に供給するものである。
また、タイミング制御ブロック２８は、図２に示す順次シャッター制御信号Ｉ＿ｔｘｎ、セット信号Ｓｎ、リセット信号Ｒｎを生成するための各種パルス信号を発生させタイミング生成回路３２に供給するものである。
また、タイミング制御ブロック２８は、画素領域部１２における行を特定するアドレスデータをアドレスデコーダー３０に供給するものである。
アドレスデコーダー３０は、タイミング制御ブロック２８から供給されるアドレスデータをデコードして画素領域部１２における行を特定するものである。
タイミング生成回路３２はタイミング制御ブロック２８から供給される前記各種パルス信号に基づいてリセット信号ＲＥＴ、転送信号Ｔｘ、選択信号ＳＥＬ、シャッター制御信号Ｉ＿ｔｘｎ、ラッチ用セット信号Ｓｎ、ラッチ用リセット信号Ｒｎを生成する。そして、それら信号をアドレスデコーダー３０で特定された行に供給するものである。
レベルシフタ３４は、タイミング生成回路３２から供給されるリセット信号ＲＥＴ、転送信号Ｔｘ、選択信号ＳＥＬの電圧を後段のメモリブロック３６あるいはドライバ３８を駆動するに足る電圧にレベルアップするものである。
メモリブロック３６は、電子シャッター部１６の一部を構成するものであり、シャッター制御信号Ｉ＿ｔｘｎ、ラッチ用セット信号Ｓｎ、ラッチ用リセット信号Ｒｎに基づいて転送信号Ｔｘｎを生成するものである。
メモリブロック３６については後で詳述する。
ドライバ３８は、レベルシフタ３４からメモリブロック３６を介して供給されたリセット信号ＲＥＴ、転送信号Ｔｘ、選択信号ＳＥＬを各画素トランジスタに供給してそれらトランジスタを駆動するものである。
レベルシフタ３４は、タイミング生成回路３２から供給されるリセット信号ＲＥＴ、転送信号Ｔｘ、選択信号ＳＥＬの電圧を後段のメモリブロック３６あるいはドライバ３８を駆動するに足る電圧にレベルアップするものである。
メモリブロック３６は、電子シャッター部１６の一部を構成するものであり、シャッター制御信号Ｉ＿ｔｘｎ、ラッチ用セット信号Ｓｎ、ラッチ用リセット信号Ｒｎに基づいて転送信号Ｔｘｎを生成するものである。
メモリブロック３６については後で詳述する。
ドライバ３８は、レベルシフタ３４からメモリブロック３６を介して供給されたリセット信号ＲＥＴ、転送信号Ｔｘ、選択信号ＳＥＬを各画素トランジスタに供給してそれらトランジスタを駆動するものである。
電子シャッター部１６は、有効状態としたリセット信号ＲＳＴと有効状態とした転送信号Ｔｘｎとを行単位で各画素に供給することで各画素の全てをリセットする。そして、各画素の全てをリセットした後、無効状態とした転送信号Ｔｘｎを行単位で各画素に供給することで各画素のリセットを解除し、各画素における信号電荷の蓄積を開始させるものである。
電子シャッター部１６は、タイミング制御ブロック２８、アドレスデコーダー３０、タイミング生成回路３２、レベルシフタ３４、メモリブロック３６、ドライバ３８を含んで構成されている。
電子シャッター部１６は、タイミング制御ブロック２８、アドレスデコーダー３０、タイミング生成回路３２、レベルシフタ３４、メモリブロック３６、ドライバ３８を含んで構成されている。
次に、電子シャッター部１６の一部を構成するメモリブロック３６について詳細に説明する。
図２に示すように、メモリブロック３６には、転送線２０３Ａ（２０３Ｂ）単位に、言い換えると、行単位に設けられた複数の転送信号生成部４０を備えている。
本実施の形態では、転送信号生成部４０は、ラッチ４２と、第１オアゲート４４と、第２オアゲート４６とを含んで構成されている。
図２に示すように、メモリブロック３６には、転送線２０３Ａ（２０３Ｂ）単位に、言い換えると、行単位に設けられた複数の転送信号生成部４０を備えている。
本実施の形態では、転送信号生成部４０は、ラッチ４２と、第１オアゲート４４と、第２オアゲート４６とを含んで構成されている。
本実施の形態では、ラッチ４２は、正論理のセット入力端子４２Ａと、正論理のリセット入力端子４２Ｂと、負論理の出力端子４２Ｃとを有している。
図３は、セット入力端子４２Ａに入力されるセット信号Ｓと、リセット入力端子４２Ｂに入力されるリセット信号Ｒと、出力端子４２Ｃの出力信号Ｑバーとの関係を示す説明図である。
図３に示すように、ラッチ４２は、セット信号Ｓが「１」になると、出力信号Ｑバーを「０」に保持し、リセット信号Ｒが「１」になると、出力信号Ｑバーを「１」に保持する。
言い換えると、ラッチ４２は、セット信号Ｓが供給されると出力信号Ｑバーを「Ｌ」に保持し、リセット信号Ｒが供給されると出力信号Ｑバーを「Ｈ」に保持する。
なお、このようなラッチ４２は、１ビットのデータを保持するメモリに相当している。
図３は、セット入力端子４２Ａに入力されるセット信号Ｓと、リセット入力端子４２Ｂに入力されるリセット信号Ｒと、出力端子４２Ｃの出力信号Ｑバーとの関係を示す説明図である。
図３に示すように、ラッチ４２は、セット信号Ｓが「１」になると、出力信号Ｑバーを「０」に保持し、リセット信号Ｒが「１」になると、出力信号Ｑバーを「１」に保持する。
言い換えると、ラッチ４２は、セット信号Ｓが供給されると出力信号Ｑバーを「Ｌ」に保持し、リセット信号Ｒが供給されると出力信号Ｑバーを「Ｈ」に保持する。
なお、このようなラッチ４２は、１ビットのデータを保持するメモリに相当している。
図２に示すように、第１オアゲート４４は、タイミング生成回路３２から供給される正論理のシャッター制御信号Ｉ＿ｔｘｎと、タイミング生成回路３２から供給される正論理のラッチ用セット信号Ｓｎとが入力される。
第１オアゲート４４の出力端子はラッチ４２のセット入力端子４２Ａに接続されている。
したがって、ラッチ４２のセット入力端子４２Ａには、シャッター制御信号Ｉ＿ｔｘｎとラッチ用セット信号Ｓｎの論理和が供給される。
第２オアゲート４６は、シャッター制御信号Ｉ＿ｔｘｎと、ラッチ４２の出力端子４２Ｃの出力信号Ｑバーとが入力される。以下、説明の便宜上、出力信号Ｑバーをラッチ出力信号Ｍ＿ｔｘｎという。
第２オアゲート４６は、シャッター制御信号Ｉ＿ｔｘｎと、ラッチ出力信号Ｍ＿ｔｘｎとの論理和を転送信号Ｔｘｎとして出力する。
したがって、各転送信号生成部４０は、シャッター制御信号Ｉ＿ｔｘｎとラッチ用セット信号Ｓｎとの論理和によってセットされ、ラッチ用リセット信号Ｒｎによってリセットされるラッチ４２を有し、該ラッチ４２の出力信号に基づいて転送信号Ｔｘｎとして生成する。
また、転送信号Ｔｘｎはシャッター制御信号Ｉ＿ｔｘｎと、ラッチ出力信号Ｍ＿ｔｘｎとの論理和で構成されることになる。
第１オアゲート４４の出力端子はラッチ４２のセット入力端子４２Ａに接続されている。
したがって、ラッチ４２のセット入力端子４２Ａには、シャッター制御信号Ｉ＿ｔｘｎとラッチ用セット信号Ｓｎの論理和が供給される。
第２オアゲート４６は、シャッター制御信号Ｉ＿ｔｘｎと、ラッチ４２の出力端子４２Ｃの出力信号Ｑバーとが入力される。以下、説明の便宜上、出力信号Ｑバーをラッチ出力信号Ｍ＿ｔｘｎという。
第２オアゲート４６は、シャッター制御信号Ｉ＿ｔｘｎと、ラッチ出力信号Ｍ＿ｔｘｎとの論理和を転送信号Ｔｘｎとして出力する。
したがって、各転送信号生成部４０は、シャッター制御信号Ｉ＿ｔｘｎとラッチ用セット信号Ｓｎとの論理和によってセットされ、ラッチ用リセット信号Ｒｎによってリセットされるラッチ４２を有し、該ラッチ４２の出力信号に基づいて転送信号Ｔｘｎとして生成する。
また、転送信号Ｔｘｎはシャッター制御信号Ｉ＿ｔｘｎと、ラッチ出力信号Ｍ＿ｔｘｎとの論理和で構成されることになる。
次に、図４を参照して本実施の形態の固体撮像装置１０のローリング電子シャッター動作について説明する。なお、以下の説明では、信号レベルを正論理で説明するものとし、したがって、「Ｌ」は「０」に対応し、「Ｈ」は「１」に対応している。
予め、タイミング生成回路３２は、図４（Ｅ）に示すように、リセット信号ＲＳＴを「Ｈ」に固定する。
電子シャッター部１６は、図４（Ａ）乃至（Ｃ）に示すように、ラッチ用セット信号Ｓｎを「Ｌ」に固定し、かつ、各シャッター制御信号Ｉ＿ｔｘｎ、……を「Ｌ」にした状態でラッチ用リセット信号Ｒｎを正論理のパルス信号として各転送信号生成部４０に同時に供給する。
すると、図４（Ｄ）に示すように、各転送信号生成部４０のラッチ出力信号Ｍ＿ｔｘｎ、……は同時に「Ｈ」となり、したがって、図４（Ｆ）に示すように、各転送信号Ｔｘｎ、……も同時に「Ｈ」となる。
これにより、各行の各画素の全てが同時にリセットされ、言い換えると電子シャッターが掛けられたシャッター期間が開始される。
すなわち、電子シャッター部１６は、有効状態としたリセット信号ＲＳＴと有効状態とした転送信号Ｔｘｎ、……とを行単位で各画素に供給することで各画素の全てをリセットする。
この場合、電子シャッター部１６による各画素のリセットは、各画素の全てに対して同時に実行される。
予め、タイミング生成回路３２は、図４（Ｅ）に示すように、リセット信号ＲＳＴを「Ｈ」に固定する。
電子シャッター部１６は、図４（Ａ）乃至（Ｃ）に示すように、ラッチ用セット信号Ｓｎを「Ｌ」に固定し、かつ、各シャッター制御信号Ｉ＿ｔｘｎ、……を「Ｌ」にした状態でラッチ用リセット信号Ｒｎを正論理のパルス信号として各転送信号生成部４０に同時に供給する。
すると、図４（Ｄ）に示すように、各転送信号生成部４０のラッチ出力信号Ｍ＿ｔｘｎ、……は同時に「Ｈ」となり、したがって、図４（Ｆ）に示すように、各転送信号Ｔｘｎ、……も同時に「Ｈ」となる。
これにより、各行の各画素の全てが同時にリセットされ、言い換えると電子シャッターが掛けられたシャッター期間が開始される。
すなわち、電子シャッター部１６は、有効状態としたリセット信号ＲＳＴと有効状態とした転送信号Ｔｘｎ、……とを行単位で各画素に供給することで各画素の全てをリセットする。
この場合、電子シャッター部１６による各画素のリセットは、各画素の全てに対して同時に実行される。
次いで、電子シャッター部１６は、図４（Ｃ）に示すように、各シャッター制御信号Ｉ＿ｔｘｎ、Ｉ＿ｔｘｎ＋１、……を正論理のパルス信号として各転送信号生成部４０に順次出力する。
ここで、各シャッター制御信号Ｉ＿ｔｘｎ、……のパルス幅ΔＸは同一であり、かつ、時間的に先行するシャッター制御信号が立ち下る時点と、次のシャッター制御信号が立ち上がる時点とは一致している。
図４（Ｄ）に示すように、各シャッター制御信号Ｉ＿ｔｘｎ、……が「Ｈ」に順次遷移することに応じて各ラッチ出力信号Ｍ＿ｔｘｎ、……が「Ｈ」から「Ｌ」に順次遷移する。
したがって、図４（Ｆ）に示すように、各転送信号Ｔｘｎ、……は、各ラッチ出力信号Ｍ＿ｔｘｎ、……の立ち下がり時点に対してパルス幅ΔＸ分遅れてそれぞれ立ち下がる。
なお、図４（Ｆ）において、シャッター期間Ａは、各ラッチ出力信号Ｍ＿ｔｘｎ、……の立ち下がり時点で定まるシャッター期間を示し、シャッター期間Ｂは、シャター期間Ａにパルス幅ΔＸ分を加えた実際のシャッター期間を示している。
これにより、各画素のリセットが行単位で順次解除され、各画素の光電変換部２０１Ａ，２０１Ｂにおける信号電荷の蓄積が開始される。言い換えると蓄積期間が開始される。
すなわち、電子シャッター部１６は、各画素をリセットした後、無効状態とした転送信号Ｔｘｎ、……を行単位で各画素に供給することで各画素のリセットを解除し、各画素における信号電荷の蓄積を開始させる。
この場合、電子シャッター部１６による各画素のリセットの解除は、各画素に対して行単位で順次実行される。
したがって、図４に示すように、画素領域部１２の各行におけるシャッター期間Ｂは、パルス幅ΔＸ単位でずれて（遅延して）いることがわかる。
すなわち、画素領域部１２の行数がＮであれば、最初の行と最後の行との間におけるシャッター期間Ｂのずれ量は、ΔＸ×（Ｎ−１）となる。
ここで、各シャッター制御信号Ｉ＿ｔｘｎ、……のパルス幅ΔＸは同一であり、かつ、時間的に先行するシャッター制御信号が立ち下る時点と、次のシャッター制御信号が立ち上がる時点とは一致している。
図４（Ｄ）に示すように、各シャッター制御信号Ｉ＿ｔｘｎ、……が「Ｈ」に順次遷移することに応じて各ラッチ出力信号Ｍ＿ｔｘｎ、……が「Ｈ」から「Ｌ」に順次遷移する。
したがって、図４（Ｆ）に示すように、各転送信号Ｔｘｎ、……は、各ラッチ出力信号Ｍ＿ｔｘｎ、……の立ち下がり時点に対してパルス幅ΔＸ分遅れてそれぞれ立ち下がる。
なお、図４（Ｆ）において、シャッター期間Ａは、各ラッチ出力信号Ｍ＿ｔｘｎ、……の立ち下がり時点で定まるシャッター期間を示し、シャッター期間Ｂは、シャター期間Ａにパルス幅ΔＸ分を加えた実際のシャッター期間を示している。
これにより、各画素のリセットが行単位で順次解除され、各画素の光電変換部２０１Ａ，２０１Ｂにおける信号電荷の蓄積が開始される。言い換えると蓄積期間が開始される。
すなわち、電子シャッター部１６は、各画素をリセットした後、無効状態とした転送信号Ｔｘｎ、……を行単位で各画素に供給することで各画素のリセットを解除し、各画素における信号電荷の蓄積を開始させる。
この場合、電子シャッター部１６による各画素のリセットの解除は、各画素に対して行単位で順次実行される。
したがって、図４に示すように、画素領域部１２の各行におけるシャッター期間Ｂは、パルス幅ΔＸ単位でずれて（遅延して）いることがわかる。
すなわち、画素領域部１２の行数がＮであれば、最初の行と最後の行との間におけるシャッター期間Ｂのずれ量は、ΔＸ×（Ｎ−１）となる。
次に、電子シャッター動作を高速化する場合について図５を参照して説明する。
すなわち、電子シャッター動作を高速化するためには、図５（Ｃ）に破線で示すように、各シャッター制御信号Ｉ＿ｔｘｎ、Ｉ＿ｔｘｎ＋１、……のパルス幅ΔＸを短縮すればよい。
ここで、各シャッター制御信号Ｉ＿ｔｘｎ、Ｉ＿ｔｘｎ＋１、……のパルス幅ΔＸの下限値は、転送信号生成部４０が正常に動作するに足る時間であればよい。
すなわち、従来は、各転送線２０３Ａ，２０３Ｂが有する配線抵抗や浮遊容量によって転送信号Ｔｘのパルス幅の下限値が制限されていた。
これに対して、本実施の形態では、転送信号生成部４０、言い換えると、ラッチ４２と、第１オアゲート４４と、第２オアゲート４６で構成されるゲート回路を動作させるに足るシャッター制御信号のパルス幅ΔＸを確保すれば足りる。
垂直走査部１４が動作するクロック信号の１クロックを単位として表現すると、従来は、転送信号Ｔｘのパルス幅として１０クロック程度必要であったのに対して、本実施の形態では、シャッター制御信号のパルス幅ΔＸは例えば２クロックで十分である。
したがって、シャッター期間Ｂのずれ量を１／５程度まで短縮することができ、電子シャッター動作の高速化を図る上で極めて有利となる。
すなわち、電子シャッター動作を高速化するためには、図５（Ｃ）に破線で示すように、各シャッター制御信号Ｉ＿ｔｘｎ、Ｉ＿ｔｘｎ＋１、……のパルス幅ΔＸを短縮すればよい。
ここで、各シャッター制御信号Ｉ＿ｔｘｎ、Ｉ＿ｔｘｎ＋１、……のパルス幅ΔＸの下限値は、転送信号生成部４０が正常に動作するに足る時間であればよい。
すなわち、従来は、各転送線２０３Ａ，２０３Ｂが有する配線抵抗や浮遊容量によって転送信号Ｔｘのパルス幅の下限値が制限されていた。
これに対して、本実施の形態では、転送信号生成部４０、言い換えると、ラッチ４２と、第１オアゲート４４と、第２オアゲート４６で構成されるゲート回路を動作させるに足るシャッター制御信号のパルス幅ΔＸを確保すれば足りる。
垂直走査部１４が動作するクロック信号の１クロックを単位として表現すると、従来は、転送信号Ｔｘのパルス幅として１０クロック程度必要であったのに対して、本実施の形態では、シャッター制御信号のパルス幅ΔＸは例えば２クロックで十分である。
したがって、シャッター期間Ｂのずれ量を１／５程度まで短縮することができ、電子シャッター動作の高速化を図る上で極めて有利となる。
次に、図６を参照してグローバル電子シャッター動作について説明する。
グローバル電子シャッター動作とは、画素領域部１２の各画素の全てに対するシャッター期間を同一とする電子シャッター動作をいう。言い換えると、シャッター期間のずれがゼロであり、したがって、同一のタイミングで蓄積期間が開始されることになる。
グローバル電子シャッター動作とは、画素領域部１２の各画素の全てに対するシャッター期間を同一とする電子シャッター動作をいう。言い換えると、シャッター期間のずれがゼロであり、したがって、同一のタイミングで蓄積期間が開始されることになる。
予め、タイミング生成回路３２は、図６（Ｅ）に示すように、リセット信号ＲＳＴを「Ｈ」に固定する。
電子シャッター部１６は、図６（Ａ）乃至（Ｃ）に示すように、ラッチ用セット信号Ｓｎをいったん「Ｌ」とする。そして、各シャッター制御信号Ｉ＿ｔｘｎ、……を「Ｌ」に固定した状態でラッチ用リセット信号Ｒｎを正論理のパルス信号として各転送信号生成部４０に同時に出力する。
すると、図６（Ｄ）に示すように、各転送信号生成部４０のラッチ出力信号Ｍ＿ｔｘｎ、Ｍ＿ｔｘｎ＋１、……は同時に「Ｈ」となり、したがって、図６（Ｆ）に示すように、各転送信号Ｔｘｎ、Ｔｘｎ＋１、……も同時に「Ｈ」となる。
これにより、各行の各画素の全てが同時にリセットされ、言い換えると電子シャッターが掛けられたシャッター期間が開始される。
すなわち、電子シャッター部１６は、有効状態としたリセット信号ＲＳＴと有効状態とした転送信号Ｔｘｎ、……とを行単位で各画素に供給することで各画素の全てをリセットする。
この場合、電子シャッター部１６による各画素のリセットは、各画素の全てに対して同時に実行される。
電子シャッター部１６は、図６（Ａ）乃至（Ｃ）に示すように、ラッチ用セット信号Ｓｎをいったん「Ｌ」とする。そして、各シャッター制御信号Ｉ＿ｔｘｎ、……を「Ｌ」に固定した状態でラッチ用リセット信号Ｒｎを正論理のパルス信号として各転送信号生成部４０に同時に出力する。
すると、図６（Ｄ）に示すように、各転送信号生成部４０のラッチ出力信号Ｍ＿ｔｘｎ、Ｍ＿ｔｘｎ＋１、……は同時に「Ｈ」となり、したがって、図６（Ｆ）に示すように、各転送信号Ｔｘｎ、Ｔｘｎ＋１、……も同時に「Ｈ」となる。
これにより、各行の各画素の全てが同時にリセットされ、言い換えると電子シャッターが掛けられたシャッター期間が開始される。
すなわち、電子シャッター部１６は、有効状態としたリセット信号ＲＳＴと有効状態とした転送信号Ｔｘｎ、……とを行単位で各画素に供給することで各画素の全てをリセットする。
この場合、電子シャッター部１６による各画素のリセットは、各画素の全てに対して同時に実行される。
次いで、電子シャッター部１６は、図６（Ａ）、（Ｂ）、（Ｅ）に示すように、垂直走査部によって選択された行単位の各画素にリセット信号ＲＳＴを供給した状態で、ラッチ用リセット信号Ｒｎを無効状態とする。その状態で、ラッチ用セット信号Ｓｎを正論理のパルス信号として各転送信号生成部４０に同時に供給する。
ラッチ用セット信号Ｓｎが「Ｌ」から「Ｈ」に立ち上がった時点で各ラッチ出力信号Ｍ＿ｔｘｎ、Ｍ＿ｔｘｎ＋１、……は同時に「Ｌ」に立ち下がる。
ここで、各シャッター制御信号Ｉ＿ｔｘｎ、Ｉ＿ｔｘｎ＋１、……は「Ｌ」に固定されていることから、図２に示す第２オアゲート４６の出力信号である転送信号Ｔｘｎ、Ｔｘｎ＋１、……は同時に「Ｈ」から「Ｌ」に立ち下がる。
これにより、各画素の全てのリセットが同時に解除される。
すなわち、電子シャッター部１６は、各画素をリセットした後、無効状態とした転送信号Ｔｘｎ、……を行単位で各画素に供給することで各画素のリセットを解除し、各画素における信号電荷の蓄積を開始させる。
この場合、電子シャッター部１６による各画素のリセットの解除は、各画素の全てに対して同時に実行される。
したがって、各画素の全てのシャッター期間（グローバルシャッター期間）は同一となり、同一のタイミングで信号電荷の蓄積期間が開始されることになる。
この場合、行と行の間におけるシャッター期間のずれがゼロとなるため、移動中の被写体を撮像して得られる画像に歪みが発生すること防止することができ、撮像した画像の品質を確保する上で有利となる。
なお、グローバル電子シャッター動作を実現するためには、各画素の全てに転送信号を同時に供給すればよいのであるが、従来、このような転送信号を生成するためには、グローバル電子シャッター動作用の専用のゲート回路を設ける必要があった。
そのため、固体撮像装置１０の小型化、低コスト化を図る上で不利があった。
これに対して、本実施の形態では、転送信号生成部４０を行単位で設けるといった簡単な構成で、グローバル電子シャッター動作を実現することができ、固体撮像装置１０の小型化、低コスト化を図る上で格段に有利である。
ラッチ用セット信号Ｓｎが「Ｌ」から「Ｈ」に立ち上がった時点で各ラッチ出力信号Ｍ＿ｔｘｎ、Ｍ＿ｔｘｎ＋１、……は同時に「Ｌ」に立ち下がる。
ここで、各シャッター制御信号Ｉ＿ｔｘｎ、Ｉ＿ｔｘｎ＋１、……は「Ｌ」に固定されていることから、図２に示す第２オアゲート４６の出力信号である転送信号Ｔｘｎ、Ｔｘｎ＋１、……は同時に「Ｈ」から「Ｌ」に立ち下がる。
これにより、各画素の全てのリセットが同時に解除される。
すなわち、電子シャッター部１６は、各画素をリセットした後、無効状態とした転送信号Ｔｘｎ、……を行単位で各画素に供給することで各画素のリセットを解除し、各画素における信号電荷の蓄積を開始させる。
この場合、電子シャッター部１６による各画素のリセットの解除は、各画素の全てに対して同時に実行される。
したがって、各画素の全てのシャッター期間（グローバルシャッター期間）は同一となり、同一のタイミングで信号電荷の蓄積期間が開始されることになる。
この場合、行と行の間におけるシャッター期間のずれがゼロとなるため、移動中の被写体を撮像して得られる画像に歪みが発生すること防止することができ、撮像した画像の品質を確保する上で有利となる。
なお、グローバル電子シャッター動作を実現するためには、各画素の全てに転送信号を同時に供給すればよいのであるが、従来、このような転送信号を生成するためには、グローバル電子シャッター動作用の専用のゲート回路を設ける必要があった。
そのため、固体撮像装置１０の小型化、低コスト化を図る上で不利があった。
これに対して、本実施の形態では、転送信号生成部４０を行単位で設けるといった簡単な構成で、グローバル電子シャッター動作を実現することができ、固体撮像装置１０の小型化、低コスト化を図る上で格段に有利である。
本実施の形態によれば、電子シャッター部１６により、有効状態としたリセット信号と有効状態とした転送信号とを行単位で各画素に供給することで各画素の全てをリセットする。その後、無効状態とした転送信号を行単位で各画素に供給することで各画素のリセットを解除する。これにより、各画素における信号電荷の蓄積を開始させる。
したがって、転送信号を有効状態から無効状態に切り替えることで各画素をリセットできるため、従来のように、各転送線２０３Ａ，２０３Ｂが有する配線抵抗や浮遊容量による転送信号Ｔｘのパルス幅の下限値の制約を考慮する必要がない。
そのため、そのため、各行における蓄積期間の開始時点のずれを短縮することができ、言い換えると、行単位で生じるシャッター期間のずれを短縮することができる。
したがって、電子シャッター動作の高速化を図る上で有利となり、移動中の被写体を撮像して得られる画像に歪みが発生することを抑制でき、撮像した画像の品質を確保する上で有利となる。
したがって、転送信号を有効状態から無効状態に切り替えることで各画素をリセットできるため、従来のように、各転送線２０３Ａ，２０３Ｂが有する配線抵抗や浮遊容量による転送信号Ｔｘのパルス幅の下限値の制約を考慮する必要がない。
そのため、そのため、各行における蓄積期間の開始時点のずれを短縮することができ、言い換えると、行単位で生じるシャッター期間のずれを短縮することができる。
したがって、電子シャッター動作の高速化を図る上で有利となり、移動中の被写体を撮像して得られる画像に歪みが発生することを抑制でき、撮像した画像の品質を確保する上で有利となる。
また本実施の形態では、電子シャッター部１６は、ラッチ４２を有する転送信号生成部４０を行単位に設けた。
そして、ラッチ４２を、シャッター制御信号Ｉ＿ｔｘｎとラッチ用セット信号Ｓｎとの論理和によってセットし、ラッチ用リセット信号Ｒｎによってリセットするようにした。
そして、転送信号生成部４０によって、シャッター制御信号Ｉ＿ｔｘｎと、ラッチ出力信号Ｍ＿ｔｘｎとの論理和によって転送信号Ｔｘｎを生成するようにした。
したがって、転送信号Ｔｘｎを有効状態から無効状態に遷移させるためには、ラッチ４２を含む転送信号生成部４０が動作するに足る程度の短いパルス幅のシャッター制御信号Ｉ＿ｔｘｎを各行の転送信号生成部４０に順次供給すればよい。
したがって、各行における蓄積期間の開始時点のずれを短縮することができ、言い換えると、行単位で生じるシャッター期間のずれを短縮することができる。
ここで、シャッター制御信号Ｉ＿ｔｘｎのパルス幅は、転送信号生成部４０を動作させるに足る程度の短いもので済む。そのため、各行における蓄積期間の開始時点のずれを短縮することができ、言い換えると、行単位で生じるシャッター期間のずれを短縮することができる。
したがって、電子シャッター部１６に転送信号生成部４０を設けるといった簡単な構成で、電子シャッター動作の高速化を図れることができ、コストを削減しつつ撮像した画像の品質を確保する上で有利となる。
そして、ラッチ４２を、シャッター制御信号Ｉ＿ｔｘｎとラッチ用セット信号Ｓｎとの論理和によってセットし、ラッチ用リセット信号Ｒｎによってリセットするようにした。
そして、転送信号生成部４０によって、シャッター制御信号Ｉ＿ｔｘｎと、ラッチ出力信号Ｍ＿ｔｘｎとの論理和によって転送信号Ｔｘｎを生成するようにした。
したがって、転送信号Ｔｘｎを有効状態から無効状態に遷移させるためには、ラッチ４２を含む転送信号生成部４０が動作するに足る程度の短いパルス幅のシャッター制御信号Ｉ＿ｔｘｎを各行の転送信号生成部４０に順次供給すればよい。
したがって、各行における蓄積期間の開始時点のずれを短縮することができ、言い換えると、行単位で生じるシャッター期間のずれを短縮することができる。
ここで、シャッター制御信号Ｉ＿ｔｘｎのパルス幅は、転送信号生成部４０を動作させるに足る程度の短いもので済む。そのため、各行における蓄積期間の開始時点のずれを短縮することができ、言い換えると、行単位で生じるシャッター期間のずれを短縮することができる。
したがって、電子シャッター部１６に転送信号生成部４０を設けるといった簡単な構成で、電子シャッター動作の高速化を図れることができ、コストを削減しつつ撮像した画像の品質を確保する上で有利となる。
また、本実施の形態によれば、前述したようにグローバル電子シャッター動作を簡単に実現することができる。
しかしながら、グローバル電子シャッター動作を行うと、図６（Ａ），（Ｄ），（Ｆ）に示すように、ラッチ用セット信号Ｓｎのパルス信号が立ち上がると、各ラッチ出力信号と、各転送信号とが同時に立ち下がるため、瞬間的に消費電力が増大することになる。
そのため、固体撮像装置１０を構成する周辺回路の設計時にこのような消費電流の増大を考慮する必要があり、設計コストの増大を招くことが懸念される。
これに対して、ローリング電子シャッター動作の高速化を図れば、グローバル電子シャッター動作を行った場合に近い効果を得ることができ、しかも、上記のような消費電流の増大を考慮する必要がなく、設計コストの低減を図る上で有利となる。
しかしながら、グローバル電子シャッター動作を行うと、図６（Ａ），（Ｄ），（Ｆ）に示すように、ラッチ用セット信号Ｓｎのパルス信号が立ち上がると、各ラッチ出力信号と、各転送信号とが同時に立ち下がるため、瞬間的に消費電力が増大することになる。
そのため、固体撮像装置１０を構成する周辺回路の設計時にこのような消費電流の増大を考慮する必要があり、設計コストの増大を招くことが懸念される。
これに対して、ローリング電子シャッター動作の高速化を図れば、グローバル電子シャッター動作を行った場合に近い効果を得ることができ、しかも、上記のような消費電流の増大を考慮する必要がなく、設計コストの低減を図る上で有利となる。
また、固体撮像装置１０をデジタルスチルカメラなどの撮像装置に用い、固体撮像装置１０で撮像した被写体像を動画の形態でディスプレイに表示させることが考えられる。
この場合、固体撮像装置１０から画像信号を読み出す転送速度に限界があることから、固体撮像装置１０の全画素を行単位で間引いて読み出すことが必要となる。
具体的には、所定行毎に画像信号の読み出しを行わない行を設定することになる。
ところが、読み出しを行わない行の画素では電荷が蓄積して飽和してしまうため、読み出しを行わない行の画素についてはシャッターを掛けた状態（リセット状態）に制御しておく必要がある。
したがって、そのような専用の制御を行うゲート回路を行単位で設けなくてはならず、構成の複雑化、固体撮像装置１０の大型化、高コスト化を招く不都合がある。
しかしながら、本実施の形態では、各転送信号生成部４０に供給するラッチ用セット信号Ｓｎ、シャッター用制御信号Ｉ＿ｔｘｎを制御するだけで、行単位で画素のリセット状態を制御することができる。そのため、構成の簡素化を図れ、固体撮像装置１０の小型化、低コスト化を図る上で有利となる。
また、各転送信号生成部４０に供給するラッチ用セット信号Ｓｎ、シャッター用制御信号Ｉ＿ｔｘｎを種々変更するだけで、電子シャッター動作を種々変更することができることになる。
したがって、電子シャッター動作の種類に応じた数の専用のゲート回路を設ける必要がないため、構成の簡素化、小型化、低コスト化を図りつつ、種々の電子シャッター動作を容易に実現する上で有利となる。
この場合、固体撮像装置１０から画像信号を読み出す転送速度に限界があることから、固体撮像装置１０の全画素を行単位で間引いて読み出すことが必要となる。
具体的には、所定行毎に画像信号の読み出しを行わない行を設定することになる。
ところが、読み出しを行わない行の画素では電荷が蓄積して飽和してしまうため、読み出しを行わない行の画素についてはシャッターを掛けた状態（リセット状態）に制御しておく必要がある。
したがって、そのような専用の制御を行うゲート回路を行単位で設けなくてはならず、構成の複雑化、固体撮像装置１０の大型化、高コスト化を招く不都合がある。
しかしながら、本実施の形態では、各転送信号生成部４０に供給するラッチ用セット信号Ｓｎ、シャッター用制御信号Ｉ＿ｔｘｎを制御するだけで、行単位で画素のリセット状態を制御することができる。そのため、構成の簡素化を図れ、固体撮像装置１０の小型化、低コスト化を図る上で有利となる。
また、各転送信号生成部４０に供給するラッチ用セット信号Ｓｎ、シャッター用制御信号Ｉ＿ｔｘｎを種々変更するだけで、電子シャッター動作を種々変更することができることになる。
したがって、電子シャッター動作の種類に応じた数の専用のゲート回路を設ける必要がないため、構成の簡素化、小型化、低コスト化を図りつつ、種々の電子シャッター動作を容易に実現する上で有利となる。
また、固体撮像装置１０をデジタルスチルカメラなどの撮像装置に用いる場合、固体撮像装置１０の電子シャッター機能と、フォーカルプレーンシャッターとを組み合わせることが考えられる。
フォーカルプレーンシャッターが、固体撮像装置１０の前方に設けた遮光板を固体撮像装置１０の垂直方向（列方向）と平行に移動させるものである。
フォーカルプレーンシャッターは機械的に駆動されるものであることから、遮光板の移動速度は一定ではなく時間経過と共に高速となる。すなわち、移動開始時では遮光板の移動速度は低速であり、移動経過と共に速度が上昇していき、移動終了時に最も高速となる。
一方、上述したローリング電子シャッター動作を行った場合には、垂直方向において発生する行単位での各画素の蓄積期間の開始タイミングのずれが線形で増加する。
したがって、ローリング電子シャッター動作とフォーカルプレーンシャッターとを組み合わせて使用した場合、遮光板の移動速度の変化が撮像した画像に影響を与えることが懸念される。
そこで、遮光板の移動速度の変化が画像に及ぼす影響を抑制するように、垂直方向において発生する行単位での各画素の蓄積期間の開始タイミングのずれを制御することが考えられる。言い換えると、行単位での各画素の蓄積期間の開始タイミングのずれが非線形で増加するように制御することが考えられる。
このような行単位での各画素の蓄積期間の開始タイミングのずれを非線形とするには、シャッター制御信号Ｉ＿ｔｘｎのパルス幅ΔＸを非線形とすればよい。
この場合も、行単位での各画素の蓄積期間の開始タイミングのずれを非線形とするために、専用のゲート回路を設ける必要がないため、構成の簡素化、小型化、低コスト化を図る上で有利となる。
フォーカルプレーンシャッターが、固体撮像装置１０の前方に設けた遮光板を固体撮像装置１０の垂直方向（列方向）と平行に移動させるものである。
フォーカルプレーンシャッターは機械的に駆動されるものであることから、遮光板の移動速度は一定ではなく時間経過と共に高速となる。すなわち、移動開始時では遮光板の移動速度は低速であり、移動経過と共に速度が上昇していき、移動終了時に最も高速となる。
一方、上述したローリング電子シャッター動作を行った場合には、垂直方向において発生する行単位での各画素の蓄積期間の開始タイミングのずれが線形で増加する。
したがって、ローリング電子シャッター動作とフォーカルプレーンシャッターとを組み合わせて使用した場合、遮光板の移動速度の変化が撮像した画像に影響を与えることが懸念される。
そこで、遮光板の移動速度の変化が画像に及ぼす影響を抑制するように、垂直方向において発生する行単位での各画素の蓄積期間の開始タイミングのずれを制御することが考えられる。言い換えると、行単位での各画素の蓄積期間の開始タイミングのずれが非線形で増加するように制御することが考えられる。
このような行単位での各画素の蓄積期間の開始タイミングのずれを非線形とするには、シャッター制御信号Ｉ＿ｔｘｎのパルス幅ΔＸを非線形とすればよい。
この場合も、行単位での各画素の蓄積期間の開始タイミングのずれを非線形とするために、専用のゲート回路を設ける必要がないため、構成の簡素化、小型化、低コスト化を図る上で有利となる。
次に、本発明による固体撮像装置１０をデジタルスチルカメラなどの撮像装置に適用した場合について図７を参照して説明する。
図７に示すように、撮像装置４００は、撮像光学系３００、撮像部３１０、システムコントロール部３２０、駆動制御部３３０、メモリ媒体３４０、操作パネル部３５０、ディスプレイ３６０などを含んでいる。
図７に示すように、撮像装置４００は、撮像光学系３００、撮像部３１０、システムコントロール部３２０、駆動制御部３３０、メモリ媒体３４０、操作パネル部３５０、ディスプレイ３６０などを含んでいる。
撮像光学系３００は、鏡筒内に配置されたズームレンズ３０１や絞り機構３０２等を含み、イメージセンサの受光部に被写体像を結像させるものである。
撮像光学系３００は、システムコントロール部３２０の指示に基づく駆動制御部３３０の制御により、各部を機械的に駆動してオートフォーカス等の制御が行われる。
撮像光学系３００は、システムコントロール部３２０の指示に基づく駆動制御部３３０の制御により、各部を機械的に駆動してオートフォーカス等の制御が行われる。
撮像部３１０は、図１に示した固体撮像装置１０を用いて被写体の撮像を行うものであり、撮像信号（画像信号）をメイン基板に搭載されたシステムコントロール部３２０に出力する。
すなわち、撮像部３１０では、上述したイメージセンサの出力信号に対し、ＡＧＣ（自動利得制御）、ＯＢ（オプティカルブラック）クランプ、ＣＤＳ（相関二重サンプリング）、Ａ／Ｄ変換といった処理を行い、デジタル撮像信号を生成して出力する。
すなわち、撮像部３１０では、上述したイメージセンサの出力信号に対し、ＡＧＣ（自動利得制御）、ＯＢ（オプティカルブラック）クランプ、ＣＤＳ（相関二重サンプリング）、Ａ／Ｄ変換といった処理を行い、デジタル撮像信号を生成して出力する。
システムコントロール部３２０には、ＣＰＵ３２１、ＲＯＭ３２２、ＲＡＭ３２３、ＤＳＰ３２４、外部インターフェース３２５等が設けられている。
ＣＰＵ３２１は、ＲＯＭ３２２及びＲＡＭ３２３を用いて本撮像装置の各部に指示を送り、システム全体の制御を行う。
ＤＳＰ３２４は、撮像部３１０からの撮像信号に対して各種の信号処理を行うことにより、所定のフォーマットによる静止画または動画の映像信号（例えばＹＵＶ信号等）を生成する。
外部インターフェース３２５には、各種エンコーダやＤ／Ａ変換器が設けられ、システムコントロール部３２０に接続される外部要素（本例では、ディスプレイ３６０、メモリ媒体３４０、操作パネル部３５０）との間で、各種制御信号やデータをやり取りする。
ＣＰＵ３２１は、ＲＯＭ３２２及びＲＡＭ３２３を用いて本撮像装置の各部に指示を送り、システム全体の制御を行う。
ＤＳＰ３２４は、撮像部３１０からの撮像信号に対して各種の信号処理を行うことにより、所定のフォーマットによる静止画または動画の映像信号（例えばＹＵＶ信号等）を生成する。
外部インターフェース３２５には、各種エンコーダやＤ／Ａ変換器が設けられ、システムコントロール部３２０に接続される外部要素（本例では、ディスプレイ３６０、メモリ媒体３４０、操作パネル部３５０）との間で、各種制御信号やデータをやり取りする。
メモリ媒体３４０は、例えば各種メモリカード等に撮影された画像を適宜保存しておけるものであり、例えばメモリ媒体コントローラ３４１に対してメモリ媒体を交換可能なものとなっている。メモリ媒体３４０としては、各種メモリカードの他に、磁気や光を用いたディスク媒体等を用いることができる。
操作パネル部３５０は、本撮像装置で撮影作業を行うに際し、ユーザが各種の指示を行うための入力キーを設けたものであり、ＣＰＵ３２１は、この操作パネル部３５０からの入力信号を監視し、その入力内容に基づいて各種の動作制御を実行する。
ディスプレイ３６０は、本撮像装置に組み込まれた例えば液晶パネル等の小型表示器であり、撮像した画像を表示する。
操作パネル部３５０は、本撮像装置で撮影作業を行うに際し、ユーザが各種の指示を行うための入力キーを設けたものであり、ＣＰＵ３２１は、この操作パネル部３５０からの入力信号を監視し、その入力内容に基づいて各種の動作制御を実行する。
ディスプレイ３６０は、本撮像装置に組み込まれた例えば液晶パネル等の小型表示器であり、撮像した画像を表示する。
このような撮像装置４００に、本発明の固体撮像装置１０を適用すれば、電子シャッター動作の高速化を図れるため、ディスプレイ３６０に表示される画像に歪みが発生することを抑制でき、撮像した画像の品質を確保する上で有利となる。
１０……固体撮像装置、１２……画素領域部、１４……垂直走査部、１６……電子シャッター部、２０……水平走査部、２６Ａ，２６Ｂ……画素、４０……転送信号生成部、４２……ラッチ、２０１Ａ、２０１Ｂ……光電変換部、ＲＥＴｎ……リセット信号、Ｔｘｎ……転送信号、Ｉ＿ｔｘｎ……シャッター制御信号、Ｓｎ……ラッチ用セット信号、Ｒｎ……ラッチ用リセット信号。
Claims (2)
- 信号電荷が蓄積される光電変換部を有する複数の画素が水平方向および垂直方向に沿って配置された画素領域部と、
前記画素領域部の各画素を行単位で選択して前記各画素から行単位で前記信号電荷を読み出す垂直走査部と、
有効状態としたリセット信号と有効状態とした転送信号とを行単位で前記各画素に供給することで前記各画素の全てをリセットした後、無効状態とした転送信号を行単位で前記各画素に供給することで前記各画素のリセットを解除し、前記各画素における前記信号電荷の蓄積を開始させる電子シャッター部とを備え、
前記電子シャッター部は、行単位に設けられた転送信号生成部を有し、前記画素領域部の各画素の全てに対するシャッター期間を同一とするグローバル電子シャッター動作が可能であり、
前記転送信号生成部はラッチを有し、
前記電子シャッター部は、シャッター制御信号、ラッチ用セット信号及びラッチ用リセット信号を生成し、
前記ラッチは、前記シャッター制御信号と前記ラッチ用セット信号との論理和によってセットされ、前記ラッチ用リセット信号によってリセットされ、
前記転送信号生成部は、前記シャッター制御信号と前記ラッチの出力信号との論理和によって前記転送信号を生成し、
前記電子シャッター部が、前記リセット信号が有効状態に固定された状態で、前記シャッター制御信号を無効状態に固定し、かつ、前記ラッチ用セット信号を無効状態とし、正論理のパルス信号とした前記ラッチ用リセット信号を前記行単位に設けられた各転送信号生成部に同時に供給し、前記ラッチ用リセット信号の立ち上がりに対応して各転送信号生成部の前記ラッチの出力信号が立ち上がって有効状態となり、前記ラッチの出力信号の立ち上がりに対応して各転送信号生成部で生成される前記転送信号が立ち上がって同時に有効状態になり、
前記転送信号が有効状態とされた後、前記電子シャッター部が、前記ラッチ用リセット信号を無効状態とし、正論理のパルス信号とした前記ラッチ用セット信号を各転送信号生成部に同時に供給し、前記ラッチ用セット信号の立ち上がりに対応して各転送信号生成部の前記ラッチの出力信号が立ち下がって有効状態から無効状態へ遷移し、前記ラッチの出力信号の立ち下がりに対応して各転送信号生成部で生成される前記転送信号が立ち下がって有効状態から無効状態に同時に遷移する、
固体撮像装置。 - 固体撮像装置を用いた撮像部と、前記撮像部を制御する制御部と、前記撮像部を操作する操作部とを有し、
前記固体撮像装置は、
信号電荷が蓄積される光電変換部を有する複数の画素が水平方向および垂直方向に沿って配置された画素領域部と、
前記画素領域部の各画素を行単位で選択して前記各画素から行単位で前記信号電荷を読み出す垂直走査部と、
有効状態としたリセット信号と有効状態とした転送信号とを行単位で前記各画素に供給することで前記各画素の全てをリセットした後、無効状態とした転送信号を行単位で前記各画素に供給することで前記各画素のリセットを解除し、前記各画素における前記信号電荷の蓄積を開始させる電子シャッター部とを備え、
前記電子シャッター部は、行単位に設けられた転送信号生成部を有し、前記画素領域部の各画素の全てに対するシャッター期間を同一とするグローバル電子シャッター動作が可能であり、
前記転送信号生成部はラッチを有し、
前記電子シャッター部は、シャッター制御信号、ラッチ用セット信号及びラッチ用リセット信号を生成し、
前記ラッチは、前記シャッター制御信号と前記ラッチ用セット信号との論理和によってセットされ、前記ラッチ用リセット信号によってリセットされ、
前記転送信号生成部は、前記シャッター制御信号と前記ラッチの出力信号との論理和によって前記転送信号を生成し、
前記電子シャッター部が、前記リセット信号が有効状態に固定された状態で、前記シャッター制御信号を無効状態に固定し、かつ、前記ラッチ用セット信号を無効状態とし、正論理のパルス信号とした前記ラッチ用リセット信号を前記行単位に設けられた各転送信号生成部に同時に供給し、前記ラッチ用リセット信号の立ち上がりに対応して各転送信号生成部の前記ラッチの出力信号が立ち上がって有効状態となり、前記ラッチの出力信号の立ち上がりに対応して各転送信号生成部で生成される前記転送信号が立ち上がって同時に有効状態になり、
前記転送信号が有効状態とされた後、前記電子シャッター部が、前記ラッチ用リセット信号を無効状態とし、正論理のパルス信号とした前記ラッチ用セット信号を各転送信号生成部に同時に供給し、前記ラッチ用セット信号の立ち上がりに対応して各転送信号生成部の前記ラッチの出力信号が立ち下がって有効状態から無効状態へ遷移し、前記ラッチの出力信号の立ち下がりに対応して各転送信号生成部で生成される前記転送信号が立ち下がって有効状態から無効状態に同時に遷移する、
撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013219632A JP5630553B2 (ja) | 2013-10-22 | 2013-10-22 | 固体撮像装置および撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013219632A JP5630553B2 (ja) | 2013-10-22 | 2013-10-22 | 固体撮像装置および撮像装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009150826A Division JP5653597B2 (ja) | 2009-06-25 | 2009-06-25 | 固体撮像装置および撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014014190A JP2014014190A (ja) | 2014-01-23 |
| JP5630553B2 true JP5630553B2 (ja) | 2014-11-26 |
Family
ID=50109534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013219632A Expired - Fee Related JP5630553B2 (ja) | 2013-10-22 | 2013-10-22 | 固体撮像装置および撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5630553B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7377797B2 (ja) | 2017-11-28 | 2023-11-10 | エルジー イノテック カンパニー リミテッド | モーター |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4325557B2 (ja) * | 2005-01-04 | 2009-09-02 | ソニー株式会社 | 撮像装置および撮像方法 |
| JP2009021889A (ja) * | 2007-07-13 | 2009-01-29 | Panasonic Corp | 固体撮像装置及びその駆動方法 |
| JP4442675B2 (ja) * | 2007-09-28 | 2010-03-31 | ソニー株式会社 | 画素駆動回路および撮像装置ならびにカメラシステム |
| JP2010183458A (ja) * | 2009-02-06 | 2010-08-19 | Canon Inc | 撮像センサ、撮像システム、及び撮像センサの駆動方法 |
| JP5284132B2 (ja) * | 2009-02-06 | 2013-09-11 | キヤノン株式会社 | 固体撮像装置、撮像システム、および撮像装置の駆動方法 |
-
2013
- 2013-10-22 JP JP2013219632A patent/JP5630553B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7377797B2 (ja) | 2017-11-28 | 2023-11-10 | エルジー イノテック カンパニー リミテッド | モーター |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014014190A (ja) | 2014-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9025064B2 (en) | Solid-state imaging device, imaging device, and signal readout method | |
| JP5371463B2 (ja) | 撮像装置、撮像システム、および、撮像装置の制御方法 | |
| JP5968350B2 (ja) | 撮像装置、および、撮像システム | |
| JP5317591B2 (ja) | 撮像装置 | |
| US8878117B2 (en) | Image sensor and image capture apparatus | |
| JP7243805B2 (ja) | 撮像素子、及び撮像装置 | |
| US8896736B2 (en) | Solid-state imaging device, imaging apparatus and signal reading method having photoelectric conversion elements that are targets from which signals are read in the same group | |
| JP6376785B2 (ja) | 撮像装置、および、撮像システム | |
| US9571771B2 (en) | Data transfer circuit, imaging device and imaging apparatus | |
| JP2016163337A (ja) | 撮像素子および撮像装置 | |
| JP5653597B2 (ja) | 固体撮像装置および撮像装置 | |
| US9001242B2 (en) | Solid-state imaging device and imaging device | |
| JP5630553B2 (ja) | 固体撮像装置および撮像装置 | |
| JP2006166135A (ja) | 撮像装置、駆動装置、デジタルカメラ、及び、撮像方法 | |
| US8743273B2 (en) | Imaging device and solid-state imaging device | |
| JP2008236634A (ja) | 固体撮像装置及び撮像装置 | |
| JP6676317B2 (ja) | 撮像装置、および、撮像システム | |
| US8692914B2 (en) | Image sensor | |
| US20120038806A1 (en) | Image shooting device | |
| JP2013162421A (ja) | 固体撮像装置及びこれを用いたデジタルカメラ | |
| CN117378213A (zh) | 摄像元件及摄像装置 | |
| CN117882390A (zh) | 摄像元件和电子器件 | |
| JP2016195435A (ja) | 撮像装置、および、撮像システム | |
| JPWO2008004302A1 (ja) | 固体撮像装置及びその制御方法 | |
| JP2016019040A (ja) | 撮像装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131028 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140410 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140513 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140711 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140909 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140922 |
|
| LAPS | Cancellation because of no payment of annual fees |