JP2010183458A - 撮像センサ、撮像システム、及び撮像センサの駆動方法 - Google Patents

Abstract

【課題】撮像センサにおける複数の行の制御を並行して行う。
【解決手段】画素が２次元状に配列された画素列と、複数の画素を行ごとに制御する駆動部を備え、駆動部は、異なるアドレス値を生成する複数のアドレス生成部と、該複数のアドレス生成部のアドレス値をそれぞれ異なるアドレス信号として第１の期間において選択的に出力する選択部を含む生成部と、第１の期間において、生成部から異なるタイミングで出力された複数のアドレス信号を順次にデコードして出力するデコード部と、デコード部の出力信号における第１の期間にアクティブレベルとなるビットを複数のアドレス信号に応じた複数のアクティブレベルのビットとして記憶する記憶部と、第１の期間に続く第２の期間において、デコード信号における複数のアクティブレベルのビットに応じた複数の行制御信号を生成し、これを画素配列における複数の行へ並行して出力する信号出力部を含む。
【選択図】図１

Description

本発明は、撮像センサ、撮像システム、及び撮像センサの駆動方法に関する。

電子ビデオカメラや電子スチルカメラなどの撮像装置には、増幅型ＭＯＳセンサと呼ばれる撮像センサが用いられるものがある。この撮像装置には、撮像センサの画素配列における所望の領域のみから信号を出力させ、出力された信号の解像度を変換することで拡大あるいは縮小された画像を得る、いわゆる電子ズーム機能を有するものがある。

特許文献１には、撮像装置のイメージセンサ部（撮像センサ）における画素の露光時間が短い露光時間から長い露光時間に変化した際に電子ズームの倍率が変化した場合の動作が記載されている。特許文献１の図１１には、フレームＮ−１における電子ズームの倍率が１倍であり、フレームＮにおける電子ズームの倍率が２倍である場合の例が示されている。この場合、露光時間の長いフレームＮのリセット走査期間が露光時間の短いフレームＮ−１のリセット走査期間に（へ）の部分で重なる。これに対して、特許文献１の図１２に示すように、撮像装置におけるイメージセンサ部が、二重系のリセット走査回路１２ａ，１２ｂを備えている。すなわち、リセット走査回路１２ｂがフレームＮ−１のリセット走査を行うことに並行して、リセット走査回路１２ａがフレームＮのリセット走査期間を行うことにより、特許文献１の図１１に示す動作を実現している。

特開２００５−０９４１４２号公報

特許文献１に記載された撮像装置では、画素アレー（画素配列）における２行のリセット走査を並行して行うための構成が完全に二重化されている。すなわち、特許文献１の図１２に示すように、リセット走査回路を構成する行アドレスカウンタ、行アドレスデコーダ、及び行ドライバがそれぞれ２つ設けられている。これにより、特許文献１に記載された撮像装置では、イメージセンサ部（撮像センサ）における行をリセット走査する走査回路（リセット走査回路１２ａ及びリセット走査回路１２ｂ）の回路規模が大きくなっている。

一方で、複数行に渡って列方向に隣接する画素信号の加算をしながら垂直走査を行う場合の読み出し期間を短縮するため、加算される複数行のリセット走査を並行して行い、リセット走査に要する期間を短縮したいという要求がある。また、所定行間隔で間引きながら垂直走査を行う場合の読み出し期間を短縮するため、非読み出し行のリセット走査を読み出し行のリセット走査と並行して行い、リセット走査に要する期間を短縮したいという要求がある。すなわち、画素配列における２行以上の行のリセット走査を並行して行いたいという要求がある。

この場合、特許文献１に記載された撮像装置では、並行してリセット走査を行う行数と等しい系統数のリセット走査回路を用いることになる。この場合、イメージセンサ部（撮像センサ）におけるリセット走査（制御）する走査回路の回路規模が大きくなるので、イメージセンサ部のコストが増大する可能性がある。

本発明の目的は、撮像センサにおいて、画素配列における複数の行の制御を並行して行うための駆動部の回路規模を抑制することにある。

本発明の第１側面に係る撮像センサは、複数の画素が２次元状に配列された画素配列と、前記複数の画素を行ごとに制御する駆動部とを備え、前記駆動部は、それぞれ異なるアドレス値を生成する複数のアドレス生成部と、該複数のアドレス生成部のアドレス値をそれぞれ異なるアドレス信号として第１の期間において選択的に出力する選択部とを含む生成部と、前記第１の期間において、前記生成部から異なるタイミングで出力された前記複数のアドレス信号を順次にデコードして出力するデコード部と、前記デコード部の出力信号における前記第１の期間にアクティブレベルとなるビットを前記複数のアドレス信号に応じた複数のアクティブレベルのビットとして含むデコード信号を記憶する記憶部と、前記第１の期間に続く第２の期間において、前記デコード信号における前記複数のアクティブレベルのビットに応じた複数の行制御信号を生成し、前記複数の行制御信号を前記画素配列における複数の行へ並行して出力する信号出力部とを含むことを特徴とする。

本発明の第２側面に係る撮像システムは、本発明の第１側面に係る撮像センサと、前記撮像センサの撮像面へ像を形成する光学系と、前記撮像センサから出力された信号を処理して画像データを生成する信号処理部とを備えたことを特徴とする。

本発明の第３側面に係る撮像センサの駆動方法は、複数の画素が２次元状に配列された画素配列と生成部と記憶部とを有する撮像センサの駆動方法であって、前記生成部は、それぞれ異なるアドレス値を生成する複数のアドレス生成部と、該複数のアドレス生成部のアドレス値をそれぞれ異なるアドレス信号として選択的に出力する選択部とを含み、前記アドレス信号を生成する生成ステップと、前記アドレス信号をデコードするデコードステップと、前記デコードステップでデコードされた信号と前記記憶部への書込みを許可する書込み許可信号との論理積を演算し、演算した結果を前記記憶部に保持されている信号に代えて前記記憶部に保持する記憶ステップと、前記生成ステップ、前記デコードステップ、及び前記記憶ステップを前記画素配列における複数の行について順次にそれぞれ行うことにより、前記複数のアドレス信号に応じた複数のアクティブレベルのビットを含むデコード信号が前記記憶部に記憶された後、前記デコード信号における前記複数のアクティブレベルのビットに応じた複数の行制御信号を生成し、前記複数の行制御信号を前記画素配列における複数の行へ並行して出力する信号出力ステップとを備えたことを特徴とする。

本発明によれば、撮像センサにおいて、画素配列における複数の行の制御を並行して行うための駆動部の回路規模を抑制することができる。

本発明の第１実施形態に係る撮像センサ１の構成を示す図。 本発明の第１実施形態に係る撮像センサ１の回路構成例を部分的に示す図。 本発明の第１実施形態に係る撮像センサ１の動作を示すタイミングチャート。 本発明の第１実施形態に係る撮像センサ１を適用した撮像システムの構成図。 本発明の第２実施形態に係る撮像センサ１ｉの回路構成例を部分的に示す図 本発明の第２実施形態に係る撮像センサ１ｉの動作を示すタイミングチャート。 本発明の第３実施形態に係る撮像センサ１ｊの回路構成例を部分的に示す図。 本発明の第３実施形態に係る撮像センサ１ｊの動作を示すタイミングチャート。 本発明の第４実施形態に係る撮像センサ１ｋの構成を示す図。

本明細書において、画素とは、光に応じた電荷を生成する素子の単位すなわち光電変換部に対応した構成を指すものとする。複数の画素の間で複数の光電変換部に対して光電変換部以外の素子が部分的に共通化される場合であっても、光電変換部を基準に画素と呼ぶ。

本発明の第１実施形態に係る撮像センサ１の構成を、図１及び図２を用いて説明する。図１は、本発明の第１実施形態に係る撮像センサ１の構成を示す図である。なお、図１には、撮像センサ１にタイミング信号を供給するタイミング生成部１６も併せて示されている。図２は、本発明の第１実施形態に係る撮像センサ１の回路構成例を部分的に示す図である。

撮像センサ１は、画素配列ＰＡ、出力部１７、及び駆動部ＤＵを備える。

画素配列ＰＡには、複数の画素１１１（図２参照）が２次元状に配列されている。各画素１１１は、図２に示すように、光電変換部１１１１、転送部１１１２、電荷電圧変換部１１１５、リセット部１１１３、及び画素出力部１１１４を含む。図２では、画素配列のうち、１列分の構成のみを示している。

光電変換部１１１１は、光電変換を行い、入射光に応じた電荷を蓄積する電荷蓄積動作を行う。光電変換部１１１１は、リセット部１１１３によるリセット動作が完了することにより電荷蓄積動作を開始し、転送部１１１２による転送動作が開始することにより電荷蓄積動作を完了する。光電変換部１１１１は、例えば、フォトダイオードである。

転送部１１１２は、光電変換部１１１１の電荷を電荷電圧変換部１１１５へ転送する。転送部１１１２は、例えば、転送トランジスタであり、駆動部ＤＵからアクティブレベルの転送制御信号がゲートに供給された際にオンすることにより、光電変換部１１１１の電荷を電荷電圧変換部１１１５へ転送する。

電荷電圧変換部１１１５は、転送された電荷を電圧に変換する。電荷電圧変換部１１１５は、例えば、フローティングディフージョンである。

リセット部１１１３は、電源電圧Ｖｃｃに応じて、電荷電圧変換部１１１５をリセットするとともに画素１１１を選択状態／非選択状態にする。すなわち、リセット部１１１３は、第１の電圧（例えばＨレベルの電圧）の電源電圧Ｖｃｃに応じて、電荷電圧変換部１１１５の電圧が第１の電圧になるように、電荷電圧変換部１１１５をリセットすることにより、画素１１１を選択状態にする。リセット部１１１３は、第２の電圧（例えばＬレベルの電圧）の電源電圧Ｖｃｃに応じて、電荷電圧変換部１１１５の電圧が第２の電圧になるように、電荷電圧変換部１１１５をリセットすることにより、画素１１１を非選択状態にする。リセット部１１１３は、例えば、リセットトランジスタであり、駆動部ＤＵからアクティブレベルのリセット制御信号がゲートに供給された際にオンすることにより、電荷電圧変換部１１１５をリセットする。

また、リセット部１１１３は、転送部（転送トランジスタ）１１１２がオンした状態で光電変換部１１１１をリセットするリセット動作を行う。

画素出力部１１１４は、電荷電圧変換部１１１５の電圧に応じた信号をＶｏｕｔ端子から垂直出力線（信号線）１１０へ出力する。画素出力部１１１４は、例えば、増幅トランジスタであり、垂直出力線１１０に接続された電流源負荷（図示せず）とともにソースフォロワ動作を行うことにより、電荷電圧変換部１１１５の電圧に応じた信号を垂直出力線１１０へ出力する。すなわち、画素出力部１１１４は、第１の電圧の電源電圧Ｖｃｃに応じてリセット部１１１３により電荷電圧変換部１１１５がリセットされた状態で、電荷電圧変換部１１１５の電圧に応じたノイズ信号を垂直出力線１１０へ出力する。画素出力部１１１４は、転送部１１１２により光電変換部１１１１の電荷が電荷電圧変換部１１１５へ転送された状態で、電荷電圧変換部１１１５の電圧に応じた光信号を垂直出力線１１０へ出力する。

なお、画素１１１は、画素１１１の選択状態／非選択状態にする画素選択部（図示せず）をさらに含んでも良い。この場合、画素１１１の選択状態／非選択状態は、電荷電圧変換部１１１５の電圧で制御される代わりに、画素選択部により制御される。すなわち、画素選択部は、例えば、選択トランジスタであり、駆動部ＤＵからアクティブレベルの選択制御信号がゲートに供給された際にオンすることにより、画素１１１を選択状態にする。画素選択部は、駆動部ＤＵからノンアクティブレベルの選択制御信号がゲートに供給された際にオフすることにより、画素１１１を非選択状態にする。

出力部１７は、画素配列ＰＡにおける複数列の画素から出力され複数の垂直出力線１１０を介して伝達された（垂直転送された）信号を受ける。出力部１７は、受けた各列の信号に対して所定の処理を行うことにより、画像信号を生成し、生成した画像信号を出力する。

出力部１７は、例えば、各列の列信号保持回路（図示せず）、水平走査回路（図示せず）、及び、出力アンプ（図示せず）を含む。各列の列信号保持回路は、垂直出力線１１０を介して伝達された各列の信号（ノイズ信号、光信号）を一時的に保持する。水平走査回路は、各列の列信号保持回路を水平方向に走査することにより、各列の信号が水平出力線を介して順次に出力アンプへ転送される（水平転送される）ようにする。出力アンプは、転送されたノイズ信号と光信号との差分をとることにより、画像信号を生成して出力する。

駆動部ＤＵは、タイミング生成部１６からタイミング信号を受けて、受けたタイミング信号に応じて、複数の画素１１１を行ごとに制御する。駆動部ＤＵは、例えば、垂直走査回路であり、画素配列ＰＡを主として垂直方向に走査することにより、画素配列ＰＡにおける信号を読み出す行を選択したり、画素配列ＰＡにおける所定の行の各画素を駆動する。駆動部ＤＵは、図１に示すように、生成部１５、デコード部１４、記憶部１３、及び信号出力部１２を含む。

生成部１５は、第１の期間ＴＰ１（図３参照）において、画素配列ＰＡにおける複数の行を示す複数のアドレス信号を異なるタイミングで生成してデコード部１４へ出力する。

具体的には、生成部１５は、複数のアドレス生成部（第１アドレス生成部１５１、第２アドレス生成部１５２、第３アドレス生成部１５３）及びアドレス選択部１５０を含む。

複数のアドレス生成部１５１〜１５３は、異なるタイミングで複数のアドレス生成トリガＳ１６１１〜Ｓ１６１３をタイミング生成部１６から受ける。これに応じて、複数のアドレス生成部１５１〜１５３は、異なるタイミングで複数のアドレス信号を生成する。すなわち、複数のアドレス生成部１５１〜１５３は、それぞれ、異なるアドレス信号（アドレス値）を生成する。

アドレス選択部１５０は、アドレス生成部選択信号Ｓ１６１０をタイミング生成部１６から受ける。これに応じて、アドレス選択部１５０は、複数のアドレス生成部１５１〜１５３のうち１つのアドレス生成部を選択し、選択されたアドレス生成部により生成されたアドレス信号をデコード部１４へ供給する。すなわち、アドレス選択部１５０は、複数のアドレス生成部のアドレス値をそれぞれ異なるアドレス信号として第１の期間ＴＰ１（図３参照）において選択的に出力する。アドレス選択部１５０は、アドレス信号を生成した順番に、複数のアドレス生成部１５１〜１５３を選択することが好ましい。アドレス選択部１５０は、例えば、セレクタやマルチプレクサである。

デコード部１４は、第１の期間ＴＰ１（図３参照）において、生成部１５から異なるタイミングで出力された複数のアドレス信号を順次にデコードして出力する。デコード部１４は、例えば、１の入力信号に対して１のビットを選択的に出力するアドレスデコーダである。

記憶部１３は、記憶部制御信号Ｓ１６２をタイミング生成部１６から受ける。これに応じて、記憶部１３は、第１の期間ＴＰ１（図３参照）において、デコード部１４から順次に出力された複数の信号におけるアクティブレベルのビットを順次に記憶する。すなわち、記憶部１３は、デコード部１４の出力信号Ｓ１４における第１の期間ＴＰ１にアクティブレベルとなるビットを複数のアドレス信号に応じた複数のアクティブレベルのビットとして含むデコード信号Ｓ１３を記憶する。デコード信号Ｓ１３は、画素配列ＰＡの行数に対応した複数のビットを含む。デコード信号Ｓ１３における各ビットは、画素配列ＰＡにおける行に対応している。デコード信号Ｓ１３におけるアクティブレベル（例えば、１又はＨ）のビットは、画素配列ＰＡにおける画素に含まれるスイッチが動作するように制御する行に対応している。デコード信号Ｓ１３におけるノンアクティブレベル（例えば、０又はＬ）のビットは、画素配列ＰＡにおける画素に含まれるスイッチが動作しないように制御する行に対応している。

具体的には、記憶部１３は、デコード信号Ｓ１３のビット数すなわち画素配列ＰＡにおける行数に対応した複数の記憶素子１３１を含む。各記憶素子１３１は、記憶部制御信号Ｓ１６２におけるアクティブレベルの書込み許可信号ｗｅｎが供給された際に、デコード部の出力信号Ｓ１４における対応するビットの状態を保持する。各記憶素子１３１は、記憶部制御信号Ｓ１６２におけるアクティブレベルの消去信号ｃｌｅａｒが供給された際にリセットされることにより、デコード信号Ｓ１３における対応するビットのレベルを保持し終える。これにより、複数の記憶素子１３１は、複数のアクティブレベルのビットを異なるタイミングで受けて、アクティブレベルの消去信号ｃｌｅａｒが供給されるまで、複数のアクティブレベルのビットを含むデコード信号Ｓ１３を記憶し続ける。

記憶部１３は、デコード信号Ｓ１３のビット数に対応した個数の記憶素子１３１を含む。各記憶素子１３１は、図２に示すように、ＡＮＤゲート（論理ゲート）１３１３及びＳＲラッチ１３１１を含む。

例えば、デコード信号Ｓ１３における第ＬビットＬｉｎｅ（Ｌ）がアクティブレベルのビットとする場合を考える。この場合、図２の一番上に示す記憶素子１３１では、ＡＮＤゲート１３１３が、デコード部の出力信号Ｓ１４における第ＬビットＢｉｔ（Ｌ）と書込み許可信号ｗｅｎとの論理積を演算する。すなわち、ＡＮＤゲート１３１３は、書込み許可信号ｗｅｎと第ＬビットＢｉｔ（Ｌ）との論理積をＳＲラッチ１３１１のＳ端子へ供給する。このとき、第ＬビットＢｉｔ（Ｌ）は、Ｈレベルになっている。

ＳＲラッチ１３１１は、そのＳ端子へ第ＬビットＢｉｔ（Ｌ）が供給されると、その第ＬビットＢｉｔ（Ｌ）の論理レベル（Ｈレベル）をデコード信号Ｓ１３における第ＬビットＬｉｎｅ（Ｌ）の論理レベルとして保持し始める。ＳＲラッチ１３１１は、その出力端子Ｑから、保持している第ＬビットＬｉｎｅ（Ｌ）の論理レベル（Ｈレベル）を出力する。ＳＲラッチ１３１１は、そのＲ端子へＨレベル（アクティブレベル）の消去信号ｃｌｅａｒが供給された際にリセットされる。これにより、ＳＲラッチ１３１１は、デコード信号Ｓ１３における第ＬビットＬｉｎｅ（Ｌ）のレベルを保持し終えるとともに、その出力端子Ｑから出力する信号の論理レベルを基準レベル（Ｌレベル）へ戻す。

なお、図２においては、記憶素子１３１をＳＲラッチで構成する例を示したが、記憶素子１３１および記憶部制御信号Ｓ１６２の構成をこれに限定するものではない。例えば、ＳＲラッチに換えてＤラッチやフリップフロップを用いても良い。

信号出力部１２は、第２の期間ＴＰ２（図３参照）において、記憶部１３に記憶されたデコード信号Ｓ１３が入力され、入力されたデコード信号Ｓ１３における複数のアクティブレベルのビットに対応した複数の行制御信号を生成する。第２の期間ＴＰ２は、第１の期間ＴＰ１に続く期間である。信号出力部１２は、第２の期間ＴＰ２において、複数の行制御信号を画素配列ＰＡにおける複数の行へ並行して出力する。

具体的には、信号出力部１２は、デコード信号Ｓ１３のビット数すなわち画素配列ＰＡにおける行数に対応した複数の信号出力素子１２１を含む。デコード信号Ｓ１３におけるビットと記憶素子１３１と信号出力素子１２１とが互いに対応している。各信号出力素子１２１は、対応する記憶素子１３１におけるＳＲラッチ１３１１の出力端子Ｑからビットのレベルが入力される。すなわち、信号出力部１２における複数の信号出力素子１２１は、記憶部１３からデコード信号Ｓ１３が入力される。また、各信号出力素子１２１は、画素駆動信号Ｓ１６３をタイミング生成部１６から受ける。各信号出力素子１２１は、入力されたデコード信号Ｓ１３におけるビットの値と画素駆動信号Ｓ１６３とに対して所定の論理演算を行うことにより、行制御信号を生成する。すなわち、各信号出力素子１２１は、デコード信号Ｓ１３におけるビットがアクティブレベルである期間に、画素駆動信号Ｓ１６３における所定の信号を行制御信号として生成する。各信号出力素子１２１は、生成した行制御信号を画素配列ＰＡにおける対応する行へ出力する。

各信号出力素子１２１は、リセット制御回路１２２及び転送制御回路１２３を含む。リセット制御回路１２２は、ＯＲゲート１２１３、及びＡＮＤゲート１２１４を含む。転送制御回路１２３は、ＯＲゲート１２１１及びＡＮＤゲート１２１２を含む。

例えば、デコード信号Ｓ１３における第ＬビットＬｉｎｅ（Ｌ）がアクティブレベルのビットである場合を考える。この場合、図２の一番上に示す信号出力素子１２１では、ＡＮＤゲート１２１２及びＡＮＤゲート１２１４に、図２の一番上に示す記憶素子１３１から第ＬビットＬｉｎｅ（Ｌ）のレベル（Ｈレベル）が入力される。

ＯＲゲート１２１１は、転送駆動信号Ｐｔｘと転送駆動信号Ｐｔｘｒとの論理和を演算する。すなわち、ＯＲゲート１２１１は、転送駆動信号Ｐｔｘと転送駆動信号Ｐｔｘｒとの少なくとも一方がＨレベルであれば、Ｈレベルの信号をＡＮＤゲート１２１２へ供給する。ＡＮＤゲート１２１２は、ＯＲゲート１２１１の出力と、記憶素子１３１の出力との論理積を、画素配列ＰＡにおける第Ｌ行へ供給する。すなわち、ＡＮＤゲート１２１２は、アクティブレベルの転送制御信号をデコード信号Ｓ１３の第Ｌビットに対応した画素配列ＰＡにおける第Ｌ行の各画素へ供給する。

また、ＯＲゲート１２１３は、リセット駆動信号Ｐｒｅｓとリセット駆動信号Ｐｒｅｓｒとの論理和を演算する。すなわち、ＯＲゲート１２１３は、リセット駆動信号Ｐｒｅｓとリセット駆動信号Ｐｒｅｓｒとの少なくとも一方がＨレベルであれば、Ｈレベルの信号をＡＮＤゲート１２１４へ供給する。ＡＮＤゲート１２１４は、ＯＲゲート１２１３の出力と、記憶素子１３１の出力との論理積を画素配列ＰＡにおける第Ｌ行へ供給する。すなわち、ＡＮＤゲート１２１４は、アクティブレベルのリセット制御信号をデコード部の出力信号Ｓ１４の第Ｌビットに対応した画素配列ＰＡにおける第Ｌ行の各画素へ供給する。

このように、画素配列における複数の行を示す複数の信号を異なるタイミングで生成して異なるタイミングでデコードする。この異なるタイミングでデコードされた信号におけるアクティブレベルのビットを順次に記憶することにより、複数のアドレス信号に対応した複数のアクティブレベルのビットを含むデコード信号を記憶部に記憶させることができる。そして、記憶部に記憶されたデコード信号における複数のアクティブレベルのビットに応じて複数の行制御信号を生成し、複数の行制御信号を画素配列における複数の行へ並行して出力する。これにより、１系統の駆動部（垂直走査回路）を用いて、複数の行の制御を並行して行うことができる。したがって、撮像センサにおいて、画素配列における複数の行の制御を並行して行うための駆動部の回路規模を抑制することができる。

次に、本発明の第１実施形態に係る撮像センサ１の動作を、図３を用いて説明する。図３は、本発明の第１実施形態に係る撮像センサ１の動作を示すタイミングチャートである。図３は、駆動部ＤＵが、第Ｌ行の画素の転送動作を制御し、続いて第Ｍ行、第Ｍ＋１行、第Ｎ行、及び第Ｎ＋１行の画素のリセット動作を並行して制御する場合のタイミングチャートを示している。

時刻ｔ１００の直前では、タイミング生成部１６が、アクティブレベルの消去信号ｃｌｅａｒを生成し、全行分の記憶素子１３１を初期化、すなわちデコード信号Ｓ１３をリセットする。すなわち、全行の記憶素子１３１におけるＳＲラッチ１３１１のリセット動作が開始される。

時刻ｔ１００では、タイミング生成部１６が、消去信号ｃｌｅａｒをノンアクティブレベルにする。これにより、全行の記憶素子１３１におけるＳＲラッチ１３１１のリセット動作が完了する。

また、タイミング生成部１６は、アクティブレベルの第１アドレス生成トリガＳ１６１１を生成し第１アドレス生成部１５１に入力する。第１アドレス生成部１５１は、第１アドレス生成トリガＳ１６１１を受けて、アドレスＬを示す第１アドレス信号（アドレス値）Ｓ１５１を生成し、生成した第１アドレス信号Ｓ１５１をアドレス選択部１５０へ出力する。タイミング生成部１６は、第１アドレス生成部１５１を選択するようにアドレス生成部選択信号Ｓ１６１０を生成してアドレス選択部１５０へ出力する。これにより、アドレス選択部１５０は、第１アドレス信号Ｓ１５１をデコード部１４へ供給する。デコード部１４は、第１アドレス信号Ｓ１５１をデコードし、デコード部の出力信号Ｓ１４における第ＬビットＢｉｔ（Ｌ）をＨｉｇｈにする。

時刻ｔ１０１では、タイミング生成部１６が、第１アドレス生成トリガＳ１６１１をノンアクティブレベルにする。

時刻ｔ１０２の直前におけるデコード部の出力信号Ｓ１４が確定した時刻では、タイミング生成部１６が、記憶部制御信号Ｓ１６２におけるアクティブレベルの書込み許可信号ｗｅｎを生成する。これにより、デコード部の出力信号Ｓ１４の状態を全行の記憶素子１３１に取り込む。このときデコード部の出力信号Ｓ１４はＢｉｔ（Ｌ）のみがＨｉｇｈの状態であり、記憶部１３では第Ｌ行の記憶素子１３１のＳＲラッチ１３１１のＳ（セット）端子がＨｉｇｈになる。第Ｌ行のＳＲラッチ１３１１は“Ｈｉｇｈ”を記憶する。デコード信号Ｓ１３では、第Ｌ行ビットＬｉｎｅ（Ｌ）がＨｉｇｈ（アクティブレベルのビット）となり、他のビットＬｉｎｅ（Ｍ），Ｌｉｎｅ（Ｍ＋１），Ｌｉｎｅ（Ｎ），Ｌｉｎｅ（Ｎ＋１）がＬｏｗ（ノンアクティブレベルのビット）のままになっている。また、タイミング生成部１６は、電源電圧ＶｃｃをＨｉｇｈにする。

時刻ｔ１０２では、タイミング生成部１６が、記憶部制御信号Ｓ１６２における書込み許可信号ｗｅｎをノンアクティブレベルにする。タイミング生成部１６は、リセット制御信号がアクティブレベルになるように、Ｈレベルのリセット駆動信号Ｐｒｅｓを含む画素駆動信号Ｓ１６３を生成して信号出力部１２へ供給する。これにより、第Ｌ行の信号出力素子１２１は、アクティブレベルのリセット制御信号ｒｅｓ（Ｌ）を生成して第Ｌ行の画素へ供給する。第Ｌ行の画素では、Ｈレベルの電源電圧Ｖｃｃに応じて、リセット部１１１３が電荷電圧変換部１１１５をリセットする。これにより、第Ｌ行の画素が選択状態となる。

その後、タイミング生成部１６は、リセット駆動信号ＰｒｅｓをＬレベルにする。これにより、リセット制御信号ｒｅｓ（Ｌ）がノンアクティブレベルになる。第Ｌ行の画素では、画素出力部１１１４が、ノイズ信号を垂直出力線１１０へ出力する。そのノイズ信号は、出力部１７における列信号保持回路へ転送（垂直転送）される。

そして、タイミング生成部１６は、転送制御信号がアクティブレベルになるように、Ｈレベルの転送駆動信号Ｐｔｘを含む画素駆動信号Ｓ１６３を生成して信号出力部１２へ供給する。これにより、第Ｌ行の信号出力素子１２１は、アクティブレベルの転送制御信号ｔｘ（Ｌ）を生成して第Ｌ行の画素へ供給する。第Ｌ行の画素では、転送部１１１２が光電変換部１１１１の電荷を電荷電圧変換部１１１５へ転送する。

その後、タイミング生成部１６は、転送駆動信号ＰｔｘをＬレベルにする。これにより、転送制御信号ｔｘ（Ｌ）がノンアクティブレベルになる。第Ｌ行の画素では、画素出力部１１１４が、光信号を垂直出力線１１０へ出力する。その光信号は、出力部１７における列信号保持回路へ転送（垂直転送）される。また、タイミング生成部１６は、電源電圧ＶｃｃをＬｏｗにする。

そして、タイミング生成部１６は、リセット制御信号がアクティブレベルになるように、Ｈレベルのリセット駆動信号Ｐｒｅｓを含む画素駆動信号Ｓ１６３を生成して信号出力部１２へ供給する。これにより、第Ｌ行の信号出力素子１２１は、アクティブレベルのリセット制御信号ｒｅｓ（Ｌ）を生成して第Ｌ行の画素へ供給する。第Ｌ行の画素では、Ｌレベルの電源電圧Ｖｃｃに応じて、リセット部１１１３が電荷電圧変換部１１１５をリセットする。これにより、第Ｌ行の画素が非選択状態となる。

その後、タイミング生成部１６は、リセット駆動信号ＰｒｅｓをＬレベルにする。これにより、リセット制御信号ｒｅｓ（Ｌ）がノンアクティブレベルになる（垂直転送期間）。

時刻ｔ１０３の直前のタイミング〜時刻ｔ１０７の直前のタイミングまでの期間では、水平走査回路が、各列の列信号保持回路に保持された信号を順次に水平出力線経由で出力アンプへ転送（水平転送）する。出力アンプは、転送された信号に応じて画像信号を生成して後段（例えば、図４に示す撮像信号処理回路９５）へ出力する（水平転送期間）。

一方、時刻ｔ１０３の直前の時刻では、タイミング生成部１６が、記憶部制御信号Ｓ１６２における消去信号ｃｌｅａｒをＨｉｇｈとすることによって、デコード信号Ｓ１３における第ＬビットＬｉｎｅ（Ｌ）を含む全ビットをＬレベルにしてリセットする。

時刻ｔ１０３（生成ステップ）では、タイミング生成部１６が、第２アドレス生成トリガＳ１６１２を生成して第２アドレス生成部１５２に入力する。第２アドレス生成部１５２は、第２アドレス生成トリガＳ１６１２を受けて、アドレスＭを示す第２アドレス信号（アドレス値）Ｓ１５２を生成し、生成した第２アドレス信号Ｓ１５２をアドレス選択部１５０へ出力する。タイミング生成部１６は、第２アドレス生成部１５２を選択するようにアドレス生成部選択信号Ｓ１６１０を生成してアドレス選択部１５０へ出力する。これにより、アドレス選択部１５０は、第２アドレス信号Ｓ１５２をデコード部１４へ供給する。そして（デコードステップ）、デコード部１４は、第２アドレス信号Ｓ１５２をデコードし、デコード部の出力信号Ｓ１４における第ＭビットＢｉｔ（Ｍ）をＨｉｇｈにする。なお、このタイミングから、第１の期間ＴＰ１が開始する。

時刻ｔ１０４では、タイミング生成部１６が、第２アドレス生成トリガＳ１６１２をノンアクティブレベルにする。

時刻ｔ１０５の直前におけるデコード部の出力信号Ｓ１４が確定した時刻では、タイミング生成部１６が、記憶部制御信号Ｓ１６２におけるアクティブレベルの書込み許可信号ｗｅｎを生成する。これにより、デコード部の出力信号Ｓ１４の状態を全行の記憶素子１３１に取り込む。すなわち（記憶ステップ）、デコードステップでデコードされた信号と書込み許可信号ｗｅｎとの論理積を演算し、演算した結果をその保持されている信号に代えて記憶部１３に保持させる。このとき、デコード部の出力信号Ｓ１４はＢｉｔ（Ｍ）のみがＨｉｇｈの状態であり、記憶部１３では第Ｍ行の記憶素子１３１のＳＲラッチ１３１１のＳ（セット）端子がＨｉｇｈになる。第Ｍ行のＳＲラッチ１３１１は“Ｈｉｇｈ”を記憶する。デコード信号Ｓ１３では、第ＭビットＬｉｎｅ（Ｍ）がＨｉｇｈ（アクティブレベルのビット）となり、その他の行の行制御信号がＬｏｗ（ノンアクティブレベルのビット）になっている。

時刻ｔ１０５では、タイミング生成部１６が、記憶部制御信号Ｓ１６２における書込み許可信号ｗｅｎをノンアクティブレベルにする。

時刻ｔ１０５の直後の時刻（生成ステップ）では、タイミング生成部１６が、第２アドレス生成トリガＳ１６１２を生成して第２アドレス生成部１５２に入力する。第２アドレス生成部１５２は、第２アドレス生成トリガＳ１６１２を受けて、アドレスＭ＋１を示す第２アドレス信号Ｓ１５２を生成し、生成した第２アドレス信号Ｓ１５２をアドレス選択部１５０へ出力する。タイミング生成部１６は、第２アドレス生成部１５２を選択するようにアドレス生成部選択信号Ｓ１６１０を生成してアドレス選択部１５０へ出力する。これにより、アドレス選択部１５０は、第２アドレス信号Ｓ１５２をデコード部１４へ供給する。そして（デコードステップ）、デコード部１４は、第２アドレス信号Ｓ１５２をデコードし、デコード部の出力信号Ｓ１４における第Ｍ＋１ビットＢｉｔ（Ｍ＋１）をＨｉｇｈにする。

時刻ｔ１０６の直前におけるデコード部の出力信号Ｓ１４が確定した時刻では、タイミング生成部１６が、記憶部制御信号Ｓ１６２におけるアクティブレベルの書込み許可信号ｗｅｎを生成する。これにより、デコード部の出力信号Ｓ１４の状態を全行の記憶素子１３１に取り込む。すなわち（記憶ステップ）、デコードステップでデコードされた信号と書込み許可信号ｗｅｎとの論理積を演算し、演算した結果をその保持されている信号に代えて記憶部１３に保持させる。このとき、デコード部の出力信号Ｓ１４はＢｉｔ（Ｍ＋１）のみがＨｉｇｈの状態であり、記憶部１３では第Ｍ＋１行の記憶素子１３１のＳＲラッチ１３１１のＳ（セット）端子がＨｉｇｈになる。第Ｍ＋１行のＳＲラッチ１３１１は“Ｈｉｇｈ”を記憶する。デコード信号Ｓ１３では、第ＭビットＬｉｎｅ（Ｍ）及びＭ＋１ビットＬｉｎｅ（Ｍ＋１）がＨｉｇｈ（アクティブレベルのビット）となり、その他のビットがＬｏｗ（ノンアクティブレベルのビット）になっている。

時刻ｔ１０６では、タイミング生成部１６が、記憶部制御信号Ｓ１６２における書込み許可信号ｗｅｎをノンアクティブレベルにする。

時刻ｔ１０６の直後の時刻（生成ステップ）では、タイミング生成部１６が、第３アドレス生成トリガＳ１６１３を生成して第３アドレス生成部１５３に入力する。第３アドレス生成部１５３は、第３アドレス生成トリガＳ１６１３を受けて、アドレスＮを示す第３アドレス信号（アドレス値）Ｓ１５３を生成し、生成した第３アドレス信号Ｓ１５３をアドレス選択部１５０へ出力する。タイミング生成部１６は、第３アドレス生成部１５３を選択するようにアドレス生成部選択信号Ｓ１６１０を生成してアドレス選択部１５０へ出力する。これにより、アドレス選択部１５０は、第３アドレス信号Ｓ１５３をデコード部１４へ供給する。そして（デコードステップ）、デコード部１４は、第３アドレス信号Ｓ１５３をデコードし、デコード部の出力信号Ｓ１４における第ＮビットＢｉｔ（Ｎ）をＨｉｇｈにする。

時刻ｔ１０７の直前におけるデコード部の出力信号Ｓ１４が確定した時刻では、タイミング生成部１６が、記憶部制御信号Ｓ１６２におけるアクティブレベルの書込み許可信号ｗｅｎを生成する。これにより、デコード部の出力信号Ｓ１４の状態を全行の記憶素子１３１に取り込む。すなわち（記憶ステップ）、デコードステップでデコードされた信号と書込み許可信号ｗｅｎとの論理積を演算し、演算した結果をその保持されている信号に代えて記憶部１３に保持させる。このとき、デコード部の出力信号Ｓ１４はＢｉｔ（Ｎ）のみがＨｉｇｈの状態であり、記憶部１３では第Ｎ行の記憶素子１３１のＳＲラッチ１３１１のＳ（セット）端子がＨｉｇｈになる。第Ｎ行のＳＲラッチ１３１１は“Ｈｉｇｈ”を記憶する。デコード信号Ｓ１３では、第ＭビットＬｉｎｅ（Ｍ）、第Ｍ＋１ビットＬｉｎｅ（Ｍ＋１）、及び第ＮビットＬｉｎｅ（Ｎ）がＨｉｇｈ（アクティブレベルのビット）となっている。デコード信号Ｓ１３では、その他のビットがＬｏｗ（ノンアクティブレベルのビット）になっている。

時刻ｔ１０７では、タイミング生成部１６が、記憶部制御信号Ｓ１６２における書込み許可信号ｗｅｎをノンアクティブレベルにする。

時刻ｔ１０７の直後の時刻（生成ステップ）では、タイミング生成部１６が、第３アドレス生成トリガＳ１６１３を生成して第３アドレス生成部１５３に入力する。第３アドレス生成部１５３は、第３アドレス生成トリガＳ１６１３を受けて、アドレスＮ＋１を示す第３アドレス信号Ｓ１５３を生成し、生成した第３アドレス信号Ｓ１５３をアドレス選択部１５０へ出力する。タイミング生成部１６は、第３アドレス生成部１５３を選択するようにアドレス生成部選択信号Ｓ１６１０を生成してアドレス選択部１５０へ出力する。これにより、アドレス選択部１５０は、第３アドレス信号Ｓ１５３をデコード部１４へ供給する。そして（デコードステップ）、デコード部１４は、第３アドレス信号Ｓ１５３をデコードし、デコード部の出力信号Ｓ１４における第Ｎ＋１ビットＢｉｔ（Ｎ）をＨｉｇｈにする。

時刻ｔ１０８の直前におけるデコード部の出力信号Ｓ１４が確定した時刻では、タイミング生成部１６が、記憶部制御信号Ｓ１６２におけるアクティブレベルの書込み許可信号ｗｅｎを生成する。これにより、デコード部の出力信号Ｓ１４の状態を全行の記憶素子１３１に取り込む。すなわち（記憶ステップ）、デコードステップでデコードされた信号と書込み許可信号ｗｅｎとの論理積を演算し、演算した結果をその保持されている信号に代えて記憶部１３に保持させる。このとき、デコード部の出力信号Ｓ１４はＢｉｔ（Ｎ＋１）のみがＨｉｇｈの状態であり、記憶部１３では第Ｎ＋１行の記憶素子１３１のＳＲラッチ１３１１のＳ（セット）端子がＨｉｇｈになる。第Ｎ＋１行のＳＲラッチ１３１１は“Ｈｉｇｈ”を記憶する。デコード信号Ｓ１３では、第ＭビットＬｉｎｅ（Ｍ）、第Ｍ＋１ビットＬｉｎｅ（Ｍ＋１）、第ＮビットＬｉｎｅ（Ｎ）、及び第Ｎ＋１ビットＬｉｎｅ（Ｎ＋１）がＨｉｇｈ（アクティブレベルのビット）となっている。デコード信号Ｓ１３では、その他のビットがＬｏｗ（ノンアクティブレベルのビット）になっている。

時刻ｔ１０８（信号出力ステップ）では、タイミング生成部１６が、記憶部制御信号Ｓ１６２における書込み許可信号ｗｅｎをノンアクティブレベルにする。タイミング生成部１６は、リセット制御信号がアクティブレベルになるように、Ｈレベルのリセット駆動信号Ｐｒｅｓｒを含む画素駆動信号Ｓ１６３を生成して信号出力部１２へ供給する。これにより、第Ｍ行，第Ｍ＋１行，第Ｎ行，第Ｎ＋１行の信号出力素子１２１は、それぞれ、アクティブレベルのリセット制御信号ｒｅｓ（Ｍ），ｒｅｓ（Ｍ＋１），ｒｅｓ（Ｎ），ｒｅｓ（Ｎ＋１）を生成する。信号出力部１２は、デコード信号における複数のアクティブレベルのビットＬｉｎｅ（Ｍ）、Ｌｉｎｅ（Ｍ＋１）、Ｌｉｎｅ（Ｎ）、Ｌｉｎｅ（Ｎ＋１）に対応した複数の行制御信号ｒｅｓ（Ｍ），ｒｅｓ（Ｍ＋１），ｒｅｓ（Ｎ），ｒｅｓ（Ｎ＋１）を生成する。そして、第Ｍ行，第Ｍ＋１行，第Ｎ行，第Ｎ＋１行の信号出力素子１２１は、それぞれ、第Ｍ，Ｍ＋１，Ｎ，Ｎ＋１行の画素へ供給する。すなわち、信号出力部１２は、複数の行制御信号ｒｅｓ（Ｍ），ｒｅｓ（Ｍ＋１），ｒｅｓ（Ｎ），ｒｅｓ（Ｎ＋１）を画素配列ＰＡにおける複数の行（第Ｍ行，第Ｍ＋１行，第Ｎ行，第Ｎ＋１行）へ並行して出力する。これにより、第Ｍ行，第Ｍ＋１行，第Ｎ行，第Ｎ＋１行の画素では、それぞれ、リセット部（リセットトランジスタ）１１１３がオンする。なお、このタイミングで、第１の期間ＴＰ１が終了するとともに、このタイミングから、第２の期間ＴＰ２が開始する。第１の期間ＴＰ１は、信号を読み出す動作を並行して制御する複数の行を決定するための期間である。

時刻ｔ１０８の直後の時刻（信号出力ステップ）では、タイミング生成部１６が、転送制御信号がアクティブレベルになるように、Ｈレベルの転送駆動信号Ｐｔｘｒを含む画素駆動信号Ｓ１６３を生成して信号出力部１２へ供給する。これにより、第Ｍ行，第Ｍ＋１行，第Ｎ行，第Ｎ＋１行の信号出力素子１２１は、それぞれ、アクティブレベルの転送制御信号ｔｘ（Ｍ），ｔｘ（Ｍ＋１），ｔｘ（Ｎ），ｔｘ（Ｎ＋１）を生成する。すなわち、信号出力部１２は、デコード信号における複数のアクティブレベルのビットＬｉｎｅ（Ｍ）、Ｌｉｎｅ（Ｍ＋１）、Ｌｉｎｅ（Ｎ）、Ｌｉｎｅ（Ｎ＋１）に対応した複数の行制御信号ｔｘ（Ｍ），ｔｘ（Ｍ＋１），ｔｘ（Ｎ），ｔｘ（Ｎ＋１）を生成する。そして、第Ｍ行，第Ｍ＋１行，第Ｎ行，第Ｎ＋１行の信号出力素子１２１は、それぞれ、第Ｍ，Ｍ＋１，Ｎ，Ｎ＋１行の画素へ供給する。すなわち、信号出力部１２は、複数の行制御信号ｔｘ（Ｍ），ｔｘ（Ｍ＋１），ｔｘ（Ｎ），ｔｘ（Ｎ＋１）を画素配列ＰＡにおける複数の行（第Ｍ行，第Ｍ＋１行，第Ｎ行，第Ｎ＋１行）へ並行して出力する。これにより、第Ｍ行，第Ｍ＋１行，第Ｎ行，第Ｎ＋１行の画素では、それぞれ、転送部（転送トランジスタ）１１１２がオンして、リセット部１１１３が光電変換部１１１１をリセットするリセット動作が行われる。すなわち、駆動部ＤＵは、画素配列ＰＡにおける第Ｍ行，第Ｍ＋１行，第Ｎ行，第Ｎ＋１行の画素のリセット動作を並行して制御する（行リセット期間）。

その後、タイミング生成部１６は、転送駆動信号ＰｔｘｒをＬレベルにする。これにより、転送制御信号ｔｘ（Ｍ），ｔｘ（Ｍ＋１），ｔｘ（Ｎ），ｔｘ（Ｎ＋１）がノンアクティブレベルになる。

そして、タイミング生成部１６は、リセット駆動信号ＰｒｅｓｒをＬレベルにする。これにより、リセット制御信号ｒｅｓ（Ｍ），ｒｅｓ（Ｍ＋１），ｒｅｓ（Ｎ），ｒｅｓ（Ｎ＋１）がノンアクティブレベルになる。

時刻ｔ１０９では、タイミング生成部１６が、アクティブレベルの消去信号ｃｌｅａｒを生成し、全行分の記憶素子１３１を初期化、すなわちデコード信号Ｓ１３をリセットする。すなわち、全行の記憶素子１３１におけるＳＲラッチ１３１１のリセット動作が再び開始される。このタイミングで、第２の期間ＴＰ２が終了する。第２の期間ＴＰ２は、第１の期間における決定された複数の行を並行して制御するための期間である。

以上によって、１行の画素における信号の転送動作と、４行の画素におけるリセット動作とをそれぞれ完了する。

本実施形態によれば、生成部にて順次生成したアドレス信号を順次デコードし、そのデコード信号を記憶部に記憶することによって、１系統の走査回路を用いた複数行の並行制御が可能となる。したがって、行の間引き、あるいは加算機能が必要な撮像センサであっても、走査回路の規模を抑制することが可能となり、撮像センサの面積によるコスト増大を抑制することができる。

なお、図３では水平転送期間と行リセット期間とを異なる期間とした例を示しているが、水平転送期間と行リセット期間とが少なくとも部分的に重なっていても構わない。

次に、本発明の撮像センサを適用した撮像システムの一例を図４に示す。

撮像システム９０は、図４に示すように、主として、光学系、撮像センサ１及び信号処理部を備える。光学系は、主として、シャッター９１、レンズ９２及び絞り９３を備える。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。

シャッター９１は、光路上においてレンズ９２の手前に設けられ、露出を制御する。

レンズ９２は、入射した光を屈折させて、撮像センサ１の画素配列（撮像面）に被写体の像を形成する。

絞り９３は、光路上においてレンズ９２と撮像センサ１との間に設けられ、レンズ９２を通過後に撮像センサ１へ導かれる光の量を調節する。

撮像センサ１は、画素配列に形成された被写体の像を画像信号に変換する。撮像センサ１は、その画像信号を画素配列から読み出して出力する。

撮像信号処理回路９５は、撮像センサ１に接続されており、撮像センサ１から出力された画像信号を処理する。

Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）を画像信号（デジタル信号）へ変換する。

画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。

メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。

外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。

タイミング発生部９８は、撮像センサ１、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像センサ１、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像センサ１、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。

全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。

例えば、全体制御・演算部９９は、ユーザからスイッチユニット（図示せず）を介してモード変更などの指示を受け付けると、その指示に応じた動作モード（間引きモード、加算モード）に従って動作するように、各部を制御する。

記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。

以上の構成により、撮像センサ１において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。

本発明の第２実施形態に係る撮像センサ１ｉを、図５を用いて説明する。図５は、本発明の第２実施形態に係る撮像センサ１ｉの回路構成例を部分的に示す図である。以下では、第１実施形態と異なる点を中心に説明を行う。

撮像センサ１ｉは、記憶部１３ｉ及び信号出力部１２ｉを備える。

記憶部１３ｉは、画素配列の行数に対応した複数の記憶素子１３１ｉを含む。各記憶素子１３１ｉは、２ビットの記憶容量を有している。すなわち、各記憶素子１３１ｉは、書込み許可信号ｗｅｎ＿ｓｈと消去信号ｃｌｅａｒ＿ｓｈと書込み許可信号ｗｅｎ＿ｒｄとを含む記憶部制御信号Ｓ１６２に応じて、２つのデコード信号Ｓ１３のそれぞれにおけるビットを記憶する。記憶部１３ｉは、リセット動作用のデコード信号（Ｌｓｈ（１），Ｌｓｈ（２），・・・）と転送動作用のデコード信号（Ｌｒｄ（１），Ｌｒｄ（２），・・・）とをそれぞれ記憶する。

具体的には、各記憶素子１３１ｉは、リセット用記憶部１３１４ｉ及び転送用記憶部１３１２ｉを含む。リセット用記憶部１３１４ｉは、ＡＮＤゲート（論理ゲート）１３１３及びＳＲラッチ１３１１を含む。転送用記憶部１３１２ｉは、Ｄラッチ１３１２ｉを含む。ＳＲラッチ１３１１は、書込み許可信号ｗｅｎ＿ｓｈと消去信号ｃｌｅａｒ＿ｓｈと書込み許可信号ｗｅｎ＿ｒｄとに応じて、リセット動作用のデコード信号を記憶する。Ｄラッチ１３１２ｉは、書込み許可信号ｗｅｎ＿ｒｄに応じて、転送動作用のデコード信号を記憶する。

例えば、転送動作用のデコード信号における第ＬビットＬｒｄ（Ｌ）がアクティブレベルのビットとなる場合を考える。この場合、図５の一番上に示す記憶素子１３１ｉでは、ＡＮＤゲート１３１３が、デコード部の出力信号Ｓ１４における第ＬビットＢｉｔ（Ｌ）と記憶部制御信号Ｓ１６２における書込み許可信号ｗｅｎ＿ｓｈとの論理積を演算する。すなわち、ＡＮＤゲート１３１３は、書込み許可信号ｗｅｎ＿ｓｈと第ＬビットＢｉｔ（Ｌ）との論理積をＳＲラッチ１３１１のＳ端子へ供給する。このとき、第ＬビットＢｉｔ（Ｌ）は、Ｈレベルになっている。

ＳＲラッチ１３１１は、そのＳ端子へ第ＬビットＢｉｔ（Ｌ）が供給されると、その第ＬビットＢｉｔ（Ｌ）の論理レベル（Ｈレベル）をリセット動作用のデコード信号における第ＬビットＬｓｈ（Ｌ）の論理レベルとして保持し始める。ＳＲラッチ１３１１は、その出力端子Ｑから、転送動作用のデコード信号における第ＬビットＬｓｈ（Ｌ）の論理レベル（Ｈレベル）を出力する。ＳＲラッチ１３１１は、そのＲ端子へＨレベル（アクティブレベル）の消去信号ｃｌｅａｒ＿ｓｈが供給された際にリセットされる。これにより、ＳＲラッチ１３１１は、リセット動作用のデコード信号における第ＬビットＬｓｈ（Ｌ）のレベルを保持し終えるとともに、その出力端子Ｑから出力する信号の論理レベルを基準レベル（Ｌレベル）へ戻す。

Ｄラッチ１３１２ｉは、そのＣＫ端子に、記憶部制御信号Ｓ１６２における書込み許可信号ｗｅｎ＿ｒｄが供給される。Ｄラッチ１３１２ｉは、ＣＫ端子に供給された書込み許可信号ｗｅｎ＿ｒｄがアクティブレベルになるタイミングで、Ｄ端子へ供給された第ＬビットＢｉｔ（Ｌ）を転送動作用のデコード信号における第ＬビットＬｒｄ（Ｌ）の論理レベルとして保持し始める。Ｄラッチ１３１２ｉは、その出力端子Ｑから、転送動作用のデコード信号における第ＬビットＬｒｄ（Ｌ）の論理レベル（Ｈレベル）を出力する。なお、Ｄラッチ１３１２ｉは、ＣＫ端子に供給された書込み許可信号ｗｅｎ＿ｒｄがノンアクティブレベルになるタイミングで、Ｄ端子へ供給された第ＬビットＢｉｔ（Ｌ）を保持し始めるように構成されていても良い。

なお、図５においては、記憶素子１３１ｉの２ビットの記憶素子をＳＲラッチとＤラッチとで構成する例を示したが、記憶素子１３１ｉおよび記憶部制御信号Ｓ１６２の構成をこれに限定するものではない。

信号出力部１２ｉは、記憶部１３ｉに記憶されたリセット動作用のデコード信号と転送動作用のデコード信号とがそれぞれ入力される。信号出力部１２ｉは、入力されたリセット動作用のデコード信号におけるアクティブレベルのビットに対応した転送制御信号を生成する。信号出力部１２ｉは、転送制御信号を画素配列ＰＡにおける行へ出力する。また、信号出力部１２ｉは、入力されたリセット動作用のデコード信号における複数のアクティブレベルのビットに対応した複数のリセット制御信号を生成する。信号出力部１２ｉは、複数のリセット制御信号を画素配列ＰＡにおける複数の行へ並行して出力する。

具体的には、信号出力部１２ｉは、画素配列ＰＡにおける行数に対応した複数の信号出力素子１２１ｉを含む。各信号出力素子１２１ｉは、リセット制御回路１２２ｉ及び転送制御回路１２３ｉを含む。

リセット制御回路１２２ｉは、リセット用記憶部１３１４ｉにおけるＳＲラッチ１３１１からリセット動作用のデコード信号が入力され、転送用記憶部１３１２ｉにおけるＤラッチ１３１２ｉから転送動作用のデコード信号におけるビットが入力される。リセット制御回路１２２ｉは、入力されたリセット動作用のデコード信号又は転送動作用のデコード信号におけるビットと画素駆動信号Ｓ１６３とに対して所定の論理演算を行うことにより、リセット制御信号を生成する。リセット制御回路１２２ｉは、ＡＮＤゲート１２２１、ＡＮＤゲート１２２２、及びＯＲゲート１２２３を含む。

例えば、リセット動作用のデコード信号における第ＬビットＬｓｈ（Ｌ）がアクティブレベルのビットであり、転送動作用のデコード信号における第ＬビットＬｒｄ（Ｌ）がノンアクティブレベルのビットである場合を考える。この場合、図５の一番上に示すリセット制御回路１２２ｉでは、ＡＮＤゲート１２２１及びＡＮＤゲート１２２２には、それぞれ、記憶素子１３１ｉから第ＬビットＬｓｈ（Ｌ）のレベル（Ｈレベル）及び第ＬビットＬｒｄ（Ｌ）のレベル（Ｌレベル）が入力される。

ＡＮＤゲート１２２１は、リセット動作用のデコード信号における第ＬビットＬｓｈ（Ｌ）とリセット駆動信号Ｐｒｅｓｒとの論理積をＯＲゲート１２２３へ供給する。ＡＮＤゲート１２２２は、転送動作用のデコード信号における第ＬビットＬｒｄ（Ｌ）とリセット駆動信号Ｐｒｅｓとの論理積をＯＲゲート１２２３へ供給する。ＯＲゲート１２２３は、ＡＮＤゲート１２２１から供給された信号とＡＮＤゲート１２２２から供給された信号との論理和を演算する。ＯＲゲート１２２３は、ＡＮＤゲート１２２１から供給された信号とＡＮＤゲート１２２２から供給された信号との少なくとも一方がＨレベルであれば、Ｈレベルの信号をアクティブレベル（Ｈレベル）のリセット制御信号を画素配列ＰＡにおける第Ｌ行へ供給する。

転送制御回路１２３ｉは、リセット用記憶部１３１４ｉにおけるＳＲラッチ１３１１からリセット動作用のデコード信号が入力され、転送用記憶部１３１２ｉにおけるＤラッチ１３１２ｉから転送動作用のデコード信号におけるビットが入力される。転送制御回路１２３ｉは、入力されたリセット動作用のデコード信号又は転送動作用のデコード信号におけるビットと画素駆動信号Ｓ１６３とに対して所定の論理演算を行うことにより、転送制御信号を生成する。転送制御回路１２３ｉは、ＡＮＤゲート１２３１、ＡＮＤゲート１２３２、及びＯＲゲート１２３３を含む。

例えば、リセット動作用のデコード信号における第ＬビットＬｓｈ（Ｌ）がノンアクティブレベルのビットであり、転送動作用のデコード信号における第ＬビットＬｒｄ（Ｌ）がアクティブレベルのビットである場合を考える。この場合、図５の一番上に示す転送制御回路１２３ｉでは、ＡＮＤゲート１２３１及びＡＮＤゲート１２３２には、それぞれ、記憶素子１３１ｉから第ＬビットＬｓｈ（Ｌ）のレベル（Ｌレベル）及び第ＬビットＬｒｄ（Ｌ）のレベル（Ｈレベル）が入力される。

ＡＮＤゲート１２３１は、リセット動作用のデコード信号における第ＬビットＬｓｈ（Ｌ）と転送駆動信号Ｐｔｘｒとの論理積をＯＲゲート１２３３へ供給する。ＡＮＤゲート１２３２は、転送動作用のデコード信号における第ＬビットＬｒｄ（Ｌ）と転送駆動信号Ｐｔｘとの論理積をＯＲゲート１２２３へ供給する。ＯＲゲート１２２３は、ＡＮＤゲート１２２１から供給された信号とＡＮＤゲート１２２２から供給された信号との論理和を演算する。ＯＲゲート１２２３は、ＡＮＤゲート１２２１から供給された信号とＡＮＤゲート１２２２から供給された信号との少なくとも一方がＨレベルであれば、Ｈレベルの信号をアクティブレベル（Ｈレベル）の転送制御信号を画素配列ＰＡにおける第Ｌ行へ供給する。。

このように、リセット動作用のデコード信号と転送動作用のデコード信号とをそれぞれ生成して、リセット動作用のデコード信号又は転送動作用のデコード信号のビットを用いて、画素へ供給するリセット制御信号及び転送制御信号をそれぞれ生成している。これにより、画素のリセット動作と転送動作とを独立に制御することができる。

また、撮像センサ１ｉは、図６に示すように、次の点で第１実施形態と異なる動作を行う。図６は、本発明の第２実施形態に係る撮像センサ１ｉの動作を示すタイミングチャートである。

時刻ｔ１００ｉの直前では、タイミング生成部１６が、消去信号ｃｌｅａｒ＿ｓｈをノンアクティブレベルのままにしている。

時刻ｔ１００ｉでは、第１実施形態と同様の動作が行われる。

時刻ｔ１０１ｉでは、タイミング生成部１６が、アクティブレベルの消去信号ｃｌｅａｒ＿ｓｈを生成し記憶部１３ｉに入力する。これにより、リセット動作用のデコード信号がリセットされる。すなわち、全行の記憶素子１３１ｉにおけるＳＲラッチ１３１１のリセット動作が開始される。

また、タイミング生成部１６は、アクティブレベルの書込み許可信号ｗｅｎ＿ｒｄを生成し、デコード部の出力信号Ｓ１４の状態を全行の記憶素子１３１ｉにおけるＤラッチ１３１２ｉ取り込む。その結果、転送動作用のデコード信号では、第Ｌ行ビットＬｒｄ（Ｌ）がＨｉｇｈ（アクティブレベルのビット）となり、他のビット（図示せず）がＬｏｗ（ノンアクティブレベルのビット）のままになっている。

時刻ｔ１１１ｉでは、タイミング生成部１６が、書込み許可信号ｗｅｎ＿ｒｄ及び消去信号ｃｌｅａｒ＿ｓｈをそれぞれノンアクティブレベルにする。また、タイミング生成部１６は、電源電圧ＶｃｃをＨｉｇｈにする。

時刻ｔ１０３ｉから時刻ｔ１０８ｉの直後までの期間では、第１実施形態の時刻ｔ１０３ｉから時刻ｔ１０８ｉの直後までの期間における動作と同様の動作が行われる。すなわち、第１実施形態ではデコード信号の記憶動作が水平転送期間に行われていたのに対して、本実施形態では、リセット動作用のデコード信号の記憶動作が垂直転送期間に行われている。これに伴い、本実施形態では、行リセット期間が垂直転送期間と水平転送期間との間に設けられている。なお、第１の期間ＴＰ１ｉは、タイミングｔ１０３ｉに開始し、タイミングｔ１０８ｉに終了する。第２の期間ＴＰ２ｉは、タイミングｔ１０８ｉに開始する。

時刻ｔ１０９ｉでは、タイミング生成部１６が、アクティブレベルの消去信号ｃｌｅａｒ＿ｓｈを生成する。すなわち、全行の記憶素子１３１ｉにおけるＳＲラッチ１３１１のリセット動作が再び開始される。このタイミングで、第２の期間ＴＰ２ｉが終了する。

このように、本実施形態によれば、リセット動作用のデコード信号と転送動作用のデコード信号とをそれぞれ記憶素子に記憶するため、画素における転送動作を行う垂直転送期間中にリセット動作用のデコード信号を記憶素子に記憶することが可能になる。これにより、水平転送期間中の回路動作による画素信号へのノイズの影響を防ぐことが可能となる。

次に、本発明の第３実施形態に係る撮像センサ１ｊを、図７を用いて説明する。図７は、本発明の第３実施形態に係る撮像センサ１ｊの回路構成例を部分的に示す図である。以下では、第１実施形態及び第２実施形態と異なる点を中心に説明を行う。

撮像センサ１ｊは、画素配列ＰＡｊ、切り替え部１８ｊ、及び信号出力部１２ｊを備える。

画素配列ＰＡｊでは、第１の行と第１の行に隣接した第２の行との組が複数配列されている。

画素１１２は、第１の光電変換部１１２１、第１の転送部１１２２、電荷電圧変換部１１２５、リセット部１１２３、及び画素出力部１１２４を含む。第１の転送部１１２２は、第１の光電変換部１１２１の電荷を電荷電圧変換部１１２５へ転送する。

画素１１３は、第２の光電変換部１１３１、及び第２の転送部１１３２、電荷電圧変換部１１２５、リセット部１１２３、及び画素出力部１１２４を含む。第２の転送部１１３２は、第２の光電変換部１１３１の電荷を画素１１２における電荷電圧変換部１１２５へ転送する。すなわち、互いに列方向に隣接する画素１１２と画素１１３とは、電荷電圧変換部１１２５、リセット部１１２３、及び画素出力部１１２４を共有している。これにより、第１の転送部（転送トランジスタ）１１２２及び第２の転送部（転送トランジスタ）１１３２がともにオンすると、第１の光電変換部１１２１の電荷と第２の光電変換部１１３１の電荷とが電荷電圧変換部１１２５で加算される加算動作が行われる。

切り替え部１８ｊは、デコード部の出力信号Ｓ１４のビット数の半分すなわち画素配列ＰＡにおける行数の半分に対応した複数の切り替え素子１８１ｊを含む。各切り替え素子１８１ｊは、第１の状態と第２の状態とを切り替える。第１の状態では、組における第１の行の記憶素子１３１ｉに記憶されたビットを第１の行の信号出力素子１２１ｉへ転送し、第２の行の記憶素子１３１ｉに記憶されたビットを第２の行の信号出力素子１２１ｉへ転送する。第２の状態では、組における第１の行の記憶素子１３１ｉに記憶されたビットを第１の行及び第２の行の信号出力素子１２１ｉへ転送し第２の行の記憶素子１３１ｉに記憶されたビットを第２の行の信号出力素子１２１ｉへ転送しない。各切り替え素子１８１ｊは、反転素子１８１３、第１のスイッチ１８１１、及び第２のスイッチ１８１２を含む。

例えば、転送動作用のデコード信号における第ＬビットＬｒｄ（Ｌ）がアクティブレベルのビットであり第Ｌ＋１ビットＬｒｄ’（Ｌ＋１）がノンアクティブレベルのビットである場合を考える。上記の加算動作を行う場合、図７の一番上に示す切り替え素子１８１ｊは、アクティブレベル（Ｌレベル）の制御信号ｘａｄｄを受ける。反転素子１８１３は、制御信号ｘａｄｄを論理的に反転することにより、アクティブレベル（Ｈレベル）の制御信号ｘａｄｄ￣を第１のスイッチ１８１１へ供給する。第１のスイッチ１８１１は、アクティブレベル（Ｈレベル）の制御信号ｘａｄｄ￣に応じてオンする。第２のスイッチ１８１２は、アクティブレベル（Ｌレベル）の制御信号ｘａｄｄに応じてオフする。これにより、切り替え部１８ｊは、第Ｌ行のＤラッチ１３１２ｉのＱ端子と第Ｌ＋１行の転送制御回路１２３ｉとが接続され第Ｌ＋１行のＤラッチ１３１２ｉのＱ端子と第Ｌ＋１行の転送制御回路１２３ｉとを遮断された第２の状態に切り替える。第Ｌ＋１行の転送制御回路１２３ｉは、第Ｌ行のＤラッチ１３１２ｉのＱ端子から、転送動作用のデコード信号における第Ｌビットが入力され、入力された第ＬビットＬｒｄ（Ｌ）を（Ｌｒｄ’（Ｌ＋１）に代えて）第Ｌ＋１ビットＬｒｄ（Ｌ＋１）としても用いる。

これにより、信号出力部１２ｊは、第ＬビットＬｒｄ（Ｌ）に対応した第１の転送制御信号ｔｘ１（Ｌ）を生成し、第Ｌ＋１ビットＬｒｄ（Ｌ＋１）に対応した第２の転送制御信号ｔｘ２（Ｌ＋１）を生成する。第１の転送制御信号ｔｘ１（Ｌ）は、画素１１２における第１の転送部１１２２が第１の光電変換部１１２１の電荷を電荷電圧変換部１１２５へ転送するようにするための信号である。第２の転送制御信号ｔｘ２（Ｌ＋１）は、画素１１３における第２の転送部１１３２が第２の光電変換部１１３１の電荷を画素１１２における電荷電圧変換部１１２５へ転送するようにするための信号である。すなわち、信号出力部１２ｊは、アクティブレベルのビットＬｒｄ（Ｌ）に対応した第１の行制御信号を生成することに加えて切り替えられたアクティブレベルのビットＬｒｄ（Ｌ＋１）に対応した第２の行制御信号を生成する。

信号出力部１２ｊは、アクティブレベルの第１の転送制御信号ｔｘ１（Ｌ）を第Ｌ行の画素１１２へ供給し、アクティブレベルの第２の転送制御信号ｔｘ２（Ｌ＋１）を第Ｌ＋１行の画素１１３へ供給する。すなわち、信号出力部１２ｊは、第１の転送制御信号と第２の転送制御信号とを画素配列ＰＡｊにおける画素を含む行と画素を含む行とへ並行して出力する。これにより、第Ｌ行の画素と第Ｌ＋１行の画素との間で上記の加算動作が行われる。

また、信号出力部１２ｊは、画素１１２に対応したリセット制御回路とその画素１１２に列方向に隣接した画素１１３に対応したリセット制御回路との論理和を演算して画素１１２のリセット部にリセット制御信号を供給する。具体的には、信号出力部１２ｊは、デコード部の出力信号Ｓ１４のビット数の半分すなわち画素配列ＰＡにおける行数の半分に対応した個数のＯＲゲート１２４ｊをさらに含む。

例えば、図７の一番上に示すＯＲゲート１２４ｊは、第Ｌ行のリセット制御回路１２２ｉの出力信号と第Ｌ＋１行のリセット制御回路１２２ｉの出力信号との論理和を演算する。ＯＲゲート１２４ｊは、第Ｌ行のリセット制御回路１２２ｉの出力信号ｒｅｓ１と第Ｌ＋１行のリセット制御回路１２２ｉの出力信号ｒｅｓ２との少なくとも一方がアクティブレベルであれば、アクティブレベルのリセット制御信号ｒｅｓ（Ｌ）を生成する。ＯＲゲート１２４ｊは、生成したアクティブレベルのリセット制御信号ｒｅｓ（Ｌ）を第Ｌ行の画素１１２へ供給する。

一方、上記の加算動作を行わない場合、図７の一番上に示す切り替え素子１８１ｊは、ノンアクティブレベル（Ｈレベル）の制御信号ｘａｄｄを受ける。反転素子１８１３は、制御信号ｘａｄｄを論理的に反転することにより、ノンアクティブレベル（Ｌレベル）の制御信号ｘａｄｄ￣を第１のスイッチ１８１１へ供給する。第１のスイッチ１８１１は、ノンアクティブレベル（Ｌレベル）の制御信号ｘａｄｄ￣に応じてオフする。第２のスイッチ１８１２は、ノンアクティブレベル（Ｈレベル）の制御信号ｘａｄｄに応じてオンする。これにより、切り替え部１８ｊは、第Ｌ行のＤラッチ１３１２ｉのＱ端子と第Ｌ＋１行の転送制御回路１２３ｉとが遮断され第Ｌ＋１行のＤラッチ１３１２ｉのＱ端子と第Ｌ＋１行の転送制御回路１２３ｉとを接続された第１の状態に切り替える。第Ｌ＋１行の転送制御回路１２３ｉは、第Ｌ＋１行のＤラッチ１３１２ｉのＱ端子から、転送動作用のデコード信号における第Ｌ＋１ビットＬｒｄ’（Ｌ＋１）が入力され、入力された第Ｌ＋１ビットＬｒｄ’（Ｌ＋１）を用いる。これにより、信号出力部１２ｊが第Ｌ行へアクティブレベルの転送制御信号を供給し第Ｌ＋１行のノンアクティブレベルの転送制御信号を供給するので、第Ｌ行の画素と第Ｌ＋１行の画素との間で上記の加算動作が行われない。

また、撮像センサ１ｊは、図８に示すように、次の点で第１実施形態及び第２実施形態と異なる動作を行う。図８は、本発明の第３実施形態に係る撮像センサ１ｊの動作を示すタイミングチャートである。

時刻ｔ１０１ｊでは、タイミング生成部１６が、アクティブレベルの消去信号ｃｌｅａｒ＿ｓｈを生成し記憶部１３ｉに入力する。これにより、リセット動作用のデコード信号がリセットされる。すなわち、全行の記憶素子１３１ｉにおけるＳＲラッチ１３１１のリセット動作が開始される。

また、タイミング生成部１６は、アクティブレベル（Ｌレベル）の制御信号ｘａｄｄを生成して切り替え部１８ｊへ供給する。切り替え部１８ｊは、転送動作用のデコード信号におけるアクティブレベルのビットＬｒｄ（Ｌ）に隣接するノンアクティブレベルのビットＬｒｄ’（Ｌ＋１）をアクティブレベルのビットＬｒｄ（Ｌ＋１）に切り替える。切り替え部１８ｊは、切り替えたアクティブレベルのビットＬｒｄ（Ｌ＋１）を信号出力部１２ｊへ供給する。

なお、タイミングｔ１０３ｉから第１の期間ＴＰ１ｉが開始する点は、第２実施形態と同様である。

時刻ｔ１０６ｊでは、信号出力部１２ｊが、アクティブレベルの第１の転送制御信号ｔｘ１（Ｌ）を第Ｌ行の画素１１２へ供給し、アクティブレベルの第２の転送制御信号ｔｘ２（Ｌ＋１）を第Ｌ＋１行の画素１１３へ供給する。すなわち、信号出力部１２ｊは、第１の転送制御信号と第２の転送制御信号とを画素配列ＰＡｊにおける第１の行の画素と第２の行の画素とへ並行して出力する。これにより、第Ｌ行の画素と第Ｌ＋１行の画素との間で上記の加算動作が行われる。

なお、タイミングｔ１０８ｉで第１の期間ＴＰ１ｉが終了するとともに、タイミングｔ１０８ｉから第２の期間ＴＰ１ｊが開始する点は、第２実施形態と同様である。

時刻ｔ１０９ｊでは、タイミング生成部１６が、アクティブレベルの消去信号ｃｌｅａｒ＿ｓｈを生成する。すなわち、全行の記憶素子１３１ｉにおけるＳＲラッチ１３１１のリセット動作が再び開始される。このタイミングで、第２の期間ＴＰ２ｊが終了する。

次に、本発明の第４実施形態に係る撮像センサ１ｋを、図９を用いて説明する。図９は、本発明の第４実施形態に係る撮像センサ１ｋの構成を示す図である。以下では、第１実施形態〜第３実施形態と異なる点を中心に説明を行う。

撮像センサ１ｋは、画素配列ＰＡｋ及び駆動部ＤＵｋを備える。

画素配列ＰＡｋでは、複数の第１の画素Ｐ１−１１〜Ｐ１−ｍｎと複数の第２の画素Ｐ２−１１〜Ｐ１−ｍｎとがそれぞれ配列されている。具体的には、複数の第１の画素Ｐ１−１１〜Ｐ１−ｍｎは、図７に白色の四角で示すように、２次元状に配列されている。複数の第２の画素Ｐ２−１１〜Ｐ１−ｍｎは、複数の第１の画素Ｐ１−１１〜Ｐ１−ｍｎと同じ行数を有するように、かつ、複数の第１の画素Ｐ１−１１〜Ｐ１−ｍｎと異なる行に配されるように、２次元状に配列されている。例えば、複数の第１の画素と複数の第２の画素とは、図９に示すように、１行ごとに交互に配列されている。

駆動部ＤＵｋは、画素配列における複数の第１の画素と複数の第２の画素とに対応して、部分的に二重化されている。すなわち、駆動部ＤＵｋは、デコード部１４ｋ、記憶部１３ｋ、及び信号出力部１２ｋを含む。デコード部１４ｋは、第１のデコード部１４Ｌ及び第２のデコード部１４Ｒを含む。記憶部１３ｋは、第１の記憶部１３Ｌ及び第２の記憶部１３Ｒを含む。信号出力部１２ｋは、第１の信号出力部１２Ｌ及び第２の信号出力部１２Ｒを含む。

第１のデコード部１４Ｌ、第１の記憶部１３Ｌ、及び第１の信号出力部１２Ｌは、複数の第１の画素に対応した構成である。第１のデコード部１４Ｌは、複数のアドレス信号を異なるタイミングでデコードして出力する。第１の記憶部１３Ｌは、第１のデコード部１４Ｌの出力信号と保持している信号との論理積を演算して保持することにより、複数のアドレス信号がデコードされた複数の信号の論理積である第１のデコード信号を記憶する。第１の信号出力部１２Ｌは、第１のデコード信号における複数のアクティブレベルのビットに対応した複数の第３の行制御信号を生成し、複数の第３の行制御信号を複数の第１の画素における複数の行へ並行して出力する。

一方、第２のデコード部１４Ｒ、第２の記憶部１３Ｒ、及び第２の信号出力部１２Ｒは、複数の第２の画素に対応した構成である。第２のデコード部１４Ｒは、複数のアドレス信号を異なるタイミングでデコードして出力する。第２の記憶部１３Ｒは、第２のデコード部１４Ｒの出力信号と保持している信号との論理積を演算して保持することにより、複数のアドレス信号がデコードされた複数の信号の論理積である第２のデコード信号を記憶する。第２の信号出力部１２Ｒは、第２のデコード信号における複数のアクティブレベルのビットに対応した複数の第４の行制御信号を生成し、複数の第４の行制御信号を複数の第２の画素における複数の行へ並行して出力する。

本実施形態によれば、画素ピッチが狭く全行を１系統の駆動部として配置しきれない場合であっても、駆動部を部分的に２系統に分割することで、それぞれ画素配列の左右に配置することが可能となる。つまり、画素配列の画素ピッチをより狭くできるという効果を得ることができる。

１、１ｉ、１ｊ、１ｋ 撮像センサ
９０ 撮像システム

Claims (10)

1. 複数の画素が２次元状に配列された画素配列と、
   前記複数の画素を行ごとに制御する駆動部と、
   を備え、
   前記駆動部は、
   それぞれ異なるアドレス値を生成する複数のアドレス生成部と、該複数のアドレス生成部のアドレス値をそれぞれ異なるアドレス信号として第１の期間において選択的に出力する選択部とを含む生成部と、
   前記第１の期間において、前記生成部から異なるタイミングで出力された前記複数のアドレス信号を順次にデコードして出力するデコード部と、
   前記デコード部の出力信号における前記第１の期間にアクティブレベルとなるビットを前記複数のアドレス信号に応じた複数のアクティブレベルのビットとして含むデコード信号を記憶する記憶部と、
   前記第１の期間に続く第２の期間において、前記デコード信号における前記複数のアクティブレベルのビットに応じた複数の行制御信号を生成し、前記複数の行制御信号を前記画素配列における複数の行へ並行して出力する信号出力部と、
   を含む
   ことを特徴とする撮像センサ。
2. 前記複数の画素のそれぞれは、
   光電変換部と、
   電荷電圧変換部と、
   前記光電変換部の電荷を前記電荷電圧変換部へ転送する転送部と、
   前記電荷電圧変換部をリセットするリセット部と、
   前記電荷電圧変換部の電圧に応じた信号を信号線へ出力する画素出力部と、
   を含み、
   前記行制御信号は、行の前記画素における前記リセット部が前記電荷電圧変換部をリセットするようにするリセット制御信号、及び、行の前記画素における前記転送部が前記光電変換部の電荷を前記電荷電圧変換部へ転送するようにする転送制御信号の少なくとも一方を含む
   ことを特徴とする請求項１に記載の撮像センサ。
3. 前記記憶部は、前記画素配列の行数に対応した複数の記憶素子を含み、
   前記デコード信号は、前記画素配列の行数に対応した複数のビットを含み、
   前記複数の記憶素子のそれぞれは、前記デコード信号における１つのビットを記憶する
   ことを特徴とする請求項１または２に記載の撮像センサ。
4. 前記複数の記憶素子のそれぞれは、ＳＲラッチ、Ｄラッチ、フリップフロップのいずれかを含む
   ことを特徴とする請求項３に記載の撮像センサ。
5. 前記画素配列の行数の半分に対応した複数の切り替え素子を含む切り替え部をさらに備え、
   前記信号出力部は、前記画素配列の行数に対応した複数の信号出力素子を含み、
   前記画素配列では、第１の行と前記第１の行に隣接した第２の行との組が複数配列され、
   前記切り替え素子は、前記組における前記第１の行の記憶素子に記憶されたビットを前記第１の行の信号出力素子へ転送し、前記第２の行の記憶素子に記憶されたビットを前記第２の行の信号出力素子へ転送する第１の状態と、前記組における前記第１の行の記憶素子に記憶されたビットを前記第１の行及び前記第２の行の信号出力素子へ転送し、前記第２の行の記憶素子に記憶されたビットを前記第２の行の信号出力素子へ転送しない第２の状態とを切り替える
   ことを特徴とする請求項２に記載の撮像センサ。
6. 前記組では、前記第１の行の画素と前記第２の行の画素とで、
   電荷電圧変換部と、
   前記電荷電圧変換部をリセットするリセット部と、
   前記電荷電圧変換部の電圧に応じた信号を信号線へ出力する画素出力部と、を共有し、
   前記第１の行の画素は、
   第１の光電変換部と、
   前記第１の光電変換部の電荷を前記電荷電圧変換部へ転送する第１の転送部と、
   を含み、
   前記第２の行の画素は、
   第２の光電変換部と、
   前記第２の光電変換部の電荷を前記電荷電圧変換部へ転送する第２の転送部と、
   を含み、
   前記信号出力部は、前記第１の状態に切り替えられた状態で、前記第１の行の記憶素子に記憶されたビットに応じて第１の転送制御信号及び第２の転送制御信号を生成し、前記第１の転送制御信号と前記第２の転送制御信号とを前記組における前記第１の行と前記第２の行とへ並行して出力することにより、前記第１の光電変換部の電荷と前記第２の光電変換部の電荷とが前記電荷電圧変換部で加算されるようにする
   ことを特徴とする請求項５に記載の撮像センサ。
7. 前記複数の画素は、互いに同じ行数を有するようにそれぞれ２次元状に配列された複数の第１の画素及び複数の第２の画素を含み、
   前記デコード部は、
   前記第１の期間において、前記生成部から異なるタイミングで出力された前記複数のアドレス信号を順次にデコードして出力する第１のデコード部と、
   前記第１の期間において、前記生成部から異なるタイミングで出力された前記複数のアドレス信号を順次にデコードして出力する第２のデコード部と、
   を含み、
   前記記憶部は、
   前記第１のデコード部の出力信号における前記第１の期間にアクティブレベルとなるビットを前記複数のアドレス信号に応じた複数のアクティブレベルのビットとして含む第１のデコード信号を記憶する第１の記憶部と、
   前記第２のデコード部の出力信号における前記第１の期間にアクティブレベルとなるビットを前記複数のアドレス信号に応じた複数のアクティブレベルのビットとして含む第２のデコード信号を記憶する第２の記憶部と、
   を含み、
   前記信号出力部は、
   前記第２の期間において、前記第１のデコード信号における前記複数のアクティブレベルのビットに応じた複数の第３の行制御信号を生成し、前記複数の第３の行制御信号を前記画素配列における複数の行へ並行して出力する第１の信号出力部と、
   前記第２の期間において、前記第２のデコード信号における前記複数のアクティブレベルのビットに応じた複数の第４の行制御信号を生成し、前記複数の第４の行制御信号を前記画素配列における複数の行へ並行して出力する第２の信号出力部と、
   を含む
   ことを特徴とする請求項１から４のいずれか１項に記載の撮像センサ。
8. 請求項１から７のいずれか１項に記載の撮像センサと、
   前記撮像センサの撮像面へ像を形成する光学系と、
   前記撮像センサから出力された信号を処理して画像データを生成する信号処理部と、
   を備えたことを特徴とする撮像システム。
9. 複数の画素が２次元状に配列された画素配列と生成部と記憶部とを有する撮像センサの駆動方法であって、
   前記生成部は、それぞれ異なるアドレス値を生成する複数のアドレス生成部と、該複数のアドレス生成部のアドレス値をそれぞれ異なるアドレス信号として選択的に出力する選択部とを含み、
   前記アドレス信号を生成する生成ステップと、
   前記アドレス信号をデコードするデコードステップと、
   前記デコードステップでデコードされた信号と前記記憶部への書込みを許可する書込み許可信号との論理積を演算し、演算した結果を前記記憶部に保持されている信号に代えて前記記憶部に保持する記憶ステップと、
   前記生成ステップ、前記デコードステップ、及び前記記憶ステップを前記画素配列における複数の行について順次にそれぞれ行うことにより、前記複数のアドレス信号に応じた複数のアクティブレベルのビットを含むデコード信号が前記記憶部に記憶された後、前記デコード信号における前記複数のアクティブレベルのビットに応じた複数の行制御信号を生成し、前記複数の行制御信号を前記画素配列における複数の行へ並行して出力する信号出力ステップと、
   を備えたことを特徴とする撮像センサの駆動方法。
10. 前記記憶部は、前記画素配列の行数に対応した複数の記憶素子を含み、
    前記デコード信号は、前記画素配列の行数に対応した複数のビットを含み、
    前記複数の記憶素子のそれぞれは、前記デコード信号における１つのビットを記憶する
    ことを特徴とする請求項９に記載の撮像センサの駆動方法。

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