JP2012120044A - 光電変換装置 - Google Patents

Abstract

【課題】光電変換装置を大型化させることなく、カラムＡ／Ｄ方式の光電変換装置と同等のデジタル値を出力することができる光電変換装置を提供する。
【解決手段】光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が、二次元のＹ行Ｘ列に複数配置された画素アレイと、画素アレイの列毎に読み出された画素信号の電圧の大きさに応じて周回するパルス信号を計測し、該計測したパルス信号の情報を出力するｍ（ｍ≦Ｘ）個のパルス計測部と、パルス計測回路が計測したパルス信号の情報に基づいて、画素アレイの各列から読み出された画素信号に応じたデジタル値を出力するｋ（ｋ＜ｍ）個のエンコーダ部と、ｍ個のパルス計測部から出力されるパルス信号の情報を順次切り替えて、ｋ個のエンコーダ部に入力させる切り替え部と、を備える。
【選択図】図１

Description

本発明は、デジタルカメラ、デジタルビデオカメラや内視鏡などに使用される光電変換装置に関する。

従来、デジタルカメラ、デジタルビデオカメラや内視鏡などに光電変換装置が使用されている。また、この光電変換装置を搭載したデジタルカメラ、デジタルビデオカメラや内視鏡などの小型化、低消費電力化が進んでおり、それに伴って光電変換装置の小型化、低消費電力化が必要となっている。

光電変換装置の小型化、低消費電力化への対応として、デジタル回路で構成したＡＤ変換器を内蔵した光電変換装置が提案されている（特許文献１参照）。
図６は、従来の光電変換装置の概略構成を示すブロック図である。図６に示した光電変換装置は、入射光量に応じた画素信号を出力する光電変換素子を２次元にアレイ状に配列した画素ブロック９０と、この画素ブロック９０の画素から出力される画素信号をアナログ・デジタル変換するＡＤ変換器９とを具備する複数のアレイブロック（サブアレイ）Ｂ１，Ｂ２，・・・が２次元、図６では、４行５列に配置されている。

また、図７は、図６の各アレイブロック（サブアレイ）に具備されているＡＤ変換器９の回路構成の一例を示すブロック図である。図７に示すＡＤ変換器９において、遅延回路９０１は、それぞれが各種ゲート回路からなる複数の遅延ユニット（例えば、ＮＡＮＤゲートと、複数のＩＮＶゲートや複数のＢＵＦＦ）をリング状に接続した構成である。図７では、ＡＮＤゲートと複数のＢＵＦゲートで構成された遅延回路９０１を示している。遅延回路９０１内の各遅延ユニットには、アナログ・デジタル変換の対象となる入力信号（電圧）が、遅延ユニットの駆動電圧として供給される。また、遅延回路９０１内の各遅延ユニットには、基準電圧（ＧＮＤ）が供給されている。

図７に示したＡＤ変換器９において、例えば、遅延回路９０１の基準電圧をＧＮＤとし、入力パルス信号φＰＬに“Ｈｉｇｈ”レベルの信号を入力すると、入力パルス信号φＰＬが、入力信号と基準電圧（ＧＮＤ）との電圧差に応じた遅延時間を持って順次、各遅延ユニットを通過し、遅延回路９０１内を周回する。また、入力パルス信号φＰＬを“Ｌｏｗ”レベルにすることによって、入力パルス信号φＰＬの遅延回路９０１内の周回が停止する。

入力パルス信号φＰＬが遅延回路９０１内を周回しているとき、所定時間内に入力パルス信号φＰＬが通過する遅延ユニットの段数は、入力信号と基準電圧（ＧＮＤ）との電圧差に応じた遅延ユニットの遅延時間によって決まる。カウンタ９０２は、入力パルス信号φＰＬが遅延回路９０１内を周回した回数を計数する。ラッチ９０３は、遅延回路９０１内を走行している入力パルス信号φＰＬの遅延ユニットの位置を検出する。

エンコーダ９０４は、ラッチ９０３が検出した入力パルス信号φＰＬの遅延ユニットの位置の情報に基づいて、入力パルス信号φＰＬが遅延ユニットを通過した段数を検出する。加算器９０５は、カウンタ９０２から出力される値を上位ビットデータ（例えば、ａ−ビット）とし、エンコーダ９０４から出力される値を下位ビットデータ（例えば、ｂ−ビット）とするａ＋ｂビットのデジタルデータを出力する。加算器９０５の出力値が、入力信号の電圧に応じたアナログ・デジタル変換後のデジタル値となる。

図６に示した光電変換装置においては、画素ブロック９０から出力される画素信号を、ＡＤ変換器９の入力信号とすることにより、入射光量に応じたデジタル値（画像データ）が出力される。

また、画素から出力される画素信号を高速に読み出すために、画素列毎にＡ／Ｄ変換器を有する、いわゆる、カラムＡ／Ｄ方式の光電変換装置も提案されている。図８は、ＡＤ変換器を画素アレイの列毎に搭載したカラムＡ／Ｄ方式の光電変換装置の概略構成を示したブロック図である。図８に示した光電変換装置は、画素Ｐ１１〜Ｐ４５、垂直走査回路４、列回路５１〜５５、水平走査回路６、制御回路７、ＡＤ変換器９１〜９５（以下、ＡＤＣ９１〜ＡＤＣ９５という）、から構成される。また、図８においては、画素Ｐ１１〜Ｐ４５が４行５列の二次元に配置され、画素アレイ３として構成されている。

なお、画素Ｐ１１〜Ｐ４５のいずれか１つを示すときには、「画素２」という。また、列回路５１〜５５のいずれか１つを示すときには、「列回路５」という。また、ＡＤＣ９１〜ＡＤＣ９５のいずれか１つを示すときには、「ＡＤＣ９」という。

画素Ｐ１１〜Ｐ４５は、光電変換素子である。画素Ｐ１１〜Ｐ４５は、垂直走査回路４によって自画素２が選択されると入射光量に応じたレベルの画素信号を出力する。また、画素Ｐ１１〜Ｐ４５は画素アレイ３として４行５列の二次元に配置され、画素列毎に画素信号φＰ１〜φＰ５を出力する。なお、画素Ｐ１１〜Ｐ４５で示した画素Ｐに続く最初の数字は行の番号、最後の数値は列の番号を表す。

制御回路７は、光電変換装置の全体を制御する回路である。制御回路７は、図示しない外部からの画像取り込み命令に応じて、垂直走査回路４を制御する垂直制御信号と、水平走査回路６を制御する水平制御信号とを出力する。
また、制御回路７は、列回路５およびＡＤＣ９の動作（動作開始および動作停止）を制御する。

垂直走査回路４は、制御回路７から入力される垂直制御信号に応じて、画素アレイ３から読み出す画素２の行を選択する回路である。垂直走査回路４は、画素アレイ３から読み出す画素２の行に応じた行選択信号φＳＬ１〜φＳＬ４を出力する。

例えば、垂直走査回路４が、画素アレイ３の１行目を選択する場合は、行選択信号φＳＬ１を選択レベル（例えば、“Ｈｉｇｈ”レベル）にして画素アレイ３に出力し、その他選択されていない行選択信号φＳＬ２〜φＳＬ４を非選択レベル（例えば、“Ｌｏｗ”レベル）にして画素アレイ３に出力する。

列回路５１〜列回路５５は、画素アレイ３の各画素列にそれぞれ配置され、画素２から読み出された画素信号を処理し、対応する画素列のＡＤＣ９１〜ＡＤＣ９５に出力する。なお、列回路５１〜列回路５５で示した列回路５に続く数字は、画素アレイ３の列の番号を表す。

ＡＤＣ９１〜ＡＤＣ９５は、画素アレイ３の各画素列にそれぞれ配置される。このＡＤＣ９１〜ＡＤＣ９５は、列回路５１〜列回路５５からそれぞれ出力される処理後の画素信号をアナログ・デジタル変換し、変換後のデジタル値を出力する。なお、ＡＤＣ９１〜ＡＤＣ９５で示したＡＤＣ９に続く数字は、画素アレイ３の列の番号を表す。

水平走査回路６は、制御回路７から入力される水平制御信号に応じて、ＡＤＣ９１〜ＡＤＣ９５がアナログ・デジタル変換した後のデジタル値を列毎に出力させる回路である。水平走査回路６は、ＡＤＣ９から読み出すデジタル値の列に応じた列選択信号φＨ１〜φＨ５をＡＤＣ９に出力する。

例えば、水平走査回路６が、画素アレイ３の１列目のアナログ・デジタル変換後のデジタル値を出力させる場合は、列選択信号φＨ１を出力許可レベル（例えば、“Ｈｉｇｈ”レベル）にしてＡＤＣ９１に出力し、その他出力されていない列選択信号φＨ２〜φＨ５を出力不許可レベル（例えば、“Ｌｏｗ”レベル）にしてＡＤＣ９２〜ＡＤＣ９５に出力する。続いて列選択信号φＨ２〜φＨ５を順次、出力許可レベル（例えば、“Ｈｉｇｈ”レベル）、その他出力しない列に対応する列選択信号φＨ１〜φＨ５を出力不許可レベル（例えば、“Ｌｏｗ”レベル）にしてＡＤＣ９に出力することによって、ＡＤＣ９がアナログ・デジタル変換後のデジタル値を順次出力させる。

特開２００６−２８７８７９号公報

しかしながら、図８に示したカラムＡ／Ｄ方式の光電変換装置のＡＤＣ９として、図７に示したＡＤ変換器９を、そのまま、画素アレイの列毎に搭載すると、ＡＤ変換器９の回路面積が大きいため、光電変換装置が大型化してしまうという問題がある。

本発明は、上記の課題認識に基づいてなされたものであり、光電変換装置を大型化させることなく、カラムＡ／Ｄ方式の光電変換装置と同等のデジタル値を出力することができる光電変換装置を提供することを目的としている。

上記の課題を解決するため、本発明の光電変換装置は、光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が、二次元のＹ行Ｘ列に複数配置された画素アレイと、前記画素アレイの列毎に読み出された前記画素信号の電圧の大きさに応じて周回するパルス信号を計測し、該計測した前記パルス信号の情報を出力するｍ（ｍ≦Ｘ）個のパルス計測部と、前記パルス計測回路が計測したパルス信号の情報に基づいて、前記画素アレイの各列から読み出された前記画素信号に応じたデジタル値を出力するｋ（ｋ＜ｍ）個のエンコーダ部と、前記ｍ個のパルス計測部から出力される前記パルス信号の情報を順次切り替えて、前記ｋ個のエンコーダ部に入力させる切り替え部と、を備えることを特徴とする。

また、本発明の前記パルス計測部は、前記画素アレイの列から読み出された前記画素信号の電圧の大きさに応じた遅延時間で前記パルス信号を遅延させる遅延ユニットがリング状に複数段接続したパルス周回回路と、前記パルス信号が前記パルス周回回路を所定時間内に周回した周回数を計数するカウンタ回路と、前記パルス信号が前記パルス周回回路を周回し、所定時間が経過したときの前記パルス周回回路内の各遅延ユニットの出力値を保持するラッチ回路と、を有し、前記カウンタ回路が計数した前記パルス信号の周回数と、前記ラッチ回路が保持した各遅延ユニットの出力値とを、前記パルス信号の情報として出力し、前記エンコーダ部は、前記パルス計測部から出力された前記パルス信号の情報に含まれる前記各遅延ユニットの出力値に基づいて、前記パルス信号が前記パルス周回回路内の前記遅延ユニットを通過した段数を算出するエンコーダ回路と、前記パルス計測部から出力された前記パルス信号の情報に含まれる前記パルス信号の周回数と、前記エンコーダ回路が算出した前記パルス信号が前記パルス周回回路内の前記遅延ユニットを通過した段数とに基づいて、前記画素アレイから読み出された前記画素信号に応じたデジタル値を算出する演算回路と、を有する、ことを特徴とする。

また、本発明の光電変換装置は、前記画素アレイの列数Ｘと同じ個数の前記パルス計測部を備える、ことを特徴とする。

また、本発明の光電変換装置は、前記画素アレイの列数Ｘより少ない個数の前記パルス計測部を備える、ことを特徴とする。

また、本発明の光電変換装置は、１個の前記エンコーダ部を備える、ことを特徴とする。

本発明によれば、光電変換装置を大型化させることなく、カラムＡ／Ｄ方式の光電変換装置と同等のデジタル値を出力することができるという効果が得られる。

本発明の第１の実施形態による光電変換装置の概略構成を示したブロック図である。 本第１の実施形態の光電変換装置に具備されたパルス計測回路の概略構成を示したブロック図である。 本第１の実施形態の光電変換装置に具備されたエンコーダ回路の概略構成を示したブロック図である。 本発明の第２の実施形態による光電変換装置の概略構成を示したブロック図である。 本発明の第３の実施形態による光電変換装置の概略構成を示したブロック図である。 従来の光電変換装置の概略構成を示すブロック図である。 従来の光電変換装置に具備されているＡＤ変換器の回路構成の一例を示すブロック図である。 従来のＡＤ変換器を画素アレイの列毎に搭載したカラムＡ／Ｄ方式の光電変換装置の概略構成を示したブロック図である。

＜第１の実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本第１の実施形態による光電変換装置の概略構成を示したブロック図である。図１において、光電変換装置１は、画素Ｐ１１〜Ｐ４５、垂直走査回路４、列回路５１〜５５、水平走査回路６、制御回路７、パルス計測回路８１〜８５、エンコーダ回路８０、から構成される。また、図１においては、画素Ｐ１１〜Ｐ４５が４行５列の二次元に配置され、画素アレイ３として構成されている。なお、図１に示した光電変換装置１において、図８に示した従来の光電変換装置の構成要素と同様の構成要素には、同一の符号を付与している。

なお、画素Ｐ１１〜Ｐ４５のいずれか１つを示すときには「画素２」という。また、列回路５１〜列回路５５のいずれか１つを示すときには「列回路５」という。また、パルス計測回路８１〜パルス計測回路８５のいずれか１つを示すときには「パルス計測回路８」という。

画素Ｐ１１〜Ｐ４５は、光電変換素子である。画素Ｐ１１〜Ｐ４５は、垂直走査回路４によって自画素２が選択されると入射光量に応じたレベルの画素信号を出力する。また、画素Ｐ１１〜Ｐ４５は画素アレイ３として４行５列の二次元に配置され、画素列毎に画素信号φＰ１〜φＰ５（アナログ信号）を出力する。なお、画素Ｐ１１〜Ｐ４５で示した画素Ｐに続く最初の数字は行の番号、最後の数値は列の番号を表す。

制御回路７は、光電変換装置１の全体を制御する回路である。制御回路７は、図示しない外部からの画像取り込み命令に応じて、垂直走査回路４を制御する垂直制御信号と、水平走査回路６を制御する水平制御信号とを出力する。また、制御回路７は、列回路５、パルス計測回路８、およびエンコーダ回路８０の動作（動作開始および動作停止）を制御する。

垂直走査回路４は、制御回路７から入力される垂直制御信号に応じて、画素アレイ３から読み出す画素２の行を選択する回路である。垂直走査回路４は、画素アレイ３から読み出す画素２の行に応じた行選択信号φＳＬ１〜φＳＬ４を出力する。

例えば、垂直走査回路４が、画素アレイ３の１行目を選択する場合は、行選択信号φＳＬ１を選択レベル（例えば、“Ｈｉｇｈ”レベル）にして画素アレイ３に出力し、その他選択されていない行選択信号φＳＬ２〜φＳＬ４を非選択レベル（例えば、“Ｌｏｗ”レベル）にして画素アレイ３に出力する。

列回路５１〜列回路５５は、画素アレイ３の各画素列にそれぞれ配置され、画素２から読み出された画素信号を処理し、処理後の画素信号（アナログ信号）を、対応する画素列のパルス計測回路８１〜パルス計測回路８５に出力する。なお、列回路５１〜列回路５５で示した列回路５に続く数字は、画素アレイ３の列の番号を示す。

パルス計測回路８１〜パルス計測回路８５は、画素アレイ３の各画素列にそれぞれ配置され、列回路５１〜列回路５５からそれぞれ入力された処理後の画素信号に基づいたパルス信号を計測する回路である。パルス計測回路８１〜パルス計測回路８５は、計測したパルス信号の情報（デジタルデータ）を、水平走査回路６から入力された列選択信号φＨ１〜φＨ５に応じて、エンコーダ回路８０に順次出力する。なお、パルス計測回路８１〜パルス計測回路８５で示したパルス計測回路８に続く数字は、画素アレイ３の列の番号を表す。また、パルス計測回路８に関する詳細な説明は、後述する。

水平走査回路６は、制御回路７から入力される水平制御信号に応じて、パルス計測回路８１〜パルス計測回路８５が計測したパルス信号の情報を列毎に出力させる回路である。水平走査回路６は、パルス計測回路８が計測したパルス信号の情報を読み出す列に応じた列選択信号φＨ１〜φＨ５を、パルス計測回路８に出力する。

例えば、水平走査回路６が、画素アレイ３の１列目のパルス信号の情報を出力させる場合は、列選択信号φＨ１を出力許可レベル（例えば、“Ｈｉｇｈ”レベル）にしてパルス計測回路８１に出力し、その他出力されていない列選択信号φＨ２〜φＨ５を出力不許可レベル（例えば、“Ｌｏｗ”レベル）にしてパルス計測回路８２〜パルス計測回路８５に出力する。続いて列選択信号φＨ２〜φＨ５を順次、出力許可レベル（例えば、“Ｈｉｇｈ”レベル）、その他出力しない列に対応する列選択信号φＨ１〜φＨ５を出力不許可レベル（例えば、“Ｌｏｗ”レベル）にしてパルス計測回路８に出力することによって、パルス計測回路８が計測したパルス信号の情報を順次、出力させる。

エンコーダ回路８０は、パルス計測回路８１〜パルス計測回路８５から順次入力されたパルス信号の情報（デジタルデータ）に基づいたデジタル値を出力する回路である。エンコーダ回路８０は、パルス計測回路８１〜パルス計測回路８５が計測したパルス信号の情報に基づいて、列回路５１〜列回路５５から出力された処理後の画素信号に応じたアナログ・デジタル変換後のデジタル値と同等のデジタル値を出力する。エンコーダ回路８０が出力するデジタル値が、光電変換装置１に入射した入射光量に応じたデジタル値（画像データ）となる。なお、エンコーダ回路８０に関する詳細な説明は、後述する。

次に、本実施形態の光電変換装置１における画素信号のアナログ・デジタル変換について説明する。本実施形態の光電変換装置１では、パルス計測回路８とエンコーダ回路８０とによって、図８に示した従来のカラムＡ／Ｄ方式の光電変換装置に搭載されたＡＤ変換器と同様の機能を実現する。

まず、パルス計測回路８について説明する。図２は、本第１の実施形態の光電変換装置１に具備されたパルス計測回路８の概略構成を示したブロック図である。図２では、光電変換装置１の画素列に具備されたパルス計測回路８の内、画素アレイ３の第１列目に対応したパルス計測回路８１を例として示している。なお、その他の画素列に対応したパルス計測回路８２〜パルス計測回路８５の構成も、図２に示したパルス計測回路８１の構成と同様である。図２において、パルス計測回路８１は、遅延回路８１１、カウンタ８１２、ラッチ８１３、から構成される。パルス計測回路８１には、列回路５１による処理後の画素信号が、アナログ・デジタル変換の対象となる入力信号として入力される。パルス計測回路８１内の各構成要素は、図７に示したＡＤ変換器９内の対応する各構成要素と同様である。

パルス計測回路８１は、図示しないアナログ・デジタル変換開始のタイミング信号に応じて、列回路５１から入力された処理後の画素信号をアナログ・デジタル変換するためのパルス信号の計測を開始し、図示しないアナログ・デジタル変換完了のタイミング信号に応じて、計測したパルス信号の情報を保持する。そして、水平走査回路６から入力される列選択信号φＨ１に応じて、保持しているパルス信号の情報をエンコーダ回路８０に出力する。

遅延回路８１１は、それぞれが各種ゲート回路からなる複数の遅延ユニット（例えば、ＮＡＮＤゲートと、複数のＩＮＶゲートや複数のＢＵＦＦ）をリング状に接続した構成である。図２では、ＡＮＤゲートと複数のＢＵＦゲートで構成された遅延回路８１１を示している。遅延回路８１１内の各遅延ユニットには、アナログ・デジタル変換の対象となる入力信号（電圧）が、遅延ユニットの駆動電圧として供給される。また、遅延回路８１１内の各遅延ユニットには、基準電圧（ＧＮＤ）が供給されている。

パルス計測回路８１において、例えば、遅延回路８１１の基準電圧をＧＮＤとし、入力パルス信号φＰＬに“Ｈｉｇｈ”レベルの信号を入力すると、入力パルス信号φＰＬが、入力信号と基準電圧（ＧＮＤ）との電圧差に応じた遅延時間を持って順次、各遅延ユニットを通過し、遅延回路８１１内を周回する。また、入力パルス信号φＰＬを“Ｌｏｗ”レベルにすることによって、入力パルス信号φＰＬの遅延回路８１１内の周回が停止する。

入力パルス信号φＰＬが遅延回路８１１内を周回しているとき、所定時間内に入力パルス信号φＰＬが通過する遅延ユニットの段数は、入力信号と基準電圧（ＧＮＤ）との電圧差に応じた遅延ユニットの遅延時間によって決まる。

カウンタ８１２は、図示しないアナログ・デジタル変換開始のタイミング信号が入力されてから、所定時間経過後に図示しないアナログ・デジタル変換完了のタイミング信号が入力されるまで、すなわち、アナログ・デジタル変換期間内に、入力パルス信号φＰＬが遅延回路８１１内を周回した回数を計数し、計数した周回数の値（以下、「周回数データ」という）を保持する。カウンタ８１２は、遅延回路８１１の最終段の遅延ユニットの出力値の変化に基づいて、入力パルス信号φＰＬの周回数を計数する。

ラッチ８１３は、図示しないアナログ・デジタル変換開始のタイミング信号が入力された後、所定時間経過後に入力される図示しないアナログ・デジタル変換完了のタイミング信号に応じて、遅延回路８１１内の各遅延ユニットの出力値を保持する。ラッチ８１３が保持した遅延ユニットの出力値が、遅延回路８１１内における入力パルス信号φＰＬの位置に関するデータ（以下、「位置データ」という）となる。

パルス計測回路８１は、水平走査回路６から入力される列選択信号φＨ１が出力許可レベル（例えば、“Ｈｉｇｈ”レベル）となったときに、カウンタ８１２が保持している入力パルス信号φＰＬの周回数データと、ラッチ８１３が保持している入力パルス信号φＰＬの位置データとを、パルス信号の情報としてエンコーダ回路８０に出力する。

続いて、エンコーダ回路８０について説明する。図３は、本第１の実施形態の光電変換装置１に具備されたエンコーダ回路８０の概略構成を示したブロック図である。なお、図３においては、図２に示したパルス計測回路８１の構成要素の一部も同時に示している。図３において、エンコーダ回路８０は、エンコーダ８０１、加算器８０２、から構成される。エンコーダ回路８０内の各構成要素は、図７に示したＡＤ変換器９内の対応する各構成要素と同様である。

エンコーダ回路８０は、水平走査回路６から入力された列選択信号φＨ１〜φＨ５に応じてパルス計測回路８１から順次入力されてくるパルス信号の情報に基づいたデジタル値を、光電変換装置１の画素信号に応じたアナログ・デジタル変換後のデジタル値（画像データ）として出力する。

エンコーダ８０１は、パルス計測回路８１内のラッチ８１３から入力された位置データに基づいて、入力パルス信号φＰＬがパルス計測回路８１内の遅延回路８１１の遅延ユニットを通過した段数を算出（検出）し、算出した通過段数の値（以下、「通過段数データ」という）を加算器８０２に出力する。

加算器８０２は、パルス計測回路８１内のカウンタ８１２から入力された周回数データを上位ビットデータ（例えば、ａ−ビット）とし、エンコーダ８０１から入力された通過段数データを下位ビットデータ（例えば、ｂ−ビット）とするａ＋ｂビットのデジタルデータを出力する。加算器８０２が出力するデジタルデータの値が、アナログ・デジタル変換の対象となる入力信号としてパルス計測回路８１に入力された列回路５１による処理後の画素信号、すなわち、光電変換装置１に入射した入射光量に応じた画素信号をアナログ・デジタル変換したデジタル値（画像データ）となる。

上記に述べたとおり、本第１の実施形態の光電変換装置１では、パルス計測回路８を画素アレイ３の列毎に搭載し、各画素列のパルス計測回路８と１つのエンコーダ回路８０とによって、従来のカラムＡ／Ｄ方式の光電変換装置に搭載されたＡＤ変換器と同様に、画素信号をアナログ・デジタル変換することができる。すなわち、本第１の実施形態の光電変換装置１では、１つのエンコーダ回路８０を、各画素列のパルス計測回路８で共有することができる。これにより、従来のカラムＡ／Ｄ方式の光電変換装置の各画素列に搭載していたＡＤ変換器の構成要素の内、冗長となっていたエンコーダ９０４および加算器９０５（本第１の実施形態においては、エンコーダ回路８０に相当）を削減することが可能となる。そして、冗長となっていた構成要素を削減することにより、回路規模が小さい（小型化した）カラムＡ／Ｄ方式の光電変換装置を実現することができる。特に、最近の光電変換装置では高画素数化の傾向があり、画素列の数が数千を越える場合もあるため、小型化への効果はさらに大きなものとなる。

また、本第１の実施形態の光電変換装置１では、各画素列のパルス計測回路８によって、列回路５から出力された処理後の画素信号（アナログ信号）をデジタルデータに変換している。そして、エンコーダ回路８０では、パルス計測回路８によって変換したデジタルデータを共有している。このため、光電変換装置１では、処理速度を低下させることなく小型化を実現することができる。

また、本第１の実施形態の光電変換装置１では、パルス計測回路８１内の各構成要素、およびエンコーダ回路８０内の各構成要素は、図７に示したＡＤ変換器９内の対応する各構成要素と同様である。従って、光電変換装置１では、回路規模を削減して小型化を行っているにもかかわらず、出力する画像データが劣化することなく、従来のカラムＡ／Ｄ方式の光電変換装置と同様の画像データを出力することができる。

＜第２実施形態＞
次に、本発明の第２の実施形態の光電変換装置について説明する。図４は、本第２の実施形態による光電変換装置の概略構成を示したブロック図である。図４において、光電変換装置１０は、画素Ｐ１１〜Ｐ４５、垂直走査回路４、列回路５１〜５５、水平走査回路６１および水平走査回路６２、制御回路７１、パルス計測回路８１〜８５、エンコーダ回路８１０およびエンコーダ回路８２０、から構成される。また、図４においては、画素Ｐ１１〜Ｐ４５が４行５列の二次元に配置され、画素アレイ３として構成されている。なお、図４に示した光電変換装置１０において、図１に示した光電変換装置１または図８に示した従来の光電変換装置の構成要素と同様の構成要素には、同一の符号を付与している。

なお、画素Ｐ１１〜Ｐ４５のいずれか１つを示すときには「画素２」という。また、列回路５１〜列回路５５のいずれか１つを示すときには「列回路５」という。また、水平走査回路６１または水平走査回路６２のいずれか１つを示すときには「水平走査回路６」という。また、パルス計測回路８１〜パルス計測回路８５のいずれか１つを示すときには「パルス計測回路８」という。また、エンコーダ回路８１０またはエンコーダ回路８２０のいずれか１つを示すときには「エンコーダ回路８０」という。

光電変換装置１０と、図１に示した光電変換装置１とを比較すると、光電変換装置１０では、列回路５およびパルス計測回路８が配置されている位置が、画素アレイ３の奇数列と偶数列とに分かれている。この列回路５およびパルス計測回路８の配置の違いにより、水平走査回路６およびエンコーダ回路８０が、画素アレイ３の奇数列に対応する水平走査回路６１およびエンコーダ回路８１０と、画素アレイ３の偶数列に対応する水平走査回路６２およびエンコーダ回路８２０とに分かれている。また、制御回路７が、画素アレイ３の奇数列と偶数列とにそれぞれ分かれて備えられている各構成要素を制御するようになっていることが異なる。

なお、光電変換装置１０の各構成要素の動作に関しては、画素アレイ３の奇数列と偶数列とに分かれていることに対応した動作となっている以外は、図１に示した光電変換装置１の各構成要素の動作と同様であるため、詳細な説明は省略する。

制御回路７１は、図１に示した制御回路７と同様に、光電変換装置１０の全体を制御する。制御回路７１は、図示しない外部からの画像取り込み命令に応じて、垂直走査回路４を制御する垂直制御信号と、水平走査回路６１および水平走査回路６２を制御する水平制御信号とを、それぞれ出力する。また、制御回路７１は、画素アレイ３の奇数列と偶数列とに分かれて配置されている列回路５、パルス計測回路８、エンコーダ回路８１０およびエンコーダ回路８２０の動作（動作開始および動作停止）を、それぞれ制御する。

列回路５１、列回路５３、および列回路５５は、画素アレイ３の奇数列にそれぞれ配置され、列回路５２および列回路５４は、画素アレイ３の偶数列にそれぞれ配置されている。列回路５１〜列回路５５は、図１に示した列回路５と同様に、画素２から読み出された画素信号を処理し、処理後の画素信号（アナログ信号）を、対応する画素列のパルス計測回路８１〜パルス計測回路８５に出力する。なお、列回路５１〜列回路５５で示した列回路５に続く数字は、画素アレイ３の列の番号を示す。

パルス計測回路８１、パルス計測回路８３、およびパルス計測回路８５は、画素アレイ３の奇数列に配置され、パルス計測回路８２およびパルス計測回路８４は、画素アレイ３の偶数列にそれぞれ配置されている。パルス計測回路８１〜パルス計測回路８５は、図１に示したパルス計測回路８と同様に、列回路５１〜列回路５５からそれぞれ入力された処理後の画素信号に基づいたパルス信号を計測する。パルス計測回路８１、パルス計測回路８３、およびパルス計測回路８５は、計測したパルス信号の情報（デジタルデータ）を、水平走査回路６１から入力された列選択信号φＨ１、φＨ３、およびφＨ５に応じて、エンコーダ回路８１０に順次出力する。また、パルス計測回路８２およびパルス計測回路８４は、計測したパルス信号の情報（デジタルデータ）を、水平走査回路６２から入力された列選択信号φＨ２およびφＨ４に応じて、エンコーダ回路８２０に順次出力する。なお、パルス計測回路８１〜パルス計測回路８５で示したパルス計測回路８に続く数字は、画素アレイ３の列の番号を表す。

水平走査回路６１および水平走査回路６２は、図１に示した水平走査回路６と同様に、制御回路７１から入力される水平制御信号に応じて、パルス計測回路８１〜パルス計測回路８５が計測したパルス信号の情報を列毎に出力させる。水平走査回路６１は、パルス計測回路８が計測したパルス信号の情報を読み出す列に応じた列選択信号φＨ１、φＨ３、およびφＨ５を、パルス計測回路８１、パルス計測回路８３、およびパルス計測回路８５に出力する。また、水平走査回路６２は、パルス計測回路８が計測したパルス信号の情報を読み出す列に応じた列選択信号φＨ２およびφＨ４を、パルス計測回路８２およびパルス計測回路８４に出力する。

エンコーダ回路８１０およびエンコーダ回路８２０は、図１に示したエンコーダ回路８０と同様に、パルス計測回路８から順次入力されたパルス信号の情報（デジタルデータ）に基づいたデジタル値を出力する。エンコーダ回路８１０は、パルス計測回路８１、パルス計測回路８３、およびパルス計測回路８５が計測したパルス信号の情報に基づいて、列回路５１、列回路５３、および列回路５５から出力された処理後の画素信号に応じたアナログ・デジタル変換後のデジタル値と同等のデジタル値を出力する。また、エンコーダ回路８２０は、パルス計測回路８２およびパルス計測回路８４が計測したパルス信号の情報に基づいて、列回路５２および列回路５４から出力された処理後の画素信号に応じたアナログ・デジタル変換後のデジタル値と同等のデジタル値を出力する。エンコーダ回路８１０およびエンコーダ回路８２０が出力するそれぞれのデジタル値が、光電変換装置１０に入射した入射光量に応じたデジタル値（画像データ）となる。

このような構成によって、光電変換装置１０では、制御回路７１が、画素アレイ３の奇数列と偶数列とをそれぞれ制御することができ、エンコーダ回路８１０およびエンコーダ回路８２０のそれぞれから同時に、画素アレイ３の奇数列と偶数列との画素信号に応じたアナログ・デジタル変換後の画像データを出力することができる。また、画素アレイ３の奇数列と偶数列とのいずれか一方のみから、画像データを出力することもできる。

上記に述べたとおり、本第２の実施形態の光電変換装置１０でも、図１に示した光電変換装置１と同様の考えに基づいて、回路規模が小さい（小型化した）カラムＡ／Ｄ方式の光電変換装置を実現することができる。さらに、本第２の実施形態の光電変換装置１０では、図１に示したエンコーダ回路８０と同様のエンコーダ回路を複数備える（光電変換装置１０では、エンコーダ回路８１０とエンコーダ回路８２０とを備える）ことによって、複数の画像データ（光電変換装置１０では、画素アレイ３の奇数列と偶数列との画像データ）を同時に出力することができる。また、本第２の実施形態の光電変換装置１０では、出力する画像データを選択して出力することにより、いわゆる、画像データの間引き読み出しを行うことができ、選択していない側の構成要素の動作を停止させることによって、光電変換装置１０の動作の負荷を軽減ずることができる。

なお、本第２の実施形態の光電変換装置１０においては、画素アレイ３の奇数列と偶数列とに分けて列回路５およびパルス計測回路８を配置することによって、２列分の画像データを同時に出力、または画像データを１／２に間引いて出力する場合について説明したが、列回路５およびパルス計測回路８の配置は、本発明を実施するための形態に限定されるものではない。例えば、３列分の画像データを同時に出力、または画像データを１／３に間引いて出力するように、列回路５およびパルス計測回路８を配置する構成にすることもできる。ただし、同時に出力する画像データの列数、および間引いて出力する列数を多くすると、その列数に応じたエンコーダ回路８０が必要となるため、回路規模の削減効果が薄れていくことに注意する必要がある。

＜第３実施形態＞
次に、本発明の第３の実施形態の光電変換装置について説明する。図５は、本第３の実施形態による光電変換装置の概略構成を示したブロック図である。図５において、光電変換装置２０は、画素Ｐ１１〜Ｐ４５、垂直走査回路４、列回路５１〜５５、水平走査回路６、制御回路７２、パルス計測回路８１〜８５、エンコーダ回路８３０、から構成される。また、図５においては、画素Ｐ１１〜Ｐ４５が４行５列の二次元に配置され、画素アレイ３として構成されている。なお、図５に示した光電変換装置２０において、図１に示した光電変換装置１、図４に示した光電変換装置１０、または図８に示した従来の光電変換装置の構成要素と同様の構成要素には、同一の符号を付与している。

なお、画素Ｐ１１〜Ｐ４５のいずれか１つを示すときには「画素２」という。また、列回路５１〜列回路５５のいずれか１つを示すときには「列回路５」という。また、パルス計測回路８１〜パルス計測回路８５のいずれか１つを示すときには「パルス計測回路８」という。

光電変換装置２０と、図１に示した光電変換装置１とを比較すると、光電変換装置２０では、パルス計測回路８が配置されている位置が、画素アレイ３の各画素列にそれぞれ配置されるのではなく、列回路５から出力された処理後の画素信号を、選択したいずれか１つのパルス計測回路８に入力する構成となっている。列回路５から出力された処理後の画素信号を入力するパルス計測回路８の選択は、図示しない選択回路（以下「セレクタ」という）によって行われる。この列回路５とパルス計測回路８とを接続する構成の違いにより、制御回路７２は、いずれのパルス計測回路８が選択されているかを表す選択信号を、エンコーダ回路８３０に出力するようになっていることが異なる。

なお、光電変換装置２０の各構成要素の動作に関しては、列回路５から出力された処理後の画素信号を、選択したいずれか１つのパルス計測回路８に入力する構成に対応した動作となっている以外は、図１に示した光電変換装置１の各構成要素の動作と同様であるため、詳細な説明は省略する。

制御回路７２は、図１に示した制御回路７と同様に、光電変換装置２０の全体を制御する。制御回路７２は、図示しない外部からの画像取り込み命令に応じて、垂直走査回路４を制御する垂直制御信号と、水平走査回路６を制御する水平制御信号とを、それぞれ出力する。また、制御回路７２は、図１に示した制御回路７と同様に、列回路５、パルス計測回路８、エンコーダ回路８３０の動作（動作開始および動作停止）を、それぞれ制御する。また、制御回路７２は、列回路５から出力された処理後の画素信号をいずれか１つのパルス計測回路８を選択して入力するための選択信号を出力する。

列回路５１〜列回路５５は、図１に示した列回路５と同様に、画素アレイ３の各画素列にそれぞれ配置され、画素２から読み出された画素信号を処理し、処理後の画素信号（アナログ信号）を、図示しないセレクタに出力する。列回路５１〜列回路５５は、処理後の画素信号を、水平走査回路６から入力された列選択信号φＨ１〜φＨ５に応じて、図示しないセレクタに順次出力する。列回路５１〜列回路５５から出力された処理後の画素信号は、図示しないセレクタを介して、パルス計測回路８１〜パルス計測回路８５のいずれか１つに出力される。なお、列回路５１〜列回路５５で示した列回路５に続く数字は、画素アレイ３の列の番号を示す。

パルス計測回路８１〜パルス計測回路８５は、画素アレイ３の画素列とは対応せずに配置されている。パルス計測回路８１〜パルス計測回路８５は、図１に示したパルス計測回路８と同様に、列回路５１〜列回路５５のいずれか１つの列回路５から入力された処理後の画素信号に基づいたパルス信号を計測する。パルス計測回路８１〜パルス計測回路８５は、計測したパルス信号の情報（デジタルデータ）を、エンコーダ回路８３０にそれぞれ出力する。なお、パルス計測回路８１〜パルス計測回路８５で示したパルス計測回路８に続く数字は、パルス計測回路８の個数を表す。すなわち、光電変換装置２０においては、パルス計測回路８を５つ備えている場合の例である。なお、光電変換装置２０に備えるパルス計測回路８の個数は、本発明の第３の実施形態の光電変換装置２０と同様の構成に限定されるものではない。すなわち、本発明の第３の実施形態の光電変換装置２０では、画素アレイ３の画素列の数を同じ個数のパルス計測回路８を備えた場合を示したが、画素アレイ３の画素列の数よりも少ない個数のパルス計測回路８を備える構成とすることもできる。画素アレイ３の画素配列をベイヤー配列として、パルス計測回路８の個数を４とする場合、パルス計測回路８の各々が対応するカラーフィルタを有する画素の信号を処理する構成としてもよい。

水平走査回路６は、制御回路７から入力される水平制御信号に応じて、列回路５１〜列回路５５が処理した画素信号を列毎に出力させる。水平走査回路６は、列回路５１〜列回路５５が処理した画素信号を読み出す列に応じた列選択信号φＨ１〜φＨ５を、列回路５に出力する。なお、水平走査回路６が出力する列選択信号φＨ１〜φＨ５は、列回路５が処理した画素信号を出力させるための信号であれば、図１に示した列選択信号φＨ１〜φＨ５（パルス計測回路８が計測したパルス信号の情報を出力させるための信号）とは、異なる信号であってもよい。

エンコーダ回路８３０は、図１に示したエンコーダ回路８０と同様に、パルス計測回路８１〜パルス計測回路８５から入力されたパルス信号の情報（デジタルデータ）に基づいたデジタル値を出力する。なお、エンコーダ回路８３０には、例えば、制御回路７２から入力された選択信号に基づいて、パルス計測回路８１〜パルス計測回路８５からそれぞれ入力されるパルス信号の情報の内、いずれか１つのパルス信号の情報を選択する、図示しない選択回路を備えている。そして、エンコーダ回路８３０は、選択回路によって選択されたパルス信号の情報に基づいて、列回路５１〜列回路５５のいずれか１つの列回路５から出力された処理後の画素信号に応じたアナログ・デジタル変換後のデジタル値と同等のデジタル値を出力する。エンコーダ回路８３０が出力するデジタル値が、光電変換装置２０に入射した入射光量に応じたデジタル値（画像データ）となる。

このような構成によって、光電変換装置２０では、エンコーダ回路８３０が、制御回路７２によって選択されたパルス計測回路８が出力したパルス信号の情報に基づいたデジタル値を出力することができる。これにより、例えば、光電変換装置２０が、画素アレイ３の画素列の数と同じ個数のパルス計測回路８を備えていない場合でも、画素アレイ３の各画素列にそれぞれ配置された列回路５１〜列回路５５から出力された処理後の画素信号に応じたアナログ・デジタル変換後の画像データを出力することができる。

上記に述べたとおり、本第３の実施形態の光電変換装置２０でも、図１に示した光電変換装置１と同様の考えに基づいて、回路規模が小さい（小型化した）カラムＡ／Ｄ方式の光電変換装置を実現することができる。例えば、従来の光電変換装置において、画素アレイの画素列の数よりも少ない数のＡＤ変換器のみを搭載することによって回路規模を削減することが考えられるが、本第３の実施形態の光電変換装置２０では、従来の光電変換装置と同じ数のパルス計測回路８を搭載し、１つのエンコーダ回路８３０を、各パルス計測回路８で共有することによって、さらに、回路規模を削減した光電変換装置を実現することができる。

上記に述べたとおり、本発明を実施するための形態では、従来のカラムＡ／Ｄ方式の光電変換装置に搭載した複数のＡＤ変換器の代わりに、ＡＤ変換器と同じ数のパルス計測回路を搭載し、さらに、それぞれのパルス計測回路で共通に使用することができるＡＤ変換器よりも少ない数のエンコーダ回路を搭載する。この構成によって、従来のカラムＡ／Ｄ方式の光電変換装置に搭載されたＡＤ変換器と同様に、画素信号をアナログ・デジタル変換する。これにより、従来のカラムＡ／Ｄ方式の光電変換装置に搭載していたＡＤ変換器において冗長となっていた構成要素を削減することができ、光電変換装置を大型化させることなく、同等のデジタル値を出力することができるカラムＡ／Ｄ方式の光電変換装置を実現することができる。

なお、本実施形態においては、入力パルス信号φＰＬを、入力信号と基準電圧（ＧＮＤ）との電圧差に応じた遅延時間で周回させ、入力パルス信号φＰＬの周回数に応じたデジタル値を出力するＡＤ変換器で冗長となっている構成要素を共有する例について説明した。しかし、ＡＤ変換器の構成は、本実施形態に限定されるものではなく、入力されたアナログ信号をデジタル信号に変換するＡＤ変換器の構成において、それぞれのＡＤ変換器で冗長となっている構成要素が存在する場合であれば、どのような構成のＡＤ変換器であっても、本実施形態の考え方を適用することができる。

また、本実施形態においては、画素アレイ３と、パルス計測回路８との間に列回路５を配置した例について説明したが、列回路５を配置しなくても良く、画素２から読み出された画素信号をパルス計測回路８に入力し、例えば、パルス計測回路８１とエンコーダ回路８０とによって入力された画素信号をアナログ・デジタル変換する構成とすることもできる。

また、本実施形態においては、画素アレイ３内の画素の行方向および列方向の配置に関して、４行５列の例を示したが、画素の行方向および列方向の配置は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において画素を配置する行方向および列方向の数を変更することができる。

以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。

１，１０，２０・・・光電変換装置
２，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ１５，Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４，Ｐ２５，Ｐ３１，Ｐ３２，Ｐ３３，Ｐ３４，Ｐ３５，Ｐ４１，Ｐ４２，Ｐ４３，Ｐ４４，Ｐ４５・・・画素
３・・・画素アレイ
４・・・垂直走査回路
５，５１，５２，５３，５４，５５・・・列回路
６，６１，６２・・・水平走査回路（切り替え部）
７，７１，７２・・・制御回路（切り替え部）
８，８１，８２，８３，８４，８５・・・パルス計測回路（パルス計測部）
８１１，９０１・・・遅延回路（パルス計測部，パルス周回回路）
８１２，９０２・・・カウンタ（パルス計測部，カウンタ回路）
８１３，９０３・・・ラッチ（パルス計測部，ラッチ回路）
８０，８１０，８２０，８３０・・・エンコーダ回路（エンコーダ部）
８０１，９０４・・・エンコーダ（エンコーダ部，エンコーダ回路）
８０２，９０５・・・加算器（エンコーダ部，演算回路）
９０・・・画素ブロック
９，９１，９２，９３，９４，９５・・・ＡＤ変換器
Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８，Ｂ９，Ｂ１０，Ｂ１１，Ｂ１２，Ｂ１３，Ｂ１４，Ｂ１５，Ｂ１６，Ｂ１７，Ｂ１８，Ｂ１９，Ｂ２０・・・アレイブロック（サブアレイ）

Claims (5)

1. 光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が、二次元のＹ行Ｘ列に複数配置された画素アレイと、
   前記画素アレイの列毎に読み出された前記画素信号の電圧の大きさに応じて周回するパルス信号を計測し、該計測した前記パルス信号の情報を出力するｍ（ｍ≦Ｘ）個のパルス計測部と、
   前記パルス計測回路が計測したパルス信号の情報に基づいて、前記画素アレイの各列から読み出された前記画素信号に応じたデジタル値を出力するｋ（ｋ＜ｍ）個のエンコーダ部と、
   前記ｍ個のパルス計測部から出力される前記パルス信号の情報を順次切り替えて、前記ｋ個のエンコーダ部に入力させる切り替え部と、
   を備えることを特徴とする光電変換装置。
2. 前記パルス計測部は、
   前記画素アレイの列から読み出された前記画素信号の電圧の大きさに応じた遅延時間で前記パルス信号を遅延させる遅延ユニットがリング状に複数段接続したパルス周回回路と、
   前記パルス信号が前記パルス周回回路を所定時間内に周回した周回数を計数するカウンタ回路と、
   前記パルス信号が前記パルス周回回路を周回し、所定時間が経過したときの前記パルス周回回路内の各遅延ユニットの出力値を保持するラッチ回路と、
   を有し、
   前記カウンタ回路が計数した前記パルス信号の周回数と、前記ラッチ回路が保持した各遅延ユニットの出力値とを、前記パルス信号の情報として出力し、
   前記エンコーダ部は、
   前記パルス計測部から出力された前記パルス信号の情報に含まれる前記各遅延ユニットの出力値に基づいて、前記パルス信号が前記パルス周回回路内の前記遅延ユニットを通過した段数を算出するエンコーダ回路と、
   前記パルス計測部から出力された前記パルス信号の情報に含まれる前記パルス信号の周回数と、前記エンコーダ回路が算出した前記パルス信号が前記パルス周回回路内の前記遅延ユニットを通過した段数とに基づいて、前記画素アレイから読み出された前記画素信号に応じたデジタル値を算出する演算回路と、
   を有する、
   ことを特徴とする請求項１に記載の光電変換装置。
3. 前記画素アレイの列数Ｘと同じ個数の前記パルス計測部を備える、
   ことを特徴とする請求項２に記載の光電変換装置。
4. 前記画素アレイの列数Ｘより少ない個数の前記パルス計測部を備える、
   ことを特徴とする請求項２に記載の光電変換装置。
5. １個の前記エンコーダ部を備える、
   ことを特徴とする請求項３または請求項４に記載の光電変換装置。

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