JP4561439B2 - 撮像装置 - Google Patents

Description

本発明は、ＣＭＯＳ型の撮像素子をマトリックス状に配置して構成される撮像素子群を備えた撮像装置に関するものである。

従来より、撮像素子をマトリックス状に配置して構成される撮像素子群を備えた撮像装置として、例えば、下記特許文献１に開示される「撮像装置及び選択回路」がある。この種の撮像装置では、マトリックス状に配置されてセンサ部（撮像素子群）を構成する画素部（撮像素子）を各列ごとに選択可能な水平シフトレジスタ部および各行ごとに選択可能な垂直シフトレジスタ部により順番に走査することで、各画素部から画素信号を取り出し得るように構成している。そして、撮像素子数、つまり画素数の増加に伴って生じる周辺回路の規模の増大や走査時間の長期化の問題を解決する構成として、センサ部を複数の選択ブロックに分割し当該選択ブロック単位で走査し得るものが提案されている。

また、撮像素子として、ＣＭＯＳ型のもの（ＣＭＯＳイメージセンサ）を用いた撮像装置もあり、例えば、下記特許文献２に開示される「固体撮像装置」がある。この撮像装置においても、取り込み速度や消費電流等の問題点を課題とし、必要な範囲をブロック読み出しすることによってこれらの課題を解決し得る構成が提案されている。

これら特許文献１，２に開示される技術は、複数の撮像素子を所定範囲でブロック化し当該ブロック単位で走査したり読み飛ばしを行うことにより、解像度を低くしても高速に読み出すことを可能にするものである。
特開２００１−４５３８３号公報（第２頁〜第５頁、図１〜１１） 特開平１１−１９６３３２号公報（第２頁〜第６頁、図１〜９）

しかしながら、上記特許文献１に開示される「撮像装置及び選択回路」によると、選択ブロックの単位で画素部を走査可能に構成しているものの（特許文献１；図２、３）、各選択ブロック内の画素信号を順次読み出して外部に出力している（特許文献１；図４）。そのため、これらの画素信号を処理するためには、Ａ／Ｄ変換した後、一旦、メモリ装置等に記憶させてから、任意の画素の出力値を合計して処理する必要があるので、信号処理が煩雑になるばかりでなく、このようなメモリ装置やその周辺回路も必須となる。なお、特許文献１では、画像処理する際の一時的な記憶領域としてＤＲＡＭのメモリを用い、これに記憶されたデータをＭＰＵやカメラＤＳＰにより処理している。したがって、当該装置の出力処理が簡素になりにくく、また処理速度の向上を妨げ得るという課題がある。さらに当該装置の外部にメモリ装置等を必要とするため、システム全体としての大型化につながりしかも製品コストの上昇をも招くという課題がある。

また、上記特許文献２に開示される「固体撮像装置」には具体的な構成例は開示されていないが、特許文献１のものと同様に、一般に、Ａ／Ｄ変換した後、ディジタル信号処理する前に、画素データをメモリ装置等に記憶させる必要がある。そのため、この開示技術にも、このようなメモリ装置やその周辺回路が必須となると考えられ、前述同様の課題が存在する。また、たとえ、これらのメモリ装置等とＣＭＯＳ型の撮像素子とを、ＣＭＯＳ製造プロセスによって同一の半導体基板に形成できたとしても、当該メモリ装置等を組み込む面積が当該半導体基板上に必要になるため、記憶容量の増大に伴いチップサイズの大型化を招き得るし、メモリ装置やその周辺回路の規模によっては、さらなる製造コストの上昇をも招き得る。

その一方で、このようなメモリ装置を用いることなく各撮像素子から出力されたＡ／Ｄ変換後の画素信号を、すべてＭＰＵやＤＳＰによって信号処理する構成を採った場合には、例えば、まず各撮像素子による全体の画素信号を読み出した後、その信号処理結果に基づいて必要な範囲をブロック読み出して再び信号処理を行うことになる。このため、メモリ装置に対し２回以上の読み出し動作を強いられることから、ＭＰＵ等における処理速度の低下を招く。また、高速動作を要求される場合には、撮像素子に対する読み出し回数が増加することから、処理時間の増大を招き当該要求に応え難いという課題がある。これに対し、メモリアクセス時間を短縮可能な半導体デバイスをメモリ装置やＭＰＵ等に利用することでこのような課題を解決し得るが、高速化に伴う消費電力や発熱量の増大といった新たな課題が発生する。

本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、外部における信号処理を簡素にし得る撮像装置を提供することにある。
また、本発明の別の目的は、外部における信号処理の速度を向上し得る撮像装置を提供することである。
さらに、本発明の別の目的は、当該装置や当該装置を含めたシステム全体を小型化し得る撮像装置を提供することである。

上記目的を達成するため、特許請求の範囲に記載の請求項１の撮像装置［２０］では、ＣＭＯＳ型の撮像素子［２２］をマトリックス状に配置して構成される撮像素子群［２１］を複数の領域［Ｗ11〜ＷNM］に分割し各領域［Ｗ11〜ＷNM］ごとに画像信号［Ｄｗ］を出力する撮像装置であって、前記複数の領域［Ｗ11〜ＷNM］ごとに設けられ、当該領域［Ｗ11〜ＷNM］内に配置される複数の撮像素子［２２］から出力される電荷を集め集約電荷として出力可能な複数の電荷集約手段［２３］と、前記複数の電荷集約手段［２３］からそれぞれ出力される前記複数の集約電荷の中から１以上の任意の集約電荷を選択し出力可能な集約電荷選択手段［２６，２７］と、前記集約電荷選択手段［２６，２７］から出力される１以上の任意の集約電荷を合成電荷として蓄積可能かつ合成可能な電荷蓄積手段［ＥＣ］と、前記電荷蓄積手段［ＥＣ］に蓄えられた前記合成電荷を画像信号［Ｄｗ］に変換して出力可能な画像信号出力手段［ＡＤＣ］と、を備えることを技術的特徴とする。なお、［ ］内の数字等は、［発明を実施するための最良の形態］の欄で説明する符号に対応し得るものである（以下同じ）。また、Ｗ11やＷNM等、Ｗの添字は正の整数を示す。

特許請求の範囲に記載の請求項２の撮像装置［２０］では、請求項１に記載の撮像装置［２０］において、前記集約電荷選択手段［３６，３７］は、前記複数の電荷集約手段［２３］から出力される前記複数の集約電荷を所定の順番で繰り返し選択し前記電荷蓄積手段［ＥＣ］に出力することを技術的特徴とする。

特許請求の範囲に記載の請求項３の撮像装置［２０］では、請求項１または２に記載の撮像装置［２０］において、前記複数の領域［Ｗ11〜ＷNM］のうち、１以上の任意の領域［ＷIJ〜ＷKL］を選択可能な領域選択手段［３７］と、前記領域選択手段［３７］に選択された領域［Ｗ11〜ＷNM］内に配置される複数の撮像素子［２２］から所定の順番に電荷を出力可能に当該複数の撮像素子［２２］を制御し得る領域内画素電荷出力制御手段［３８］と、を備えることを技術的特徴とする。

特許請求の範囲に記載の請求項４の撮像装置［２０］では、前記複数の領域［Ｗ11〜ＷNM］にかかわりなく、所定の順番に電荷を出力可能に前記複数の撮像素子［２２］を制御し得る画素電荷出力制御手段［３２ｈ，３２ｖ］を備えた請求項３に記載の撮像装置であって、前記領域内画素電荷出力制御手段［３９］は、前記画素電荷出力制御手段［３２ｈ，３２ｖ］の一部または全部を構成することを技術的特徴とする。

特許請求の範囲に記載の請求項５の撮像装置［２０］では、請求項１〜４のいずれか一項に記載の撮像装置［２０］において、前記電荷集約手段［２３］、前記集約電荷選択手段［２６，２７］、前記電荷蓄積手段［ＥＣ］および前記画像信号出力手段［ＡＤＣ］の少なくとも１つは、前記撮像素子群［２１］を形成する半導体基板に形成されることを技術的特徴とする。

また、上記目的を達成するため、特許請求の範囲に記載の請求項６の撮像装置［２０’］では、ＣＭＯＳ型の撮像素子［２２］をマトリックス状に配置して構成される撮像素子群［２１］を複数の領域［Ｗ11〜ＷNM］に分割し各領域［Ｗ11〜ＷNM］ごとに画像信号［Ｄｗ］を出力する撮像装置であって、前記複数の領域［Ｗ11〜ＷNM］のそれぞれに設けられ、または前記複数の領域［Ｗ11〜ＷNM］の２以上に共通に設けられ、当該領域［Ｗ11〜ＷNM］内に配置される複数の撮像素子［２２］から出力される電荷を合成電荷として蓄積可能かつ合成可能な複数の電荷蓄積手段［ＥＣ］と、前記複数の電荷蓄積手段［ＥＣ］ごとに設けられ、前記電荷蓄積手段［ＥＣ］に蓄えられた合成電荷を画像信号［ｄｗ］に変換して出力可能な複数の画像信号出力手段［ＡＤＣ］と、前記複数の画像信号出力手段［ＡＤＣ］から出力される複数の画像信号［ｄｗ］の中から任意の画像信号［Ｄｗ］を選択し出力可能な出力信号選択手段［３４，３５］と、を備えることを技術的特徴とする。

特許請求の範囲に記載の請求項７の撮像装置［２０’］では、請求項６に記載の撮像装置［２０’］において、前記出力信号選択手段［３４，３５］は、前記複数の画像信号出力手段［ＡＤＣ］から出力される複数の画像信号［ｄｗ］を所定の順番で繰り返し選択して出力することを技術的特徴とする。

特許請求の範囲に記載の請求項８の撮像装置［２０’］では、請求項６または７に記載の撮像装置［２０’］において、前記複数の領域［Ｗ11〜ＷNM］のうち、１以上の任意の領域［ＷIJ〜ＷKL］を選択可能な領域選択手段［３７］と、前記領域選択手段［３７］に選択された領域［Ｗ11〜ＷNM］内に配置される複数の撮像素子［２２］から所定の順番に電荷を出力可能に当該複数の撮像素子［２２］を制御し得る領域内画素電荷出力制御手段［３８］と、を備えることを技術的特徴とする。

特許請求の範囲に記載の請求項９の撮像装置［２０’］では、前記複数の領域［Ｗ11〜ＷNM］にかかわりなく、所定の順番に電荷を出力可能に前記複数の撮像素子［２２］を制御し得る画素電荷出力制御手段［３２ｈ，３２ｖ］を備えた請求項８に記載の撮像装置であって、前記領域内画素電荷出力制御手段［３９］は、前記画素電荷出力制御手段［３２ｈ，３２ｖ］の一部または全部を構成することを技術的特徴とする。

特許請求の範囲に記載の請求項１０の撮像装置［２０’］では、請求項６〜９のいずれか一項に記載の撮像装置［２０’］において、前記電荷蓄積手段［ＥＣ］、前記画像信号出力手段［ＡＤＣ］および前記出力信号選択手段［３４，３５］の少なくとも１つは、前記撮像素子群［２１］を形成する半導体基板に形成されることを技術的特徴とする。

請求項１の発明では、複数の電荷集約手段［２３］により、複数の領域［Ｗ11〜ＷNM］ごとに当該領域［Ｗ11〜ＷNM］内に配置される複数の撮像素子［２２］から出力される電荷を集約電荷として集めて出力し、このそれぞれ出力される複数の集約電荷の中から１以上の任意の集約電荷を集約電荷選択手段［２６，２７］により選択して出力する。そして、集約電荷選択手段［２６，２７］から出力される１以上の任意の集約電荷を、電荷蓄積手段［ＥＣ］により合成電荷として蓄積かつ合成し、さらにこの電荷蓄積手段［ＥＣ］に蓄えられた合成電荷を画像信号出力手段［ＡＤＣ］により画像信号［Ｄｗ］に変換して出力する。

これにより、当該各領域［Ｗ11〜ＷNM］ごとに集約された電荷、つまり各領域［Ｗ11〜ＷNM］ごとの集約電荷のうち、任意のものを画像信号として出力することや、複数の任意の集約電荷を合成して画像信号として出力することできるので、別途画素信号（電荷）を合成する回路や処理を設けることなく、解像度の低い画像を容易に得ることができる。したがって、外部における信号処理回路等を簡素に構成することができ、また外部において画素信号（電荷）を合成する処理を必要としなくなるため、外部における信号処理の速度を向上させることができる。さらに、従来、画素信号（電荷）を合成するために必要であったメモリ装置やその周辺回路等が不要になるので、当該装置を含めたシステム全体を小型化することができる。またそのぶん、低コストにシステムを構成することができる。

請求項２の発明では、集約電荷選択手段［３６，３７］は、複数の電荷集約手段［２３］から出力される複数の集約電荷を所定の順番で繰り返し選択し電荷蓄積手段［ＥＣ］に出力する。これにより、当該複数の集約電荷を出力する任意の領域［ＷIJ〜ＷKL］においては、解像度が低いながらも繰り返し画像信号が得られる。このため、例えば、特定の範囲について目標とする対象物を追跡して画像信号を取得したい場合に、そのための回路や制御処理を外部に設けることなく、容易かつ速やかに所望の画像信号を得ることができる。したがって、外部における信号処理をより簡素にしたり、処理速度を向上させることができる。また、さらに、当該装置を含めたシステム全体を小型化にすることができる。

請求項３の発明では、領域選択手段［３７］により、複数の領域［Ｗ11〜ＷNM］のうち１以上の任意の領域［ＷIJ〜ＷKL］を選択し、領域内画素電荷出力制御手段［３８］により、領域選択手段［３７］に選択された領域［Ｗ11〜ＷNM］内に配置される複数の撮像素子［２２］から所定の順番に電荷を出力可能に当該複数の撮像素子［２２］を制御する。これにより、複数の領域［Ｗ11〜ＷNM］のうち、任意の領域［ＷIJ〜ＷKL］内に配置される複数の撮像素子［２２］から所定の順番に電荷が出力されるので、当該任意の領域［ＷIJ〜ＷKL］内において解像度の高い画像信号を取得することができる。このため、例えば、各領域［Ｗ11〜ＷNM］ごとの集約電荷による低解像度の画像信号によって目標の対象物を認識した場合、当該対象物の存在範囲を当該任意の領域［ＷIJ〜ＷKL］に設定することで、高解像度の画像信号により当該対象物を認識することができる。つまり、別途高解像度の画像信号を得るための回路や処理を外部に設けることなく、低解像度および高解像度の画像信号をいずれも出力することができる。したがって、外部における信号処理をより一層簡素にしたり、処理速度を一層向上させることができる。また、当該装置を含めたシステム全体をより小型化にすることができる。

請求項４の発明では、複数の領域［Ｗ11〜ＷNM］にかかわりなく、所定の順番に電荷を出力可能に複数の撮像素子［２２］を制御し得る画素電荷出力制御手段［３２ｈ，３２ｖ］を備えた請求項３に記載の撮像装置であって、領域内画素電荷出力制御手段［３９］は、画素電荷出力制御手段［３２ｈ，３２ｖ］の一部または全部を構成する。これにより、通常、備えている画素電荷出力制御手段［３２ｈ，３２ｖ］を構成する回路素子の一部または全部を用いて領域内画素電荷出力制御手段［３９］を構成できるので、これらを用いない場合に比べて回路規模を小さくすることができる。したがって、当該装置を含めたシステム全体をより一層小型化にすることができる。

請求項５の発明では、電荷集約手段［２３］、集約電荷選択手段［２６，２７］、電荷蓄積手段［ＥＣ］および画像信号出力手段［ＡＤＣ］の少なくとも１つは、撮像素子群［２１］を形成する半導体基板に形成される。これにより、これらを撮像素子群［２１］と同一の半導体チップに構成することができる。したがって、撮像素子群［２１］を形成する半導体基板とは別個に、電荷集約手段［２３］、集約電荷選択手段［２６，２７］、電荷蓄積手段［ＥＣ］および画像信号出力手段［ＡＤＣ］を設ける場合に比べ、当該装置を小型化にすることができる。

請求項６の発明では、複数の電荷蓄積手段［ＥＣ］により、複数の領域［Ｗ11〜ＷNM］内に配置される複数の撮像素子［２２］から出力される電荷を合成電荷として蓄積し合成し、複数の画像信号出力手段［ＡＤＣ］によりこの合成電荷を画像信号［ｄｗ］に変換して出力する。そして、出力信号選択手段［３４，３５］により、複数の画像信号出力手段［ＡＤＣ］から出力される複数の画像信号［ｄｗ］の中から任意の画像信号［Ｄｗ］を選択し出力する。

これにより、当該各領域［Ｗ11〜ＷNM］ごとに合成された合成電荷や２以上の領域［Ｗ11,Ｗ12,…］に共通に合成された合成電荷を画像信号［ｄｗ］に変換したものを任意に選択して出力することができるので、別途画素信号（電荷）を合成する回路や処理を設けることなく、解像度の低い画像を容易に得ることができる。したがって、外部における信号処理回路等を簡素に構成することができ、また外部において画素信号（電荷）を合成する処理を必要としなくなるため、外部における信号処理の速度を向上させることができる。さらに、従来、画素信号（電荷）を合成するために必要であったメモリ装置やその周辺回路等が不要になるので、当該装置を含めたシステム全体を小型化することができる。またそのぶん、低コストにシステムを構成することができる。なお、請求項１の発明に比べると電荷蓄積手段［ＥＣ］を複数設ける必要があるものの、各領域［Ｗ11〜ＷNM］ごと等に電荷蓄積手段［ＥＣ］を設けるため、請求項１の発明に比べると１つの電荷蓄積手段［ＥＣ］を蓄積容量の小さなものにすることができる。したがって、大容量の電荷蓄積手段［ＥＣ］を構成することが困難な場合にも、構成し得る点で請求項１の発明に比べ有利となる。

請求項７の発明では、出力信号選択手段［３４，３５］は、複数の画像信号出力手段［ＡＤＣ］から出力される複数の画像信号［ｄｗ］を所定の順番で繰り返し選択して出力する。これにより、当該複数の画像信号［ｄｗ］に対応する任意の領域［ＷIJ〜ＷKL］においては、解像度が低いながらも繰り返し画像信号が得られる。このため、例えば、特定の範囲について目標とする対象物を追跡して画像信号を取得したい場合に、そのための回路や制御処理を外部に設けることなく、容易かつ速やかに所望の画像信号を得ることができる。したがって、外部における信号処理をより簡素にしたり、処理速度を向上させることができる。また、さらに、当該装置を含めたシステム全体を小型化にすることができる。

請求項８の発明では、領域選択手段［３７］により、複数の領域［Ｗ11〜ＷNM］のうち１以上の任意の領域［ＷIJ〜ＷKL］を選択し、領域内画素電荷出力制御手段［３８］により、領域選択手段［３７］に選択された領域［Ｗ11〜ＷNM］内に配置される複数の撮像素子［２２］から所定の順番に電荷を出力可能に当該複数の撮像素子［２２］を制御する。これにより、複数の領域［Ｗ11〜ＷNM］のうち、任意の領域［ＷIJ〜ＷKL］内に配置される複数の撮像素子［２２］から所定の順番に電荷が出力されるので、当該任意の領域［ＷIJ〜ＷKL］内において解像度の高い画像信号を取得することができる。このため、例えば、各領域［Ｗ11〜ＷNM］ごとの合成電荷による低解像度の画像信号によって目標の対象物を認識した場合、当該対象物の存在範囲を当該任意の領域［ＷIJ〜ＷKL］に設定することで、高解像度の画像信号により当該対象物を認識することができる。つまり、別途高解像度の画像信号を得るための回路や処理を外部に設けることなく、低解像度および高解像度の画像信号をいずれも出力することができる。したがって、外部における信号処理をより一層簡素にしたり、処理速度を一層向上させることができる。また、当該装置を含めたシステム全体をより小型化にすることができる。

請求項９の発明では、複数の領域［Ｗ11〜ＷNM］にかかわりなく、所定の順番に電荷を出力可能に複数の撮像素子［２２］を制御し得る画素電荷出力制御手段［３２ｈ，３２ｖ］を備えた請求項８に記載の撮像装置であって、領域内画素電荷出力制御手段［３９］は、画素電荷出力制御手段［３２ｈ，３２ｖ］の一部または全部を構成する。これにより、通常、備えている画素電荷出力制御手段［３２ｈ，３２ｖ］を構成する回路素子の一部または全部を用いて領域内画素電荷出力制御手段［３９］を構成できるので、これらを用いない場合に比べて回路規模を小さくすることができる。したがって、当該装置を含めたシステム全体をより一層小型化にすることができる。

請求項１０の発明では、電荷蓄積手段［ＥＣ］、画像信号出力手段［ＡＤＣ］および出力信号選択手段［３４，３５］の少なくとも１つは、撮像素子群［２１］を形成する半導体基板に形成される。これにより、これらを撮像素子群［２１］と同一の半導体チップに構成することができる。したがって、撮像素子群［２１］を形成する半導体基板とは別個に、電荷蓄積手段［ＥＣ］、画像信号出力手段［ＡＤＣ］および出力信号選択手段［３４，３５］を設ける場合に比べ、当該装置を小型化にすることができる。

以下、本発明の撮像装置の実施形態について図を参照して説明する。まず、本発明の一実施形態に係るイメージャ２０の基本構成を図１および図４に基づいて説明する。図１に示すように、イメージャ２０は、主に、イメージャフォトアレイ２１、画素信号出力回路３１、水平シフトレジスタ３２ｈ、垂直シフトレジスタ３２ｖ、出力バッファＢff等により構成されている。

イメージャフォトアレイ２１は、マトリックス状に配置された複数のイメージャ単位画素（以下「単位画素」という）２２を備えている。即ち、イメージャフォトアレイ２１では、各行に設けられた制御線Ｌｖと各列に設けられた出力線Ｌｏとにより形成される各格子点において、単位画素２２をそれぞれ制御線Ｌｖおよび出力線Ｌｏに接続することで、水平シフトレジスタ３２ｈおよび垂直シフトレジスタ３２ｖにより各単位画素２２を任意に選択可能に構成されている。

また、本実施形態に係るイメージャ２０では、これら複数の単位画素２２からなるイメージャフォトアレイ２１を所定の領域（以下「サブウィンドウ」という）に分割可能に構成している。例えば、９個の単位画素２２を３行３列に配置したサブウィンドウＷ11,Ｗ12,…,Ｗ1M,Ｗ21,Ｗ22,…,ＷN1,…,ＷNM（添字のＮ,Ｍは正の整数、以下「サブウィンドウＷ11〜ＷNM」という）を設定することで、後述するように、イメージャ２０は、サブウィンドウＷ11〜ＷNMごとにサブウィンドウ内の単位画素２２をまとめて選択し得るように構成されている。なお、イメージャフォトアレイ２１は、特許請求の範囲に記載の「撮像素子群」に相当し得るもので、またサブウィンドウＷ11〜ＷNMは、特許請求の範囲に記載の「複数の領域」に相当し得るものである。

単位画素２２は、ＣＭＯＳ製造プロセスにより形成される半導体デバイスで、例えば、ＣＭＯＳ型のフォトダイオードＰＤとＭＯＳトランジスタＭＴとにより構成されている。即ち、図４(A) に示すように、フォトダイオードＰＤのカソード端子にＭＯＳトランジスタＭＴのドレイン端子を接続し、フォトダイオードＰＤのアノード端子にアースを接続する。またＭＯＳトランジスタＭＴのゲート端子に制御線Ｌｖを接続し、さらにＭＯＳトランジスタＭＴのソース端子に出力線Ｌｏを接続する。これにより、制御線Ｌｖを介してＭＯＳトランジスタＭＴのゲート端子に選択信号を印加すると、ＭＯＳトランジスタＭＴをオン状態にできるので、フォトダイオードＰＤに蓄積された電荷を画素信号として出力線Ｌｏに出力することが可能となる。なお、単位画素２２は、特許請求の範囲に記載の「撮像素子」に相当し得るものである。

画素信号出力回路３１は、各出力線Ｌｏを介して各単位画素２２から出力される画素信号（電荷）を選択する回路で、各出力線Ｌｏに対応した複数のスイッチングトランジスタＴｒを備えている。即ち、出力線ＬｏにＭＯＳトランジスタＴｒのドレイン端子を接続し、ＭＯＳトランジスタＭＴのソース端子に共通出力線Ｌｃを接続し、ＭＯＳトランジスタＭＴのゲート端子に制御線Ｌｈを接続する。なお、本実施形態では、ＭＯＳトランジスタＴｒのドレイン端子と出力線Ｌｏとの間には、二重相関サンプリング（ＣＤＳ）法によるノイズ除去回路Ｎｒを介在させているため、画素信号（電荷）に含まれるノイズ成分を効果的に除去可能にしている。これにより、制御線Ｌｈを介してＭＯＳトランジスタＴｒのゲート端子に選択信号を印加すると、ＭＯＳトランジスタＭＴをオン状態にできるので、出力線Ｌｏから入力される画素信号（電荷）を共通出力線Ｌｃに出力することが可能となる。

水平シフトレジスタ３２ｈは、シリアル入力された水平選択データＳＬｈを水平クロックＣＫｈのタイミングに従って各制御線Ｌｈにパラレル出力可能なロジック回路で、例えばＤフリップフロップを多段に接続して構成されている。即ち、この水平シフトレジスタ３２ｈからは、クロックタイミングに従って各列ごとに選択可能に各制御線Ｌｈに選択信号を順次出力するため、当該選択信号により画素信号出力回路３１の各ＭＯＳトランジスタＴｒを各列ごとに順番にオンオフする。これにより、出力線Ｌｏを介して単位画素２２から画素信号（電荷）を取り出すことが可能となる。なお、水平シフトレジスタ３２ｈは、特許請求の範囲に記載の「画素電荷出力制御手段」に相当し得るものである。

垂直シフトレジスタ３２ｖも、水平シフトレジスタ３２ｈと同様に、シリアル入力のデータをパラレル出力し得るロジック回路（例えばＤフリップフロップを多段に接続して構成）で、垂直選択データＳＬｖを垂直クロックＣＫｖのタイミングに従って各制御線Ｌｖにパラレル出力する。即ち、この垂直シフトレジスタ３２ｖからは、クロックタイミングに従って各行ごとに選択可能に各制御線Ｌｖに選択信号を順次出力するため、当該選択信号により各単位画素２２のＭＯＳトランジスタＭＴを各行ごとに順番にオンオフする。これにより、当該単位画素２２のフォトダイオードＰＤに蓄積された電荷を画素信号として出力線Ｌｏに出力可能にする。なお、垂直シフトレジスタ３２ｖは、特許請求の範囲に記載の「画素電荷出力制御手段」に相当し得るものである。

出力バッファＢffは、外部回路に対して必要な出力電流を確保したり、インピーダンス整合等をとるための緩衝増幅器で、画素信号出力回路３１の共通出力線Ｌｃを入力することにより、各単位画素２２から出力された画素信号（電荷）をイメージャ信号Ｄｐとして外部出力可能にしている。

このような基本構成をイメージャ２０において構成することにより、垂直シフトレジスタ３２ｖから出力される選択信号がマトリックス状に配置される各単位画素２２の行ごとに順番に印加、つまり垂直方向に走査されるため、当該選択信号の印加により選択された行ごとの各単位画素２２では、ＭＯＳトランジスタＭＴがオン状態になるとともに、フォトダイオードＰＤに蓄積されていた電荷が当該オン状態のＭＯＳトランジスタＭＴを介して各出力線Ｌｏに出力される。一方、水平シフトレジスタ３２ｈから出力される選択信号は、マトリックスの各列に対応する画素信号出力回路３１の各ＭＯＳトランジスタＴｒに順番に印加、つまり水平方向に走査されるため、当該選択信号の印加により順次選択されてオン状態になったＭＯＳトランジスタＴｒを介して各出力線Ｌｏが順番に共通出力線Ｌｃに接続される。

これにより、垂直シフトレジスタ３２ｖに選択された行の各単位画素２２から出力される画素信号（電荷）のうち、水平シフトレジスタ３２ｈに選択された列に対応した出力線Ｌｏに出力されたものが共通出力線Ｌｃを介して出力バッファＢffに入力される。このため、垂直シフトレジスタ３２ｖによる行の選択タイミングと水平シフトレジスタ３２ｈによる列の選択タイミングとの組み合わせにより、マトリックス状に配置された複数の単位画素２２を水平方向および垂直方向に順番に走査してそれぞれ単位画素２２について画素信号（電荷）を得ることができる。したがって、各単位画素２２から得られる画素信号（電荷）を出力バッファＢffからイメージャ信号Ｄｐとして得ることが可能となる。

次に、上述した基本構成を成すイメージャ２０に、マトリックス状に配置された複数の単位画素２２をサブウィンドウＷ11〜ＷNMごとに分割し得る構成を付加したものを、図２および図４に基づいて説明する。
前述したように、本実施形態に係るイメージャ２０は、マトリックス状に配置された複数の単位画素２２を例えば９個（３行３列）づつの単位画素２２に分割したサブウィンドウの概念を形成し、当該サブウィンドウごとに集められた電荷（集約電荷）を取り出し得るように構成されている。以下、図２を参照してサブウィンドウＷ31を例に説明するが、他のサブウィンドウＷ11,Ｗ12,Ｗ13,Ｗ21,Ｗ22,Ｗ23,Ｗ32,Ｗ33,…,ＷNMについても同様に説明できる。

即ち、サブウィンドウＷ31を構成する９個の単位画素２２（Ｐａ,Ｐｂ,Ｐｃ,Ｐｄ,Ｐｅ,Ｐｆ,Ｐｇ,Ｐｈ,Ｐｉ）は、それぞれの出力が結合回路２３によって束ねられるように接続されることで、それぞれ出力される画素信号（電荷）を集約電荷として集め、水平ＳＢＷ出力選択スイッチアレイ２６のＭＯＳスイッチ２６ａに出力可能に構成されている。

水平ＳＢＷ出力選択スイッチアレイ２６は、水平方向に並ぶ各サブウィンドウＷ11〜ＷNMを選択し得る半導体スイッチ群で、例えば、ＭＯＳスイッチ（ＭＯＳトランジスタ）２６ａ，２６ｂ，２６ｃにより構成されている。ここからは、サブウィンドウＷ31に接続される水平ＳＢＷ出力選択スイッチアレイ２６を例に説明する。

当該水平ＳＢＷ出力選択スイッチアレイ２６は、サブウィンドウＷ31の出力を制御するＭＯＳスイッチ２６ａ、サブウィンドウＷ32の出力を制御するＭＯＳスイッチ２６ｂおよびサブウィンドウＷ33の出力を制御するＭＯＳスイッチ２６ｃからなり、各ＭＯＳスイッチのドレイン端子を入力端子に設定し、各ＭＯＳスイッチのソース端子を共通の出力端子に設定する。これにより、各ＭＯＳスイッチの各ゲート端子に入力される電圧状態（Ｈレベルの場合にオン、Ｌレベルの場合にオフ）により各スイッチをオンオフ制御して水平方向に並ぶそれぞれのサブウィンドウＷ31,Ｗ32,Ｗ33の出力の可否を制御している。つまり、集約電荷の取り出し得るサブウィンドウＷ31,Ｗ32,Ｗ33を水平方向に選択可能にしている。

また、同様に構成される水平ＳＢＷ出力選択スイッチアレイ２６を各行ごとに設け、各ＭＯＳスイッチのゲート端子を垂直方向（例えば、サブウィンドウＷ11のゲート端子、サブウィンドウＷ21のゲート端子およびサブウィンドウＷ31のゲート端子）に接続することで、サブウィンドウＷ11,Ｗ12,Ｗ13やサブウィンドウＷ21,Ｗ22,Ｗ23についても水平方向の選択を可能にしている。

このように各行ごとに設けられる水平ＳＢＷ出力選択スイッチアレイ２６は、それぞれの出力端子が垂直ＳＢＷ出力選択スイッチアレイ２７に入力されている。即ち、水平ＳＢＷ出力選択スイッチアレイ２６と同様に構成される垂直ＳＢＷ出力選択スイッチアレイ２７の各入力端子に、各行ごとの水平ＳＢＷ出力選択スイッチアレイ２６の出力端子を接続する。これにより、水平ＳＢＷ出力選択スイッチアレイ２６により水平方向に束ねられた３つのサブウィンドウ（例えばサブウィンドウＷ11,Ｗ12,Ｗ13、サブウィンドウＷ21,Ｗ22,Ｗ23、サブウィンドウＷ31,Ｗ32,Ｗ33）の垂直方向の選択を可能にしている。

水平ＳＢＷ出力選択スイッチアレイ２６および垂直ＳＢＷ出力選択スイッチアレイ２７をこのように構成し各サブウィンドウＷ11〜ＷNMに接続することにより、ＳＢＷ選択回路３５から出力される制御信号によって、サブウィンドウＷ11〜ＷNMを選択することができる。即ち、集約電荷を取り出すべきサブウィンドウＷ11〜ＷNMを２次元座標（ＮＭ行列）により選択し得る制御信号を、水平ＳＢＷ出力選択スイッチアレイ２６および垂直ＳＢＷ出力選択スイッチアレイ２７にそれぞれ入力することによって集約電荷の出力を許容するサブウィンドウを特定する。

図２には、水平ＳＢＷ出力選択スイッチアレイ２６に入力する水平方向の制御信号φＳＷ01,φＳＷ02,φＳＷ03を出力可能なＳＢＷ選択回路３５の構成例が示されている。即ち、このＳＢＷ選択回路３５は、３行３列に配置された９個のサブウィンドウＷ11,Ｗ12,Ｗ13,Ｗ21,Ｗ22,Ｗ23,Ｗ31,Ｗ32,Ｗ33（以下「Ｗ11〜Ｗ33」という）に対し水平方向の選択を可能にする制御信号φＳＷ01,φＳＷ02,φＳＷ03を出力可能なデコーダ回路により構成されており、ＡＮＤ回路３５ａ,３５ｂ,３５ｃ、インバータ回路３５ｄ,３５ｅからなる。そして、例えば、サブウィンドウ水平選択信号として「ＳＷh0＝０，ＳＷh1＝０」が入力されると、制御信号φＳＷ01＝１,φＳＷ02＝０,φＳＷ03＝０を出力し、「ＳＷh0＝１，ＳＷh1＝０」が入力されると、制御信号φＳＷ01＝０,φＳＷ02＝１,φＳＷ03＝０を出力し、「ＳＷh0＝０，ＳＷh1＝１」が入力されると、制御信号φＳＷ01＝０,φＳＷ02＝０,φＳＷ03＝１を出力し、「ＳＷh0＝１，ＳＷh1＝１」が入力されると、制御信号φＳＷ01＝０,φＳＷ02＝０,φＳＷ03＝０を出力し得る構成を採っている。

なお、垂直ＳＢＷ出力選択スイッチアレイ２７に入力する垂直方向の制御信号φＳＷ10,φＳＷ20,φＳＷ30を出力可能なＳＢＷ選択回路は図示されていないが、ＳＢＷ選択回路３５と同様に、デコーダ回路により構成されている。そして、ＳＢＷ選択回路３５と同様に、サブウィンドウ垂直選択信号として「ＳＷv0＝０，ＳＷv1＝０」が入力されると、制御信号φＳＷ10＝１,φＳＷ20＝０,φＳＷ30＝０を出力し、「ＳＷv0＝１，ＳＷv1＝０」が入力されると、制御信号φＳＷ10＝０,φＳＷ20＝１,φＳＷ30＝０を出力し、「ＳＷv0＝０，ＳＷv1＝１」が入力されると、制御信号φＳＷ10＝０,φＳＷ20＝０,φＳＷ30＝１を出力し、「ＳＷv0＝１，ＳＷv1＝１」が入力されると、制御信号φＳＷ10＝０,φＳＷ20＝０,φＳＷ30＝０を出力し得る構成を採っている。

このように水平ＳＢＷ出力選択スイッチアレイ２６および垂直ＳＢＷ出力選択スイッチアレイ２７によって選択されたサブウィンドウＷ11〜ＷNMから出力される集約電荷は、垂直ＳＢＷ出力選択スイッチアレイ２７の出力側に接続されるＳＢＷ画像信号出力部２４に入力される。ここで、ＳＢＷ画像信号出力部２４の構成を図４(B) を参照して説明する。

図４(B) に示すように、ＳＢＷ画像信号出力部２４は、入力端子Ｐi1,Ｐi2から入力された電荷を蓄積可能な電荷蓄積素子ＥＣと、電荷蓄積素子ＥＣに蓄積された電荷をディジタル信号に変換し出力端子Ｐｏから出力可能なＡＤ変換器ＡＤＣとにより構成されている。なお、電荷蓄積素子ＥＣは、特許請求の範囲に記載の「電荷蓄積手段」に相当し得るもので、またＡＤ変換器ＡＤＣは、特許請求の範囲に記載の「画像信号出力手段」に相当し得るものである。

電荷蓄積素子ＥＣは、例えば、ＣＭＯＳプロセスにより形成可能な半導体キャパシタで、垂直ＳＢＷ出力選択スイッチアレイ２７から出力される集約電荷を蓄積可能に構成されている。この電荷蓄積素子ＥＣは、垂直ＳＢＷ出力選択スイッチアレイ２７から出力される集約電荷が複数のサブウィンドウＷ11〜ＷNMから出力されるものである場合には、それらを全て入力することにより１以上の任意の集約電荷を合成電荷として蓄積かつ合成することができる。なお、図４(B) に示すＳＢＷ画像信号出力部２４には、入力端子が２端子存在するのは、他の実施形態として後述するイメージャ２０’では（図３）、便宜上２入力構成を採っているからである。

このＡＤ変換器ＡＤＣは、アナログ信号をディジタル信号に変換し得る機能を有するもので、電荷蓄積素子ＥＣに蓄積された合成電荷を所定のタイミングで取り出して、ディジタル信号に変換可能にしている。ＡＤ変換器ＡＤＣから出力されるディジタル信号は、サブウィンドウ信号Ｄｗとして出力される画像信号で、アナログ量としての合成電荷量を２値表現したものである。なお、このＡＤ変換器ＡＤＣも、電荷蓄積素子ＥＣと同様、例えば、ＣＭＯＳプロセスにより形成可能なものである。

このように本実施形態に係るイメージャ２０では、図１を参照して説明した基本構成に加えて、サブウィンドウＷ11〜ＷNMごとに設けられる複数の結合回路２３により、サブウィンドウＷ11〜ＷNMごとに当該サブウィンドウＷ11〜ＷNM内に配置される複数の単位画素２２から出力される電荷を集約電荷として集めて出力し、それぞれ出力される複数の集約電荷の中から１以上の任意の集約電荷を水平ＳＢＷ出力選択スイッチアレイ２６および垂直ＳＢＷ出力選択スイッチアレイ２７により選択して出力する。そして、水平ＳＢＷ出力選択スイッチアレイ２６および垂直ＳＢＷ出力選択スイッチアレイ２７から出力される１以上の任意の集約電荷を、電荷蓄積素子ＥＣにより合成電荷として蓄積かつ合成し、さらにこの電荷蓄積素子ＥＣに蓄えられた合成電荷をＡＤ変換器ＡＤＣによりサブウィンドウ信号Ｄｗに変換して出力する。

これにより、当該各サブウィンドウＷ11〜ＷNMごとに集約された電荷、つまり各サブウィンドウＷ11〜ＷNMごとの集約電荷のうち、任意のものをサブウィンドウ信号Ｄｗとして出力することや、複数の任意の集約電荷を合成してサブウィンドウ信号Ｄｗとして出力することできる。このため、各単位画素２２から得られる画素信号（電荷）をイメージャ信号Ｄｐとして得る場合に比べ、別途外部にイメージャ信号Ｄｐ（電荷）を合成する回路や処理を設けることなく、解像度の低い画像を容易に得ることができる。したがって、本実施形態に係るイメージャ２０では、外部における信号処理回路等を簡素に構成することができ、また外部において画素信号（電荷）を合成する処理を必要としなくなるため、外部における信号処理の速度を向上させることができる。さらに、従来、画素信号（電荷）を合成するために必要であったメモリ装置やその周辺回路等が不要になるので、当該イメージャ２０を含めたシステム全体を小型化することができる。またそのぶん、低コストにシステムを構成することができる。

なお、イメージャ２０は、イメージャフォトアレイ２１を形成する半導体基板（ＣＭＯＳプロセスによるもの）に、前述した、結合回路２３、ＳＢＷ画像信号出力部２４、水平ＳＢＷ出力選択スイッチアレイ２６、垂直ＳＢＷ出力選択スイッチアレイ２７、画素信号出力回路３１、水平シフトレジスタ３２ｈ、垂直シフトレジスタ３２ｖ、ＳＢＷ選択回路３５、出力バッファＢff等を形成することで、イメージャ２０の回路全体を同一の半導体チップに構成することができる。したがって、イメージャフォトアレイ２１を形成する半導体基板とは別個に、これらを構成した場合に比べ、当該イメージャ２０を小型化にすることができる。

次に、本実施形態の他の例を図３および図４に基づいて説明する。この他の例に係るイメージャ２０’は、図１を参照して説明した基本構成に加えて、各サブウィンドウＷ11〜ＷNMごとにＳＢＷ画像信号出力部２４を設けた例である。そのため、図２を参照して説明したイメージャ２０と実質的に同一の構成部分には、図３において同一符号を付して説明を省略する。

図３に示すように、当該他の例に係るイメージャ２０’では、各サブウィンドウＷ11〜ＷNMごとに、当該サブウィンドウ内に配置される複数の単位画素２２から出力される電荷を蓄積可能なＳＢＷ画像信号出力部２４を、各サブウィンドウＷ11〜ＷNMごとに備える。例えば、図３に示す構成例では、サブウィンドウＷ11を構成する９個（３行３列）の単位画素２２（Ｐａ,Ｐｂ,Ｐｃ,Ｐｄ,Ｐｅ,Ｐｆ,Ｐｇ,Ｐｈ,Ｐｉ）からそれぞれ電荷が出力されてＳＢＷ画像信号出力部２４に蓄えられる。これにより、ＳＢＷ画像信号出力部２４では、それぞれの単位画素２２から出力された電荷を合成した合成電荷に対応して２値化された画像信号ｄｗをＳＢＷ信号出力回路３４に出力する。なお、この他の例では、ＳＢＷ画像信号出力部２４から出力されるディジタル信号は、画像信号ｄｗと称する。

なお、図３に示す例では、各サブウィンドウＷ11〜ＷNMごとにＳＢＷ画像信号出力部２４を設けているが、例えば、隣接する２以上のサブウィンドウＷ11,Ｗ12,Ｗ13で１つのＳＢＷ画像信号出力部２４を共通に用いる共有構成を採っても良い。これにより、必要とするＳＢＷ画像信号出力部２４の数を減少させることが可能となる。

ＳＢＷ信号出力回路３４は、各サブウィンドウＷ11〜ＷNMのＳＢＷ画像信号出力部２４から出力される画像信号ｄｗを、ＳＢＷ選択回路３５から出力される制御信号φＳＷ01,φＳＷ02,φＳＷ03に従った出力を行うマルチプレクサ回路である。図３には、水平方向の出力制御を行うＳＢＷ信号出力回路３４の構成例が示されている。

図３に示すＳＢＷ信号出力回路３４は、３行３列に配置された９個のサブウィンドウＷ11〜Ｗ33のＳＢＷ画像信号出力部２４に対し水平方向の選択を可能にするものである。そのため、垂直方向に配置される各サブウィンドウごとのＳＢＷ画像信号出力部２４の出力端子を接続したものをＳＢＷ信号出力回路３４を構成するＡＮＤ回路の一入力端子に接続するとともに、同ＡＮＤ回路の他入力端子にＳＢＷ選択回路３５から出力される制御信号を入力可能にＳＢＷ選択回路３５を接続する。

これにより、例えば、サブウィンドウＷ11,Ｗ21,Ｗ31にそれぞれ対応するＳＢＷ画像信号出力部２４の出力（画像信号ｄｗ）は、ＡＮＤ回路３４ａの一入力端子に入力され、ＡＮＤ回路３４ａの他入力端子にはＳＢＷ選択回路３５から出力される制御信号φＳＷ01が入力される。同様にサブウィンドウＷ12,Ｗ22,Ｗ32にそれぞれ対応するＳＢＷ画像信号出力部２４の出力（画像信号ｄｗ）は、ＡＮＤ回路３４ｂの一入力端子に入力され、ＡＮＤ回路３４ｂの他入力端子にはＳＢＷ選択回路３５から出力される制御信号φＳＷ02が入力される。またサブウィンドウＷ13,Ｗ23,Ｗ33にそれぞれ対応するＳＢＷ画像信号出力部２４の出力（画像信号ｄｗ）は、ＡＮＤ回路３４ｃの一入力端子に入力され、ＡＮＤ回路３４ｃの他入力端子には、ＳＢＷ選択回路３５から出力される制御信号φＳＷ03が入力される。そして、各ＡＮＤ回路３４ａ,３４ｂ,３４ｃの出力をＯＲ回路３４ｄにそれぞれ入力することにより、これらの出力の論理和をＯＲ回路３４ｄの出力と得る。つまり、マルチプレクサ出力としてサブウィンドウ信号Ｄｗが得られる。

なお、図３では、サブウィンドウＷ11〜Ｗ33のＳＢＷ画像信号出力部２４に対し水平方向の選択を可能にするものとしてＳＢＷ信号出力回路３４およびＳＢＷ選択回路３５が図示されているが、サブウィンドウＷ11〜Ｗ33のＳＢＷ画像信号出力部２４に対し垂直方向の選択を可能にするものとしてＳＢＷ信号出力回路３４およびＳＢＷ選択回路３５と同様に構成されるものが必要となることに留意されたい。また、ＳＢＷ信号出力回路３４およびＳＢＷ選択回路３５は、特許請求の範囲に記載の「出力信号選択手段」に相当し得るものである。

このように本実施形態の他の例として、図３に示すイメージャ２０’の構成を採ることによって、複数の電荷蓄積素子ＥＣ（ＳＢＷ画像信号出力部２４）により、複数のサブウィンドウＷ11〜ＷNM内に配置される複数の単位画素２２から出力される電荷を合成電荷として蓄積し合成し、複数のＡＤ変換器ＡＤＣ（ＳＢＷ画像信号出力部２４）によりこの合成電荷を画像信号ｄｗに変換して出力する。そして、ＳＢＷ信号出力回路３４およびＳＢＷ選択回路３５により、複数のＡＤ変換器ＡＤＣ（ＳＢＷ画像信号出力部２４）から出力される複数の画像信号ｄｗの中から任意の画像信号Ｄｗを選択し出力する。

これにより、当該各サブウィンドウＷ11〜ＷNMごとに合成された合成電荷を画像信号ｄｗに変換したものを任意に選択して出力することができるので、別途画素信号（電荷）を合成する回路や処理を設けることなく、解像度の低い画像を容易に得ることができる。また、２以上のサブウィンドウＷ11,Ｗ12,Ｗ13…に共通したＳＢＷ画像信号出力部２４を設ける共有構成を採ることにより、これらのサブウィンドウＷ11,Ｗ12,Ｗ13…に共通に合成された合成電荷を画像信号ｄｗに変換したものを任意に選択して出力することができる。したがって、前述したイメージャ２０と同様に、イメージャ２０’では、外部における信号処理回路等を簡素に構成することができ、また外部において画素信号（電荷）を合成する処理を必要としなくなるため、外部における信号処理の速度を向上させることができる。さらに、従来、画素信号（電荷）を合成するために必要であったメモリ装置やその周辺回路等が不要になるので、当該イメージャ２０’を含めたシステム全体を小型化することができる。またそのぶん、低コストにシステムを構成することができる。

なお、イメージャ２０’は、イメージャフォトアレイ２１を形成する半導体基板（ＣＭＯＳプロセスによるもの）に、前記した、ＳＢＷ画像信号出力部２４、水平ＳＢＷ出力選択スイッチアレイ２６、垂直ＳＢＷ出力選択スイッチアレイ２７、画素信号出力回路３１、水平シフトレジスタ３２ｈ、垂直シフトレジスタ３２ｖ、ＳＢＷ信号出力回路３４、ＳＢＷ選択回路３５、出力バッファＢff等を形成することで、イメージャ２０’の回路全体を同一の半導体チップに構成することができる。したがって、イメージャフォトアレイ２１を形成する半導体基板とは別個に、これらを構成した場合に比べ、当該イメージャ２０’を小型化にすることができる。

続いて、上述した実施形態に係るイメージャ２０やイメージャ２０’の改変例として改変例１〜３を図５〜図７に基づいて説明する。これらの改変例は、図１〜図３を参照した説明したイメージャ２０、２０’の構成にリングカウンタ回路を付加することにより所定範囲で繰り返しサブウィンドウ信号Ｄｗ等を出力可能にするものである。なお、図５〜図７では、リングカウンタ回路およびその周辺回路を主に図示し、イメージャ２０、２０’の構成を省略していることに留意されたい。また、図２を参照して説明したイメージャ２０や図３を参照して説明したイメージャ２０’と実質的に同一の構成部分には、図５〜図７において同一符号を付して説明を省略する。

＜改変例１＞
図５に示すように、改変例１は、複数の結合回路２３から出力される複数の集約電荷から出力される複数の画像信号ｄｗを所定の順番で繰り返し選択して電荷蓄積素子ＥＣに出力させる機能を、リングカウンタ回路３６により構成し付加したものである。

即ち、改変例１では、図２に示すＳＢＷ選択回路３５の代わりにリングカウンタ回路３６を設ける。リングカウンタ回路３６は、シフトレジスタを環状に接続したカウンタのことで、図５に示す例では、３列に配置されたサブウィンドウＷ11,Ｗ12,Ｗ13に対して、３つのＪＫフリップフロップ３６ａ,３６ｂ,３６ｃにより制御信号φＳＷ01,φＳＷ02,φＳＷ03を循環的に出力可能に構成している。なお、リングカウンタ回路３６は、特許請求の範囲（請求項２）に記載の「集約電荷選択手段」に相当し得るものである。

具体的には、前段のＪＫフリップフロップ３６ａの出力Ｑ１,¬Ｑ１（「¬Ｑ」はＱの負論理値を意味する）を中段のＪＫフリップフロップ３６ｂの入力端子Ｊ,Ｋに入力し、さらにそのＪＫフリップフロップ３６ｂの出力Ｑ２、¬Ｑ２を後段のＪＫフリップフロップ３６ｃの入力端子Ｊ,Ｋに入力し、そのＪＫフリップフロップ３６ｃの出力Ｑ３、¬Ｑ３を前段のＪＫフリップフロップ３６ａの入力端子Ｊ,Ｋに入力続し得るように３つのＪＫフリップフロップ３６ａ,３６ｂ,３６ｃをそれぞれ接続する。さらに、各ＪＫフリップフロップ３６ａ,３６ｂ,３６ｃのクロック入力ＣＫには、それぞれ同一のクロック信号ＣＫＬを入力し得るように構成する。

これにより、リングカウンタ回路３６に入力されるクロック信号ＣＬＫに同期して、「Ｑ１＝１,Ｑ２＝０,Ｑ３＝０」→「Ｑ１＝０,Ｑ２＝１,Ｑ３＝０」→「Ｑ１＝０,Ｑ２＝０,Ｑ３＝１」→「Ｑ１＝１,Ｑ２＝０,Ｑ３＝０」→…というように各段の出力パルスがつぎつぎと隣の出力に移動させる動作を繰り返し行い得る。つまり、サブウィンドウＷ11,Ｗ12,Ｗ13に対して出力される制御信号φＳＷ01,φＳＷ02,φＳＷ03の値を「１００」→「０１０」→「００１」→「１００」→「０１０」→…のように循環可能にすることで、水平ＳＢＷ出力選択スイッチアレイ２６のＭＯＳスイッチ２６ａ,２６ｂ,２６ｃのオンオフ制御を可能にするので、サブウィンドウＷ11〜ＷNMを水平方向に３列の幅（「Ｗ11,Ｗ12,Ｗ13」、「Ｗ21,Ｗ22,Ｗ23」、「Ｗ31,Ｗ32,Ｗ33」…）で繰り返し走査することが可能となる。図５には、水平ＳＢＷ出力選択スイッチアレイ２６を制御する構成を示したが、垂直ＳＢＷ出力選択スイッチアレイ２７を制御するリングカウンタ回路も、リングカウンタ回路３６と同様に構成することができ、例えばＭＯＳスイッチ２７ａ,２７ｂ,２７ｃをオンオフ制御することによってサブウィンドウＷ11〜ＷNMを垂直方向に３行の幅（「Ｗ11,Ｗ21,Ｗ31」、「Ｗ12,Ｗ22,Ｗ32」、「Ｗ13,Ｗ23,Ｗ33」…）で繰り返し走査することが可能となる。したがって、サブウィンドウＷ11,Ｗ12,Ｗ13等においては、解像度が低いながらも繰り返し出力されるサブウィンドウ信号Ｄｗを得ることが可能となる。

なお、図５に示す構成例では、リングカウンタ回路３６の環状接続（ＪＫフリップフロップ３６ｃの出力Ｑ３をＪＫフリップフロップ３６ａの入力Ｊに接続する配線）中にＡＮＤ回路３６ｄを介在させることにより、当該ＡＮＤ回路３６ｄにＨレベルの信号が入力されない限り、リングカウンタ回路３６による制御信号φＳＷ01,φＳＷ02,φＳＷ03の循環出力を許容しない回路構成になっている。つまり、リングカウンタ起動信号として「ＳＢh0＝１，ＳＢh1＝１」が入力された場合にのみ、当該ＡＮＤ回路３６ｄにＨレベルの信号を出力し得る選択回路３７をＡＮＤ回路３７ａ、ＩＮＶ回路３７ｂ、３７ｃにより構成しリングカウンタ回路３６の動作制御を可能にしている。

また、図５では、複数の結合回路２３から出力される複数の集約電荷から出力される複数の画像信号ｄｗを所定の順番で繰り返し選択して電荷蓄積素子ＥＣに出力させる機能をリングカウンタ回路３６により実現する構成例を示したが、複数のＳＢＷ画像信号出力部２４のＡＤ変換器ＡＤＣから出力される複数の画像信号ｄｗを所定の順番で繰り返し選択して出力させる機能をリングカウンタ回路３６により実現することもできる。この場合、図３に示すＳＢＷ選択回路３５に代えてリングカウンタ回路３６を設け、リングカウンタ回路３６から出力される制御信号φＳＷ01,φＳＷ02,φＳＷ03をＳＢＷ信号出力回路３４に入力する。これにより、ＳＢＷ信号出力回路３４に入力される制御信号φＳＷ01,φＳＷ02,φＳＷ03の値が「１００」→「０１０」→「００１」→「１００」→「０１０」→…のように循環可能にするので、サブウィンドウＷ11〜ＷNMを水平方向に３列の幅（「Ｗ11,Ｗ12,Ｗ13」、「Ｗ21,Ｗ22,Ｗ23」、「Ｗ31,Ｗ32,Ｗ33」…）で繰り返し走査することが可能となる。なお、この場合のリングカウンタ回路３６は、特許請求の範囲（請求項７）に記載の「出力信号選択手段」に相当し得るものである。

このように改変例１では、リングカウンタ回路３６は、複数の結合回路２３から出力される複数の集約電荷を所定の順番で繰り返し選択し電荷蓄積素子ＥＣに出力する。これにより、当該複数の集約電荷を出力する任意のサブウィンドウＷIJ〜ＷKLにおいては、解像度が低いながらも繰り返しサブウィンドウ信号Ｄｗが得られる。このため、例えば、特定の範囲について目標とする対象物を追跡してサブウィンドウ信号Ｄｗを取得したい場合に、そのための回路や制御処理を外部に設けることなく、容易かつ速やかに所望の画像信号を得ることができる。したがって、外部における信号処理をより簡素にしたり、処理速度を向上させることができる。また、さらに、当該イメージャ２０,２０’装置を含めたシステム全体を小型化にすることができる。

＜改変例２＞
図６に示すように、改変例２は、サブウィンドウＷ11〜ＷNMのうち、選択された１以上の任意のサブウィンドウＷIJ〜ＷKL内に配置される複数の単位画素２２から所定の順番に電荷を出力可能に当該複数の単位画素２２を制御させる機能を、リングカウンタ回路３８により構成し付加したものである。

即ち、改変例２では、図１に示す水平シフトレジスタ３２ｈの代わりにリングカウンタ回路３８を設ける。リングカウンタ回路３８は、先の改変例１で説明したリングカウンタ回路３６と同様に、複数のＪＫフリップフロップにより構成されるものであるので、ここでは回路構成の説明は省略する。なお、リングカウンタ回路３８も、ＪＫフリップフロップ３６ａと同様に、３つのＪＫフリップフロップ３８ａ,３８ｂ,３８ｃにより構成され、制御信号としてφＳＰ01,φＳＰ02,φＳＰ03を循環的に出力可能に構成されている。なお、リングカウンタ回路３８は、特許請求の範囲（請求項３、７）に記載の「領域内画素電荷出力制御手段」に相当し得るものである。

リングカウンタ回路３８でも、リングカウンタ回路３８に入力されるクロック信号ＣＬＫに同期して、「Ｑ１＝１,Ｑ２＝０,Ｑ３＝０」→「Ｑ１＝０,Ｑ２＝１,Ｑ３＝０」→「Ｑ１＝０,Ｑ２＝０,Ｑ３＝１」→「Ｑ１＝１,Ｑ２＝０,Ｑ３＝０」→…というように各段の出力パルスがつぎつぎと隣の出力に移動させる動作を繰り返し行い、その結果、例えばサブウィンドウＷ11内の水平方向の３つの単位画素２２（Ｐａ,Ｐｂ,Ｐｃ）に対して「１００」→「０１０」→「００１」→「１００」→「０１０」→…のように循環的変化する制御信号φＳＰ01,φＳＰ02,φＳＰ03を出力する。これにより、Ｐａ,Ｐｂ,Ｐｃの単位画素２２を順番にオンオフ制御するので、単位画素２２を水平方向に３列の幅（「Ｐａ,Ｐｂ,Ｐｃ」、「Ｐｄ,Ｐｅ,Ｐｆ」、「Ｐｇ,Ｐｈ,Ｐｉ」）で繰り返し走査することが可能となる。つまり、所定範囲において、各単位画素２２ごとのイメージャ信号Ｄｐを繰り返し得ることができる。なお、サブウィンドウ内に配置される複数の単位画素２２のうちの所定範囲について各単位画素２２ごとのイメージャ信号Ｄｐを出力し得る処理のことをサブブロック処理という（以下同じ）。

なお、図６には、複数の単位画素２２を水平方向に制御する構成を示したが、複数の単位画素２２を垂直方向に制御するリングカウンタ回路も、リングカウンタ回路３８と同様に構成することができる。また、サブウィンドウＷ11内に配置される複数の単位画素２２に限られず、２以上のサブウィンドウＷ11〜ＷNMにまたがった範囲内に配置される複数の単位画素２２についても、リングカウンタ回路３８から出力される制御信号φＳＰ01,φＳＰ02,φＳＰ03等によって同様に所定範囲で繰り返し走査することができる。なお、図６に示す選択回路３７は、先の改変例１で説明したリングカウンタ回路３６を制御する選択回路３７と同様に構成されるもので、特許請求の範囲（請求項３、７）に記載の「領域選択手段」に相当し得るものである。

このように改変例２では、選択回路３７により、サブウィンドウＷ11〜ＷNMのうち１以上の任意のサブウィンドウＷIJ〜ＷKLを選択し、リングカウンタ回路３８により、選択回路３７に選択されたサブウィンドウＷIJ〜ＷKL内に配置される複数の単位画素２２から所定の順番に電荷を出力可能に当該複数の単位画素２２を制御する。これにより、複数のサブウィンドウＷ11〜ＷNMのうち、任意のサブウィンドウＷIJ〜ＷKL内に配置される複数の単位画素２２から所定の順番に電荷が出力されるので（サブブロック処理）、当該任意のサブウィンドウＷIJ〜ＷKL内において解像度の高い画像信号を取得することができる。

このため、例えば、各サブウィンドウＷ11〜ＷNMごとの集約電荷や画像信号ｄｗによる低解像度のサブウィンドウ信号Ｄｗによって目標の対象物を認識した場合、当該対象物の存在範囲を当該任意のサブウィンドウＷIJ〜ＷKLに設定することで、高解像度のイメージャ信号Ｄｐにより当該対象物を認識することができる。つまり、別途高解像度のイメージャ信号Ｄｐを得るためのサブブロック化回路やサブブロック処理を外部に設けることなく、低解像度のサブウィンドウ信号Ｄｗおよび高解像度のイメージャ信号Ｄｐをいずれも出力することができる。したがって、外部における信号処理をより一層簡素にしたり、処理速度を一層向上させることができる。また、当該イメージャ２０,２０’を含めたシステム全体をより小型化にすることができる。

＜改変例３＞
図７に示すように、改変例３は、サブウィンドウＷ11〜ＷNMにかかわりなく、所定の順番に電荷を出力可能に複数の単位画素２２を制御し得る水平シフトレジスタ３２ｈの一部でリングカウンタ回路３８を構成した水平シフトレジスタ／リングカウンタ回路３９を備えるものである。即ち、改変例３では、図１に示す水平シフトレジスタ３２ｈを構成する複数のＪＫフリップフロップ３２ｈａ,３２ｈｂ,３２ｈｃ…の一部に（ＪＫフリップフロップ３２ｈａ,３２ｈｂ,３２ｈｃ）に切替回路３９a1やサブブロック選択回路３９a2等を付加することによって、図６に示すリングカウンタ回路３８の機能を可能にする。

具体的には、機能切替回路３９ａによって、各ＪＫフリップフロップの入力端子Ｊ,Ｋ間にインバータ回路を介在し得るように構成する。これにより、当該インバータ回路が介在している場合には、入力端子Ｊに入力される論理値の負論理値が入力端子Ｋに入力されるので、当該ＪＫフリップフロップはＤフリップフロップとして機能する。なお、インバータ回路を介在させるか否かは、各インバータ回路に直列に接続されるＭＯＳスイッチにより制御する。

また、サブブロック選択回路３９ｂによって、リングカウンタ回路の環状接続（後段のＪＫフリップフロップの出力端子¬Ｑを前段のＪＫフリップフロップの入力端子Ｋに接続する配線）の有無と接続位置を複数のＭＯＳスイッチにより制御する制御する。さらに同様の環状接続である、最後段のＪＫフリップフロップの出力端子Ｑを最前段のＪＫフリップフロップの入力端子Ｊに接続する配線途中に、ＡＮＤ回路を介在させることによって、当該ＡＮＤ回路にＨレベルの信号が入力されない限り、リングカウンタ回路として機能しない回路構成を採る。なお、このＨレベルの信号は、前述の改変例１、２と同様に、選択回路３７により制御される。また、図７には、水平方向の構成例を示しているが、垂直方向についても垂直シフトレジスタ３２ｖにおいて同様に構成することができる。

前述の改変例２と同様の機能を水平シフトレジスタ３２ｈに付与する場合には、例えば図７に示すように、ＪＫフリップフロップ３２ｈａ,３２ｈｂ,３２ｈｃのそれぞれの入力端子Ｊ,Ｋ間にインバータ回路とＭＯＳスイッチ３９a1,３９a2,３９a3とを接続することによって、機能切替回路３９ａを構成する。そして、後段のＪＫフリップフロップ３２ｈｃの出力端子¬Ｑ３を前段のＪＫフリップフロップ３２ｈａの入力端子Ｋに接続する配線３９L1を設け、さらに各ＪＫフリップフロップ３２ｈａ,３２ｈｂ,３２ｈｃの出力端子¬Ｑ１,¬Ｑ２,¬Ｑ３とこの配線３９L1との間にＭＯＳスイッチ３９b1,３９b2,３９b3を介在させる。また、後段のＪＫフリップフロップ３２ｈｃの出力端子Ｑ３を前段のＪＫフリップフロップ３２ｈａの入力端子Ｊに接続する配線３９L2の途中に、一方の入力端子が選択回路３７の出力端子に接続されているＡＮＤ回路３９ｃを介在させる。

このように水平シフトレジスタ３２ｈの一部に機能切替回路３９ａ、サブブロック選択回路３９ｂ、ＡＮＤ回路３９ｃ等を付加することにより、例えば、切替信号として、ＭＯＳスイッチ３９a1,３９a2,３９a3のゲート端子のいずれにもＨレベルの信号が入力され、またサブブロック選択信号として、ＭＯＳスイッチ３９b1,３９b2,３９b3のゲート端子のいずれにもＬレベルの信号が入力され、さらに選択回路３７によってＡＮＤ回路３９ｃにＬレベルの信号が入力されている場合には、水平シフトレジスタ３２ｈである水平シフトレジスタ／リングカウンタ回路３９は、水平シフトレジスタとして機能する。

これに対して、ＭＯＳスイッチ３９a1,３９a2,３９a3のゲート端子のいずれにもＬレベルの切替信号が入力され、またＭＯＳスイッチ３９b1,３９b2,３９b3のいずれかのゲート端子にＨレベルのサブブロック選択信号が入力され、さらに選択回路３７によってＡＮＤ回路３９ｃにＨレベルの信号が入力されている場合には、水平シフトレジスタ／リングカウンタ回路３９はリングカウンタとして機能する。

なお、サブブロック選択回路３９ｂのＭＯＳスイッチ３９b1,３９b2,３９b3は、例えば、切替信号により、ＭＯＳスイッチ３９b1をオフ、ＭＯＳスイッチ３９b2をオフ、ＭＯＳスイッチ３９b2をオンにそれぞれ設定することにより、３行３列の９個の単位画素２２（Ｐａ,Ｐｂ,Ｐｃ,Ｐｄ,Ｐｅ,Ｐｆ,Ｐｇ,Ｐｈ,Ｐｉ）をサブブロック処理することが可能になる。また、切替信号により、ＭＯＳスイッチ３９b1をオフ、ＭＯＳスイッチ３９b2をオン、ＭＯＳスイッチ３９b2をオフにそれぞれ設定することにより、２行２列の４個の単位画素２２（Ｐａ,Ｐｂ,Ｐｄ,Ｐｆ）をサブブロック処理することが可能になる。図７に示す構成例の場合、これ以外のオンオフ状態にＭＯＳスイッチ３９b1,３９b2,３９b2を設定しても有効ではない。

なお、水平シフトレジスタ３２ｈおよび垂直シフトレジスタ３２ｖは、特許請求の範囲（請求項４、９）に記載の「画素電荷出力制御手段」に相当し得るものである。また、水平シフトレジスタ／リングカウンタ回路３９は、特許請求の範囲（請求項４、９）に記載の「画素電荷出力制御手段」および「領域内画素電荷出力制御手段」に相当し得るものである。

このように改変例３では、水平シフトレジスタ／リングカウンタ回路３９は、水平シフトレジスタ３２ｈや垂直シフトレジスタ３２ｖの一部または全部を構成する。これにより、通常、備えている水平シフトレジスタ３２ｈや垂直シフトレジスタ３２ｖを構成する回路素子の一部または全部を用いて水平シフトレジスタ／リングカウンタ回路３９を構成できるので、これらを用いない場合に比べて回路規模を小さくすることができる。したがって、イメージャ２０,２０’を含めたシステム全体をより一層小型化にすることができる。

次に、イメージャ２０,２０’（以下「イメージャ２０等」という）による画像信号出力制御処理の例を図８〜図１１に基づいて説明する。この処理は、イメージャ２０等に接続される図略のマイクロコンピュータ（Digital Signal Processorでも良い）によって行われるもので、当該マイクロコンピュータが「外部」に相当する。なお、図示していないが、画像信号出力制御処理は、当該マイクロコンピュータを構成する半導体メモリ装置等に記憶されている所定のプログラムを、当該マイクロコンピュータを構成するＣＰＵが実行することにより行われる。なお、図８には、画像信号出力制御処理による状態遷移図が示されているので、図９のフローチャートを説明する際に処理状態の遷移についても併せて説明する。

図８に示すように、イメージャ２０等では、出力される画像信号の解像度を処理速度よりも優先させる場合には、図１に示す基本構成により目標となる対象物が認識されるまで通常処理を継続し（Ｒ１１）、当該対象物を認識した場合には画素信号出力回路３１から各単位画素２２ごとのイメージャ信号Ｄｐを出力する（Ｒ１２）。これに対し、画像信号を出力する処理速度を解像度よりもを優先させる場合には、サブブロック処理に移行する（Ｒ２１）。図９に示すフローチャートでは、通常処理のステップを省略し、サブブロック処理に移行したところから開始している点に留意されたい。なお、サブウィンドウ処理に移行する前に、必要とするサブウィンドウのサイズを決めるパラメータを図略のメインルーチンからサブウィンドウ処理に渡される。

図９に示すように、ステップＳ１０１によりサブウィンドウ処理が呼び出されると、図１０に示すステップＳ２０１によりサブウィンドウ化設定処理が行われる。この処理は、パラメータとして渡されたサブウィンドウのサイズ等を図２や図３に示すハードウェアに設定するものである。図２や図３ではサブウィンドウサイズを３行３列に設定している。

続くステップＳ２０３では、サブウィンドウ出力信号読出処理が行われる。図２に示すＳＢＷ画像信号出力部２４や図３に示すＳＢＷ信号出力回路３４から出力されるサブウィンドウ信号Ｄｗが当該マイクロコンピュータに入力されるので、それを読み込む処理が本ステップによるものである。

ステップＳ２０５では、ステップＳ２０３により読み込んだサブウィンドウ信号Ｄｗに基づいて、所定の画像処理を施したり認識処理をしたりするものである。ステップＳ２０５による画像処理・認識処理が終了すると、本サブウィンドウ処理を終了するので、図９に示すステップＳ１０３に処理を移行する。

図９に示すステップＳ１０３では、動きベクトル算出処理が行われる。この処理は、動きベクトルを検出するもので、この結果により次のステップＳ１０５により追跡すべき対象物があるか否かの判断、つまり追跡要否判定処理を行う。

ステップＳ１０５により追跡すべき対象物が確認されると（Ｓ１０５：要）、ステップＳ１０１に処理を移行して再度、サブウィンドウ処理を行う。つまり、解像度よりも処理速度を優先した処理に移行する。なお、この場合は、図８に示すようにサブウィンドウ処理を繰り返す状態にある（Ｒ２２）。

一方、ステップＳ１０５により追跡すべき対象物が確認されないときには（Ｓ１０５：否）、続くステップＳ１０７に処理を移行して解像度が十分であるか否かを判定する処理、つまり解像度判定処理を行う。

ステップＳ１０７により解像度が十分であると判断された場合には（Ｓ１０７：十分）、ステップＳ１１５に移行してこれまでに読み込んだサブウィンドウ信号Ｄｗを出力する処理を行う。この場合は、図８に示すように出力処理に状態遷移する（Ｒ２６）。

これに対し、ステップＳ１０７により解像度が十分ではないと判断された場合には（Ｓ１０７：不十分）、必要なサブブロックを求めパラメータにセットした後、ステップＳ１０９によるサブブロック処理に移行する。なお、この場合は、図８に示すようにサブブロック処理に状態遷移する（Ｒ２３）。

ステップＳ１０９によりサブブロック処理が呼び出されると、図１１に示すステップＳ３０１によりサブブロック範囲設定処理が行われる。この処理は、ステップＳ１０７からパラメータとして渡されたサブブロックのサイズ等を図２や図３に示すハードウェアに設定するものである。図６や図７では、サブブロックサイズを３行３列に設定している。

続くステップＳ３０３では、サブブロック出力信号読出処理が行われる。図１に示す画素信号出力回路３１から出力されるサブブロック範囲内のイメージャ信号Ｄｐが当該マイクロコンピュータに入力されるので、それを読み込む。

ステップＳ３０５では、ステップＳ３０３により読み込んだイメージャ信号Ｄｐに基づいて、所定の画像処理を施したり認識処理をしたりするものである。ステップＳ３０５による画像処理・認識処理が終了すると、本サブブロック処理を終了するので、図９に示すステップＳ１１１に処理を移行する。

図９に示すステップＳ１１１では、動きベクトル算出処理が行われる。この処理は、前述したステップＳ１０３と同様に、動きベクトルを検出するもので、この結果により次のステップＳ１１３により追跡すべき対象物があるか否かの判断、つまり追跡要否判定処理を行う。

ステップＳ１１１により追跡すべき対象物が確認されると（Ｓ１１３：要）、ステップＳ１０９に処理を移行して再度、サブブロック処理を行う。なお、この場合は、図８に示すようにサブブロック処理を繰り返す状態にある（Ｒ２５）。

一方、ステップＳ１１１により追跡すべき対象物が確認されないときには（Ｓ１１３：否）、続くステップＳ１１５に処理を移行してこれまでに読み込んだサブブロック範囲内のイメージャ信号Ｄｐを出力する処理を行う。この場合は、図８に示すように出力処理に状態遷移する（Ｒ２６）。これにより、一連の画像信号出力制御処理が終了する。

以上説明した画像信号出力制御処理を行うことにより、マイクロコンピュータによる画像処理の負荷を減少させることが可能になる。例えば、図１２(A) に示すように、９行９列からなるイメージャフォトアレイ２１を３行３列のサブウィンドウに分割した場合において、「J」のサブウィンドウを処理するときの負荷を図１２(B) に示す処理概要のフローチャートに基づいて検討する。

まずステップＳ５０１によるサブウィンドウ出力読出処理では、３行３列の９個のサブウィンドウから出力されるサブウィンドウ信号Ｄｗを読み出す（信号数：９）。ステップＳ５０３による画素信号処理では、ステップＳ５０１により読み出した９個分のサブウィンドウ信号Ｄｗを処理する（信号処理数：９）。ステップＳ５０５による特徴抽出・画像認識処理でも同様に９個分のサブウィンドウ信号Ｄｗに対する処理する（対象信号数：９）。そして、ステップＳ５０７による情報有用性有無の判断処理で、有用性「無」と判断された場合には（Ｓ５０７：無）、ステップＳ５１５により出力処理が行われる。つまり、この場合は最短処理となり信号処理数の合計は、９（Ｓ５０１）＋９（Ｓ５０３）＋９（Ｓ５０５）＝２７となる。

ステップＳ５０７による情報有用性有無の判断処理で、有用性「有」と判断された場合には（Ｓ５０７：有）、続くステップＳ５０９によりサブブロック出力読出処理が行われる。サブブロックは、３行３列に設定しているので、９個の単位画素から出力されるイメージャ信号Ｄｐを読み出す（信号数：９）。ステップＳ５１１による画素信号処理では、ステップＳ５０９により読み出した９個分のイメージャ信号Ｄｐを処理する（信号処理数：９）。ステップＳ５１３による特徴抽出・画像認識処理でも同様に９個分のイメージャ信号Ｄｐに対する処理する（対象信号数：９）。そして、ステップＳ５１５により出力処理が行われる。つまり、この場合は最長処理となり信号処理数の合計は、９（Ｓ５０１）＋９（Ｓ５０３）＋９（Ｓ５０５）＋９（Ｓ５０９）＋９（Ｓ５１１）＋９（Ｓ５１３）＝５４となる。

これに対し、９行９列からなるイメージャフォトアレイ２１をサブウィンドウに分割することなく、そのまま８１個分の単位画素のイメージャ信号Ｄｐを処理するときの負荷を図１３(B) に示す処理概要のフローチャートに基づいて検討する。

まずステップＳ６０１による全画素出力読出処理では、９行９列の８１個の単位画素から出力されるイメージャ信号Ｄｐを読み出す（信号数：８１）。ステップＳ６０３による画素信号処理では、ステップＳ６０１により読み出した８１個分のイメージャ信号Ｄｐを処理する（信号処理数：８１）。ステップＳ６０５による特徴抽出・画像認識処理でも同様に８１個分のイメージャ信号Ｄｐに対する処理する（対象信号数：８１）。そして、ステップＳ５１５により出力処理が行われる。この場合の信号処理数の合計は、８１（Ｓ６０１）＋８１（Ｓ６０３）＋８１（Ｓ６０５）＝２４３となる。

このように９行９列のイメージャフォトアレイの場合、サブウィンドウ処理およびサブブロック処理を行うものでは、信号処理数が最小で２７、最大で５４となるのに対し、これらの処理を行わないものでは、信号処理数が２４３になることからわかるように、以上説明した画像信号出力制御処理を行うことにより、マイクロコンピュータによる画像処理の負荷を大幅に減少（上述例の場合には８０％前後の削減）させることができる。

また、本実施形態では、前述したように、例えば９個（Ｐａ、Ｐｂ、Ｐｃ、Ｐｄ、Ｐｅ、Ｐｆ、Ｐｇ、Ｐｈ、Ｐｉの単位画素２２を３行３列のマトリックス状に配置することで、１つのサブウィンドウＷ11〜ＷNMを構成しているが、これに限られることはなく、６行６列、９行９列、１２行１２列等の正方行列状あるいは６行９列や６行１２列といった非正方行列状に単位画素２２を配置してサブウィンドウＷ11〜ＷNMを構成しても良い。

さらに、上述した実施形態では、各論理回路を正論理で構成したが、ＭＯＳトランジスタやＭＯＳスイッチの極性を逆にして負論理で構成しても、上述と同様の作用および効果を得ることができる。

本発明の一実施形態に係るイメージャの基本構成の概要を示すブロック図である。 図１に示す基本構成に加えられるサブウィンドウ回路の構成例を示す回路図である。 図１に示す基本構成に加えられるサブウィンドウ回路の他の構成例を示す回路図である。 図４(A) は、単位画素の構成例を示す回路図で、図４(B) は、ＳＢＷ画像信号出力部の構成例を示すブロック図である。 本実施形態に係るイメージャを構成するリングカウンタ回路（集約電荷選択手段、出力信号選択手段）の構成例を示す回路図である。 本実施形態に係るイメージャを構成するリングカウンタ回路（領域内画素電荷出力制御手段）の構成例を示す回路図である。 本実施形態に係るイメージャを構成する水平シフトレジスタ／リングカウンタ回路の構成例を示す回路図である。 本実施形態に係るイメージャの画像信号出力制御処理の移行順序を示す状態遷移図である。 本実施形態に係るイメージャの画像信号出力制御処理の流れを示すフローチャートである。 本実施形態に係るイメージャの画像信号出力制御処理によるサブウィンドウ処理の流れを示すフローチャートである。 本実施形態に係るイメージャの画像信号出力制御処理によるサブブロック処理の流れを示すフローチャートである。 図１２(A) は９行９列のイメージャフォトアレイにおいてサブウィンドウを３行３列に設定した場合の模式図で、図１２(B) はサブウィンドウ処理およびサブブロック処理を行う場合の御処理の概要を示すフローチャートである。 図１３(A) は９行９列のイメージャフォトアレイにおいてサブウィンドウを設定しない場合の模式図で、図１３(B) はサブウィンドウ処理サブブロック処理を行わない場合の制御処理の概要を示すフローチャートである。

符号の説明

２０、２０’…イメージャ（撮像装置）
２１…イメージャフォトアレイ（撮像素子群）
２２…単位画素（撮像素子）
２３…結合回路（電荷集約手段）
２４…ＳＢＷ画像信号出力部
２６…水平ＳＢＷ出力選択スイッチアレイ（集約電荷選択手段）
２７…垂直ＳＢＷ出力選択スイッチアレイ（集約電荷選択手段）
３１…画素信号出力回路
３２ｈ…水平シフトレジスタ（画素電荷出力制御手段）
３２ｖ…垂直シフトレジスタ（画素電荷出力制御手段）
３４…ＳＢＷ信号出力回路（出力信号選択手段）
３５…ＳＢＷ選択回路（出力信号選択手段）
３６…リングカウンタ回路（集約電荷選択手段、出力信号選択手段）
３７…選択回路（領域選択手段、出力信号選択手段）
３８…リングカウンタ回路（領域内画素電荷出力制御手段）
３９…水平シフトレジスタ／リングカウンタ回路（画素電荷出力制御手段、領域内画素電荷出力制御手段）
ＥＣ…電荷蓄積素子（電荷蓄積手段）
ＡＤＣ…ＡＤ変換器（画像信号出力手段）
ＰＤ…フォトダイオード
Ｗ11〜ＷNM…サブウィンドウ（複数の領域、領域）
ＷIJ〜ＷKL…任意のサブウィンドウ（任意の領域）

Claims (10)

1. ＣＭＯＳ型の撮像素子をマトリックス状に配置して構成される撮像素子群を複数の領域に分割し各領域ごとに画像信号を出力する撮像装置であって、
   前記複数の領域ごとに設けられ、当該領域内に配置される複数の撮像素子から出力される電荷を集め集約電荷として出力可能な複数の電荷集約手段と、
   前記複数の電荷集約手段からそれぞれ出力される前記複数の集約電荷の中から１以上の任意の集約電荷を選択し出力可能な集約電荷選択手段と、
   前記集約電荷選択手段から出力される１以上の任意の集約電荷を合成電荷として蓄積可能かつ合成可能な電荷蓄積手段と、
   前記電荷蓄積手段に蓄えられた前記合成電荷を画像信号に変換して出力可能な画像信号出力手段と、
   を備えることを特徴とする撮像装置。
2. 前記集約電荷選択手段は、前記複数の電荷集約手段から出力される前記複数の集約電荷を所定の順番で繰り返し選択し前記電荷蓄積手段に出力することを特徴とする請求項１に記載の撮像装置。
3. 前記複数の領域のうち、１以上の任意の領域を選択可能な領域選択手段と、
   前記領域選択手段に選択された領域内に配置される複数の撮像素子から所定の順番に電荷を出力可能に当該複数の撮像素子を制御し得る領域内画素電荷出力制御手段と、
   を備えることを特徴とする請求項１または２に記載の撮像装置。
4. 前記複数の領域にかかわりなく、所定の順番に電荷を出力可能に前記複数の撮像素子を制御し得る画素電荷出力制御手段を備えた請求項３に記載の撮像装置であって、
   前記領域内画素電荷出力制御手段は、前記画素電荷出力制御手段の一部または全部を構成することを特徴とする撮像装置。
5. 前記電荷集約手段、前記集約電荷選択手段、前記電荷蓄積手段および前記画像信号出力手段の少なくとも１つは、前記撮像素子群を形成する半導体基板に形成されることを特徴とする請求項１〜４のいずれか一項に記載の撮像装置。
6. ＣＭＯＳ型の撮像素子をマトリックス状に配置して構成される撮像素子群を複数の領域に分割し各領域ごとに画像信号を出力する撮像装置であって、
   前記複数の領域のそれぞれに設けられ、または前記複数の領域の２以上に共通に設けられ、当該領域内に配置される複数の撮像素子から出力される電荷を合成電荷として蓄積可能かつ合成可能な複数の電荷蓄積手段と、
   前記複数の電荷蓄積手段ごとに設けられ、前記電荷蓄積手段に蓄えられた前記合成電荷を画像信号に変換して出力可能な複数の画像信号出力手段と、
   前記複数の画像信号出力手段から出力される複数の画像信号の中から任意の画像信号を選択し出力可能な出力信号選択手段と、
   を備えることを特徴とする撮像装置。
7. 前記出力信号選択手段は、前記複数の画像信号出力手段から出力される複数の画像信号を所定の順番で繰り返し選択して出力することを特徴とする請求項６に記載の撮像装置。
8. 前記複数の領域のうち、１以上の任意の領域を選択可能な領域選択手段と、
   前記領域選択手段に選択された領域内に配置される複数の撮像素子から所定の順番に電荷を出力可能に当該複数の撮像素子を制御し得る領域内画素電荷出力制御手段と、
   を備えることを特徴とする請求項６または７に記載の撮像装置。
9. 前記複数の領域にかかわりなく、所定の順番に電荷を出力可能に前記複数の撮像素子を制御し得る画素電荷出力制御手段を備えた請求項８に記載の撮像装置であって、
   前記領域内画素電荷出力制御手段は、前記画素電荷出力制御手段の一部または全部を構成することを特徴とする撮像装置。
10. 前記電荷蓄積手段、前記画像信号出力手段および前記出力信号選択手段の少なくとも１つは、前記撮像素子群を形成する半導体基板に形成されることを特徴とする請求項６〜９のいずれか一項に記載の撮像装置。

Images