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Technisches Gebiet
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Ausführungsbeispiele der vorliegenden Erfindung schaffen einen Bildsensor, der eine Mehrzahl von verteilt angeordneten Pixelgruppen aufweist. Weitere Ausführungsbeispiele schaffen ein System zur optischen Abbildung mit solch einem Bildsensor.
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Hintergrund der Erfindung
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Zur Ansteuerung der Pixel eines Bildsensors sind mehrere Signale pro Pixelzeile notwendig. Für einen konventionellen Flächenbildsensor wird dazu ein Decoder am Rand des Bildfeldes platziert, der diese Signale erzeugt. Bei Clusterimagern (Bildsensoren mit aufgeteiltem Bildfeld) ist das Bildfeld in Pixelgruppen aufgeteilt. Die Steuersignale müssen am Ort der jeweiligen Pixelgruppe bereitgestellt werden.
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Clusterimager werden in Kombination mit Clusterobjektiven genutzt. Letztere sind mehrkanalige Abbildungssysteme, die – verglichen mit konventionellen Kameras, die auf einem Einzelaperturobjektiv basieren – über eine reduzierte Bauhöhe verfügen. Hierbei wird von den einzelnen Abbildungskanälen, die aus einer oder mehreren optischen Grenzflächen sowie Filtern gebildet werden, ein Teil des Gesamtgesichtsfeldes auf jeweils eine zugeordnete Pixelgruppe übertragen. Damit können den einzelnen Teilbildern Bereiche des Objekts zugeordnet werden und die Teilbilder sowohl software- als auch elektronikbasiert zum Gesamtbild zusammengefügt werden. Die durch die verschiedenen optischen Kanäle parallel abgebildeten Objektbereiche können geeignet durch die parallelisierten Pixelgruppen des Clusterimagers detektiert und gewandelt werden. Dabei ist die geometrische Anordnung der Pixelgruppen entsprechend der geometrischen Anordnung der optischen Kanäle ausgelegt. Optik und Bildwandler sind daher als Gesamtsystem zu verstehen, wobei beide Teilkomponenten aufeinander abgestimmt werden. So kann zum Beispiel durch entsprechende Auslegung der Optik die nachfolgende elektronische Bildverarbeitung vereinfacht werden, die u. a. zur Korrektur von Verzeichnung durch feldkoordinatenabhängige Pixelverschiebung oder feldkoordinatenabhängige Entfaltung entsprechend der ortsabhängigen Punktbildverwaschungsfunktion genutzt wird. Optimale optische Abbildungsleistung kann im Idealfall zu Verzeichnungsfreiheit, Achromasie und Konstanz der Punktbildveraschungsfunktion führen, was eine triviale Bildnachverarbeitung und entsprechend einfache Elektronik und Softwarebearbeitung ermöglicht. Im Umkehrschluss kann ein vereinfachter optischer Aufbau genutzt werden, wenn chromatische als auch monochromatische, feldabhängige Aberrationen zugelassen sind, da diese durch software- oder elektronikbasierter Bildnachverarbeitung korrigiert werden.
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Bei einem herkömmlichen Bildsensor mit zusammenhängendem Bildfeld wird am Rand des Bildfeldes ein einzelner Decoder platziert, der sich über die gesamte Bildfeldhöhe erstreckt und die Steuersignale für alle Pixelzeilen erzeugt. Die Verdrahtung zwischen den Pixeln einer Zeile läuft innerhalb des Bildfeldes.
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5 zeigt einen konventionellen Bildsensor mit einem aufgeteilten Bildfeld (einen sogenannten Clusterimager), bei dem es Lücken zwischen den Pixelgruppen gibt. Um Signale über diese Lücken zu führen, ist zusätzliche Verdrahtung notwendig. Diese verbindet alle Pixel des Bildsensors mit dem (am Rand angeordneten) Decoder. Dazu wird in einer der verfügbaren Metalllagen pro Pixellücke eine Fläche benötigt, die dem Pixelgruppenabstand mal der Gruppenhöhe entspricht. Diese Fläche steht nicht mehr für die Verdrahtung von Digitalgattern per Place & Route (Platzierung und Verdrahtung) zur Verfügung. Der Flächenbedarf des gesamten Sensors steigt entsprechend an.
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Ferner hat der in 5 gezeigte konventionelle Bildsensor den Nachteil, dass weiterer Platzbedarf für die Verdrahtung zwischen Bildfeldern und Decoder (der sogenannte Fan Out) besteht, welcher ebenfalls nicht mehr für die Platzierung von Digitalgattern genutzt werden kann. Ferner blockiert der Decoder neben den Bildfeldern eine Verdrahtung, die möglicherweise zwischen den Pixelgruppen herausgeführt werden könnte, um weitere Gatter anordnen zu können. Analog tritt dieses Problem auch bei Analog-zu-Digital-Wandlern auf, welche typischerweise auch am Rand des Bildfeldes des Bildsensors angeordnet sind (vgl. 5). Die Anordnung des Analog-Digitalwandlers über die gesamte Breite des Bildsensors verhindert eine Anordnung von Logikblöcken in diesen Bereichen.
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Die
US 2012/0 012 748 A1 zeigt eine Architektur für Bildaufnahmearrays zur Verwendung in Arraykameras.
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Die
DE 10 2009 049 387 A1 zeigt eine optische Abbildungsvorrichtung mit einem Bildsensor mit mindestens zwei Bilddetektormatrizen.
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Zusammenfassung der Erfindung
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Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Konzept für einen Bildsensor zu schaffen, bei welchem eine Gesamtbildsensorfläche gegenüber konventionellen Bildsensoren eingespart werden kann.
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Diese Aufgabe wird durch die unabhängigen Patentansprüche gelöst.
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Ausführungsbeispiele der vorliegenden Erfindung schaffen einen Bildsensor mit einer Mehrzahl von verteilt angeordneten Pixelgruppen und einen Decoder mit einer Mehrzahl von verteilt angeordneten Decodersubblöcken zur Ansteuerung von Pixelzeilen zugeordneter Pixelgruppen. Jeder Decodersubblock ist jeweils in einer Zeile des Bildsensors mit einer zugeordneten Pixelgruppe angeordnet, wobei eine Höhe der Zeile des Bildsensors einer Höhe der Pixelgruppe entspricht.
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Weitere Ausführungsbeispiele der vorliegenden Erfindung schaffen einen Bildsensor mit einer Mehrzahl von verteilt angeordneten Pixelgruppen und einem Spalten-Analog-zu-Digital-Wandler (Spalten-ADC) mit einer Mehrzahl von verteilt angeordneten Analog-zu-Digital-Wandler-Subblöcken (ADC-Subblöcken) zur Analog-zu-Digital-Wandlung von Pixelsignalen zugeordneter Pixelgruppen. Jeder ADC-Subblock ist jeweils in einer Spalte des Bildsensors mit einer zugeordneten Pixelgruppe angeordnet, wobei eine Breite der Spalte des Bildsensors einer Breite der zugeordneten Pixelgruppe entspricht.
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Es ist ein gemeinsamer Gedanke von den oben erwähnten Ausführungsbeispielen der vorliegenden Erfindung, dass ein flächeneffizienteres Konzept für einen Bildsensor ermöglicht wird, wenn ein Decoder und/oder ein Spalten-ADC des Bildsensors auf einzelne Sub-Blöcke aufgeteilt werden, deren Höhe im Falle der Decodersubblöcke maximal einer Höhe der zugeordneten Pixelgruppe entspricht und/oder deren Breite im Falle der ADC-Subblöcke maximal der Breite der zugeordneten Pixelgruppe entspricht.
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Durch die Aufteilung des Decoders oder des Spalten-ADC in eine Mehrzahl von Subblöcke wird ermöglicht, dass in Zwischenräumen zwischen diesen Subblöcken Freiflächen entstehen, welche zur Platzierung von Logikblöcken oder Logikgattern (beispielsweise zur Nachverarbeitung von Pixelsignalen des Bildsensors) genutzt werden können. Es entstehen daher Freiflächen, welche nicht von Decodern oder Analog-zu-Digital-Wandlern unterbrochen werden und welche für einen digitalen Schaltungsteil des Bildsensors verwendet werden können. Durch die Anordnung solcher Logikgatter in den Zwischenräumen zwischen den Decodersubblöcken und/oder ADC-Subblöcken wird vermieden, dass eine Verdrahtung zu diesen Logikblöcken beispielsweise unter einem ADC und/oder unter einem Decoder in einer zusätzlichen Metalllage geführt werden muss, da diese Logikblöcke und Lagergatter direkt anschließend an das Bildfeld platziert werden können und nicht erst anschließend an den Decoder und/oder den Spalten-Analog-zu-Digital-Wandler. Mit anderen Worten lässt sich Verdrahtungsfläche zu diesen Logikgattern oder Logikblöcken im Vergleich zu konventionellen Bildsensoren einsparen, da diese Logikgatter oder Logikblöcke nun direkt in Zwischenräume zwischen Decodersubblöcken und/oder ADC-Subblöcken platziert werden können, welche beispielsweise direkt an das Bildfeld des Bildsensors anschließen.
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So kann beispielsweise zwischen einem ersten Decodersubblock und einem zweiten Decodersubblock oder einem ersten ADC-Subblock und einem zweiten ADC-Subblock ein Logikblock zur Verarbeitung von Pixelsignalen der Pixelgruppen angeordnet sein.
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Kurze Beschreibung der Figuren
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Ausführungsbeispiele der vorliegenden Erfindung werden im Folgenden anhand der beiliegenden Figuren detailliert beschrieben. Es zeigen:
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1a eine schematische Darstellung eines Bildsensors gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, bei dem einem Decodersubblock mehrere Pixelgruppen zugeordnet sind,
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1b eine schematische Darstellung eines Bildsensors gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung, bei dem jedem Decodersubblock genau eine Pixelgruppe zugeordnet ist;
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2 eine schematische Darstellung eines Bildsensors gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung mit einer Mehrzahl von verteilt angeordneten ADC-Subblöcken;
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3a einen Bildsensor gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung, welcher die Konzepte aus 1a und 2 vereint;
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3b einen Bildsensor gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung, welcher die Konzepte aus 1b und 2 vereint;
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4 ein System zur optischen Abbildung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung; und
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5 einen konventionellen Bildsensor mit einem durchgängigen Decoder und einem durchgängigen Spalten-Analog-zu-Digital-Wandler.
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Detaillierte Beschreibung von Ausführungsbeispielen der vorliegenden Erfindung Bevor im Folgenden Ausführungsbeispiele der vorliegenden Erfindung detailliert anhand der beiliegenden Figuren beschrieben werden, wird darauf hingewiesen, dass in den Figuren dieselben Elemente oder Elemente gleicher Funktion mit denselben Bezugszeichen versehen sind und dass auf eine wiederholte Beschreibung von Elementen, die mit denselben Bezugszeichen versehen sind, verzichtet wird.
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Zusammengefasst haben konventionelle Bildsensoren mit aufgeteiltem Bildfeld das Problem, dass Lücken zwischen Pixelfeldern tote Fläche sind, d. h. sie verursachen Kosten, aber keinen Nutzen. Der Preis des Sensors steigt etwa proportional mit der Fläche: Dazu soll im Folgenden ein Beispiel gegeben werden: Fläche für einen herkömmlichen Bildsensor (zusammenhängendes Bildfeld): Fs = Pixelfläche P + Logikfläche L
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Fläche für einen Sensor mit aufgeteiltem Bildfeld: Fm = Pixelfläche P + Logikfläche G + Lückenfläche L
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Daher Fm = Fs + L. Ziel ist es daher, die Lückenfläche mit Logik aufzufüllen, damit L = 0 und Fm = Fs. Voraussetzung dafür ist, dass G > L. Falls G = L, füllt die Logik die Lücken vollständig aus. Falls G > L, sitzt ein Teil der Logik weiterhin außerhalb des Bildfelds; das spielt keine Rolle, da trotzdem insgesamt Fm = Fs.
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Tatsächlich ist Fm = Fs unerreichbar, da durch die Umordnung der Logik in die Pixelflächen zusätzliche Verdrahtungsfläche V anfällt: Fm = Fs + V. Darüber hinaus sind einige Teile der Logik Blöcke mit fester Mindestgröße oder Form. Die folgenden Erfindungen haben das Ziel, V zu minimieren und Logikblöcke aufzuteilen.
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Aus den obigen Überlegungen ergeben sich daher die folgenden Vorgaben für Bildsensoren mit aufgeteiltem Bildfeld:
- 1. Logikblöcke sollen so kleinteilig wie möglich ausgeführt werden, damit sie sich gut verteilen lassen (bzw. die Verteilung anderer Blöcke und deren Verdrahtung nicht blockieren).
- 2. Logikblöcke sollen zwischen den Bildfeldern angesiedelt sein, um die Fläche des gesamten Bildsensor-Dies (Die-Chip) zu minimieren. Idealfall: Siliziumfläche zwischen Bildfeldern ist vollständig ausgenutzt.
- 3. Verdrahtung zwischen den Logikblöcken (und den Pixelgruppen) soll minimiert werden.
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Ausführungsbeispiele der vorliegenden Erfindung lösen dieses Problem dadurch, dass Decoder und/oder Spalten-ADCs in eine Mehrzahl von Subblöcken aufgeteilt werden, in deren Zwischenräumen sich Logikblöcke anordnen lassen.
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1a zeigt eine schematische Darstellung eines Bildsensors 100 (beispielsweise aus einer Draufsicht) gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Der Bildsensor 100 weist eine Mehrzahl von verteilt angeordneten Pixelgruppen 101a bis 101i auf. Ferner weist der Bildsensor 100 einen Decoder mit einer Mehrzahl von verteilt angeordneten Decodersubblöcken 103a bis 103c auf. Jeder der Decodersubblöcke 103a bis 103c ist ausgebildet, um Pixelzeilen zugeordneter Pixelgruppen (beispielsweise einer Pixelgruppe oder mehrerer Pixelgruppen) anzusteuern. Ferner ist jeder Decodersubblock 103a bis 103c jeweils in einer Zeile 105a bis 105c des Bildsensors 100 (in 1a als Verlängerung gestrichelt dargestellt) angeordnet, wobei eine Höhe der Zeile 105a bis 105c des Bildsensors 100 einer Höhe h der Pixelgruppen 101a bis 101i entspricht.
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So ist beispielsweise der erste Decodersubblock 103a in einer ersten Zeile 105a des Bildsensors 100 mit den Pixelgruppen 101a, 101d, 101g angeordnet, welche dem ersten Decodersubblock 103a zugeordnet sind. Mit anderen Worten ist der erste Decodersubblock 103a ausgebildet, um Pixelzeilen der Pixelgruppen 101a, 101d, 101g, die mit diesem Decodersubblock 103a in derselben Zeile 105a des Bildsensors 100 angeordnet sind, anzusteuern.
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Ferner ist ein zweiter Decodersubblock 103b zusammen mit den Pixelgruppen 101b, 101e, 101h in einer zweiten Zeile 105b des Bildsensors 100 angeordnet, wobei diese Pixelgruppen 101b, 101e, 101h, welche zusammen mit dem zweiten Decodersubblock 103b in der zweiten Zeile 105b des Bildsensors 100 angeordnet sind, dem zweiten Decodersubblock 103b zur Ansteuerung zugeordnet sind.
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Dasselbe gilt analog für den dritten Decodersubblock 103c und die Pixelgruppen 101c, 101f, 101i.
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Wie bereits im einleitenden Teil dieser Anmeldung erwähnt, lässt sich durch die Verteilung des Decoders auf die Mehrzahl von Decodersubblöcken 103a bis 103c, deren Höhe jeweils maximal der Höhe einer Zeile 105a bis 105c des Bildsensors 100 entspricht, erreichen, dass zwischen diesen Decodersubblöcken 103a, 103b, 103c Zwischenräume oder Freiflächen 107a, 107b entstehen, welche zur Anordnung von Logikblöcken genutzt werden können. So kann beispielsweise ein erster Logikblock 109a zwischen dem ersten Decodersubblock 103a, welcher einer ersten Pixelgruppe 101a zugeordnet ist und dem zweiten Decodersubblock 103b, welcher einer zweiten Pixelgruppe 101b zugeordnet ist, angeordnet sein. Die erste Pixelgruppe 101a und die zweite Pixelgruppe 101b sind dabei in Spaltenrichtung (die Richtung in der die Spalten des Bildsensors 100 verlaufen) benachbart zueinander angeordnet. Ein Abstand zwischen zwei in Spaltenrichtung benachbarten Pixelgruppen kann dabei beispielsweise mindestens das 0,1-fache, 0,5-fache oder 1-fache der Höhe h einer Pixelgruppe der Mehrzahl von Pixelgruppen 101a bis 101i betragen. Durch die Anordnung des ersten Logikblocks 109a in dem ersten Zwischenraum 107a zwischen dem ersten Decodersubblock 103a und dem zweiten Decodersubblock 103b wird ermöglicht, dass ein Verdrahtungsaufwand zum Anschluss dieses ersten Logikblocks 109a so gering wie möglich gehalten werden kann, da im Gegensatz zu dem in 5 gezeigten konventionellen Decoder keine zusätzliche Verdrahtung um den Decoder herum oder unter dem Decoder hindurch geführt werden muss, um den ersten Logikblock 109a anzuschließen. Der erste Logikblock 109a kann beispielsweise zur Verarbeitung der von den Pixelgruppen 101a bis 101i gelieferten Pixelsignale dienen.
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Ferner ist in 1a schematisch noch ein zweiter Logikblock 109b dargestellt, welcher in einem zweiten Zwischenraum 107b zwischen dem zweiten Decodersubblock 103b und dem dritten Decodersubblock 103c angeordnet ist.
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Ein Decodersubblock 103a bis 103c kann beispielsweise ausgebildet sein, um Belichtungszeiten einer dem Decodersubblock zugeordnete Pixelgruppe zu steuern und/oder Pixelzeilen der dem Decodersubblock zugeordneten Pixelgruppe mit einem Analog-zu-Digital-Wandler des Bildsensors 100 zur Analog-zu-Digital-Wandlung von Pixelsignalen der Pixelgruppe zu verbinden.
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Beispielsweise kann jede Pixelgruppe eine Mehrzahl von Pixelzeilen aufweisen und ein Decodersubblock, der dieser Pixelgruppe zugeordnet ist, kann die Pixelzeilen der dem Decodersubblock zugeordneten Pixelgruppe ansteuern (beispielsweise um eine Belichtungszeit dieser Pixelzeilen zu steuern und/oder diese Pixelzeilen mit einem Analog-zu-Digital-Wandler des Bildsensors 100 zu verbinden).
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Beispielsweise für eine sogenannte geteilte Architektur (Shared Architecture) kann jeder Decodersubblock eine Mehrzahl von Decoderzeilen aufweisen, wobei jede der Decoderzeilen ausgebildet ist, um jeweils zwei Pixelzeilen der zugeordneten Pixelgruppe oder der zugeordneten Pixelgruppen anzusteuern. Eine Höhe einer solchen Decoderzeile kann dann beispielsweise maximal einer Gesamthöhe der zwei von der Decoderzeile angesteuerten Pixelzeilen der zugeordneten Pixelgruppe oder Pixelgruppen entsprechen. Dadurch wird gewährleistet, dass die Gesamthöhe eines Decodersubblocks 103a bis 103c maximal einer Gesamthöhe h einer Pixelgruppe 101a bis 101i (und damit der Höhe einer Zeile 105a bis 105c des Bildsensors 100) entspricht.
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Bei einer nicht geteilten Architektur ist es jedoch auch möglich, dass jeder Decodersubblock 103a bis 103c eine Mehrzahl von Decoderzeilen aufweist und wobei jede der Decoderzeilen ausgebildet ist, um jeweils eine Pixelzeile der zugeordneten Pixelgruppe oder der zugeordneten Pixelgruppen anzusteuern. Eine Höhe einer solchen Decoderzeile kann dann maximal einer Höhe der von der Decoderzeile angesteuerten Pixelzeile der dem Decodersubblock 103a bis 103c zugeordneten Pixelgruppe 101a bis 101i entsprechen. Auch so wird gewährleistet, dass die Höhe eines Decodersubblocks 103a bis 103c maximal einer Höhe h der dem Decodersubblock 103a bis 103c zugeordneten Pixelgruppe 101a bis 101i (und damit der Höhe einer Zeile 105a bis 105c des Bildsensors 100) entspricht.
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Ferner wird durch die Platzierung der Decodersubblöcke 103a bis 103c in den Zeilen 105a bis 105c des Bildsensors 100 zusammen mit den Pixelgruppen 101a bis 101i ermöglicht, dass ein Decodersubblock 103a bis 103c direkt (also ohne eine Verdrahtung über zusätzliche Metalllagen) an eine dem Decodersubblock 103a bis 103c zugeordnete Pixelgruppe 101a, 101b, 101c anschließt. So kann z. B., wie dies in 1a gezeigt ist, der erste Decodersubblock 103a direkt an die erste Pixelgruppe 101a anschließen, der zweite Decodersubblock 103b direkt an die zweite Pixelgruppe 101b anschließen und der dritte Decodersubblock 103c direkt an die dritte Pixelgruppe 101c anschließen. Das noch in 5 gezeigte Fan out (die Verdrahtung von den Pixelgruppen zu dem Decoder) kann daher vermieden werden, wodurch zusätzliche Verdrahtungsfläche auf dem Bildsensor 100 frei wird, welche beispielsweise zum Anschließen der Logikblöcke 109a, 109b genutzt werden kann. Mit anderen Worten können die Decodersubblöcke 103a bis 103c des Reihendecoders so angeordnet werden, dass diese Elemente nur auf Höhe der Pixelgruppen 101a bis 101i platziert werden. Die Decodersubblöcke 103a bis 103c werden dadurch zwar breiter aber weniger hoch. Der Platz zwischen den Pixelgruppen 101a bis 101i in vertikaler Richtung bleibt frei. Dadurch kann die Verdrahtung zwischen den Decodersubblöcken 103a bis 103c und der direkt benachbarten Pixelgruppe 101a bis 101c entfallen. Die Decodersubblöcke 103a bis 103c können daher direkt an diese Pixelgruppen 101a bis 101c anschließen. Durch den Wegfall der Verdrahtung bleiben in horizontaler Richtung auf dem Chip Freiflächen übrig, welche beispielsweise für eine Verdrahtung der Logikblöcke 109a, 109b oder weiterer Logikblöcke des Bildsensors 100 genutzt werden können.
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Wie aus 1a beispielhaft ersichtlich, kann ferner jedem Decodersubblock 103a bis 103c mindestens eine weitere Pixelgruppe zugeordnet sein, welche jeweils mit der direkt an den Decodersubblock 103a bis 103c anschließenden Pixelgruppe 101a bis 101c in einer gemeinsamen Zeile 105a bis 105c des Bildsensors 100 angeordnet ist. Beispiele für solche Pixelgruppen sind beispielsweise die Pixelgruppe 101d und die Pixelgruppe 101g, welche in der ersten Zeile 105a des Bildsensors 100 angeordnet sind, die Pixelgruppe 101e, 101h, welche in der zweiten Zeile 105b des Bildsensors 100 angeordnet sind und die Pixelgruppe 101f und die Pixelgruppe 101i, welche in der dritten Zeile 105c des Bildsensors 100 angeordnet sind. Diese Pixelgruppen 101d, 101g, 101e, 101h, 101f', 101i können mittels einer Verdrahtung (beispielsweise in einer Verdrahtungsebene des Bildsensors 100) mit dem zugeordneten Decodersubblock 103a bis 103c verbunden sein. Ein Beispiel ist die Pixelgruppe 101d, welche in Zeilenrichtung (die Richtung, in der die Zeilen des Bildsensors 100 verlaufen) zu der ersten Pixelgruppe 101a (die direkt an den Decodersubblock 103a anschließt) benachbart ist, mittels Verdrahtung mit dem ersten Decodersubblock 103a verbunden.
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Mit anderen Worten können Pixelgruppen, die einem Decodersubblock 103a bis 103c zugeordnet sind und nicht direkt mit diesem Decodersubblock 103a bis 103c verbunden sind, mittels Verdrahtung (in einer Verdrahtungsebene des Bildsensors 100) mit dem zugeordneten Decodersubblock 103a bis 103c verbunden sein.
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Aus 1a wird deutlich, dass die Freiflächen 107a bis 107b nicht von Teilen des Decoders unterbrochen werden und daher beispielsweise für den digitalen Schaltungsteil (wie die Logikblöcke 109a, 109b) verwendet werden können. Zwischen den einzelnen Elementen des Decoders (zwischen den Decodersubblöcken 103a bis 103c) kann ferner eine Taktzuführung 111 verlaufen. Diese Taktzuführung 111 kann beispielsweise für alle Decodersubblöcke 103a bis 103c gemeinsam geführt werden oder kann für jeden der Decodersubblöcke 103a bis 103c einen eigenen Taktzweig (mit einem eigenen Takt) aufweisen.
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Ferner wird aus 1a ersichtlich, dass die Höhe des ersten Zwischenraums 107a zwischen dem ersten Decodersubblock 103a, der der ersten Pixelgruppe 101a zugeordnet ist, und dem zweiten Decodersubblock 103b, der der zweiten Pixelgruppe 101b zugeordnet ist, gleich einem Abstand von der ersten Pixelgruppe 101a zu der zweiten Pixelgruppe 101b ist. Mit anderen Worten kann der gesamte Abstand zwischen zwei in Spaltenrichtung benachbarten Pixelgruppen der Mehrzahl von Pixelgruppen 101a bis 101i zur Platzierung von Logikblöcken 109a, 109b genutzt werden, da in diesen Bereichen keine Bestandteile des Decoders (beispielsweise abgesehen von der Taktzuführung 111) angeordnet sind.
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Die Pixelgruppen 101a bis 101i sind in einem N × M-Feld angeordnet, welches in Spaltenrichtung N Pixelgruppen und in Zeilenrichtung M Pixelgruppen aufweist. Aus 1a ist ersichtlich, dass die Decodersubblöcke 103a bis 103c an einem Rand dieses Feldes (welches durch die Pixelgruppen 101a bis 101i aufgespannt wird) angeordnet sind. Nichtsdestotrotz ist es gemäß weiteren Ausführungsbeispielen (wie beispielsweise in 1b gezeigt) auch möglich, dass einzelne Decodersubblöcke in dem Feld (beispielsweise zwischen in Zeilenrichtung benachbarten Pixelgruppen) angeordnet sind.
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Das in 1a gezeigte Konzept hat gegenüber dem in 1b gezeigten Konzept jedoch den Vorteil, dass zwischen in Zeilenrichtung benachbarten Pixelgruppen keine Decodersubblöcke angeordnet sind und daher die Abstände zwischen denen in Zeilenrichtung benachbarten Pixelgruppen nicht in Abhängigkeit der Größen der Decodersubblöcke 103a bis 103c gewählt werden müssen, sondern frei eingestellt werden können (beispielsweise in Abhängigkeit eines gewünschten durch den Bildsensor 100 erfassten Bildfeldes).
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Gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung kann der Decoder beispielsweise ein Schieberegister für die Selektierung einer Pixelzeile (des Bildsensors 100) sowie Logikgatter, um an die selektierte Pixelzeile Reset- und/oder Transfersignale für die Photodioden oder Pixel anlegen zu können, aufweisen. Dabei kann der Decoder für einen Bildsensor 100 mit N Pixelzeilen N Decoderzeilen aufweisen (welche sich auf die Decodersubblöcke 103a bis 103c verteilen). Diese Decoderzeilen umfassen jeweils ein Flip-Flop als ein Element des Schieberegisters und einen Teil der Logikgatter. Für den Fall, dass jeweils zwei Pixelzeilen einer Pixelgruppe von einer Decoderzeile angesteuert werden (beispielsweise in dem Fall der oben genannten Shared Architecture) weist der Decoder N/2 solche Decoderzeilen auf, welche sich wiederum auf die Decodersubblöcke 103a bis 103c verteilten. Es ist daher eine Idee von dem in 1a gezeigten Bildsensor 100, dass alle Decoderelemente, die für eine Pixelzeile benötigt, auch genau in diesem Raster angeordnet werden. Besitzt beispielsweise eine Pixelzeile eine Höhe von 2,2 μm, so kann nun in genau diesen 2,2 μm Höhe eine Decoderzeile des zugeordneten Decodersubblocks 103a bis 103c angeordnet werden. In dem Falle der oben genannten Shared Architecture kann eine Decoderzeile, welche jeweils zwei Pixelzeilen ansteuert, im Gegensatz dazu eine Höhe von 4,4 μm aufweisen, da die Gesamthöhe der zwei von dieser Decoderzeile angesteuerten Pixelzeilen 4,4 μm beträgt. Die für eine Pixelzeile benötigen Signalleistungen können damit genau in diesen 2,2-μm-Raster angeordnet werden. Dadurch werden die Decodersubblöcke 103a bis 103c zwar breiter, aber dafür entfällt die Verdrahtung zwischen den Decodersubblöcken 103a bis 103c und dem Bildfeld (den Pixelgruppen 101a bis 101i). Außerdem entstehen die horizontalen Freiflächen 107a, 107b zwischen den einzelnen Decodersubblöcken 103a bis 103c.
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Eine Pixelzeile einer Pixelgruppe soll in der vorliegenden Erfindung so verstanden werden, dass diese Pixelzeile × Photodioden oder Pixel aufweist, die in Zeilenrichtung einzeilig in dieser Pixelgruppe angeordnet sind. Eine Pixelzeile des Bildsensors 100 soll in der vorliegenden Anmeldung so verstanden werden, dass dies alle Pixel sind, die (Pixelgruppenübergreifend) einzeilig von einem ersten Bildfeldrand des Bildsensors 100 zu einem zweiten Bildfeldrand des Bildsensors 100 entlang der Zeilenrichtung des Bildsensors 100 liegen.
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Es ist anzumerken, dass es nicht nötig ist, dass der interne Aufbau der Decodersubblöcke 103a bis 103c im Vergleich zu dem konventionellen Decoder, wie er in 5 gezeigt ist, grundlegend geändert werden muss, da lediglich eine Umverteilung der Elemente dieses Decoders stattfindet. Eine resultierende Gesamtfläche der Decodersubblöcke 103a bis 103c des Decoders des Bildsensors 100 kann daher gleich der Gesamtfläche des Decoders des konventionellen Bildsensors in 5 gestaltet werden, jedoch lässt sich durch die Aufteilung des Decoders auf die einzelnen Decodersubblöcke 103a bis 103c ein Verdrahtungsaufwand gegenüber dem konventionellen Bildsensor erheblich reduzieren.
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Gemäß einigen Ausführungsbeispielen kann eine Pixelgruppe 101a bis 101i beispielsweise mindestens 10 × 10 Pixel, 50 × 50 Pixel oder 100 × 100 Pixel aufweisen.
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Ferner kann ein Abstand zwischen zwei in Zeilenrichtung benachbarten Pixelgruppen mindestens dem 0,1-fachen, 0,5-fachen oder 1-fachen einer Breite b einer der Pixelgruppen 101a bis 101i entsprechen.
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Ferner kann ein Abstand zwischen zwei in Spaltenrichtung benachbarten Pixelgruppen mindestens dem 0,1-fachen, 0,5-fachen oder 1-fachen der Höhe h einer der Pixelgruppen 101a bis 101i entsprechen.
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Obwohl bei dem in 1a gezeigten Ausführungsbeispiel ein 3 × 3 Feld mit neun Pixelgruppen 101a bis 101i dargestellt ist, so kann die Anzahl der verwendeten Pixelgruppen und damit auch die Anzahl der verwendeten Zeilen 105a bis 105c des Bildsensors 100 und die Anzahl der Decodersubblöcke 103a bis 103c variieren und insbesondere in Abhängigkeit von der gewünschten Anwendung des Bildsensors 100 gewählt werden.
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In einem einfachsten Ausführungsbeispiel der vorliegenden Erfindung können beispielsweise lediglich zwei Decodersubblöcke 103a bis 103b und lediglich zwei Pixelgruppen 101a bis 101b vorhanden sein.
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1b zeigt einen Bildsensor 150 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung, der sich von dem in 1a gezeigten Bildsensor 100 dadurch unterscheidet, dass Decodersubblöcke des Bildsensors 150 nicht nur am Rand des Feldes der Pixelgruppen des Bildsensors 150 angeordnet sind, sondern auch in Zwischenräumen zwischen in Zeilenrichtung benachbarten Pixelgruppen (beispielsweise zwischen den Pixelgruppen 101a, 101d und den Pixelgruppen 101b, 101e) angeordnet sind. So ist beispielsweise ein dritter Decodersubblock 153a des Bildsensors 150 in einem Zwischenraum zwischen der ersten Pixelgruppe 101a und einer dritten Pixelgruppe 101d des Bildsensors 150 angeordnet und ein vierter Decodersubblock 153b des Bildsensors 150 ist in einem Zwischenraum zwischen der zweiten Pixelgruppe 101b und einer vierten Pixelgruppe 101e des Bildsensors 150 angeordnet. Die Anordnung der Decodersubblöcke 153a, 153b auch in Zwischenräumen zwischen in Zeilenrichtung benachbarten Pixelgruppen ermöglicht, dass die Decodersubblöcke 153a, 153b direkt an die ihnen zugeordneten Pixelgruppen 101d, 101e anschließen können. Auch bei dem in 1b gezeigten Bildsensor 150 sind die Decodersubblöcke 103a, 103b, 153a, 153b jeweils in einer Zeile 105a, 105b des Bildsensors 150 mit der ihr zugeordneten Pixelgruppe 101a, 101b, 101d, 101e angeordnet, wobei eine Höhe der Zeile 105a, 105b einer Höhe h der Pixelgruppen 101a, 101b, 101d, 101e entspricht. Mit anderen Worten überragen auch bei dem in 1b gezeigten Bildsensor 150 die Decodersubblöcke 103a, 103b, 153a, 153b die Pixelgruppen 101a, 101b, 101d, 101e nicht in ihrer Höhe.
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Ferner wird aus 1b ersichtlich, dass ein Abstand zwischen in Zeilenrichtung benachbarten Pixelgruppen mindestens der Breite eines Decodersubblocks entspricht, so dass ein Decodersubblock (beispielsweise der Decodersubblock 153a oder der Decodersubblock 153b) in den Zwischenraum zwischen zwei in Zeilenrichtung benachbarte Pixelgruppen passt.
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Aus 1b wird ferner ersichtlich, dass im Gegensatz zu dem in 1a gezeigten Ausführungsbeispiel jedem der Decodersubblöcke 103a, 103b, 153a, 153b genau eine Pixelgruppe zugeordnet ist, deren Pixelzeilen von dem jeweiligen Decodersubblock 103a, 103b, 153a, 153b angesteuert werden.
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Ein Aufbau und eine Funktion der Decodersubblöcke 103a, 103b, 153a, 153b können dabei vergleichbar zu dem anhand von 1a beschriebenen Aufbau der Decodersubblöcke 103a bis 103c sein, mit dem Unterschied, dass jeder der Decodersubblöcke 103a, 103b, 153a, 153b des Bildsensors 150 genau eine Pixelgruppe 101a, 101b, 101d, 101e ansteuert. Daher werden diesbezüglich keine weiteren Ausführungen gemacht.
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Ferner können auch Abstände zwischen in Spaltenrichtung benachbarten Pixelgruppen gewählt werden, wie dies bereits anhand von 1a beschrieben wurde.
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Gemäß weiteren Ausführungsbeispielen, beispielsweise um eine gleichmäßige Verteilung der Pixelgruppen auf dem Bildsensor 150 zu erreichen, kann ein Abstand zwischen zwei in Spaltenrichtung benachbarten Pixelgruppen jedoch mindestens der Breite (in Zeilenrichtung) eines Decodersubblocks 103a, 103b, 153a, 153b entsprechen.
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Die Pixelgruppen 101a, 101b, 101d, 101e können beispielsweise wie anhand von 1a aufgebaut werden, so dass auch hierzu keine weiteren Ausführungen gemacht werden.
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Bei dem Bildsensor 150, wie er in 1b gezeigt ist, erhält jede Pixelgruppe 101a, 101b, 101d, 101e einen eigenen Decodersubblock 103a, 103b, 153a, 153b, der jeweils direkt an die ihm zugeordnete Pixelgruppe 101a, 101b, 101d, 101e anschließt. Beispielsweise können lediglich Taktzuführungen 111, 111' zu den Decodersubblöcken 103a, 103b, 153a, 153b gelegt werden. Zwar hat diese in 1b gezeigte Lösung den Nachteil gegenüber der in 1a gezeigten Lösung, dass der Gesamtplatzbedarf für die Decodersubblöcke 103a, 103b, 153a, 153b steigt. Jedoch ermöglicht diese Lösung außerdem für jede Pixelgruppe 101a, 101b, 101d, 101e ein unterschiedliches Timing (beispielsweise für Belichtungsstart, Shutter, Auslesen und Ladungstransfer) und verringert Bewegungsstörungen durch unterschiedliche Auslesezeitpunkte der Zeilen (sogenannte Rolling-Shutter-Artefakte). Beispielsweise können die Decodersubblöcke 103a, 103b, welche zu Pixelgruppen 101a, 101b, welche in einer ersten Spalte 155a des Bildsensors 150 angeordnet sind, zu einem ersten Decoder des Bildsensors 150 gehören und die Decodersubblöcke 153a, 153b, welche zu Pixelgruppen 101d, 101e zugeordnet sind, die in einer zweiten Spalte 155b des Bildsensors 150 angeordnet sind, zu einem zweiten oder weiteren Decoder des Bildsensors 150 gehören.
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Diese Decoder können unabhängig voneinander gesteuert werden. Hier können beispielsweise die Pixelgruppen 101a, 101b, 101d, 101e in einem N × M-Feld angeordnet sein (in dem in 1b gezeigten Beispiel in einem 2 × 2 Feld), welches in Spaltenrichtung N Pixelgruppen (in dem Beispiel 2) und in Zeilenrichtung M Pixelgruppen (in dem Beispiel 2) aufweist. Decodersubblöcke 103a, 103b, 153a, 153b, welche zu Pixelgruppen 101a, 101b, 101d, 101e in einer gemeinsamen Spalte dieses Feldes (welche beispielsweise eine Spalte des Bildsensors 150 sein kann) angeordnet sind, gehören dabei zu demselben Decoder. Mit anderen Worten weist der in 1b gezeigte Bildsensor 150 eine Mehrzahl von Decodern auf, wobei jeder Decoder in eine Mehrzahl von Decodersubblöcke unterteilt ist und Decodersubblöcke eines Decoders jeweils Pixelgruppen zugeordnet sind, die in derselben Spalte 155a, 155b des Feldes der Pixelgruppen 101a, 101b, 101d, 101e angeordnet sind.
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Ferner ist ein Teil der Decodersubblöcke des Bildsensors 150 (die Decodersubblöcke 153a, 153b) in Zwischenräumen zwischen in Zeilenrichtung benachbarten Pixelgruppen angeordnet (im Gegensatz zu dem in 1a gezeigten Bildsensor 100).
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2 zeigt eine schematische Darstellung eines Bildsensors 200 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung, welche auf derselben Idee wie die in den 1a und 1b gezeigten Bildsensoren 100, 150 basiert, nur mit dem Unterschied, dass bei dem in 2 gezeigten Bildsensor 200 ein Spalten-Analog-zu-Digital-Wandler (auch bezeichnet als Spalten-ADC) des Bildsensors 200 auf mehrere ADC-Subblöcke 201a, 201b, 201c aufgeteilt ist, deren Breite jeweils maximal einer Breite einer Pixelgruppe 101a bis 101i der Pixelgruppen des Bildsensors 200 entspricht. Mit anderen Worten weist der Bildsensor 200 einen Spalten-ADC mit einer Mehrzahl von ADC-Subblöcken 201a, 201b, 201c auf, die verteilt auf dem Bildsensor 200 angeordnet sind und ausgebildet sind, um eine Analog-zu-Digital-Wandlung von Pixelsignalen zugeordneter Pixelgruppen 101a bis 101i durchzuführen. Jeder ADC-Subblock 201a bis 201c ist dabei jeweils in einer Spalte 155a, 155b, 155c des Bildsensors 200 mit (zumindest) einer zugeordneten Pixelgruppe 101a bis 101i angeordnet, wobei eine Breite der Spalte des Bildsensors 200 einer Breite der dem ADC-Subblock 201a bis 201c zugeordneten Pixelgruppe 101a bis 101i entspricht.
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Wie auch schon die Bildsensoren 100 und 150 basiert der in 2 gezeigte Bildsensor 200 auf der Idee, dass Ansteuer- oder Verarbeitungselemente des Bildsensors 200 verteilt angeordnet werden können, um so Freiräume zu schaffen, in den sich zusätzliche Verarbeitungsblöcke (wie beispielsweise die genannten Logikblöcke) integrieren lassen. Bei dem in 2 gezeigten Bildsensor 200 ist daher der Spalten-Analog-zu-Digital-Wandler auf die Mehrzahl von ADC-Subblöcken 201a bis 201c aufgeteilt, um so Zwischenräume 207a, 207b zwischen ADC-Subblöcken 201a bis 201c zu schaffen, die zu in Zeilenrichtung des Bildsensors 200 benachbarten Pixelgruppen (beispielsweise Pixelgruppen 101c, 101f, 101i) zugeordnet sind. So ist beispielsweise bei dem in 2 gezeigten Bildsensor 200 ein erster optionaler Logikblock 209a in einem ersten Zwischenraum 207a angeordnet, welcher sich zwischen einem ersten ADC-Subblock 201a, der unter anderem zu einer Pixelgruppe 101c zugeordnet ist, und einem zweiten ADC-Subblock 201b befindet, der unter anderem einer Pixelgruppe 101f zugeordnet ist, die in Zeilenrichtung zu der Pixelgruppe 101c benachbart ist. Ferner ist exemplarisch auch in einem zweiten Zwischenraum 207b zwischen dem zweiten ADC-Subblock 201b und einem dritten ADC-Subblock 201c ein weiterer optionaler Logikblock 209b angeordnet.
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Die Logikblöcke 209a, 209b können in ihrer Funktion gleich oder ähnlich den Logikblöcken 109a, 109b des in 1a gezeigten Bildsensors 100 sein. So können die Logikblöcke 109a, 109b, 209a, 209b beispielsweise ausgebildet sein, um eine Bildaufbereitung bereits auf dem Chip des Bildsensors 100, 200 durchzuführen. Beispielsweise kann eine JPEG-Kompression oder eine Rekonstruktion aufgrund der verteilten Pixelgruppen 101a bis 101i bereits auf dem Chip durch die Logikblöcke 109a, 109b, 209a, 209b durchgeführt werden.
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Wie auch schon bei dem Bildsensor 100 und dem Bildsensor 150 wird durch die verteilte Anordnung der ADC-Subblöcke 201a bis 201c ermöglicht, dass ein Verdrahtungsaufwand zu diesen Logikblöcken 209a, 209b reduziert wird, da eine Verdrahtung zu diesen Logikblöcken 209a, 209b nicht erst über eine zusätzliche Metallisierungs- oder Verdrahtungsschicht unter dem eigentlichen Spalten-ADC entlang geführt werden muss.
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Gemäß weiteren Ausführungsbeispielen, wie dies anhand von 2 gezeigt ist, kann jedem der ADC-Subblöcke 201a bis 201c eine Mehrzahl von Pixelgruppen zugeordnet sein. So kann beispielsweise jeder ADC-Subblock 201a bis 201c den Pixelgruppen des Bildsensors 200 zugeordnet sein, welche in derselben Spalte 155a bis 155c des Bildsensors 200 wie der ADC-Subblock 201a bis 201c selbst angeordnet sind, um Pixelsignale dieser Pixelgruppen analog-zu-digital zu wandeln.
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Als ein Beispiel ist der erste ADC-Subblock 201a den Pixelgruppen 101a, 101b, 101c zugeordnet, welche in derselben ersten Spalte 155a des Bildsensors 200 wie der erste ADC-Subblock 101a angeordnet sind. Beispielsweise kann der erste ADC-Subblock 201a ausgebildet sein, um Pixelsignale der Pixelzeilen der Pixelgruppen 101a, 101b und 101c nacheinander analog-zu-digital zu wandeln.
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Diese Beschreibung gilt analog auch für die weiteren ADC-Subblöcke 201b, 201c des Bildsensors 200.
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Ferner kann jeder der ADC-Subblöcke 201a bis 201c eine Mehrzahl von ADC-Spalten aufweisen, wobei jede ADC-Spalte ausgebildet ist, um Pixelsignale zumindest einer Pixelspalte, der dem ADC-Subblock 201a bis 201c zugeordneten Pixelgruppe 101a bis 101 oder Pixelgruppen analog-zu-digital zu wandeln.
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Die Breiten der ADC-Spalten der ADC-Subblöcke 201a bis 201c können dabei so gewählt werden, dass ein ADC-Subblock 201a bis 201c jeweils nicht die Breite der Spalte 155a bis 155c des Bildsensors 200, in der dieser ADC-Subblock 201a bis 201c angeordnet ist, überragt und damit auch nicht die Breite der dem ADC-Subblock 201a bis 201c zugeordneten Pixelgruppe oder Pixelgruppen 101a bis 101i überragt.
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In einer sogenannten Shared Architektur (geteilte Architektur), kann jede ADC-Spalte ausgebildet sein, um ferner zumindest Pixelsignale einer weiteren Pixel-Spalte der dem ADC-Subblock 201a bis 201c zugeordneten Pixelgruppe oder Pixelgruppen analog-zu-digital zu wandeln. Eine Breite jeder ADC-Spalte kann dabei beispielsweise dem Doppelten der Breite einer Pixelspalte einer der Pixelgruppen 101a bis 101i entsprechen.
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Ferner können die Pixelgruppen 101a bis 101i, wie bereits oben beschrieben, in einem Feld angeordnet werden. Die ADC-Subblöcke 201a bis 201c können dabei an einem ersten Rand oder Ende des Feldes angeordnet sein.
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Gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung sind daher keine ADC-Subblöcke in Zwischenräumen zwischen in Spaltenrichtung oder auch in Zeilenrichtung benachbarten Pixelgruppen angeordnet.
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Gemäß weiteren Ausführungsbeispielen ist es auch möglich, dass an einem zweiten Rand oder Ende des Feldes, welcher oder welches dem ersten Rand des Feldes gegenüberliegt, weitere ADC-Subblöcke 201d, 201e, 201f des Spalten-ADCs angeordnet sind. Diese ADC-Subblöcke 201d, 201e, 201f sind dabei in denselben Spalten 155a, 155b, 155c wie die ADC-Subblöcke 201a bis 201c angeordnet und überragen auch die Breiten dieser Spalten 155a bis 155c nicht. Durch die Anordnung von ADC-Subblöcken 201a bis 201f sowohl an dem oberen Rand des Feldes als auch an dem unteren Rand des Feldes wird ermöglicht, dass die Leitungen zur Analog-zu-Digital-Wandlung von Pixelsignalen der Pixelgruppen 101a bis 101i sowohl nach oben als auch nach unten herausgeführt werden können und dementsprechend die einzelnen ADC-Spalten in den ADC-Subblöcken 201a bis 201f breiter gewählt werden können. So können beispielsweise die ADC-Subblöcke 201a bis 201c, welche an dem ersten Rand des Feldes angeordnet sind, ausgebildet sein, um jeweils Pixelsignale ungerader Pixelspalten der ihnen zugeordneten Pixelgruppen 101a bis 101i analog-zu-digital zu wandeln. Die ADC-Subblöcke 201d bis 201f, welche an dem zweiten Rand des Feldes angeordnet sind, können ausgebildet sein, um jeweils Pixelsignale gerader Pixelspalten der ihnen zugeordneten Pixelgruppen 101a bis 101i analog-zu-digital zu wandeln.
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Jeder der an dem zweiten Rand angeordneten ADC-Subblöcke 201d bis 201f ist dabei (wie auch schon die an dem ersten Rand angeordneten ADC-Subblöcke 201a bis 201c) den Pixelgruppen 101a bis 101i zugeordnet, die mit dem ADC-Subblock 201d bis 201f in derselben Spalte 155a bis 155c des Bildsensors 200 angeordnet sind.
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Unter Nutzung der Anordnung der ADC-Subblöcke 201a bis 201f an beiden Rädern des Feldes der Pixelgruppen 101a bis 101i und der Anwendung der oben benannten Shared Architektur wird ermöglicht, dass eine ADC-Spalte jedes ADC-Subblocks 201a bis 201f maximal ein vierfache Breite einer Pixelspalte einer dem ADC-Subblock 201a bis 201f zugeordneten Pixelgruppe 101a bis 101i aufweist. Mit anderen Worten kann jeder ADC-Subblock 201a bis 201f eine Mehrzahl von ADC-Spalten aufweisen, die jeweils ausgebildet sind, um Pixelsignale jeweils zweier Pixelspalten, der dem ADC-Subblock 201a bis 201f zugeordneten Pixelgruppe 101a bis 101i analog-zu-digital zu wandeln und wobei eine Breite einer solchen ADC-Spalte maximal einer Gesamtbreite von vier Pixelspalten der dem ADC-Subblock 201a bis 201f zugeordneten Pixelgruppe 101a bis 101i entspricht.
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Diese genannte Dimensionierung hat einerseits den Vorteil, dass die ADC-Spalten genügend groß gewählt werden können, um deren Funktion unterzubringen und andererseits immer noch die Gesamtbreite jedes ADC-Subblocks 201a bis 201f kleiner gleich der Breite der dem ADC-Subblock 201a bis 201f zugeordneten Pixelgruppe 101a bis 101i gewählt werden kann.
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Gemäß weiteren Ausführungsbeispielen kann in den Zwischenräumen zwischen benachbarten ADC-Subblöcken 201a bis 201f eine Taktzuführung 211 (beispielsweise eine Taktleitung) zur Zuführung eines Taktes an die ADC-Subblöcke 201a bis 201f angeordnet sein.
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3a zeigt einen Bildsensor 300 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Der Bildsensor 300 basiert auf einer Kombination der Bildsensoren 100 in 1a und 200 in 2. Der Bildsensor 300 unterscheidet sich daher von dem in 1a gezeigten Bildsensor 100 dadurch, dass dieser ferner die ADC-Subblöcke 201a bis 201c sowie die optionalen Logikblöcke 209a, 209b aufweist. Nicht dargestellt sind in 3a die optionalen ADC-Subblöcke 201d bis 201f. Gemäß weiteren Ausführungsbeispielen kann der Bildsensor 300 jedoch auch um diese weiteren ADC-Subblöcke 201d bis 201f erweitert werden.
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Der Decoder des Bildsensors 300, welcher die Decodersubblöcke 103a bis 103c aufweist, ist ausgebildet, um pro Spalte des Feldes, in dem die Pixelgruppen 101a bis 101i angeordnet sind, jeweils eine Pixelzeile mit dem Spalten-ADC (mit den ADC-Subblöcken 201a bis 201c des Spalten-ADC) zur Analog-zu-Digital-Wandlung von Pixelsignalen dieser Pixelzeile zu verbinden. Mit anderen Worten ist der Decoder derart ausgebildet, dass zu jedem Zeitpunkt maximal eine Pixelzeile des Bildsensors 300 mit den ADC-Subblöcken 201a bis 201c zur Analog-zu-Digital-Wandlung der Pixelsignale dieser Pixelzeile verbunden ist. Durch die Kombination der in 1a gezeigten Aufteilung des Decoders auf die Mehrzahl von Decodersubblöcken 103a bis 103c und des in 2 gezeigten Konzepts der Aufteilung des Spalten-ADC auf die Mehrzahl der ADC-Subblöcke 201a bis 201c entstehen sowohl zwischen den einzelnen Decodersubblöcken 103a bis 103c als auch zwischen den einzelnen ADC-Subblöcken 201a bis 201c Freiräume, welche zur Anordnung von zusätzlichen Logikblöcken (wie beispielsweise Digitalgattern) 109a, 109b, 209a, 209b genutzt werden können.
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3b zeigt einen Bildsensor 350 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung.
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Der Bildsensor 350 ist eine Kombination des in 1b gezeigten Bildsensors 150 und des in 2 gezeigten Bildsensors 200. Der in 3b gezeigte Bildsensor 350 erweitert daher den in 1b gezeigten Bildsensor 150 um den ersten ADC-Subblock 201a, welcher zusammen mit den Pixelgruppen 101a, 101b in der ersten Spalte 155a des Bildsensors 350 angeordnet ist und um den zweiten ADC-Subblock 201b, welcher zusammen mit den Pixelgruppen 101d, 101e in der zweiten Spalte 155b des Bildsensors 350 angeordnet ist.
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Ferner ist in 3b auch der optionale Logikblock 209a dargestellt, welcher zwischen diesen beiden ADC-Subblöcken 201a, 201b angeordnet ist.
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Wie bereits beschrieben, gehören die Decodersubblöcke 103a, 103b, welche den Pixelgruppen 101a, 101b in der ersten Spalte 155a zugeordnet sind, zu einem ersten Decoder des Bildsensors 350 und die Decodersubblöcke 153a, 153b, welche zu den Pixelgruppen 101d, 101e in der zweiten Spalte 155b zugeordnet sind, zu einem zweiten Decoder des Bildsensors 350. Die Decoder des Bildsensors 350 sind ausgebildet, um (nacheinander) Pixelzeilen der zugeordneten Pixelgruppen 101a, 101b, 101d, 101e mit den in den Spalten 155a, 155b der Pixelgruppen 101a, 101b, 101d, 101e angeordneten ADC-Subblöcke 201a, 201b zu verbinden, um Pixelsignale dieser Pixelzeilen analog-zu-digital zu wandeln.
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Zusammenfassend haben Ausführungsbeispiele der vorliegenden Erfindung den Vorteil, dass der Platzbedarf für die Verdrahtung sich reduziert, da das in 5 gezeigte Fan out nicht mehr nötig ist. Die Lücken, die zwischen den Decoderblöcken (zwischen den Decodersubblöcken) und/oder den ADC-Subblöcken entstehen, können für Verdrahtung/Logik benutzt werden. Nichtsdestotrotz bleibt der gesamte Platzbedarf für einen Decoder oder einen Spalten-ADC gleich.
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Ferner haben die in den 1b und 3b gezeigten Konzepte den Vorteil, dass gar keine Verdrahtung zwischen den Decodersubblöcken und den einzelnen Pixelgruppen nötig ist. Außerdem kann jede Pixelgruppe ihr eigenes Timing haben (Belichtungszeit und -beginn).
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Im Folgenden sollen einige Aspekte von Ausführungsbeispielen der vorliegenden Erfindung zusammengefasst werden.
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Freiflächen (wie beispielsweise die Zwischenräume 107a, 107b) zwischen den Decodersubblöcken 103a, 103b, 103c sowie 153a, 153b werden nicht von den Decodersubblöcken unterbrochen und können daher für den digitalen Schaltungsteil (wie beispielsweise die optionalen Logikblöcke 109a und 109b, 209a und 209b) verwendet werden. Zwischen den einzelnen Elementen der Decoder (den einzelnen Decodersubblöcken 103a bis 103c, 153a, 153b) ist es ausreichend Taktzuführungen 111, 111' pro Decodersubblock 103a bis 103c, 153a, 153b vorzusehen.
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Bei den in den 1b und 3b gezeigten Konzepten steigt der Flächenbedarf für die Decoder mit der Anzahl der Pixelgruppen. Demgegenüber steht jedoch die deutliche Einsparung der Verdrahtung zwischen den einzelnen Pixelgruppen. Dies ermöglicht, dass der Digitalteil effizienter in die Lücken zwischen den Pixelgruppen beispielsweise mittels Place & Route Verfahren (Platzierung und Verbindung) platziert werden kann.
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Ferner können gemäß Ausführungsbeispielen der vorliegenden Erfindung die Reihendecoder zusammen mit dem Digitalteil (Takterzeugung für Decoder und ADC, Belichtungszeitsteuerung, digitale Weiterverarbeitung der Pixeldaten wie Farbreduktion, etc.) mit digitalen Place & Route-Anwendungen erzeugt werden. D. h., es wird nicht mehr zwischen Decodern und sonstigen digitalen Schaltungsteilen unterschieden, die zwischen den Gruppen platziert werden. Ein Vorteil davon ist die optimale Platzierung der Decoder durch das Place & Route Tool. Außerdem entfällt der Verdrahtungsaufwand zwischen den einzelnen Pixelgruppen.
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In allen Fällen lässt sich gemäß Ausführungsbeispielen der vorliegenden Erfindung durch weniger Verdrahtung die Sensorfläche verkleinern. Die Verkleinerung der Fläche verringert bei integrierten Schaltkreisen die Herstellungskosten.
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4 zeigt eine schematische Darstellung eines Systems 400 zur optischen Abbildung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung.
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Das System 400 weist den Bildsensor 300, wie er in 3a gezeigt ist, auf und weist ferner ein auf dem Bildsensor 300 angeordnetes Linsenfeld (beispielsweise ein Mikrolinsenfeld) 401 auf. Obwohl bei dem in 4 gezeigten System 400 der Bildsensor 300 gezeigt ist, so kann gemäß weiteren Ausführungsbeispielen auch ein anderer Bildsensor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung verwendet werden, beispielsweise einer der Bildsensoren 100, 150, 200, 350 oder ein anderer Bildsensor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
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Das Linsenfeld weist eine Mehrzahl von Linsen 403a bis 403i auf. Das Linsenfeld 401 ist bezüglich des Bildsensors 300 derart angeordnet, dass jede Linse 403a zusammen mit einer zugeordneten Pixelgruppe 101a bis 101i einen optischen Kanal bildet. Beispielsweise kann jede Linse 403a bis 403i des Linsenfeldes 401 genau einer Pixelgruppe 101a bis 101i des Bildsensors 300 zugeordnet sein, so dass die Anzahl der optischen Kanäle des Systems 400 der Anzahl der Pixelgruppen 101a bis 101i entspricht.
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Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung können Blickrichtungen der verschiedenen Kanäle unterschiedlich sein. Gesichtsfelder 405a bis 405i der verschiedenen Linsen 403a bis 403i können dabei jeweils die den Linsen 403a bis 403i zugeordneten Pixelgruppen 101a bis 101i überragen, jedoch sich nicht bis auf eine weitere Pixelgruppe (welche beispielsweise zu der der Linse 403a bis 403i zugeordneten Pixelgruppe 101a bis 101i benachbart ist) erstrecken. Mit anderen Worten ist das Linsenfeld 401 derart angeordnet, dass Licht, welches durch eine Linse 403a bis 403i des Linsenfeldes 401 tritt, maximal auf die Pixelgruppe 101a bis 101i trifft, die der jeweiligen Linse 403a bis 403i zugeordnet ist und nicht auf eine weitere Pixelgruppe 101a bis 101i trifft, welche zu einer anderen Linse 403a bis 403i des Linsenfeldes 401 zugeordnet ist.
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Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung können sich Bildfelder verschiedener Kanäle überlappen. So können beispielsweise benachbarte Kanäle überlappende Erfassungsbereiche haben, so dass Teile eines zu betrachtenden Objekts von zwei (beispielsweise benachbarten) Kanälen gleichzeitig erfasst werden.
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Die beschriebenen Konzepte lassen sich bei Bildsensoren mit aufgeteiltem Bildfeld einsetzen. Bildsensoren gemäß Ausführungsbeispielen der vorliegenden Erfindung lassen sich im Prinzip überall dort einsetzen, wo auch herkömmliche Bildsensoren eingesetzt werden, vor allem in solchen Anwendungen, wo es auf geringe Bauhöhe ankommt. Dies ist z. B. bei Kameras in Unterhaltungs- und Kommunikationselektronik (wie beispielsweise in Mobiltelefonen, Laptops oder sogenannten Tablet PCs) der Fall und bei der Material- und Bauteileuntersuchung bei beengten Platzverhältnissen (wie beispielsweise in Schlitzen und Bohrungen).
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Ferner kann das in 4 gezeigte System 400 eine Bildnachverarbeitung aufweisen, beispielsweise in den Logikblöcken 109a, 109b, 209a, 209b.
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Obwohl manche Aspekte im Zusammenhang mit einer Vorrichtung beschrieben wurden, versteht es sich, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfahrens darstellen, sodass ein Block oder ein Bauelement einer Vorrichtung auch als ein entsprechender Verfahrensschritt oder als ein Merkmal eines Verfahrensschrittes zu verstehen ist. Analog dazu stellen Aspekte, die im Zusammenhang mit einem oder als ein Verfahrensschritt beschrieben wurden, auch eine Beschreibung eines entsprechenden Blocks oder Details oder Merkmals einer entsprechenden Vorrichtung dar.
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Je nach bestimmten Implementierungsanforderungen können Ausführungsbeispiele der Erfindung in Hardware oder in Software implementiert sein. Die Implementierung kann unter Verwendung eines digitalen Speichermediums, beispielsweise einer Floppy-Disk, einer DVD, einer Blu-ray Disc, einer CD, eines ROM, eines PROM, eines EPROM, eines EEPROM oder eines FLASH-Speichers, einer Festplatte oder eines anderen magnetischen oder optischen Speichers durchgeführt werden, auf dem elektronisch lesbare Steuersignale gespeichert sind, die mit einem programmierbaren Computersystem derart zusammenwirken können oder zusammenwirken, dass das jeweilige Verfahren durchgeführt wird. Deshalb kann das digitale Speichermedium computerlesbar sein. Manche Ausführungsbeispiele gemäß der Erfindung umfassen also einen Datenträger, der elektronisch lesbare Steuersignale aufweist, die in der Lage sind, mit einem programmierbaren Computersystem derart zusammenzuwirken, dass eines der hierin beschriebenen Verfahren durchgeführt wird.
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Allgemein können Ausführungsbeispiele der vorliegenden Erfindung als Computerprogrammprodukt mit einem Programmcode implementiert sein, wobei der Programmcode dahin gehend wirksam ist, eines der Verfahren durchzuführen, wenn das Computerprogrammprodukt auf einem Computer abläuft. Der Programmcode kann beispielsweise auch auf einem maschinenlesbaren Träger gespeichert sein.
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Andere Ausführungsbeispiele umfassen das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren, wobei das Computerprogramm auf einem maschinenlesbaren Träger gespeichert ist.
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Mit anderen Worten ist ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens somit ein Computerprogramm, das einen Programmcode zum Durchführen eines der hierin beschriebenen Verfahren aufweist, wenn das Computerprogramm auf einem Computer abläuft. Ein weiteres Ausführungsbeispiel der erfindungsgemäßen Verfahren ist somit ein Datenträger (oder ein digitales Speichermedium oder ein computerlesbares Medium), auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren aufgezeichnet ist.
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Ein weiteres Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist somit ein Datenstrom oder eine Sequenz von Signalen, der bzw. die das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren darstellt bzw. darstellen. Der Datenstrom oder die Sequenz von Signalen kann bzw. können beispielsweise dahin gehend konfiguriert sein, über eine Datenkommunikationsverbindung, beispielsweise über das Internet, transferiert zu werden.
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Ein weiteres Ausführungsbeispiel umfasst eine Verarbeitungseinrichtung, beispielsweise einen Computer oder ein programmierbares Logikbauelement, die dahin gehend konfiguriert oder angepasst ist, eines der hierin beschriebenen Verfahren durchzuführen.
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Ein weiteres Ausführungsbeispiel umfasst einen Computer, auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren installiert ist.
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Bei manchen Ausführungsbeispielen kann ein programmierbares Logikbauelement (beispielsweise ein feldprogrammierbares Gatterarray, ein FPGA) dazu verwendet werden, manche oder alle Funktionalitäten der hierin beschriebenen Verfahren durchzuführen. Bei manchen Ausführungsbeispielen kann ein feldprogrammierbares Gatterarray mit einem Mikroprozessor zusammenwirken, um eines der hierin beschriebenen Verfahren durchzuführen. Allgemein werden die Verfahren bei einigen Ausführungsbeispielen seitens einer beliebigen Hardwarevorrichtung durchgeführt. Diese kann eine universell einsetzbare Hardware wie ein Computerprozessor (CPU) sein oder für das Verfahren spezifische Hardware, wie beispielsweise ein ASIC.
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Die oben beschriebenen Ausführungsbeispiele stellen lediglich eine Veranschaulichung der Prinzipien der vorliegenden Erfindung dar. Es versteht sich, dass Modifikationen und Variationen der hierin beschriebenen Anordnungen und Einzelheiten anderen Fachleuten einleuchten werden. Deshalb ist beabsichtigt, dass die Erfindung lediglich durch den Schutzumfang der nachstehenden Patentansprüche und nicht durch die spezifischen Einzelheiten, die anhand der Beschreibung und der Erläuterung der Ausführungsbeispiele hierin präsentiert wurden, beschränkt sei.
