WO2014057104A1 - Bildsensor und system zur optischen abbildung - Google Patents

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WO2014057104A1
WO2014057104A1 PCT/EP2013/071322 EP2013071322W WO2014057104A1 WO 2014057104 A1 WO2014057104 A1 WO 2014057104A1 EP 2013071322 W EP2013071322 W EP 2013071322W WO 2014057104 A1 WO2014057104 A1 WO 2014057104A1
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WO
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pixel
image sensor
decoder
sub
analog
Prior art date
Application number
PCT/EP2013/071322
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English (en)
French (fr)
Inventor
Thomas Schweiger
Harald Neubauer
Frank Wippermann
Andreas Brückner
Alexander Oberdörster
Original Assignee
Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • Embodiments of the present invention provide an image sensor having a plurality of distributed pixel groups. Further embodiments provide a system for optical imaging with such an image sensor.
  • Cluster images are used in combination with cluster lenses.
  • the latter are multi-channel imaging systems, which have a reduced overall height compared to conventional cameras based on a single-aperture lens. In this case, of the individual imaging channels, which are formed from one or more optical interfaces and filters, a part of the total field of view is transferred to a respective assigned pixel group.
  • areas of the object can be assigned to the individual partial images, and the partial images can be combined both software-based and electronics-based to form the overall image.
  • the object regions imaged in parallel by the various optical channels can be suitably detected and converted by the parallelized pixel groups of the cluster image.
  • the geometric arrangement of the pixel groups is designed in accordance with the geometric arrangement of the optical channels.
  • Optics and image converters are therefore to be understood as an overall system, with both subcomponents being matched to one another.
  • the subsequent electronic image processing can be simplified, which is used, inter alia, for correcting distortion by field coordinate-dependent pixel shift or field coordinate-dependent deployment according to the location-dependent point image ashes function.
  • Optimal optical imaging performance can ideally be distortion free. Achromasie and constancy of theillonstruvera- shearing function lead, what a trivial B i 1 d nac h processing and correspondingly simple Electronics and software processing enabled. In reverse, a simplified optical design can be used if chromatic as well as monochromatic, color-dependent aberrations are allowed, since these are corrected by software or electronics-based image processing.
  • a single decoder is placed at the edge of the image field, which extends over the entire image field height and generates the control signals for all pixel lines.
  • the wiring between the pixels of a line runs within the image field.
  • Fig. 5 shows a conventional image sensor with a split image field (a so-called cluster image) in which there are gaps between the pixel groups. To carry signals across these gaps, additional wiring is necessary. This connects all pixels of the image sensor with the (arranged on the edge) decoder. For this purpose, one surface per pixel gap is required in one of the available metal layers, which corresponds to the pixel group spacing times the group height. This area is no longer available for digital gate wiring via Place & Route. The space requirement of the entire sensor increases accordingly. Furthermore, the conventional image sensor shown in FIG. 5 has the disadvantage that there is additional space required for the wiring between image fields and decoders (the so-called fan out), which likewise can no longer be used for the placement of digital gates.
  • the decoder blocks adjacent to the image fields a wiring that could possibly be led out between the pixel groups in order to arrange more gates can.
  • this problem also occurs with analog-to-digital converters, which are typically also arranged at the edge of the image field of the image sensor (see FIG. The arrangement of the analog-digital converter over the entire width of the image sensor prevents an arrangement of logic blocks in these areas.
  • Embodiments of the present invention provide an image sensor having a plurality of distributed pixel groups and a decoder having a plurality of distributed decoder sub-blocks for driving pixel rows of associated pixel groups.
  • Each decoder sub-block is arranged in each case in a line of the image sensor with an associated pixel group, wherein a height of the line of the image sensor corresponds to a height of the pixel group.
  • FIG. 1 For embodiments of the present invention, provide an image sensor having a plurality of distributed pixel groups and a column analog-to-digital converter (column ADC) having a plurality of distributed analog-to-digital converter sub-blocks (ADC sub-blocks) ) for analog-to-digital conversion of pixel signals of associated pixel groups.
  • Each ADC sub-block is in each case arranged in a column of the image sensor with an associated pixel group, wherein a width of the column of the image sensor corresponds to a width of the assigned pixel group.
  • a logic block for processing pixel signals of the pixel groups may be arranged between a first decoder sub-block and a second decoder sub-block or a first ADC sub-block and a second ADC sub-block.
  • FIG. 1 shows a schematic representation of an image sensor according to an exemplary embodiment of the present invention, in which a plurality of pixel groups are assigned to a decoder subblock,
  • Fig. Lb is a schematic representation of an image sensor according to another
  • each decoder sub-block is associated with exactly one pixel group
  • Fig. 2 is a schematic representation of an image sensor according to another
  • Embodiment of the present invention having a plurality of distributed ADC sub-blocks; 3a shows an image sensor according to another embodiment of the present invention, which combines the concepts of Fig. 1 a and Fig. 2;
  • FIG. 3b shows an image sensor according to a further embodiment of the present invention, which combines the concepts of Fig. Lb and Fig. 2:
  • FIG. 4 shows a system for optical imaging according to a further exemplary embodiment of the present invention.
  • Fig. 5 shows a conventional image sensor with a continuous decoder and a continuous column analog-to-digital converter.
  • Fm pixel area P + logic area G + gap area L
  • Fm Fs + L.
  • some parts of the logic are blocks of fixed minimum size or shape. The following inventions aim to minimize V and divide logic blocks.
  • Logic blocks should be made as small as possible so that they can be distributed well (or not block the distribution of other blocks and their wiring). 2. Logic blocks should be located between the image fields to minimize the area of the entire image sensor die. Idealtal! : Silicon area between image fields is fully utilized. 3. Wiring between logic blocks (and pixel groups) should be minimized.
  • Embodiments of the present invention solve this problem by dividing decoders and / or column ADCs into a plurality of subblocks, in whose interspaces logic blocks can be arranged.
  • FIG. 1 a shows a schematic illustration of an image sensor 100 (for example, from a top view) according to an embodiment of the present invention.
  • the image sensor 100 has a plurality of distributed pixel groups 101a to 1091.
  • the image sensor 100 has a decoder with a plurality of distributed decoder subblocks 103a to 103c.
  • Each of the decoder sub-blocks 103a to 103c is configured to drive pixel rows of associated pixel groups (for example, a pixel group or a plurality of pixel groups).
  • each decoder subblock 103a to 103c is arranged in each case in a line 105a to 105c of the image sensor 100 (shown as an extension in FIG. 1a), wherein a height of the line 105a to 105c of the image sensor 100 corresponds to a height h of the pixel groups 101a to 101 equivalent.
  • the first decoder sub-block 103a is disposed in a first line 105a of the image sensor 100 having the pixel groups 101a, 101d, 101g associated with the first decoder sub-block 103a.
  • the first decoder sub-block 103a is configured to drive pixel lines of the pixel groups 101a, 101d, 101g arranged with this decoder sub-block 103a in the same row 10a of the image sensor 100.
  • a second decoder sub-block 103b together with the pixel groups 101b.
  • 101, 101 h are arranged in a second line 105b of the image sensor 100, these pixel groups 101b, 10e, 101h, which are arranged together with the second decoder sub-block 103b in the second line 105b of the image sensor 100, being assigned to the second decoder sub-block 103b for activation.
  • a first logic block 109a may be disposed between the first decoder sub-block 103a associated with a first pixel group 101a and the second decoder sub-block 103b associated with a second pixel group 101b.
  • the first pixel group 101a and the second pixel group 101b are arranged adjacent to one another in the column direction (the direction in which the columns of the image sensor 100 extend).
  • a distance between two pixel groups adjacent in the column direction may be, for example, at least 0.1 times, 0.5 times or 1 times the height h of a pixel group of the plurality of pixel groups 101a to 1021.
  • the arrangement of the first logic block 109a in the first gap 107a between the first decoder sub-block 103a and the second decoder sub-block 103b allows a wiring effort to connect this first logic block 109a to be minimized since, in contrast to the one shown in FIG. 5, no additional wiring needs to be passed around the decoder or under the decoder to connect the first logic block 109a.
  • the first logic block 109a may serve, for example, for processing the pixel signals supplied by the pixel groups 101a to 101li.
  • FIG. 1a a second logic block 109b, which is arranged in a second intermediate space 107b between the second decoder sub-block 103b and the third decoder sub-block 103c, is schematically illustrated in FIG. 1a.
  • a decoder sub-block 103a-103c may be configured to control exposure times of a pixel group associated with the decoder sub-block and / or pixel rows of the pixel group associated with the decoder sub-block with an analog-to-digital converter of the image sensor 100 for analog-to-digital conversion of pixel signals to join the pixel group.
  • each pixel group may have a plurality of pixel lines and a decoder sub-block associated with that pixel group may drive the pixel rows of the pixel group associated with the decoder sub-block (for example, to control an exposure time of those pixel rows and / or these pixel rows with an analogue-to-pixel array).
  • Digital converter of the image sensor 100 For example, for a so-called shared architecture, each decoder sub-block may have a plurality of decoder rows, each of the decoder rows being configured to drive two pixel rows of the associated pixel group or groups of pixels.
  • a height of such a decoder line can then correspond, for example, at most to an overall height of the two pixel lines of the associated pixel group or groups of pixels which are driven by the decoder line. This ensures that the total height of a decoder sub-block 103a to 103c corresponds at most to an overall height h of a pixel group 101a to 1091 (and thus the height of a line 105a to 105c of the image sensor 100).
  • each decoder sub-block 103a-103c it is also possible for each decoder sub-block 103a-103c to have a plurality of decoder lines and each of the decoder lines configured to drive one row of pixels of the associated pixel group or groups of pixels. A height of such a decoder row can then correspond at most to a height of the pixel row addressed by the decoder row to the pixel group 101a to 10Ii assigned to the decoder subblocks 103a to 103c.
  • a decoder sub-block 103a-103c is allowed to directly (ie without wiring through additional metal layers) to a decoder sub-block 103a-103c 103c associated pixel group 101 a, 101 b. 101c connects. So z. For example, as shown in FIG.
  • the first decoder sub-block 103a directly connects to the first pixel group 101a
  • the second decoder sub-block 103b directly connects to the second pixel group 101b
  • the third decoder sub-block 103c directly connects to the third pixel group 101c
  • the fan out still shown in FIG. 5 the wiring from the pixel groups to the decoder
  • the decoder sub-blocks 103a to 103c of the row decoder can be arranged so that these elements are placed only at the height of the pixel groups 101a to 10li.
  • the decoder sub-blocks 103a to 103c thereby become wider but less high.
  • the space between the pixel groups 101a to 10li in the vertical direction remains free.
  • the wiring between the decoder subblocks 103a to 103c and the directly adjacent pixel group 101a to 101c can be omitted.
  • the decoder sub-blocks 103a to 103c can therefore connect directly to these pixel groups 101a to 101c.
  • SEN The omission of the wiring leaves open areas in the horizontal direction on the chip, which can be used, for example, for wiring the logic blocks 109a, 109b or further logic blocks of the image sensor 100. As can be seen by way of example from FIG.
  • each decoder sub-block 103 a to 103 c can also be assigned at least one further pixel group, which is arranged in each case with the pixel group 101 a to 101 c directly adjoining the decoder sub-block 103 a to 103 c in a common line 105 a to 105 c of the image sensor 100 ,
  • pixel groups are, for example, the pixel group 10ld and the pixel group 101g arranged in the first row 105a of the image sensor 100, the pixel group 10e, 101h arranged in the second row 105b of the image sensor 100, and the pixel group 10lf and the pixel group 1 Oli, which are arranged in the third line 105c of the image sensor 100.
  • These pixel groups l Old, 101g, l Ole, 101h, lOlf, lOli may be connected to the associated decoder sub-block 103a to 103c by means of wiring (for example, in a wiring plane of the image sensor 100).
  • An example is the pixel group 10ld, which is adjacent to the first pixel group 101a (which directly adjoins the decoder sub-block 103a) in the row direction (the direction in which the rows of the image sensor 100 extend) by means of wiring to the first decoder sub-block 103a.
  • pixel groups associated with a decoder sub-block 103a-103c and not directly connected to this decoder sub-block 103a-103c may be connected by wiring (in a wiring plane of the image sensor 100) to the associated decoder sub-block 103a-103c.
  • the open spaces 107a-107b are not interrupted by parts of the decoder and therefore can be used, for example, for the digital circuit part (like the logic blocks 109a, 109b).
  • Between the individual elements of the decoder may further include a clock feed 1 1 1 run.
  • This clock supply 1 1 1 can, for example, for all decoder dersubblöcke 103 a to 103 c are performed together or for each of the decoder sub-blocks 103 a to 103 c a separate clock branch (with its own clock).
  • the height of the first space 107 a between the first decoder sub-block 103 a associated with the first pixel group 101 a and the second decoder sub-block 103 b associated with the second pixel group 101 b equals a distance from the first first pixel group 101a to the second pixel group 101b.
  • the total distance between two in the column direction can be nachharten pixel groups of the plurality of pixel groups 101a to lOli used to place logic blocks 109a, 109b, since in these areas no components of the decoder (for example, except for the T aktzu Adjust 1 1 1) are arranged.
  • the pixel groups 101 a to 101 i are arranged in an N x M field, which has N pixel groups in the column direction and pixel groups in the row direction M. It can be seen from FIG. 1 a that the decoder sub-blocks 103 a to 103 c are arranged at an edge of this field (which is spanned by the pixel groups 101 a to 101 i). Nevertheless, according to further embodiments (as shown, for example, in FIG. 1b), it is also possible for individual decoder sub-blocks to be arranged in the field (for example, between pixel groups adjacent to the row direction).
  • the concept shown in FIG. 1a has the advantage over the pixel groups adjacent in the row direction that no decoder subblocks are arranged and therefore the distances between those pixel groups adjacent in the row direction do not depend on the sizes of the decoder subblocks 103 a to 103c, but can be set freely (for example, depending on a desired captured by the image sensor 100 image field).
  • the decoder may include a shift register for selecting a row of pixels (of the image sensor 100) and logic gates for applying reset and / or transfer signals to the selected row of pixels for the photodiodes or pixels.
  • the decoder for an image sensor 100 having N pixel rows may have N decoders (which are distributed among the decoder subblocks 103a to 103c). These decoder lines each comprise a flip-flop as an element of the shift register and a part of the logic gates.
  • the decoder N / 2 has such decoder lines which in turn are distributed to the decoder sub-blocks 103a to 103c. It is therefore an idea of the image sensor 100 shown in FIG. 1a that all decoder elements needed for a pixel line are also arranged exactly in this raster.
  • a decoder row of the associated decoder sub-block 103a to 103c can now be arranged in exactly this 2.2 ⁇ height.
  • a decoder row of the associated decoder sub-block 103a to 103c can now be arranged in exactly this 2.2 ⁇ height.
  • a decoder row which drives each two rows of pixels, since the total height of the two driven by this decoder row pixel rows is 4.4 ⁇ .
  • the signal power required for a pixel row can thus be arranged exactly in this 2.2-HIM raster.
  • the width of the sub-blocks 103a to 103c is wider, the wiring between the decoder sub-blocks 103a to 103c and the image field (the pixel groups 101a to 10li) is omitted.
  • the horizontal open spaces 107a, 107b arise between the individual decoder subblocks 103a to 103c.
  • a pixel row of a pixel group is to be understood such that this pixel row has x photodiodes or pixels which are arranged one row in the row direction in this pixel group.
  • a pixel row of the image sensor 100 should be understood in the present application to be all pixels that lie (pixel group-spanning) one line from a first image field edge of the image sensor 100 to a second image field edge of the image sensor 100 along the line direction of the image sensor 100.
  • a resulting total area of the decoder sub-blocks 103a to 103c of the decoder of the image sensor 100 can therefore be made equal to the total area of the decoder of the conventional image sensor in FIG. 5, but the splitting of the decoder into the individual decoder sub-blocks 103a to 103c can be compared with a wiring effort significantly reduce the conventional image sensor.
  • a pixel group 101a to 1091 may, for example, have at least 10 x 10 pixels, 50 x 50 pixels, or 100 x 100 pixels.
  • a distance between two pixel groups adjacent in the row direction may be at least 0, 1, 5, 0.5 or 1 times a width b of one of the pixel groups 101a to 101i.
  • a distance between two pixel groups adjacent in the column direction may correspond to at least 0.1 times, 0.5 times or 1 times the height h of one of the pixel groups 101 a to 101 i.
  • the number of pixel groups used and thus also the number of lines 105a to 105c used by the image sensor 100 and the number of pixels Decoder sub-blocks 103a to 103c vary and, in particular, are selected depending on the desired application of the image sensor 100.
  • the number of decoder sub-blocks 103a-103b and only two pixel groups 101a-101b may be present.
  • FIG. 1 b shows an image sensor 150 according to a further embodiment of the present invention, which differs from the image sensor 100 shown in FIG. 1 a in that decoder sub-blocks of the image sensor 150 are arranged not only at the edge of the field of the pixel groups of the image sensor 150, but instead also in intermediate spaces between see in the line direction adjacent pixel groups (for example, between the pixel groups 101a, lOld and the pixel groups 101b, lOle) are arranged.
  • a third decoder sub-block 153a of the image sensor 150 is disposed in a space between the first pixel group 101a and a third pixel group 10ld of the image sensor 150, and a fourth decoder sub-block 153b of the image sensor 150 is in a gap between the second pixel group 101b and a fourth pixel group All of the image sensor 150 is arranged.
  • the arrangement of the decoder sub-blocks 153a, 153b also in interspaces between row-adjacent pixel groups, allows the decoder sub-blocks 153a, 153b to directly connect to their associated pixel groups 101d, 10e.
  • the decoder sub-blocks 103a, 103b, 153a, 153b are respectively arranged in a line 105a, 105b of the image sensor 150 with its associated pixel group 101a, 101b, lOld, lOle Line 105a, 105b corresponds to a height h of the pixel groups 101a, 101b, lOld, lOle.
  • the decoder sub-blocks 103a, 103b, 153a, 153b project beyond the pixel groups 101a, 101b, l Old. Do not lie in her height.
  • a spacing between pixel groups adjacent in the row direction is at least equal to the width of a decoder subblock such that a decoder subblock (e.g., decoder subblock 153a or decoder subblock 153b) fits into the space between two rowwise adjacent pixel groups.
  • a decoder subblock e.g., decoder subblock 153a or decoder subblock 153b
  • each of the decoder sub-blocks 103a, 103b, 153a, 153b is assigned exactly one pixel group whose pixel rows are driven by the respective decoder sub-block 103a, 103b, 153a, 153b .
  • a construction and a function of the decoder sub-blocks 103a, 103b, 153a, 153b can be comparable to the construction of the decoder sub-blocks 103a to 103c described with reference to FIG. 1a, with the difference that each of the decoder sub-blocks 103a. 103b. 153a, 153b of the image sensor 150 drives exactly one pixel group 101a, 101b, 101d, 101e. Therefore, no further comments are made in this regard.
  • a pitch between two columnar adjacent pixel groups may be at least the width (in the row direction) of a decoder sub-block 103a, 103b, 153a, 153b.
  • the pixel groups 101a, 101b, 101d, 10e can be constructed, for example, as with the aid of FIG. 1a, so that no further explanations are given for this.
  • each pixel group 101a, 101b, l0ld, l0le receives its own decoder sub-block 103a, 103b, 153a, 153b, each directly connected to its associated pixel group 101a, 101b, l Old, lOle connects.
  • clock supplies 1 1 1, 11 ⁇ can be placed to the Decoder subblocks 103 a, 103 b, 153 a, 153 b.
  • this solution shown in Fig. Lb has the disadvantage over the solution shown in Fig. La, that the total space required for the Decoder subblocks 103 a, 103 b, 153 a, 153 b increases.
  • this solution also allows 101 a for each pixel group.
  • 101 b, 101 d, 101 c different timing (for example, for shutter start, shutter and read transfer and charge transfer) and reduces movement disturbances by different readout times of the lines (so-called rolling shutter artifacts).
  • the decoder sub-blocks 103a. 103b, which to pixel groups 101 a. 101b, which are arranged in a first column 155a of the image sensor 1 50, belong to a first decoder of the image sensor 150 and the decoder sub-blocks 153a. 153b.
  • the pixel groups 101a, 101b, 101d. 1 01 e be arranged in an N x M field (in the example shown in Fig. Lb in a 2 x 2 field), which in the column direction N pixel groups (in Example 2) and in the row direction M pixel groups (in Example 2 ) having.
  • Decoder sub-blocks 103a, 103b, 153a, 153b which are arranged as pixel groups 101a, 101b, l0ld, l0 le in a common column of this field (which may be, for example, a column of the image sensor 150), belong to the same decoder.
  • the image sensor 1 50 shown in Fig. 1b comprises a plurality of decoders, each decoder being divided into a plurality of decoder sub-blocks and decoder sub-blocks of a decoder respectively associated with pixel groups located in the same column 155a, 155b of the array of pixel groups 101a , 101b, lld, 101e are arranged.
  • a part of the decoder sub-blocks of the image sensor 150 are arranged in spaces between pixel groups adjacent in the line direction (unlike the image sensor 100 shown in Fig. 1a).
  • FIG. 2 shows a schematic illustration of an image sensor 200 according to a further exemplary embodiment of the present invention, which is based on the same idea as the image sensors 100, 150 shown in FIGS. 1 a and 1 b, with the difference that in the case of FIG shown image sensor 200, a column analog-to-digital converter (also referred to as column ADC) of the image sensor 200 to a plurality of ADC sub-blocks 201a, 201b, 201c is divided, the width of each of a maximum width of a pixel group 101a to 10 li Pixel groups of the image sensor 200 corresponds.
  • a column analog-to-digital converter also referred to as column ADC
  • the logic blocks 209a, 209b may be similar in function to or similar to the logic blocks 109a, 109b of the image sensor 100 shown in FIG. 1a.
  • the logic blocks 109a, 109b, 209a, 209b may be designed to perform an image processing already on the chip of the image sensor 100, 200.
  • JPEG compression or reconstruction due to the distributed pixel groups 101a to 10li may already be performed on-chip by the logic blocks 109a, 109b, 209a, 209b.
  • each of the ADC sub-blocks 201a to 201c may be associated with a plurality of pixel groups.
  • each of the ADC sub-blocks 201a-201c may have a plurality of ADC columns, each ADC column being configured to receive pixel signals of at least one pixel column. column to analog-to-digital conversion of the pixel group 101a to lOli or pixel groups associated with the ADC sub-blocks 201a to 201c.
  • the widths of the ADC columns of the ADC sub-blocks 201 a to 201 c may be selected such that an ADC sub-block 201 a to 201 c each does not have the width of the gaps 155 a to 155 c of the image sensor 200 in which this ADC sub-block 201 a to 201 c is arranged, surmounted and thus also not the width of the ADC sub-block 201 a to 201 c associated pixel group or pixel groups 101 a to lOli surmounted.
  • each ADC column may be configured to further analog-to-digitally convert at least pixel signals of another pixel column of the pixel group or groups of pixels associated with the ADC sub-blocks 201a-201c.
  • a width of each ADC column can correspond, for example, to twice the width of a pixel column of one of the pixel groups 101a to 10li.
  • the pixel groups 101 a to l 10 can be arranged in a field as already described above.
  • the ADC sub-blocks 201 a to 201 c may be arranged at a first edge or end of the field. Therefore, according to some embodiments of the present invention, no ADC sub-blocks are arranged in gaps between column-wise or even row-adjacent pixel groups.
  • ADC sub-blocks 20 I d. 20 l e. 201 1 'of the column ADC are arranged at a second edge or end of the field, which or which faces the first edge of the field.
  • These ADC sub-blocks 20 ld, 20 l e. 20 lf are in the same columns 155a. 155b. 155 c arranged as the ADC sub-blocks 201 a to 201 c and do not extend beyond the widths of these columns 155 a to 155 c not.
  • ADC sub-blocks 201 a to 201 f both at the upper edge of the field and at the lower edge of the field allows the lines for analog-to-digital conversion of pixel signals of the pixel groups 101 a to 101 i can be led out both up and down and, accordingly, the individual ADC columns in the ADC sub-blocks 201 a to 20 lf can be selected wider.
  • the ADC sub-blocks 201 a to 201 c. which are arranged on the first edge of the field, be designed to convert analog pixel-to-pixel signals of odd pixel columns of their associated pixel groups 101 a to lOli.
  • the ADC sub-blocks 20 ld to 20 lf which are arranged on the second edge of the field, can be designed to generate in each case pixel signals of straight lines. xel columns of their associated pixel groups 101a to lOli analog-to-digital to convert.
  • a width of such ADC column corresponds to a maximum of a total width of four pixel columns of the pixel group 101a to l Ol i assigned to the ADC sub-blocks 201a to 20f.
  • this dimensioning has the advantage that the ADC columns can be selected to be large enough to accommodate their function and, on the other hand, the total width of each ADC sub-block 201 a to 201 f is less than or equal to the width of the ADC sub-block 201 a to 20 lf assigned pixel group 101 a to lOli can be selected.
  • the decoder is designed such that at any one time maximum of one pixel row of the image sensor 300 is connected to the ADC sub-blocks 201a to 201c for the analog-to-digital conversion of the pixel signals of this pixel line.
  • FIG. 3b shows an image sensor 350 according to a further exemplary embodiment of the present invention.
  • the image sensor 350 is a combination of the image sensor 150 shown in Fig. 1b and the image sensor 200 shown in Fig. 2.
  • the image sensor 350 shown in Fig. 3b therefore extends the image sensor 150 shown in Fig. 1b to the first ADC sub-block 201a. which is arranged together with the pixel groups 101a, 101b in the first column 155a of the image sensor 350 and around the second ADC sub-block 201b, which is arranged together with the pixel groups 101d, 101e in the second column 155b of the image sensor 350.
  • the optional logic block 209 a is shown, which is arranged between these two ADC sub-blocks 201 a, 201 b.
  • embodiments of the present invention have the advantage that the space required for the wiring is reduced, since the fan out shown in Fig. 5 is no longer necessary.
  • the gaps created between the decoder blocks (between the decoder subblocks) and / or the ADC subblocks can be used for wiring / logic. Nevertheless, the total footprint for a decoder or column ADC remains the same.
  • each pixel group can have its own timing (shutter speed and start time).
  • the area required for the decoders increases with the number of pixel groups.
  • Place & Route applications are generated. That is, no distinction is made between decoders and other digital circuit parts placed between the groups.
  • One advantage of this is the optimal placement of decoders through the Place & Route tool.
  • the wiring effort between the individual pixel groups is eliminated.
  • the sensor area can be reduced by less wiring. The reduction in area reduces the cost of integrated circuits.
  • 4 shows a schematic representation of a system 400 for optical imaging according to a further exemplary embodiment of the present invention.
  • the system 400 has the image sensor 300, as shown in FIG. 3 a, and furthermore has a lens field (for example a microlens field) 401 arranged on the image sensor 300.
  • a lens field for example a microlens field
  • the image sensor 300 is shown in the system 400 shown in FIG. 4, according to other embodiments, another image sensor according to an embodiment of the present invention may also be used, for example one of the image sensors 100, 150, 200, 350 or another image sensor according to FIG an embodiment of the present invention.
  • the lens array has a plurality of lenses 403a to 403i.
  • the lens array 401 is arranged with respect to the image sensor 300 such that each lens 403a forms an optical channel together with an associated pixel group 101a to 1091.
  • each lens 403a to 403i of the lens array 401 may be assigned to exactly one pixel group 101a to 10li of the image sensor 300 such that the number of optical channels of the system 400 corresponds to the number of pixel groups 101a to 10li.
  • fields of different channels may overlap.
  • adjacent channels may have overlapping coverage areas so that portions of an object to be viewed are detected by two (eg, adjacent) channels simultaneously.
  • the concepts described can be used with image sensors with a split image field.
  • Image sensors according to embodiments of the present invention can be used in principle wherever conventional image sensors are used, especially in those applications where it depends on low height. This is z.
  • the system 400 shown in FIG. 4 may include image post-processing, for example in logic blocks 109a, 109b, 209a, 209b.
  • embodiments of the invention may be implemented in hardware or in software.
  • the implementation may be done using a digital storage medium, such as a floppy disk, a DVD. a Blu-ray Disc. a CD. a ROM. a PROM, an EPROM, an EEPROM or a FLASH memory. a hard disk or other magnetic or optical memory are stored on the electronically readable control signals, which can cooperate with a programmable computer system or cooperate such that the respective method ei performed. Therefore, the digital storage medium can be computer readable.
  • some embodiments of the invention include a data carrier having electronically readable control signals capable of interacting with a programmable computer system to perform one of the methods described herein.
  • an embodiment of the method according to the invention is thus a computer program which has a program code for performing one of the methods described herein when the computer program runs on a computer.
  • a further embodiment of the method according to the invention is thus a data carrier (or a digital storage medium or a computer-readable medium) on which the computer program for performing one of the methods described herein is recorded.
  • Another embodiment includes a processing device, such as a computer or a programmable logic device, that is configured or adapted to perform one of the methods described herein.
  • a processing device such as a computer or a programmable logic device
  • Another example embodiment includes a computer on which the computer program is installed to perform one of the methods described herein.
  • a programmable logic device eg, a fixed gate array, an FPGA
  • a field programmable gate array may cooperate with a microprocessor to perform one of the methods described herein.
  • the methods are performed by any hardware device. This may be a universal hardware such as a computer processor (CPU) or hardware specific to the process, such as an ASIC.
  • CPU computer processor
  • ASIC application specific integrated circuit

Landscapes

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Abstract

Ein Bildsensor weist eine Mehrzahl von verteilt angeordneien Pixelgruppen und einen Decoder mit einer Mehrzahl von verteilt angeordneten Decodersubblöcken zur Ansteuerung von Pixelzeilen zugeordneter Pixelgruppen auf. Jeder Decodersubblock ist jeweils in einer Zeile des Bildsensors mit einer zugeordneten Pixelgruppe angeordnet, wobei eine Höhe der Zeile des Bildsensors einer Höhe der Pixelgruppe entspricht.

Description

Bildsensor und System zur optischen Abbildung
Beschreibung Technisches Gebiet
Ausführungsbeispiele der vorliegenden Erfindung schaffen einen Bildsensor, der eine Mehrzahl von verteilt angeordneten Pixelgruppen aufweist. Weitere Ausführungsbeispiele schaffen ein System zur optischen Abbildung mit solch einem Bildsensor.
Hintergrund der Erfindung
Zur Ansteuerung der Pixel eines Bildsensors sind mehrere Signale pro Pixelzeile notwen- dig. Für einen konventionellen Flächenbildsensor wird dazu ein Decoder am Rand des Bildfeldes platziert, der diese Signale erzeugt. Bei Clusterimagern (Bildsensoren mit aufgeteiltem Bildfeld) ist das Bildfeld in Pixelgruppen aufgeteilt. Die Steuersignale müssen am Ort der jeweiligen Pixelgruppe bereitgestellt werden. Clusterimager werden in Kombination mit Clusterobjektiven genutzt. Letztere sind mehr- kanalige Abbildungssysteme, die - verglichen mit konventionellen Kameras, die auf einem Einzelaperturobjektiv basieren - über eine reduzierte Bauhöhe verfügen. Hierbei wird von den einzelnen Abbildungskanälen, die aus einer oder mehreren optischen Grenzflächen sowie Filtern gebildet werden, ein Teil des Gesamtgesichtsfeldes auf jeweils eine zugeord- nete Pixelgruppe übertragen. Damit können den einzelnen Teilbildern Bereiche des Objekts zugeordnet werden und die Teilbilder sowohl Software- als auch elektronikbasiert zum Gesamtbild zusammengefügt werden. Die durch die verschiedenen optischen Kanäle parallel abgebildeten Objektbereiche können geeignet durch die parallelisierten Pixelgruppen des Clusterimagers detektiert und gewandelt werden. Dabei ist die geometrische An- Ordnung der Pixelgruppen entsprechend der geometrischen Anordnung der optischen Kanäle ausgelegt. Optik und Bildwandler sind daher als Gesamtsystem zu verstehen, wobei beide Teilkomponenten aufeinander abgestimmt werden. So kann zum Beispiel durch entsprechende Auslegung der Optik die nachfolgende elektronische Bildverarbeitung vereinfacht werden, die u. a. zur Korrektur von Verzeichnung durch feldkoordinatenabhängige Pixelverschiebung oder feldkoordinatenabhängige Entfaltung entsprechend der ortsabhängigen Punktbildverwaschungsfunktion genutzt wird. Optimale optische Abbildungsleistung kann im Idealfall zu Verzeichnungsfreiheit. Achromasie und Konstanz der Punktbildvera- schungsfunktion führen, was eine triviale B i 1 d nac h Verarbeitung und entsprechend einfache Elektronik und Softwarebearbeitung ermöglicht. Im Umkehrsehl uss kann ein vereinfachter optischer Aufbau genutzt werden, wenn chromatische als auch monochromatische, fcldab- hängige Aberrationen zugelassen sind, da diese durch Software- oder elektronikbasierter Bildnachverarbeitung korrigiert werden.
Bei einem herkömmlichen Bildsensor mit zusammenhängendem Bildfeld wird am Rand des Bildfeldes ein einzelner Decoder platziert, der sich über die gesamte Bildfeldhöhe erstreckt und die Steuersignale für alle Pixelzeilen erzeugt. Die Verdrahtung zwischen den Pixeln einer Zeile läuft innerhalb des Bildfeldes.
Fig. 5 zeigt einen konventionellen Bildsensor mit einem aufgeteilten Bildfeld (einen sogenannten Clusterimager), bei dem es Lücken zwischen den Pixelgruppen gibt. Um Signale über diese Lücken zu führen, ist zusätzliche Verdrahtung notwendig. Diese verbindet alle Pixel des Bildsensors mit dem (am Rand angeordneten) Decoder. Dazu wird in einer der verfügbaren Metalllagen pro Pixellücke eine Fläche benötigt, die dem Pixelgruppenabstand mal der Gruppenhöhe entspricht. Diese Fläche steht nicht mehr für die Verdrahtung von Digitalgattern per Place & Route (Platzierung und Verdrahtung) zur Verfügung. Der Flächenbedarf des gesamten Sensors steigt entsprechend an. Ferner hat der in Fig. 5 gezeigte konventionelle Bildsensor den Nachteil, dass weiterer Platzbedarf für die Verdrahtung zwischen Bildfeldern und Decodern (der sogenannte Fan Out) besteht, welcher ebenfalls nicht mehr für die Platzierung von Digitalgattern genutzt werden kann. Ferner blockiert der Decoder neben den Bildfeldern eine Verdrahtung, die möglicherweise zwischen den Pixelgruppen herausgeführt werden könnte, um weitere Gat- ter anordnen zu können. Analog tritt dieses Problem auch bei Analog-zu-Digital-Wandlern auf, welche typischerweise auch am Rand des Bildfeldes des Bildsensors angeordnet sind (vgl. Fig. 5). Die Anordnung des Analog-Digital wandlcrs über die gesamte Breite des Bildsensors verhindert eine Anordnun von Logikblöcken in diesen Bereichen. Zusammenfassung der Erfindung
Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Konzept für einen Bildsensor zu schaffen, bei welchem eine Gesamtbildsensorfläche gegenüber konventionellen Bildsensoren eingespart werden kann.
Diese Aufgabe wird gelöst durch einen Bildsensor gemäß dem unabhängigen Patentanspruch 1. Ausführungsbeispiele der vorliegenden Erfindung schaffen einen Bildsensor mit einer Mehrzahl von verteilt angeordneten Pixelgruppen und einen Decoder mit einer Mehrzahl von verteilt angeordneten Decodersubblöcken zur Ansteuerung von Pixelzeilen zugeordneter Pixelgruppen. Jeder Decodersubblock ist jeweils in einer Zeile des Bildsensors mit ei- ner zugeordneten Pixelgruppe angeordnet, wobei eine Höhe der Zeile des Bildsensors einer Höhe der Pixelgruppe entspricht.
Weitere Ausführungsbeispiele der vorliegenden Erfindung schaffen einen Bildsensor mit einer Mehrzahl von verteilt angeordneten Pixelgruppen und einem Spalten-Analog-zu- Digital-Wandler (Spalten-ADC) mit einer Mehrzahl von verteilt angeordneten Analog-zu- Digital-Wandler-Subblöcken (ADC-Subblöcken) zur Analog-zu-Digital-Wandlung von Pixelsignalen zugeordneter Pixelgruppen. Jeder ADC-Subblock ist jeweils in einer Spalte des Bildsensors mit einer zugeordneten Pixelgruppe angeordnet, wobei eine Breite der Spalte des Bildsensors einer Breite der zugeordneten Pixelgruppe entspricht.
Es ist ein gemeinsamer Gedanke von den oben erwähnten Ausführungsbeispielen der vorliegenden Erfindung, dass ein flächeneffizienteres Konzept für einen Bildsensor ermöglicht wird, wenn ein Decoder und/oder ein Spalten-ADC des Bildsensors auf einzelne SubBlöcke aufgeteilt werden, deren Höhe im Falle der Decodersubblöcke maximal einer Höhe der zugeordneten Pixelgruppe entspricht und/oder deren Breite im Falle der ADC- Subblöcke maximal der Breite der zugeordneten Pixelgruppe entspricht.
Durch die Aufteilung des Decoders oder des Spalten-ADC in eine Mehrzahl von Subblö- cke wird ermöglicht, dass in Zwischenräumen zwischen diesen Subblöcken Freiflächen entstehen, welche zur Platzierung von Logikblöcken oder Logikgattern (beispielsweise zur Nachverarbeitung von Pixelsignalen des Bildsensors) genutzt werden können. Es entstehen daher Freiflächen, welche nicht von Decodern oder Analog-zu-Digital-Wandlern unterbrochen werden und welche für einen digitalen Schaltungsteil des Bildsensors verwendet werden können. Durch die Anordnung solcher Logikgatter in den Zwischenräumen zwischen den Decodersubblöcken und/oder ADC- Subblöcken wird vermieden, dass eine Verdrahtung zu diesen Logikblöcken beispielsweise unter einem ADC und/oder unter einem Decoder in einer zusätzlichen Melalllage geführt werden muss, da diese Logikblöckc und Lagergatter direkt anschließend an das Bildfeld platziert werden können und nicht erst anschließend an den Decoder und/oder den Spalten-Analog-zu-Digital-Wandler. Mit anderen Worten lässt sich Verdrahtungsfläche zu diesen Logikgattern oder Logikblöcken im Vergleich zu konventionellen Bildsensoren einsparen, da diese Logikgatter oder Logikblöcke nun direkt in Zwischenräume zwischen Decodersubblöcken und/oder ADC-Subblöcken platziert werden können, welche beispielsweise direkt an das Bildfeld des Bildsensors anschließen.
So kann beispielsweise zwischen einem ersten Decodersubblock und einem zweiten Deco- dersubblock oder einem ersten ADC-Subblock und einem zweiten ADC-Subblock ein Logikblock zur Verarbeitung von Pixelsignalen der Pixelgruppen angeordnet sein.
Kurze Beschreibung der Figuren Ausfuhrungsbeispiele der vorliegenden Erfindung werden im Folgenden anhand der beiliegenden Figuren detailliert beschrieben. Es zeigen: eine schematische Darstellung eines Bildsensors gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, bei dem einem Decodersubblock mehrere Pixelgruppen zugeordnet sind,
Fig. lb eine schematische Darstellung eines Bildsensors gemäß einem weiteren
Ausführungsbeispiel der vorliegenden Erfindung, bei dem jedem Decodersubblock genau eine Pixelgruppe zugeordnet ist;
Fig. 2 eine schematische Darstellung eines Bildsensors gemäß einem weiteren
Ausführungsbeispiel der vorliegenden Erfindung mit einer Mehrzahl von verteilt angeordneten ADC-Subblöcken; Fig. 3a einen Bildsensor gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung, welcher die Konzepte aus Fig. 1 a und Fig. 2 vereint;
Fig. 3b einen Bildsensor gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung, welcher die Konzepte aus Fig. lb und Fig. 2 vereint:
Fig. 4 ein System zur optischen Abbildung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung; und
Fig. 5 einen konventionellen Bildsensor mit einem durchgängigen Decoder und einem durchgängigen Spalten-Analog-zu-Digital- Wandler.
Detaillierte Beschreibung von Ausfuhrungsbeispielen der vorliegenden Erfindung Bevor im Folgenden Ausführungsbeispiele der vorliegenden Erfindung detailliert anhand der beiliegenden Figuren beschrieben werden, wird darauf hingewiesen, dass in den Figuren dieselben Elemente oder Elemente gleicher Funktion mit denselben Bezugszeichen versehen sind und dass auf eine wiederholte Beschreibung von Elementen, die mit densel- ben Bezugszeichen versehen sind, verzichtet wird.
Zusammengefasst haben konventionelle Bildsensoren mit aufgeteiltem Bildfeld das Problem, dass Lücken zwischen Pixelfeldern tote Fläche sind, d. h. sie verursachen Kosten, aber keinen Nutzen. Der Preis des Sensors steigt etwa proportional mit der Fläche:
Dazu soll im Folgenden ein Beispiel gegeben werden: Fläche für einen herkömmlichen Bildsensor (zusammenhängendes Bildfeld): Fs = Pixelfläche P + Logikfläche L
Fläche für einen Sensor mit aufgeteiltem Bildfeld:
Fm = Pixelfläche P + Logikfläche G + Lückenfläche L
Daher Fm = Fs + L. Ziel ist es daher, die Lückenfläche mit Logik aufzufüllen, damit L = 0 und Fm = Fs. Voraussetzung dafür ist, dass G > L. Falls G = L, füllt die Logik die Lücken vollständig aus. Falls G > L, sitzt ein Teil der Logik weiterhin außerhalb des Bildfelds; das spielt keine Rolle, da trotzdem insgesamt Fm = Fs.
Tatsächlich ist Fm = Fs unerreichbar, da durch die Umordnung der Logik in die Pixelflächen zusätzliche Verdrahtungsfläche V anfällt: Fm = Fs + V. Darüber hinaus sind einige Teile der Logik Blöcke mit fester Mindestgröße oder Form. Die folgenden Erfindungen haben das Ziel, V zu minimieren und Logikblöcke aufzuteilen.
Aus den obigen Überlegungen ergeben sich daher die folgenden Vorgaben für Bildsensoren mit aufgeteiltem Bildfeld:
1. Logikblöcke sollen so kleinteilig wie möglich ausgeführt werden, damit sie sich gut verteilen lassen (bzw. die Verteilung anderer Blöcke und deren Verdrahtung nicht blockieren). 2. Logikblöcke sollen zwischen den Bildfeldern angesiedelt sein, um die Fläche des gesamten Bildsensor-Dies (Die-Chip) zu minimieren. Idealtal! : Siliziumlläche zwischen Bildfeldern ist vollständig ausgenutzt. 3. Verdrahtung zwischen den Logikblöcken (und den Pixelgruppen) soll minimiert werden.
Ausfuhrungsbeispiele der vorliegenden Erfindung lösen dieses Problem dadurch, dass Decoder und/oder Spalten-ADCs in eine Mehrzahl von Subblöcken aufgeteilt werden, in de- ren Zwischenräumen sich Logikblöcke anordnen lassen.
Fig. la zeigt eine schematische Darstellung eines Bildsensors 100 (beispielsweise aus einer Draufsicht) gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Der Bildsensor 100 weist eine Mehrzahl von verteilt angeordneten Pixelgruppen 101a bis lOli auf. Ferner weist der Bildsensor 100 einen Decoder mit einer Mehrzahl von verteilt angeordneten Decodersubblöcken 103a bis 103c auf. Jeder der Decodersubblöcke 103a bis 103c ist ausgebildet, um Pixelzeilen zugeordneter Pixelgruppen (beispielsweise einer Pixelgruppe oder mehrerer Pixelgruppen) anzusteuern. Ferner ist jeder Decodersubblock 103a bis 103c jeweils in einer Zeile 105a bis 105c des Bildsensors 100 (in Fig. la als Verlängerung gestri- chelt dargestellt) angeordnet, wobei eine Höhe der Zeile 105a bis 105c des Bildsensors 100 einer Höhe h der Pixelgruppen 101a bis lOli entspricht.
So ist beispielsweise der erste Decodersubblock 103a in einer ersten Zeile 105a des Bildsensors 100 mit den Pixelgruppen 101a, lOld, 101g angeordnet, welche dem ersten Decodersubblock 103a zugeordnet sind. Mit anderen Worten ist der erste Decodersubblock 103a ausgebildet um Pixelzeilen der Pixelgruppen 101a, lOld, 101g, die mit diesem Decodersubblock 103a in derselben Zeile 10 a des Bildsensors 100 angeordnet sind, anzusteuern. Ferner ist ein zweiter Decodersubblock 103b zusammen mit den Pixel gruppen 101 b. lOle, 101 h in einer zweiten Zeile 105b des Bildsensors 100 angeordnet, wobei diese Pixelgruppen 101b, lOle, 101h, welche zusammen mit dem zweiten Decodersubblock 103b in der zweiten Zeile 105b des Bildsensors 100 angeordnet sind, dem zweiten Decodersubblock 103b zur Ansteuerung zugeordnet sind.
Dasselbe gilt analog für den dritten Decodersubblock 103c und die Pixelgruppen 101c, lOlf, lOli. Wie bereits im einleitenden Teil dieser Anmeldung erwähnt, lässt sich durch die Verteilung des Decoders auf die Mehrzahl von Decodersubblöcken 103a bis 103c, deren Höhe jeweils maximal der Höhe einer Zeile 105a bis 105c des Bildsensors 100 entspricht, erreichen, dass zwischen diesen Decodersubblöcken 103a, 103b, 103c Zwischenräume oder Freiflächen 107a, 107b entstehen, welche zur Anordnung von Logikblöcken genutzt werden können. So kann beispielsweise ein erster Logikblock 109a zwischen dem ersten Decodersubblock 103 a, welcher einer ersten Pixelgruppe 101a zugeordnet ist und dem zweiten Decodersubblock 103b, welcher einer zweiten Pixelgruppe 101b zugeordnet ist, angeordnet sein. Die erste Pixelgruppe 101a und die zweite Pixelgruppe 101b sind dabei in Spaltenrichtung (die Richtung in der die Spalten des Bildsensors 100 verlaufen) benachbart zueinander angeordnet. Ein Abstand zwischen zwei in Spaltenrichtung benachbarten Pixelgruppen kann dabei beispielsweise mindestens das 0,1 -fache, 0,5-fache oder 1 -fache der Höhe h einer Pixelgruppe der Mehrzahl von Pixelgruppen 101a bis lOli betragen. Durch die Anordnung des ersten Logikblocks 109a in dem ersten Zwischenraum 107a zwischen dem ersten Decodersubblock 103a und dem zweiten Decodersubblock 103b wird ermöglicht, dass ein Verdrahtungsaufwand zum Anschluss dieses ersten Logikblocks 109a so gering wie möglich gehalten werden kann, da im Gegensatz zu dem in Fig. 5 gezeigten konventionellen Decoder keine zusätzliche Verdrahtung um den Decoder herum oder unter dem Decoder hindurch geführt werden muss, um den ersten Logikblock 109a anzuschlie- ßen. Der erste Logikblock 109a kann beispielsweise zur Verarbeitung der von den Pixelgruppen 101a bis lOli gelieferten Pixelsignale dienen.
Ferner ist in Fig. la schematisch noch ein zweiter Logikblock 109b dargestellt, welcher in einem zweiten Zwischenraum 107b zwischen dem zweiten Decodersubblock 103b und dem dritten Decodersubblock 103c angeordnet ist.
Ein Decodersubblock 103a bis 103c kann beispielsweise ausgebildet sein, um Belichtungszeiten einer dem Decodersubblock zugeordnete Pixelgruppe zu steuern und/oder Pixelzeilen der dem Decodersubblock zugeordneten Pixelgruppe mit einem Analog-zu-Digital- Wandler des Bildsensors 100 zur Analog-zu-Digital-Wandlung von Pixelsignalen der Pixelgruppe zu verbinden.
Beispielsweise kann jede Pixelgruppe eine Mehrzahl von Pixeizeilen aufweisen und ein Decodersubblock, der dieser Pixelgruppe zugeordnet ist, kann die Pixelzeilen der dem De- codersubblock zugeordneten Pixelgruppe ansteuern (beispielsweise um eine Belichtungszeit dieser Pixelzeilen zu steuern und/oder diese Pixelzeilen mit einem Analog-zu-Digital- Wandler des Bildsensors 100 zu verbinden ). Beispielsweise für eine sogenannte geteilte Architektur (Shared Architecture) kann jeder Decodersubblock eine Mehrzahl von Decoderzeilen aufweisen, wobei jede der Decoderzeilen ausgebildet ist, um jeweils zwei Pixelzeilen der zugeordneten Pixelgruppe oder der zugeordneten Pixelgruppen anzusteuern. Eine Höhe einer solchen Decoderzeile kann dann beispielsweise maximal einer Gesamthöhe der zwei von der Deeoderzeile angesteuerten Pixelzeilen der zugeordneten Pixelgruppe oder Pixelgruppen entsprechen. Dadurch wird gewährleistet, dass die Gesamthöhe eines Decodersubblocks 103a bis 103c maximal einer Gesamthöhe h einer Pixelgruppe 101a bis lOli (und damit der Höhe einer Zeile 105a bis 105c des Bildsensors 100) entspricht.
Bei einer nicht geteilten Architektur ist es jedoch auch möglich, dass jeder Decodersubblock 103a bis 103c eine Mehrzahl von Decoderzeilen aufweist und wobei jede der Decoderzeilen ausgebildet ist, um jeweils eine Pixelzeile der zugeordneten Pixelgruppe oder der zugeordneten Pixelgruppen anzusteuern. Eine Höhe einer solchen Decoderzeile kann dann maximal einer Höhe der von der Decoderzeile angesteuerten Pixelzeile der dem Decodersubblock 103a bis 103c zugeordneten Pixelgruppe 101a bis 10 Ii entsprechen. Auch so wird gewährleistet, dass die Höhe eines Decodersubblocks 103a bis 103c maximal einer Höhe h der dem Decodersubblock 103a bis 103c zugeordneten Pixelgruppe 101a bis lOli (und damit der Höhe einer Zeile 105a bis 105c des Bildsensors 100) entspricht.
Ferner wird durch die Platzierung der Decodersubblöcke 103a bis 103c in den Zeilen 105a bis 105c des Bildsensors 100 zusammen mit den Pixelgruppen 101a bis lOli ermöglicht, dass ein Decodersubblock 103a bis 103c direkt (also ohne eine Verdrahtung über zusätzliche Metalllagen) an eine dem Decodersubblock 103a bis 103c zugeordnete Pixelgruppe 101 a, 101 b. 101c anschließt. So kann z. B., wie dies in Fig. la gezeigt ist, der erste Decodersubblock 103a direkt an die erste Pixelgruppe 101 a anschließen, der zweite Decodersubblock 103b direkt an die zweite Pixelgruppe 101 b anschließen und der dritte Decodersubblock 103c direkt an die dritte Pixelgruppe 101 c anschließen. Das noch in Fig. 5 gezeigte Fan out (die V erdrahtung von den Pixelgruppen zu dem Decoder) kann daher vermieden werden, wodurch zusätzliche Verdrahtungsfläche auf dem Bildsensor 100 frei wird, welche beispielsweise zum Anschließen der Logikblöcke 109a, 109b genutzt werden kann. Mit anderen Worten können die Decodersubblöcke 103a bis 103c des Reihendecoders so angeordnet werden, dass diese Elemente nur auf Höhe der Pixelgruppen 101a bis lOli platziert werden. Die Decodersubblöcke 103a bis 103c werden dadurch zwar breiter aber weniger hoch. Der Platz zwischen den Pixelgruppen 101a bis lOli in vertikaler Richtung bleibt frei. Dadurch kann die Verdrahtung zwischen den Decodersubblöcken 103a bis 103c und der direkt benachbarten Pixelgruppe 101a bis 101c entfallen. Die Decodersubblöcke 103a bis 103c können daher direkt an diese Pixelgruppen 101a bis 101c anschlie- ßen. Durch den Wegfall der Verdrahtung bleiben in horizontaler Richtung auf dem Chip Freiflächen übrig, welche beispielsweise für eine Verdrahtung der Logikblöcke 109a, 109b oder weiterer Logikblöcke des Bildsensors 100 genutzt werden können. Wie aus Fig. la beispielhaft ersichtlich, kann ferner jedem Decodersubblock 103a bis 103c mindestens eine weitere Pixelgruppe zugeordnet sein, welche jeweils mit der direkt an den Decodersubblock 103a bis 103c anschließenden Pixelgruppe 101a bis 101c in einer gemeinsamen Zeile 105a bis 105c des Bildsensors 100 angeordnet ist. Beispiele für solche Pixelgruppen sind beispielsweise die Pixelgruppe lOld und die Pixelgruppe 101g, welche in der ersten Zeile 105a des Bildsensors 100 angeordnet sind, die Pixelgruppe lOle, 101h, welche in der zweiten Zeile 105b des Bildsensors 100 angeordnet sind und die Pixelgruppe lOlf und die Pixelgruppe l Oli, welche in der dritten Zeile 105c des Bildsensors 100 angeordnet sind. Diese Pixelgruppen l Old, 101g, l Ole, 101h, lOlf, lOli können mittels einer Verdrahtung (beispielsweise in einer Verdrahtungsebene des Bildsensors 100) mit dem zugeordneten Decodersubblock 103a bis 103c verbunden sein. Ein Beispiel ist die Pixelgruppe lOld, welche in Zeilenrichtung (die Richtung, in der die Zeilen des Bildsensors 100 verlaufen) zu der ersten Pixelgruppe 101a (die direkt an den Decodersubblock 103 a anschließt) benachbart ist, mittels Verdrahtung mit dem ersten Decodersubblock 103a verbunden.
Mit anderen Worten können Pixelgruppen, die einem Decodersubblock 103a bis 103c zugeordnet sind und nicht direkt mit diesem Decodersubblock 103 a bis 103 c verbunden sind, mittels Verdrahtung (in einer Verdrahtungsebene des Bildsensors 100) mit dem zugeordneten Decodersubblock 103a bis 103c verbunden sein.
Aus Fig. l a wird deutlich, dass die Freiflächen 107a bis 107b nicht von Teilen des Decoders unterbrochen werden und daher beispielsweise für den digitalen Schaltungsteil (wie die Logikblöcke 109a. 109b) verwendet werden können. Zwischen den einzelnen Elementen des Decoders (zwischen den Decodersubblöcken 103a bis 103c) kann ferner eine Takt- Zuführung 1 1 1 verlaufen. Diese Taktzuführung 1 1 1 kann beispielsweise für alle Deco- dersubblöcke 103a bis 103c gemeinsam geführt werden oder kann für jeden der Decodersubblöcke 103a bis 103c einen eigenen Taktzweig (mit einem eigenen Takt) aufweisen.
Ferner wird aus Fig. la ersichtlich, dass die Höhe des ersten Zwischenraums 107a zwi- sehen dem ersten Decodersubblock 103a, der der ersten Pixelgruppe 101a zugeordnet ist, und dem zweiten Decodersubblock 103b, der der zweiten Pixelgruppe 101b zugeordnet ist, gleich einem Abstand von der ersten Pixelgruppe 101a zu der zweiten Pixelgruppe 101b ist. Mit anderen Worten kann der gesamte Abstand zwischen zwei in Spaltenrichtung be- nachharten Pixelgruppen der Mehrzahl von Pixelgruppen 101a bis lOli zur Platzierung von Logikblöcken 109a, 109b genutzt werden, da in diesen Bereichen keine Bestandteile des Decoders (beispielsweise abgesehen von der T aktzuführung 1 1 1) angeordnet sind. Die Pixelgruppen 101 a bis 101 i sind in einem N x M-Feld angeordnet, welches in Spaltenrichtung N Pixelgruppen und in Zeilenrichtung M Pixelgruppen aufweist. Aus Fig. l a ist ersichtlich, dass die Decodersubblöcke 103a bis 103c an einem Rand dieses Feldes (welches durch die Pixelgruppen 101a bis 101 i aufgespannt wird) angeordnet sind. Nichtsdestotrotz ist es gemäß weiteren Ausführungsbeispielen (wie beispielsweise in Fig. lb gezeigt) auch möglich, dass einzelne Decodersubblöcke in dem Feld (beispielsweise zwischen in Zeilenrichtung benachbarten Pixelgruppen) angeordnet sind.
Das in Fig. la gezeigte Konzept hat gegenüber dem in Fig. lb gezeigten Konzept jedoch den Vorteil, dass zwischen in Zeilenrichtung benachbarten Pixelgruppen keine Deco- dersubblöcke angeordnet sind und daher die Abstände zwischen denen in Zeilenrichtung benachbarten Pixelgruppen nicht in Abhängigkeit der Größen der Decodersubblöcke 103 a bis 103c gewählt werden müssen, sondern frei eingestellt werden können (beispielsweise in Abhängigkeit eines gewünschten durch den Bildsensor 100 erfassten Bildfeldes). Gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung kann der Decoder beispielsweise ein Schieberegister für die Selektierung einer Pixelzeile (des Bildsensors 100) sowie Logikgatter, um an die selektierte Pixelzeile Reset- und/oder Transfersignale für die Photodioden oder Pixel anlegen zu können, aufweisen. Dabei kann der Decoder für einen Bildsensor 100 mit N Pixelzeilen N Decodcr/.eilen aufweisen (welche sich auf die Deco- dersubblöcke 103a bis 103c verteilen). Diese Decoderzeilen umfassen jeweils ein Flip- Flop als ein Element des Schieberegisters und einen Teil der Logikgatter. Für den Fall, dass jeweils zwei Pixelzeilen einer Pixelgruppe von einer Decoderzeile angesteuert werden (beispielsweise in dem Fall der oben genannten Shared Architecture) weist der Decoder N/2 solche Decoderzeilen auf, welche sich wiederum auf die Decodersubblöcke 103a bis 103c verteilten. Es ist daher eine Idee von dem in Fig. l a gezeigten Bildsensor 100, dass alle Decoderelemente, die für eine Pixelzeile benötigt, auch genau in diesem Raster angeordnet werden. Besitzt beispielsweise eine Pixelzeile eine Höhe von 2,2 μιη. so kann nun in genau diesen 2,2 μηι Höhe eine Decoderzeile des zugeordneten Decodersubblocks 103a bis 103c angeordnet werden. In dem Falle der oben genannten Shared Architecture kann eine Decoderzeile, welche jeweils zwei Pixelzeilen ansteuert, im Gegensatz dazu eine Höhe von 4.4 μηι aufweisen, da die Gesamthöhe der zwei von dieser Decoderzeile angesteuerten Pixelzeilen 4.4 μηι beträgt. Die für eine Pixelzeile benötigen Signalleistungen können damit genau in diesen 2.2Him-Raster angeordnet werden. Dadurch werden die Deco- dersubblöcke 103a bis 103c zwar breiter, aber dafür entfällt die Verdrahtung zwischen den Decodersubblöcken 103a bis 103c und dem Bildfeld (den Pixelgruppen 101a bis lOli). Außerdem entstehen die horizontalen Freiflächen 107a, 107b zwischen den einzelnen Decodersubblöcken 103a bis 103c.
Eine Pixelzeile einer Pixelgruppe soll in der vorliegenden Erfindung so verstanden werden, dass diese Pixelzeile x Photodioden oder Pixel aufweist, die in Zeilenrichtung einzeilig in dieser Pixelgruppe angeordnet sind. Eine Pixelzeile des Bildsensors 100 soll in der vorliegenden Anmeldung so verstanden werden, dass dies alle Pixel sind, die (Pixelgruppen- übergreifend) einzeilig von einem ersten Bildfeldrand des Bildsensors 100 zu einem zweiten Bildfeldrand des Bildsensors 100 entlang der Zeilenrichtung des Bildsensors 100 liegen.
Es ist anzumerken, dass es nicht nötig ist, dass der interne Aufbau der Decodersubblöcke 103 a bis 103 c im Vergleich zu dem konventionellen Decoder, wie er in Fig. 5 gezeigt ist, grundlegend geändert werden muss, da lediglich eine Umverteilung der Elemente dieses Decoders stattfindet. Eine resultierende Gesamtfläche der Decodersubblöcke 103a bis 103c des Decoders des Bildsensors 100 kann daher gleich der Gesamtfläche des Decoders des konventionellen Bildsensors in Fig. 5 gestaltet werden, jedoch lässt sich durch die Auftei- lung des Decoders auf die einzelnen Decodersubblöcke 103a bis 103c ein Verdrahtungsaufwand gegenüber dem konventionellen Bildsensor erheblich reduzieren.
Gemäß einigen Ausführungsbeispielen kann eine Pixelgruppe 101a bis lOli beispielsweise mindestens 10 x 10 Pixel, 50 x 50 Pixel oder 100 x 100 Pixel aufweisen.
Ferner kann ein Abstand zwischen zwei in Zeilenrichtung benachbarten Pixelgruppen mindestens dem 0, 1 -fachen, 0,5-fachen oder 1 -fachen einer Breite b einer der Pixelgruppen 101a bis 101 i entsprechen. Ferner kann ein Abstand zwischen zwei in Spaltenrichtung benachbarten Pixelgruppen mindestens dem 0.1 -fachen, 0,5-fachen oder 1 -lachen der Höhe h einer der Pixelgruppen 101 a bis 101 i entsprechen.
Obwohl bei dem in Fig. la gezeigten Ausführungsbeispiel ein 3 x 3 Feld mit neun Pixei- gruppen 101 bis lOli dargestellt ist, so kann die Anzahl der verwendeten Pixelgruppen und damit auch die Anzahl der verwendeten Zeilen 105a bis 105c des Bildsensors 100 und die Anzahl der Decodersubblöcke 103a bis 103c variieren und insbesondere in Abhängigkeit von der gewünschten Anwendung des Bildsensors 100 gewählt werden. In einem einfachsten Ausführungsbeispiel der vorliegenden Erfindung können beispielsweise lediglich zwei Decodersubblöcke 103a bis 103b und lediglich zwei Pixelgruppen 101 a bis 101 b vorhanden sein.
Fig. 1 b zeigt einen Bildsensor 150 gemäß einem weiteren Ausluhrungsbeispiel der vorliegenden Erfindung, der sich von dem in Fig. la gezeigten Bildsensor 100 dadurch unterscheidet, dass Decodersubblöcke des Bildsensors 150 nicht nur am Rand des Feldes der Pixelgruppen des Bildsensors 150 angeordnet sind, sondern auch in Zwischenräumen zwi- sehen in Zeilenrichtung benachbarten Pixelgruppen (beispielsweise zwischen den Pixelgruppen 101a, lOld und den Pixelgruppen 101b, lOle) angeordnet sind. So ist beispielsweise ein dritter Decodersubblock 153a des Bildsensors 150 in einem Zwischenraum zwischen der ersten Pixelgruppe 101a und einer dritten Pixelgruppe lOld des Bildsensors 150 angeordnet und ein vierter Decodersubblock 153b des Bildsensors 150 ist in einem Zwi- schenraum zwischen der zweiten Pixelgruppe 101b und einer vierten Pixelgruppe lOle des Bildsensors 150 angeordnet. Die Anordnung der Decodersubblöcke 153a, 153b auch in Zwischenräumen zwischen in Zeilenrichtung benachbarten Pixelgruppen ermöglicht, dass die Decodersubblöcke 153a, 153b direkt an die ihnen zugeordneten Pixelgruppen 101 d, lOle anschließen können. Auch bei dem in Fig. lb gezeigten Bildsensor 150 sind die De- codersubblöcke 103a, 103b, 153a, 153b jeweils in einer Zeile 105a, 105b des Bildsensors 150 mit der ihr zugeordneten Pixelgruppe 101a, 101b, lOld, lOle angeordnet, wobei eine Höhe der Zeile 105a, 105b einer Höhe h der Pixelgruppen 101a, 101b, lOld, lOle entspricht. Mit anderen Worten überragen auch bei dem in Fig. lb gezeigten Bildsensor 150 die Decodersubblöcke 103a, 103b, 153a, 153b die Pixelgruppen 101a, 101b, l Old. lOle nicht in ihrer Höhe.
Ferner wird aus Fig. l b ersichtlich, dass ein Abstand zwischen in Zeilenrichtung benachbarten Pixelgruppen mindestens der Breite eines Decodersubblocks entspricht, so dass ein Decodersubblock (beispielsweise der Decodersubblock 153a oder der Decodersubblock 153b) in den Zwischenraum zwischen zwei in Zeilenrichtung benachbarte Pixelgruppen passt.
Aus Fig. l b wird ferner ersichtlich, dass im Gegensatz zu dem in Fig. l a gezeigten Ausführungsbeispiel jedem der Decodersubblöcke 103a, 103b, 153a, 153b genau eine Pixelgruppe zugeordnet ist, deren Pixelzeilen von dem jeweiligen Decodersubblock 103a, 103b, 153a, 153b angesteuert werden. Ein Aufbau und eine Funktion der Decodersubblöcke 103a, 103b, 153a, 153b können dabei vergleichbar zu dem anhand von Fig. la beschriebenen Aufbau der Decodersubblöcke 103a bis 103c sein, mit dem Unterschied, dass jeder der Decodersubblöcke 103a. 103b. 153a, 153b des Bildsensors 150 genau eine Pixelgruppe 101a, 101b, 101 d, 101 e ansteuert. Daher werden diesbezüglich keine weiteren Ausführungen gemacht.
Ferner können auch Abstände zwischen in Spaltenrichtung benachbarten Pixelgruppen gewählt werden, wie dies bereits anhand von Fig. la beschrieben wurde. Gemäß weiteren Ausführungsbeispielen, beispielsweise um eine gleichmäßige Verteilung der Pixelgruppen auf dem Bildsensor 150 zu erreichen, kann ein Abstand zwischen zwei in Spaltenrichtung benachbarten Pixelgruppen jedoch mindestens der Breite (in Zeilenrichtung) eines Decodersubblocks 103a, 103b, 153a, 153b entsprechen. Die Pixelgruppen 101a, 101b, 101 d, lOl e können beispielsweise wie anhand von Fig. la aufgebaut werden, so dass auch hierzu keine weiteren Ausführungen gemacht werden.
Bei dem Bildsensor 150, wie er in Fig. lb gezeigt ist, erhält jede Pixelgruppe 101a, 101b, lOld, lOle einen eigenen Decodersubblock 103a, 103b, 153a, 153b, der jeweils direkt an die ihm zugeordnete Pixelgruppe 101a, 101b, l Old, lOle anschließt. Beispielsweise können lediglich Taktzuführungen 1 1 1 , 11 Γ zu den Decodersubblöcken 103a, 103b, 153a, 153b gelegt werden. Zwar hat diese in Fig. lb gezeigte Lösung den Nachteil gegenüber der in Fig. la gezeigten Lösung, dass der Gesamtplatzbedarf für die Decodersubblöcke 103a, 103b, 153a, 153b steigt. Jedoch ermöglicht diese Lösung außerdem für jede Pixelgruppe 101 a. 101 b, 101 d, 101 c ein unterschiedliches Timing (beispielsweise für Belichtungsstart. Shutter, Auslesen und Ladungstransfer) und verringert Bewegungsstörungen durch unterschiedliche Auslesezeitpunkte der Zeilen (sogenannte Rolling-Shutter-Artefakte). Beispielsweise können die Decodersubblöcke 103a. 103b, welche zu Pixelgruppen 101 a. 101b, welche in einer ersten Spalte 155a des Bildsensors 1 50 angeordnet sind, zu einem ersten Decoder des Bildsensors 150 gehören und die Decodersubblöcke 153a. 153b. welche zu Pixelgruppen lOld, 101 e zugeordnet sind, die in einer zweiten Spalte 155b des Bildsensors 1 50 angeordnet sind, zu einem zweiten oder weiteren Decoder des Bildsensors 150 gehören. Diese Decoder können unabhängig voneinander gesteuert werden. Hier können beispielsweise die Pixelgruppen 101a, 101b, 101 d. 1 01 e in einem N x M-Feld angeordnet sein (in dem in Fig. l b gezeigten Beispiel in einem 2 x 2 Feld), welches in Spaltenrichtung N Pixelgruppen (in dem Beispiel 2) und in Zeilenrichtung M Pixelgruppen (in dem Beispiel 2) aufweist. Decodersubblöcke 103a, 103b, 153a, 153b, welche zu Pixelgruppen 101a, 101b, lOld, l O l e in einer gemeinsamen Spalte dieses Feldes (welche beispielsweise eine Spalte des Bildsensors 150 sein kann) angeordnet sind, gehören dabei zu demselben Decoder. Mit anderen Worten weist der in Fig. 1b gezeigte Bildsensor 1 50 eine Mehrzahl von Decodern auf, wobei jeder Decoder in eine Mehrzahl von Decodersubblöcke unterteilt ist und Decodersubblöcke eines Decoders jeweils Pixelgruppen zugeordnet sind, die in derselben Spalte 155a, 155b des Feldes der Pixelgruppen 101a, 101b, lOld, 101 e angeordnet sind.
Ferner ist ein Teil der Decodersubblöcke des Bildsensors 150 (die Decodersubblöcke 153a, 153b) in Zwischenräumen zwischen in Zeilenrichtung benachbarten Pixelgruppen angeordnet (im Gegensatz zu dem in Fig. la gezeigten Bildsensor 100).
Fig. 2 zeigt eine schematische Darstellung eines Bildsensors 200 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung, welche auf derselben Idee wie die in den Fig. la und lb gezeigten Bildsensoren 100, 150 basiert, nur mit dem Unterschied, dass bei dem in Fig. 2 gezeigten Bildsensor 200 ein Spalten-Analog-zu-Digital- Wandler (auch bezeichnet als Spalten- ADC) des Bildsensors 200 auf mehrere ADC-Subblöcke 201a, 201b, 201c aufgeteilt ist, deren Breite jeweils maximal einer Breite einer Pixelgruppe 101a bis 10 Ii der Pixelgruppen des Bildsensors 200 entspricht. Mit anderen Worten weist der Bildsensor 200 einen Spalten- ADC mit einer Mehrzahl von ADC-Subblöcken 201 a, 201b, 201c auf, die verteilt auf dem Bildsensor 200 angeordnet sind und ausgebildet sind, um eine Analog-zu-Digital- Wandlung von Pixelsignalen zugeordneter Pixelgruppen 101a bis 101 i durchzuführen. Jeder ADC-Subblock 201a bis 201c ist dabei jeweils in einer Spalte 155a, 155b. 155c des Bildsensors 200 mit (zumindest) einer zugeordneten Pixelgruppe 101a bis lOli angeordnet, wobei eine Breite der Spalte des Bildsensors 200 einer Breite der dem ADC-Subblock 201 a bis 201c zugeordneten Pixelgruppe 101 a bis l O l i entspricht.
Wie auch schon die Bildsensoren 100 und 150 basiert der in Fig. 2 gezeigte Bildsensor 200 auf der Idee, dass Ansteuer- oder Verarbeitungselemente des Bildsensors 200 verteilt an- geordnet werden können, um so Freiräume zu schaffen, in den sich zusätzliche Verarbeitungsblöcke (wie beispielsweise die genannten Logikblöcke ) integrieren lassen. Bei dem in Fig. 2 gezeigten Bildsensor 200 ist daher der Spalten-Analog-zu-Digital-Wandler auf die Mehrzahl von ADC-Subblöcken 201a bis 201 c aufgeteilt, um so Zwischenräume 207a, 207b zwischen ADC-Subblöcken 201a bis 201c zu schaffen, die zu in Zeilenrichtung des Bildsensors 200 benachbarten Pixelgruppen (beispielsweise Pixelgruppen 101c, lOlf, lOli) zugeordnet sind. So ist beispielsweise bei dem in Fig. 2 gezeigten Bildsensor 200 ein erster optionaler Logikblock 209a in einem ersten Zwischenraum 207a angeordnet, welcher sich zwischen einem ersten ADC-Subblock 201a, der unter anderem zu einer Pixel- gruppe 101c zugeordnet ist, und einem zweiten ADC-Subblock 201b befindet, der unter anderem einer Pixelgruppe lOlf zugeordnet ist, die in Zeilenrichtung zu der Pixelgruppe 10 lc benachbart ist. Ferner ist exemplarisch auch in einem zweiten Zwischenraum 207b zwischen dem zweiten ADC-Subblock 201b und einem dritten ADC-Subblock 20 l c ein weiterer optionaler Logikblock 209b angeordnet.
Die Logikblöcke 209a, 209b können in ihrer Funktion gleich oder ähnlich den Logikblöcken 109a, 109b des in Fig. la gezeigten Bildsensors 100 sein. So können die Logikblöcke 109a, 109b, 209a, 209b beispielsweise ausgebildet sein, um eine Bildaufbereitung bereits auf dem Chip des Bildsensors 100, 200 durchzuführen. Beispielsweise kann eine JPEG- Kompression oder eine Rekonstruktion aufgrund der verteilten Pixelgruppen 101a bis l Oli bereits auf dem Chip durch die Logikblöcke 109a, 109b, 209a, 209b durchgeführt werden.
Wie auch schon bei dem Bildsensor 100 und dem Bildsensor 150 wird durch die verteilte Anordnung der ADC-Subblöcke 201a bis 201c ermöglicht, dass ein Verdrahtungsaufwand zu diesen Logikblöcken 209a, 209b reduziert wird, da eine Verdrahtung zu diesen Logikblöcken 209a, 209b nicht erst über eine zusätzliche Metallisierungs- oder Verdrahtungsschicht unter dem eigentlichen Spalten- ADC entlang geführt werden muss. Gemäß weiteren Ausführungsbeispielen, wie dies anhand von Fig. 2 gezeigt ist, kann jedem der ADC-Subblöcke 201a bis 201c eine Mehrzahl von Pixelgruppen zugeordnet sein. So kann beispielsweise jeder ADC-Subblock 201 a bis 201c den Pixelgruppen des Bildsensors 200 zugeordnet sein, welche in derselben Spalte 155a bis 155c des Bildsensors 200 wie der ADC-Subblock 201a bis 201c selbst angeordnet sind, um Pixelsignale dieser Pixelgruppen analog-zu-digital zu wandeln.
Als ein Beispiel ist der erste ADC-Subblock 201 a den Pixelgruppen 101 a, 101b, 101 c zugeordnet, welche in derselben ersten Spalte 155a des Bildsensors 200 wie der erste ADC- Subblock 101 a angeordnet sind. Beispielsweise kann der erste ADC-Subblock 201 a ausge- bildet sein, um Pixelsignale der Pixelzeilen der Pixelgruppen 101 a, 101 b und 101 c nacheinander analog-zu-digital zu wandeln.
Diese Beschreibung gilt analog auch für die weiteren ADC-Subblöcke 201b, 201 c des Bildsensors 200.
Ferner kann jeder der ADC-Subblöcke 201 a bis 201 c eine Mehrzahl von ADC-Spalten aufweisen, wobei jede ADC-Spalte ausgebildet ist, um Pixelsignale zumindest einer Pixel- spalte, der dem ADC-Subblock 201a bis 201c zugeordneten Pixelgruppe 101a bis lOli oder Pixelgruppen analog-zu-digital zu wandeln.
Die Breiten der ADC-Spalten der ADC-Subblöcke 201 a bis 201 c können dabei so gewählt werden, dass ein ADC-Subblock 201 a bis 201 c jeweils nicht die Breite der Spalte 155a bis 155c des Bildsensors 200, in der dieser ADC-Subblock 201 a bis 201 c angeordnet ist, überragt und damit auch nicht die Breite der dem ADC-Subblock 201 a bis 201 c zugeordneten Pixelgruppe oder Pixelgruppen 101 a bis lOli überragt. In einer sogenannten Shared Architektur (geteilte Architektur), kann jede ADC-Spalte ausgebildet sein, um ferner zumindest Pixelsignale einer weiteren Pixel-Spalte der dem ADC- Subblock 201a bis 201c zugeordneten Pixelgruppe oder Pixelgruppen analog-zu-digital zu wandeln. Eine Breite jeder ADC-Spalte kann dabei beispielsweise dem Doppelten der Breite einer Pixelspalte einer der Pixelgruppen 101a bis lOli entsprechen.
Ferner können die Pixelgruppen 101 a bis lOli, wie bereits oben beschrieben, in einem Feld angeordnet werden. Die ADC-Subblöcke 201 a bis 201 c können dabei an einem ersten Rand oder Ende des Feldes angeordnet sein. Gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung sind daher keine ADC- Subblöcke in Zwischenräumen zwischen in Spaltenrichtung oder auch in Zeilenrichtung benachbarten Pixelgruppen angeordnet.
Gemäß weiteren Ausluhrungsbcispielcn ist es auch möglich, dass an einem zweiten Rand oder Ende des Feldes, welcher oder welches dem ersten Rand des Feldes gegenüberliegt, weitere ADC-Subblöcke 20 I d. 20 l e. 201 1' des Spalten-ADCs angeordnet sind. Diese ADC-Subblöcke 20 l d, 20 l e. 20 l f sind dabei in denselben Spalten 155a. 155b. 155c wie die ADC-Subblöcke 201 a bis 201 c angeordnet und überragen auch die Breiten dieser Spalten 155a bis 155c nicht. Durch die Anordnung von ADC-Subblöcken 201 a bis 201 f sowohl an dem oberen Rand des Feldes als auch an dem unteren Rand des Feldes wird ermöglicht, dass die Leitungen zur Analog-zu-Digital-Wandlung von Pixelsignalen der Pixelgruppen 101 a bis 101 i sowohl nach oben als auch nach unten herausgeführt werden können und dementsprechend die einzelnen ADC-Spalten in den ADC-Subblöcken 201 a bis 20 l f breiter gewählt werden können. So können beispielsweise die ADC-Subblöcke 201 a bis 201 c. welche an dem ersten Rand des Feldes angeordnet sind, ausgebildet sein, um jeweils Pixelsignale ungerader Pixelspalte der ihnen zugeordneten Pixelgruppen 101 a bis lOli analog- zu-digital zu wandeln. Die ADC-Subblöcke 20 ld bis 20 lf, welche an dem zweiten Rand des Feldes angeordnet sind, können ausgebildet sein, um jeweils Pixelsignale gerader Pi- xelspalten der ihnen zugeordneten Pixelgruppen 101a bis lOli analog-zu-digital zu wandeln.
Jeder der an dem zweiten Rand angeordneten ADC-Subblöcke 201 d bis 201 ist dabei (wie auch schon die an dem ersten Rand angeordneten ADC-Subblöcke 201 a bis 201c) den Pixelgruppen 101 a bis 101 i zugeordnet, die mit dem ADC-Subblock 20 l d bis 201 f in derselben Spalte 155a bis 155c des Bildsensors 200 angeordnet sind.
Unter Nutzung der Anordnung der ADC-Subblöcke 201a bis 20 lf an beiden Rädern des Feldes der Pixelgruppen 101a bis lOli und der Anwendung der oben benannten Shared Architektur wird ermöglicht, dass eine ADC-Spalte jedes ADC-Subblocks 201a bis 20 lf maximal ein vierfache Breite einer Pixelspalte einer dem ADC-Subblock 201a bis 20 lf zugeordneten Pixelgruppe 101a bis lOli aufweist. Mit anderen Worten kann jeder ADC- Subblock 201a bis 201f eine Mehrzahl von ADC-Spalten aufweisen, die jeweils ausgebil- det sind, um Pixelsignale jeweils zweier Pixelspalten, der dem ADC-Subblock 201a bis 20 lf zugeordneten Pixelgruppe 101a bis lOli analog-zu-digital zu wandeln und wobei eine Breite einer solchen ADC-Spalte maximal einer Gesamtbreite von vier Pixelspalten der dem ADC-Subblock 201a bis 20 l f zugeordneten Pixelgruppe 101a bis l Ol i entspricht. Diese genannte Dimensionierung hat einerseits den Vorteil, dass die ADC-Spalten genügend groß gewählt werden können, um deren Funktion unterzubringen und andererseits immer noch die Gesamtbreite jedes ADC-Subblocks 201 a bis 201 f kleiner gleich der Breite der dem ADC-Subblock 201 a bis 20 l f zugeordneten Pixelgruppe 101 a bis lOli gewählt werden kann.
Gemäß weiteren Ausführungsbeispielen kann in den Zwischenräumen zwischen benachbarten ADC-Subblöcken 201 a bis 20 l f eine Taktzuführung 21 1 (beispielsweise eine Taktleitung) zur Zuführung eines Taktes an die ADC-Subblöcke 201 a bis 201 f angeordnet sein. Fig. 3a zeigt einen Bildsensor 300 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Der Bildsensor 300 basiert auf einer Kombination der Bildsensoren 100 in Fig. la und 200 in Fig. 2. Der Bildsensor 300 unterscheidet sich daher von dem in Fig. l a gezeigten Bildsensor 100 dadurch, dass dieser ferner die ADC-Subblöcke 201a bis 201 c sowie die optionalen Logikblöcke 209a. 209b aufweist. Nicht dargestellt sind in Fig. 3a die optionalen ADC-Subblöcke 201 d bis 201 f. Gemäß weiteren Ausführungsbeispielen kann der Bildsensor 300 jedoch auch um diese weiteren ADC-Subblöcke 20 l d bis 201f erweitert werden. Der Decoder des Bildsensors 300, welcher die Decodersubblöcke 103a bis 103c aufweist, ist ausgebildet, um pro Spalte des Feldes, in dem die Pixelgruppen 101a bis lOli angeordnet sind, jeweils eine Pixelzeile mit dem Spalten-ADC (mit den ADC-Subblöcken 20 la bis 201 c des Spalten-ADC) zur Analog-zu-Digital- Wandlung von Pixclsignalen dieser Pixel- zeile zu verbinden. Mit anderen Worten ist der Decoder derart ausgebildet, dass zu jedem Zeitpunkt maximal eine Pixelzeile des Bildsensors 300 mit den ADC-Subblöcken 201a bis 201 c zur Analog-zu-Digital-Wandlung der Pixelsignale dieser Pixel zeile verbunden ist. Durch die Kombination der in Fig. 1 a gezeigten Aufteilung des Decoders auf die Mehrzahl von Decodersubblöcken 103a bis 103c und des in Fig. 2 gezeigten Konzepts der Auftei- lung des Spalten-ADC auf die Mehrzahl der ADC-Subblöcke 201a bis 201c entstehen sowohl zwischen den einzelnen Decodersubblöcken 103 a bis 103 c als auch zwischen den einzelnen ADC-Subblöcken 201a bis 201c Freiräume, welche zur Anordnung von zusätzlichen Logikblöcken (wie beispielsweise Digitalgattern) 109a, 109b, 209a, 209b genutzt werden können.
Fig. 3b zeigt einen Bildsensor 350 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung.
Der Bildsensor 350 ist eine Kombination des in Fig. lb gezeigten Bildsensors 150 und des in Fig. 2 gezeigten Bildsensors 200. Der in Fig. 3b gezeigte Bildsensor 350 erweitert daher den in Fig. lb gezeigten Bildsensor 150 um den ersten ADC-Subblock 201a, welcher zusammen mit den Pixelgruppen 101a, 101b in der ersten Spalte 155a des Bildsensors 350 angeordnet ist und um den zweiten ADC-Subblock 201 b, welcher zusammen mit den Pixelgruppen 101 d, 101 e in der zweiten Spalte 155b des Bildsensors 350 angeordnet ist.
Ferner ist in Fig. 3b auch der optionale Logikblock 209a dargestellt, welcher zwischen diesen beiden ADC-Subblöcken 201 a, 201 b angeordnet ist.
Wie bereits beschrieben, gehören die Decodersubblöcke 103a, 103b, welche den Pixel- gruppen 101 a, 101 b in der ersten Spalte 155a zugeordnet sind, zu einem ersten Decoder des Bildsensors 350 und die Decodersubblöcke 153a, 153b. welche zu den Pixelgruppen 101 d, lOle in der zweiten Spalte 155b zugeordnet sind, zu einem zweiten Decoder des Bildsensors 350. Die Decoder des Bildsensors 350 sind ausgebildet, um (nacheinander) Pixelzeilen der zugeordneten Pixelgruppen 101 a. 101 b. 101 d, 101 e mit den in den Spalten 155a, 155b der Pixelgruppen 101 a, 101 b. lOld, l Ol e angeordneten ADC-Subblöcke 201 a. 201 b zu verbinden, um Pixelsignale dieser Pixelzeilen analog-zu-digital zu wandeln. Zusammenfassend haben Ausführungsbeispiele der vorliegenden Erfindung den Vorteil, dass der Platzbedarf für die Verdrahtung sich reduziert, da das in Fig. 5 gezeigte Fan out nicht mehr nötig ist. Die Lücken, die zwischen den Decoderblöcken (zwischen den Decodersubblöcken) und/oder den ADC-Subblöcken entstehen, können für Verdrahtung/Logik benutzt werden. Nichtsdestotrotz bleibt der gesamte Platzbedarf für einen Decoder oder einen Spalten-ADC gleich.
Ferner haben die in den Fig. lb und 3b gezeigten Konzepte den Vorteil, dass gar keine Verdrahtung zwischen den Decodersubblöcken und den einzelnen Pixelgruppen nötig ist. Außerdem kann jede Pixelgruppe ihr eigenes Timing haben (Belichtungszeit und -beginn).
Im Folgenden sollen einige Aspekte von Ausführungsbeispielen der vorliegenden Erfindung zusammengefasst werden. Freiflächen (wie beispielsweise die Zwischenräume 107a, 107b) zwischen den Decodersubblöcken 103a, 103b, 103c sowie 153a, 153b werden nicht von den Decodersubblöcken unterbrochen und können daher für den digitalen Schaltungsteil (wie beispielsweise die optionalen Logikblöcke 109a und 109b, 209a und 209b) verwendet werden. Zwischen den einzelnen Elementen der Decoder (den einzelnen Decodersubblöcken 103 a bis 103 c, 153a, 153b) ist es ausreichend Taktzuführungen 1 11, I I I ' pro Decodersubblock 103a bis 103c, 153a, 153b vorzusehen.
Bei den in den Fig. lb und 3b gezeigten Konzepten steigt der Flächenbedarf für die Decoder mit der Anzahl der Pixelgruppen. Demgegenüber steht jedoch die deutliche Einsparung der Verdrahtung zwischen den einzelnen Pixelgruppen. Dies ermöglicht, dass der Digitalteil effizienter in die Lücken zwischen den Pixelgruppen beispielsweise mittels Place & Route V erfahren (Platzierung und Verbindung) platziert werden kann.
Ferner können gemäß Ausluhrungsbeispielen der vorliegenden Erfindung die Reihendeco- der zusammen mit dem Digitaltcil (Takterzeugung für Decoder und ADC, Belichtungszeitsteuerung, digitale Weiterverarbeitung der Pixeldaten wie Farbreduktion, etc.) mit digitalen
Place & Route-Anwendungen erzeugt werden. D. h., es wird nicht mehr zwischen Decodern und sonstigen digitalen Schaltungsteilen unterschieden, die zwischen den Gruppen platziert werden. Ein Vorteil davon ist die optimale Platzierung der Decoder durch das Place & Route Tool. Außerdem entfallt der Verdrahtungsaufwand zwischen den einzelnen Pixelgruppen. In allen Fällen lässt sich gemäß Ausführungsbeispielen der vorliegenden Erfindung durch weniger Verdrahtung die Sensorfläche verkleinern. Die Verkleinerung der Fläche verringert bei integrierten Schaltkreisen die Herstellungskosten. Fig. 4 zeigt eine schematische Darstellung eines Systems 400 zur optischen Abbildung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung.
Das System 400 weist den Bildsensor 300, wie er in Fig. 3 a gezeigt ist, auf und weist ferner ein auf dem Bildsensor 300 angeordnetes Linsenfeld (beispielsweise ein Mikrolinsen- feld) 401 auf. Obwohl bei dem in Fig. 4 gezeigten System 400 der Bildsensor 300 gezeigt ist, so kann gemäß weiteren Ausführungsbeispielen auch ein anderer Bildsensor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung verwendet werden, beispielsweise einer der Bildsensoren 100, 150, 200, 350 oder ein anderer Bildsensor gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
Das Linsenfeld weist eine Mehrzahl von Linsen 403a bis 403 i auf. Das Linsenfeld 401 ist bezüglich des Bildsensors 300 derart angeordnet, dass jede Linse 403a zusammen mit einer zugeordneten Pixelgruppe 101a bis lOli einen optischen Kanal bildet. Beispielsweise kann jede Linse 403a bis 403 i des Linsenfeldes 401 genau einer Pixelgruppe 101a bis lOli des Bildsensors 300 zugeordnet sein, so dass die Anzahl der optischen Kanäle des Systems 400 der Anzahl der Pixelgruppen 101a bis lOli entspricht.
Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung können Blickrichtungen der verschiedenen Kanäle unterschiedlich sein. Gesichtsfelder 405 a bis 405 i der ver- schiedenen Linsen 403a bis 403 i können dabei jeweils die den Linsen 403a bis 403i zugeordneten Pixelgruppen 101 a bis lOli überragen, jedoch sich nicht bis auf eine weitere Pixelgruppe (welche beispielsweise zu der der Linse 403a bis 403 i zugeordneten Pixelgruppe 101 a bis 101 i benachbart ist) erstrecken. Mit anderen Worten ist das Linsenfeld 401 derart angeordnet, dass Licht, welches durch eine Linse 403a bis 403 i des Linsenfeldes 401 tritt. maximal auf die Pixelgruppe 101a bis lOli trifft, die der jeweiligen Linse 403a bis 403 i zugeordnet ist und nicht auf eine weitere Pixelgruppe 101a bis lOli trifft, welche zu einer anderen Linse 403a bis 403 i des Linsenfeldes 401 zugeordnet ist.
Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung können sich Bildfel- der verschiedener Kanäle überlappen. So können beispielsweise benachbarte Kanäle überlappende Erfassungsbereiche haben, so dass Teile eines zu betrachtenden Objekts von zwei (beispielsweise benachbarten) Kanälen gleichzeitig erfasst werden. Die beschriebenen Konzepte lassen sich bei Bildsensoren mit aufgeteiltem Bildfeld einsetzen. Bildsensoren gemäß Ausführungsbeispielen der vorliegenden Erfindung lassen sich im Prinzip überall dort einsetzen, wo auch herkömmliche Bildsensoren eingesetzt werden, vor allem in solchen Anwendungen, wo es auf geringe Bauhöhe ankommt. Dies ist z. B. bei Kameras in Unterhaltungs- und Kommunikationselektronik (wie beispielsweise in Mobiltelefonen, Laptops oder sogenannten Tab I et PCs) der Fall und bei der Material- und Bauteileuntersuchung bei beengten Platzverhältnissen (wie beispielsweise in Schlitzen und Bohrungen). Ferner kann das in Fig. 4 gezeigte System 400 eine Bildnachverarbeitung aufweisen, beispielsweise in den Logikblöcken 109a, 109b, 209a, 209b.
Obwohl manche Aspekte im Zusammenhang mit einer Vorrichtung beschrieben wurden, versteht es sich, dass diese Aspekte auch eine Beschreibung des entsprechenden Verfah- rens darstellen, sodass ein Block oder ein Bauelement einer Vorrichtung auch als ein entsprechender Verfahrensschritt oder als ein Merkmal eines Verfahrensschrittes zu verstehen ist. Analog dazu stellen Aspekte, die im Zusammenhang mit einem oder als ein V erfah- rensschritt beschrieben wurden, auch eine Beschreibung eines entsprechenden Blocks oder Details oder Merkmals einer entsprechenden Vorrichtung dar.
Je nach bestimmten Implementierungsanforderungen können Ausführungsbeispiele der Erfindung in Hardware oder in Software implementiert sein. Die Implementierung kann unter Verwendung eines digitalen Speichermediums, beispielsweise einer Floppy-Disk, einer DVD. einer Blu-ray Disc. einer CD. eines ROM. eines PROM, eines EPROM, eines EEPROM oder eines FLASH-Speichers. einer Festplatte oder eines anderen magnetischen oder optischen Speichers durchgeführt werden, auf dem elektronisch lesbare Steuersignale gespeichert sind, die mit einem programmierbaren Computersystem derart zusammenwirken können oder zusammenwirken, dass das jeweili e Verfahren durchgeführt ird. Deshalb kann das digitale Speichermedium computerlesbar sein. Manche Ausführungsbeispie- le gemäß der Erfindung umfassen also einen Datenträger, der elektronisch lesbare Steuersignale aufweist, die in der Lage sind, mit einem programmierbaren Computersystem derart zusammenzuwirken, dass eines der hierin beschriebenen Verfahren durchgeführt wird.
Allgemein können Ausführungsbeispiele der vorliegenden Erfindung als Computerpro- gramm produkt mit einem Programmcode implementiert sein, wobei der Programmcode dahin gehend wirksam ist, eines der Verfahren durchzuführen, wenn das Computerprogrammprodukt auf einem Computer abläuft. Der Programmcode kann beispielsweise auch auf einem maschinenlesbaren Träger gespeichert sein. Andere Ausführungsbeispiele umfassen das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren, wobei das Computerprogramm auf einem maschinenlesbaren Träger gespeichert ist.
Mit anderen Worten ist ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens somit ein Computerprogramm, das einen Programmcode zum Durchführen eines der hierin beschriebenen Verfahren aufweist, wenn das Computerprogramm auf einem Computer abläuft. Ein weiteres Ausführungsbeispiel der erfindungs gemäßen Verfahren ist somit ein Datenträger (oder ein digitales Speichermedium oder ein computerlesbares Medium), auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren aufgezeichnet ist.
Ein weiteres Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist somit ein Daten- ström oder eine Sequenz von Signalen, der bzw. die das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren darstellt bzw. darstellen. Der Datenstrom oder die Sequenz von Signalen kann bzw. können beispielsweise dahin gehend konfiguriert sein, über eine Datenkommunikationsverbindung, beispielsweise über das Internet, transferiert zu werden.
Ein weiteres Ausführungsbeispiel umfasst eine Verarbeitungseinrichtung, beispielsweise einen Computer oder ein programmierbares Logikbauelement, die dahin gehend konfiguriert oder angepasst ist, eines der hierin beschriebenen Verfahren durchzuführen. Ein weiteres Alisführungsbeispiel umfasst einen Computer, auf dem das Computerprogramm zum Durchführen eines der hierin beschriebenen Verfahren installiert ist.
Bei manchen Ausführungsbeispielen kann ein programmierbares Logikbauelement (beispielsweise ein fe 1 d pro gramm i er bare s Gatterarray, ein FPGA) dazu verwendet werden. manche oder alle Funktionalitäten der hierin beschriebenen Verfahren durchzuführen. Bei manchen Ausführungsbeispielen kann ein feldprogrammierbares Gatterarray mit einem Mikroprozessor zusammenwirken, um eines der hierin beschriebenen Verfahren durchzuführen. Allgemein werden die Verfahren bei einigen Ausführungsbeispielen seitens einer beliebigen Hardwarevorrichtung durchgeführt. Diese kann eine universell einsetzbare Hardware wie ein Computerprozessor (CPU) sein oder für das Verfahren spezifische Hardware, wie beispielsweise ein ASIC. Die oben beschriebenen Ausruhrungsbeispiele stellen lediglich eine Veranschaulichung der Prinzipien der vorliegenden Erfindung dar. Es versteht sich, dass Modifikationen und Variationen der hierin beschriebenen Anordnungen und Einzelheiten anderen Fachleuten einleuchten werden. Deshalb ist beabsichtigt, dass die Erfindung lediglich durch den Sehutz- umfang der nachstehenden Patentansprüche und nicht durch die spezifischen Einzelheiten, die anhand der Beschreibung und der Erläuterung der Ausruhrungsbeispiele hierin präsentiert wurden, beschränkt sei.

Claims

Patentansprüche
Bildsensor (100, 150. 300, 350) mit folgenden Merkmalen: einer Mehrzahl von verteilt angeordneten Pixelgruppen (101a bis lOli); einem Decoder mit einer Mehrzahl von verteilt angeordneten Decodersubblöcken (103a bis 103c, 153a bis 153b) zur Ansteuerung von Pixelzeilen zugeordneter Pixelgruppen (101a bis lOli), wobei jeder Decodersubblock (103a bis 103c, 153a bis 153b) jeweils in einer Zeile des Bildsensors (105a bis 105c) mit einer zugeordneten Pixelgruppe (101a bis lOli) angeordnet ist, wobei eine Höhe der Zeile (105a bis 105c) des Bildsensors (100, 150, 300, 350) einer Höhe der Pixelgruppe (101a bis 10 Ii) entspricht.
Bildsensor (100, 150, 300, 350) gemäß Anspruch 1 , wobei eine Pixelgruppe (101 a bis lOli) der Mehrzahl von Pixelgruppen (101a bis lOli) eine Mehrzahl von Pixelzeilen aufweist; und wobei ein Decodersubblock (103a bis 103b, 153a bis 153b) der Mehrzahl von Decodersubblöcken (103a bis 103c, 153a bis 153b) ausgebildet ist, um die Pixelzeilen der dem Decodersubblock (103a bis 103c, 153a bis 153b) zugeordneten Pixelgruppe (101a bis 10 Ii) anzusteuern.
Bildsensor (100, 150. 300, 350) gemäß Anspruch 2. wobei der Decodersubblock (103a bis 103c, 153a bis 1 53b) eine Mehrzahl von Decoderzeilen aufweist; wobei jede der Decoderzeilen ausgebildet ist, um jeweils zwei Pixelzeilen der dem
Decodersubblock ( 103a bis 103c. 153a bis 153b) zugeordneten Pixelgruppe ( 101 a bis lOli) anzusteuern; und wobei eine Höhe einer Decoderzeile maximal einer Gesamthöhe der zwei von der Decoderzeile angesteuerten Pixelzeilen der zugeordneten Pixelgruppe (101 a bis l Oli) entspricht.
4. Bildsensor (100, 150, 300, 350) gemäß Anspruch 2, wobei der Decodersubblock (103a bis 103c. 153a bis 153b) eine Mehrzahl von Decoderzeilen aufweist; wobei jede der Decoderzeilen ausgebildet ist, um jeweils eine Pixelzeile der dem Decodersubblock ( 103a bis 103c. 153a bis 1 53b) zugeordneten Pixelgruppe (101 a bis 10 Ii) anzusteuern; und wobei eine Höhe einer Decoderzeile maximal einer Höhe der von dieser Decoderzeile angesteuerten Pixelzeile der zugeordneten Pixelgruppe (101a bis lOli) entspricht.
Bildsensor (100, 150, 300, 350) gemäß einem der Ansprüche 1 bis 4, wobei in einem ersten Zwischenraum (107a) zwischen einem ersten Decodersubblock (103a) der Mehrzahl von Decodersubblöcken (103a bis 103c, 153a bis 153b), der einer ersten Pixelgruppe (101a) zugeordnet ist und einem zweiten Decodersubblock (103b) der Mehrzahl von Decodersubblöcken (103a bis 103c, 153a bis 153b) der einer zweiten Pixelgruppe (101b) zugeordnet ist, ein Logikblock (109a) zur Verarbeitung von Pixelsignalen der Mehrzahl von Pixelgruppen (101a bis 10 Ii) angeordnet ist.
Bildsensor (100, 150. 300, 350) gemäß Anspruch 5. wobei die erste Pixelgruppe (101a) und die zweite Pixelgruppe (101b) in einer Spaltenrichtung des Bildsensors (100, 150, 300, 350) benachbart zueinander sind.
Bildsensor (100, 1 50, 300. 350) gemäß einem der Ansprüche 1 bis 6, wobei der Decodersubblock ( 103a bis 103c, 153a bis 153b) direkt an die dem Decodersubblock (103a bis 103c. 153a bis 153b) zugeordnete Pixelgruppe (101a bis 101c; 101a, 101b, l Old, l Ole) anschließt.
Bildsensor (100, 300) gemäß Anspruch 7, wobei dem Decodersubblock (103a bis 103c) ferner eine weitere Pixelgruppe (101 d bis lOl i) der Mehrzahl von Pixelgruppen (101a bis lOli) zugeordnet ist, welche zu der Pixelgruppe (101a bis 101c), die direkt an den Decodersubblock (103a bis 103c) anschließt, in einer Zeilenrichtung des Bildsensors (100, 300) benachbart ist; und wobei die weitere Pixelgruppe (lOld bis lOli) mittels Verdrahtung in einer Ver- drahtungsebene des Bildsensors (100, 300) mit dem Decodersubblock (103a bis
103c) verbunden ist.
Bildsensor (100, 300) gemäß einem der vorhergehenden Ansprüche, wobei dem Decodersubblock (103a bis 103c) ferner eine weitere Pixelgruppe (lOld bis 101 i) der Mehrzahl von Pixelgruppen (101a bis 101 i) zugeordnet ist, wobei die dem Decodersubblock zugeordneten Pixelgruppen in einer Zeilenrichtung des Bildsensors (100, 300) zueinander benachbart sind; und wobei die weitere Pixelgruppe (lOld bis lOli) mittels Verdrahtung in einer Verdrahtungsebene des Bildsensors (100, 300) mit dem Decodersubblock (103a bis 103c) verbunden ist.
10. Bildsensor (100, 150, 300, 350) gemäß einem der Ansprüche 1 bis 9, wobei eine Taktzuführung (1 1 1, 11 1 ') des Decoders in Zwischenräumen (107a, 107b) zwischen benachbarten Decodersubblöcken (103a bis 103c, 153a bis 153b) verläuft. 1 1 . Bildsensor (100, 150, 300, 350) gemäß einem der Ansprüche 1 bis 10, wobei eine Höhe eines Zwischenraums (107a) zwischen einem oder dem ersten Decodersubblock ( 103a) aus der Mehrzahl von Decodersubblöcken (103a bis 103c, 153a bis 153b) der einer oder der ersten Pixel gnippe (101a) aus der Mehrzahl von Pixelgruppen (101a bis l Oli) zugeordnet ist und einem oder dem zweiten Decodersubblock (103b) aus der Mehrzahl von Decodersubblöcken ( 103a bis 103c. 153a bis 153b). der einer oder der zweiten Pixel gruppe (101b) aus der Mehrzahl von Pixelgruppen (101a bis lOli) zugeordnet ist, gleich einem Abstand von der ersten Pixelgruppe (101a) zu der zweiten Pixelgruppe (101b) ist.
12. Bildsensor (100, 300) gemäß einem der Ansprüche 1 bis 1 1 , wobei die Pixelgruppen (101a bis 101 i) in einem Feld angeordnet sind; und wobei die Mehrzahl von Decodersubblöcken (103a bis 103c) an einem Rand des Feldes der Pixelgruppen (101a bis lOl i) angeordnet ist.
13. Bildsensor (150, 350) gemäß einem der Ansprüche 1 bis 1 1. wobei der Bildsensor ( 150, 350) eine Mehrzahl von Decodern mit einer Mehrzahl von verteilt angeordneten Decodersubblöcken (103a bis 103b, 153a bis 153b) zur Ansteuerung von Pixelzeilen zugeordneter Pixelgmppen (101a, 101b, lOld, 101 e) aufweist, wobei jeder Decodersubblock (103a bis 103b, 153a bis 153b) der Mehrzahl von Decodern jeweils in einer Zeile (105a, 105b) des Bildsensors (150, 350) mit einer zugeordneten Pixelgruppe (101a, 101b, lOld, lOle) angeordnet ist und wobei eine Höhe der Zeile (105a, 105b) des Bildsensors (150, 350) einer Höhe der Pixelgruppe (101a, 101b, 101 d, 101 e) entspricht; und wobei der Decoder ein Decoder aus der Mehrzahl von Decodern ist; und wobei jeder Decodersubblock ( 103a, 103b, 153a. 153b) der Mehrzahl von Decodern genau einer Pixelgruppe (101a, 101b, 101 d, lOle) zugeordnet ist.
14. Bildsensor (150, 350) gemäß Anspruch 13, wobei die Pixelgruppen (101a, 101b, lOld, lOle) in einem N x M-Feld angeordnet sind, welches in einer Spaltenrichtung des Bildsensors ( 150. 350) N Pixelgruppen und in einer Zcilenrichtung des Bildsensors ( 150, 350) M Pixelgruppen aufweist; und wobei Decodersubblöcke (103a, 103b. 153a, 1 3b). welche zu in einer gemeinsamen Spalte des Feldes angeordneten Pixelgruppen (101a, 101 b, l Ol d, 101 e) zugeordnet sind, zu demselben Decoder der Mehrzahl von Decodern gehören.
15. Bildsensor (150, 350) gemäß einem der Ansprüche 13 oder 14, wobei die Decoder der Mehrzahl von Decodern unabhängig voneinander steuerbar sind.
16. Bildsensor (150, 350) gemäß einem der Ansprüche 13 bis 15, wobei zumindest ein Teil der Decodersubblöcke (153a, 153b) in Zwischenräumen zwischen in Zeilenrichtung benachbarten Pixelgruppen (101a, 101b, l Old, l Ole) angeordnet ist.
Bildsensor (300, 350) gemäß einem der Ansprüche 1 bis 16, wobei der Bildsensor (300, 350) ferner einen Spalten-Analog-zu-Digital-Wandler aufweist, der ausgebildet ist, um Pixelsignale der Pixelgruppen (101a bis lOli) ana- log-zu-digital zu wandeln; und wobei der Decoder ausgebildet ist oder die Decoder ausgebildet sind, pro Spalte (155a bis 155c) des Bildsensors (300, 350) zu einem Zeitpunkt jeweils eine Pixelzeile mit dem Spalten-Analog-zu-Digital-Wandler zur Analog-zu-Digital- Wandlung von Pixelsignalen dieser Pixelzeile zu verbinden.
18. Bildsensor (300, 350) gemäß Anspruch 17, wobei der Spalten- Analog-zu-Digital- Wandler eine Mehrzahl von verteilt angeordneten Analog-zu-Digital- Wandler-Subblöcken (201a bis 201c) zur Analog-zu- Digital- Wandlung von Pixelsignalen zugeordneter Pixelgruppen (101a bis lOli) aufweist; wobei jeder Analog-zu-Digital- Wandler-Subblock (20 la bis 20 lc) jeweils in einer Spalte ( 155a bis 1 55c) des Bildsensors (300, 350) mit einer zugeordneten Pixelgruppe ( 101 a bis lOli) angeordnet ist; und wobei eine Breite der Spalte ( 155a bis 155c) des Bildsensors (300, 350) einer Breite der dem Analog-zu-Digital- Wandler-Subblock (201 a bis 201c) zugeordneten Pixelgruppe ( 101 a bis lOli) entspricht.
19. Bildsensor (200, 300, 350) gemäß Anspruch 18, wobei ein erster Analog-zu-Digital-Wandler-Subblock (201a) der Mehrzahl von Analog-zu-Digital-Wandler-Subblöcken (201a bis 201c) einer ersten Pixelgruppe (101c) der Mehrzahl von Pixelgruppen (101a bis l Ol i) zugeordnet ist und ein zweiter Analog-zu-Digital- Wandler-Subblock (201b) der Mehrzahl von Analog-zu- Digital - Wand 1 er- S u bb 1 öc ken (201a bis 201c) einer zweiten Pixelgruppe (1011) der Mehrzahl von Pixelgruppen (101a bis l Oli) zugeordnet ist, welche in einer Zeilen- richtung des Bildsensors (200, 300, 350) benachbart zu der ersten Pixelgruppe (101c) angeordnet ist; und wobei in einem Zwischenraum (207a) zwischen dem ersten Analog-zu-Digital- Wandler-Subblock (201a) und dem zweiten Analog-zu-Digital-Wandler-Subblock (201b) ein Logikblock (209a) zur Verarbeitung von Pixelsignalen der Pixelgruppen (101a bis lOli) angeordnet ist.
Bildsensor (200, 300, 350) gemäß einem der Ansprüche 18 bis 19, wobei ein Analog-zu-Digital-Wandler-Subblock (201a bis 201c) der Mehrzahl von Analog-zu-Digital-Wandler-Subblöcken (201a bis 201c) eine Mehrzahl von Ana- log-zu-Digital- Wandler- Spalten aufweist, wobei jede Analog-zu-Digital-Wandler- Spalte ausgebildet ist, um Pixelsignale zumindest einer Pixelspalte der dem Ana- log-zu-Digital-Wandler-Subblock (201a bis 201c) zugeordneten Pixelgruppe (101a bis lOli) analog-zu-digital zu wandeln.
Bildsensor (200, 300, 350) gemäß Anspruch 20, wobei jede Analog-zu-Digital- Wandler-Spalte ausgebildet ist, um zumindest Pixelsignale einer weiteren Pixelspalte der dem Analog-zu-Digital- Wandler-Subblock (201a bis 201c) zugeordneten Pixelgruppe (101a bis lOli) analog-zu-digital zu wandeln; und wobei eine Breite jeder Analog-zu-Digital-Wandler-Spalte der Gesamt breite der Pixelspalten, deren Pixelsignale von der Analog-zu-Digital-Wandler-Spalte analog- zu-digital gewandelt erden, entspricht.
Bildsensor (200) gemäß einem der Ansprüche 18 bis 20, wobei die Pixelgruppen (101a bis lOli) in einem Feld angeordnet sind; und wobei ein erster Teil (20 la bis 20 lc) der Analog-zu-Digital- Wandler-Subblöcke (20 la bis 201 i) an einem ersten Rand des Feldes angeordnet ist und ein zweiter Teil (20 Id bis 201 f) der Analog-zu-Digital- Wandler-Subblöcke (201a bis 201 f) an einem zweiten, dem ersten Rand gegenüberliegenden Rand des Feldes angeordnet ist.
Bildsensor (200) gemäß Ansprach 22, wobei ein erster oder dritter Analog-zu-Digital-Wandler-Subblock (201a bis 201c) in einer ersten Spalte ( 155a bis 1 55c) des Bildsensors (200) an dem ersten Rand des Feldes angeordnet ist und ein zweiter oder vierter Analog-zu-Digital-Wandler- Subblock (201c bis 201 f) in der ersten Spalte (155a bis 155c) des Bildsensors (200) an dem zweiten Rand des Feldes angeordnet ist; wobei der erste oder dritte Analog-zu-Digital-Wandler-Subblock (201 a bis 201c) ausgebildet ist, um Pixelsignale zumindest einer ungeraden Pixelspalte der Pixel- gnrppe (101a bis lOli) oder der Pixelgruppen (101a bis lOli) in der ersten Spalte
(155a bis 155c) analog-zu-digital zu wandeln; und wobei der zweite oder vierte Analog-zu-Digital-Wandler-Subblock (201c bis 20 lf) ausgebildet ist, um Pixelsignale zumindest einer geraden Pixelspalte der Pixelgrup- pe (101a bis lOl i) oder der Pixelgruppen (101a bis l Oli) in der ersten Spalte (155a bis 155c) analog-zu-digital zu wandeln.
Bildsensor (200) gemäß einem der Ansprüche 22 bis 23, wobei jeder Analog-zu-Digital-Wandler-Subblock (201a bis 20 lf) eine Mehrzahl von Analog-zu-Digital-Wandler-Spalten aufweist, die jeweils ausgebildet sind, um Pixelsignale jeweils zweier Pixelspalten der dem Analog-zu-Digital-Wandler- Subblock (201a bis 20 lf) zugeordneten Pixelgruppe oder Pixelgruppen analog-zudigital zu wandeln; und wobei eine Breite einer Analog-zu-Digital-Wandler-Spalte maximal einer Gesamt- breite von vier Pixelspalten einer zu dem Analog-zu-Digital-Wandler-Subblock (201 a bis 201 f) der Analog-zu-Digital-Wandler-Spalte zugeordneten Pixelgruppe ( 101 a bis l O l i) entspricht.
Bildsensor (100, 150, 200, 300, 350) gemäß einem der Ansprüche 1 bis 24, wobei ein Abstand zwischen zwei in einer Spaltenrichtung des Bildsensors (100, 150, 200, 300, 350) benachbart angeordneten Pixel gruppen (101a bis lOli) mindes- tens dem 0, 1 -fachen einer Höhe einer der Pixelgruppen ( 101 a bis lOli) entspricht.
26. Bildsensor (100, 150, 200, 300, 350) gemäß einem der Ansprüche 1 bis 25. wobei ein Abstand zwischen zwei in einer Zeilenrichtung des Bildsensors (100, 150, 200, 300, 350) benachbart angeordneten Pixelgruppen (101a bis lOli) mindestens dem 0, 1 -fachen einer Breite einer der Pixelgruppen (101a bis l Oli) entspricht.
System (400) zur optischen Abbildung mit folgenden Merkmalen: einem Bildsensor (100, 150, 200. 300, 350) gemäß einem der Ansprüche 1 bis 26; und einem Linsenfeld (401) mit einer Mehrzahl von Linsen (403a bis 403i), das bezüglich dem Bildsensor (100, 150, 200, 300, 350) so angeordnet ist, dass jede Linse (403a bis 403i) zusammen mit einer zugeordneten Pixelgruppe (101a bis lOli) einen optischen Kanal bildet.
System (400) gemäß Anspruch 27, wobei die Blickrichtungen verschiedener optischer Kanäle verschieden voneinander sind.
System (400) gemäß einem der Ansprüche 27 bis 28, wobei ein Bildfeld (405a bis 405i) einer Linse (403a bis 403i) eine der Linse (403a bis 403i) zugeordnete Pixelgruppe (101a bis lOli) überragt, aber sich nicht bis auf eine weitere Pixelgruppe ( 101 a bis lOli) erstreckt.
System (400) gemäß einem der Ansprüche 27 bis 29, wobei sich Bildfelder benachbarter Kanäle teilweise aber nicht vollständig überlappen.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102382183B1 (ko) * 2015-05-20 2022-04-01 삼성전자주식회사 신호대 잡음비 및 랜덤 노이즈를 개선하는 이미지 센서 및 이를 포함하는 이미지 처리 시스템

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0840502A2 (de) * 1996-11-04 1998-05-06 Eastman Kodak Company Kompakte Digitalkamera mit segmentierten Blickfeldern
WO1999026419A1 (en) * 1997-11-14 1999-05-27 Tangen Reidar E Optoelectronic camera and method for image formatting in the same
WO2001065829A1 (de) * 2000-03-01 2001-09-07 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e. V. Verfahren und vorrichtung zum auslesen von bilddaten eines teilbereichs eines bildes
US20070257184A1 (en) * 2005-08-25 2007-11-08 Olsen Richard I Large dynamic range cameras
EP2306230A1 (de) * 2009-09-30 2011-04-06 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Künstliches Facettenauge und Verfahren zu dessen Herstellung
US20120013749A1 (en) * 2010-07-19 2012-01-19 Alexander Oberdoerster Picture Capturing Apparatus and Method of Capturing a Picture

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461425A (en) * 1994-02-15 1995-10-24 Stanford University CMOS image sensor with pixel level A/D conversion
EP0833502A3 (de) * 1996-09-26 2000-01-05 Eastman Kodak Company Kompakte Bildaufnahmevorrichtung mit örtlichem Bildspeicher
US20040227829A1 (en) * 2003-05-13 2004-11-18 Dialog Semiconductor Gmbh Method and apparatus for a simultaneous multiple field of view imager using digital sub-sampling and sub-window selection
JP4561439B2 (ja) * 2005-03-30 2010-10-13 株式会社デンソー 撮像装置
JP5521721B2 (ja) * 2009-08-28 2014-06-18 ソニー株式会社 撮像素子およびカメラシステム
DE102009049387B4 (de) * 2009-10-14 2016-05-25 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Vorrichtung, Bildverarbeitungsvorrichtung und Verfahren zur optischen Abbildung
CN103004180A (zh) * 2010-05-12 2013-03-27 派力肯影像公司 成像器阵列和阵列照相机的架构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0840502A2 (de) * 1996-11-04 1998-05-06 Eastman Kodak Company Kompakte Digitalkamera mit segmentierten Blickfeldern
WO1999026419A1 (en) * 1997-11-14 1999-05-27 Tangen Reidar E Optoelectronic camera and method for image formatting in the same
WO2001065829A1 (de) * 2000-03-01 2001-09-07 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e. V. Verfahren und vorrichtung zum auslesen von bilddaten eines teilbereichs eines bildes
US20070257184A1 (en) * 2005-08-25 2007-11-08 Olsen Richard I Large dynamic range cameras
EP2306230A1 (de) * 2009-09-30 2011-04-06 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Künstliches Facettenauge und Verfahren zu dessen Herstellung
US20120013749A1 (en) * 2010-07-19 2012-01-19 Alexander Oberdoerster Picture Capturing Apparatus and Method of Capturing a Picture

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