JP4269957B2 - 直流レベル変換回路および直流レベル変換回路を制御する方法 - Google Patents

Description

本発明は、所定の直流電圧値およびパルス振幅を有するデジタル信号を、異なる直流電圧レベルのデジタル信号に変換する直流レベル変換回路、およびこの直流レベル変換回路を制御する方法に関する。

より詳細には、直流レベル変換回路を構成する半導体素子の劣化を防止する技術に関する。

電子回路においては、信号処理を行なう回路系統やパルス信号を発生する回路系統（以下纏めてデジタル信号処理回路ともいう）から出力された信号に基づいて所定の動作をする負荷回路が存在する。そして、デジタル信号処理回路の電源電圧と負荷回路の電源電圧とが異なる場合も多々存在する。

たとえば、光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。たとえば、映像機器の分野では、物理量のうちの光を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。

また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。

この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。

ここで、一例として、ＣＣＤやＣＭＯＳなどを基本要素に備えた固体撮像素子においては、負荷回路の一例である画素を駆動するためのドライバやアナログ回路の電源電圧は、デジタル信号処理回路の一例であるパルス信号発生回路などのデジタル回路を動作させる電源電圧に対して、電圧の幅が広いのが一般的である。

また、液晶（ＬＣＤ；Liquid Crystal Display）表示装置を構成する場合、液晶を駆動するＬＣＤドライバは、ＣＰＵ（Central Processing Unit ）などのデジタル回路からの低電圧系（たとえば５Ｖ系）の信号をシフトレジスタなどに入力して所定の信号処理を行ない、その出力を高電圧系（たとえば４０系）の信号に変換して、ＬＣＤパネルを駆動する。

このように、デジタル信号処理回路と負荷回路の電源電圧幅の違いを補正するため、たとえばデジタル回路から送られてくる信号を、画素を駆動させるドライバやアナログ回路へ伝えるために、信号の直流電圧レベルを変換する直流レベル変換回路として、いわゆるレベルシフト回路が利用されている（たとえば特許文献１参照）。

特開平８−７０２４７号公報

図８は、固体撮像装置の一構成例を示した図である。図８に示すように、固体撮像装置６００は、センサ部６０８を駆動するための信号を生成するとともに垂直方向や水平方向に走査する回路を有するデジタル回路部６０２と、デジタル回路部６０２から出力されるデジタル信号を、画素を駆動するために必要な電圧振幅幅に変換するレベルシフト回路６０４と、レベルシフト回路６０４から出力されたデジタル信号をセンサ部６０８に供給する画素ドライバ部６０６とを有する。

図９は、特許文献１に記載の回路構成を利用した直流レベル変換回路（レベルシフト回路）の構成例である。図９に示すように、レベルシフト回路６０４は、入力されたデジタル信号Ｚ０を反転する、Ｐｃｈ（ｃｈ；チャネル）のトランジスタ６１２とＮｃｈのトランジスタ６１４からなる第１のインバータ回路６１０と、第１のインバータ（反転）回路６１０の出力信号ＮＺ０をさらに反転して出力信号Ｚ１を得る、Ｐｃｈのトランジスタ６２２とＮｃｈのトランジスタ６２４からなる第２のインバータ回路６２０と、入力信号に対応する、負荷回路の電源電圧幅の信号Ｚ２を生成するレベル変換部６３０とを有する。

第１および第２のインバータ回路６１０，６２０は、ともに図示しないデジタル信号処理回路と同じ低電圧系統の電源電圧幅にて動作するようになっている。本例では、低電圧系電源Ｖｄｄ１として、下側電源Ｖｓｓ１（ＧＮＤ（接地）；０．０Ｖ）に対して１．８Ｖが印加されている。

一方、レベル変換部６３０は、図示しない負荷回路と同じく高電圧系統の電源電圧で動作するようになっている。本例では、高電圧系電源Ｖｄｄ２として、下側電源Ｖｓｓ１（ＧＮＤ；０．０Ｖ）に対して３．０Ｖが印加されている。

レベル変換部６３０は、第２のインバータ回路６２０の出力信号がゲート端子（制御入力端子の一例）に入力されるＮｃｈのトランジスタ６３２および第１のインバータ回路６１０の出力信号がゲート端子に入力されるＮｃｈのトランジスタ６３４からなる反転出力部６３１と、トランジスタ６３２，６３４の各ドレイン端子（出力端子の一例）側に設けられたＰｃｈのトランジスタ６３６，６３８からなる襷がけ回路６３５とを有する。

襷がけ回路６３５のトランジスタ６３６，６３８は、ドレイン端子がトランジスタ６３２，６３４の対応するドレイン端子に接続され、ソース端子（入力端子の一例）が電源（ここでは３．０Ｖ）に接続されている。また、ゲート端子が他方のトランジスタ６３８，６３６のドレイン端子、すなわち他方のトランジスタ６３２，６３４のドレイン端子に接続され、ゲートとドレインを相互にクロス接続している。

トランジスタ６３６のドレイン端子とトランジスタ６３８のゲート端子との接続点を襷がけ回路６３５の第１ノード６３５ａとする。また、トランジスタ６３８のドレイン端子とトランジスタ６３６のゲート端子との接続点を襷がけ回路６３５の第２ノード６３５ｂとする。

襷がけ回路６３５を構成する２つのトランジスタ６３６，６３８としては、駆動能力を要することから、パワーＭＯＳ（Metal Oxide Semiconductor ）トランジスタを使用することが多い。また、低電圧を高電圧に変換する構成の場合、高耐圧トランジスタが使用されることもある。

このような構成により、第１のインバータ回路６１０に入力されたデジタル信号Ｚ０は、第１のインバータ回路６１０にて反転されることでデジタル信号ＮＺ０とされレベル変換部６３０のトランジスタ６３４のゲート端子に入力されるとともに、第１のインバータ回路６１０にて反転された信号ＮＺ０が第２のインバータ回路６２０にてさらに反転されることで入力信号と同相の信号Ｚ１に変換された後にトランジスタ６３２のゲート端子に入力される。

ここで、トランジスタ６３２，６３４のゲート端子に入力された入力信号の電圧幅はデジタル信号処理回路の電源電圧幅と等しいが、レベル変換部６３０の電源電圧幅は負荷回路に合わせてあるので、トランジスタ６３２，６３４のゲート端子に入力された入力信号は、各ドレイン端子から襷がけ回路６３５の第１ノード６３５ａおよび第２ノード６３５ｂに入力されることで、第２ノード６３５ｂから負荷回路の電源電圧幅に変換されて出力される。

すなわち、入力信号Ｚ０がＨレベルのとき、トランジスタ６３２のゲートにはその反転信号ＮＺ０（Ｌレベル）が印加され、トランジスタ６３４のゲートには信号Ｚ１（Ｈレベル）が入力されることで、トランジスタ６３２はオフ、トランジスタ６３４はオンする。このため、トランジスタ６３６はオン、トランジスタ６３８はオフするので、第１ノード６３５ａはＶｄｄ２（＝３．０Ｖ）、第２ノード６３５ｂはＶｓｓ１（＝０Ｖ）となる。

また、入力信号Ｚ０がＬレベルのときは、トランジスタ６３２のゲートにはその反転信号ＮＺ０（Ｈレベル）が印加され、トランジスタ６３４のゲートには信号Ｚ１（Ｌレベル）が入力されることで、トランジスタ６３２はオン、トランジスタ６３４はオフする。このため、トランジスタ６３６はオフ、トランジスタ６３８はオンするので、第１ノード６３５ａはＶｓｓ１（＝０Ｖ）、第２ノード６３５ｂはＶｄｄ２（＝３．０Ｖ）となる。

したがって、このレベルシフタ回路６０４は、入力信号のＶｄｄ１／Ｖｓｓ１（１．８Ｖ／０Ｖ系；低電圧系統）をＶｄｄ２／Ｖｓｓ１（３．０Ｖ／０Ｖ系；高電圧系統）に変換するという動作を行なう。

ただしここで注意しなければならないのは、トランジスタ６３２がオンしたときの第１ノード６３５ａの電圧Ｖａ１が、トランジスタ６３８の閾値電圧Ｖｔｈ（６３８）との間で、式（１−１）を満たすとともに、トランジスタ６３４がオンしたときの第２ノード６３５ｂの電圧Ｖａ２が、トランジスタ６３６の閾値電圧Ｖｔｈ（６３６）との間で、式（１−２）を満たすことが必要である。

これは、トランジスタ６３２（あるいは６３４）への入力信号ＮＺ０がＬからＨに変化するとトランジスタ６３６（あるいは６３８）がオフ状態からオン状態となるが、上記式を満たさないときには、入力がＬからＨへ変化してもＶａ１（あるいはＶａ２）はほぼＶｄｄ２に固定されたままとなり、これでは、トランジスタ６３８（あるいは６３６）もオフからオンに変化せず、このレベルシフタ回路６０４は動作しないためである。

上記式を満たすようにするには、たとえば、襷がけ回路６３５を構成するトランジスタ６３６，６３８のゲート幅（Ｗ）を大きくしたり、その閾値電圧を小さく設定したりするなどによりオン抵抗を低減している。

しかしながら、図９に示す従来のレベルシフト回路の構成では、デジタル信号処理回路側からパルス信号が供給されない期間中、つまり、レベルシフト回路６０４の入力端子に供給される信号レベルが“ハイ（High）”もしくは“ロー（Low ）”で長期間維持される間、レベルシフト機能をなす主要部分であるレベル変換部６３０においては、２つのトランジスタ６３６，６３８の入力端子（たとえばゲート）や出力端子（たとえばソース、ドレイン）が異なる電圧（以下、異電圧という）で一定に維持される。このため、半導体層内で、通常の動作時とは異なる現象が生じ、トランジスタの劣化を引き起こす危惧が指摘されている。

図１０は、直流レベル変換回路におけるトランジスタ劣化を説明する図である。たとえば、図１０（Ａ）に示すように、レベル変換部６３０を構成するトランジスタ６３２，６３４，６３６，６３８にＭＯＳ型のトランジスタを用いた場合、ソース−ドレイン間のチャネル上に、酸化膜を挟んでゲート電極が設けられるが、ゲートとソースやドレインに異電圧が印加された状態では、チャネルの酸化膜部分でホール拡散が生じ、これによって生成されたホールと、たとえば水素化シリコン（Ｓｉ−Ｈ）や酸化シリコン（Ｓｉ−Ｏ）や窒化シリコン（Ｓｉ−Ｎ）などでなる半導体基材との間で化学反応を起こし、結果として正の固定電荷が生成するという現象が生じる。

特に、半導体基板との関係で、Ｐｃｈ型ＭＯＳトランジスタを用いた場合にその現象が危惧され、このことは、トランジスタの劣化を引き起こす原因となり得る。このような問題を、特にＰｃｈ型ＭＯＳトランジスタのＮＴＢＩ劣化という。このＮＴＢＩ劣化モードは、ゲート−ソース間電圧Ｖｇｓが大きいと劣化が促進される。

したがって、図９に示す従来のレベルシフト回路の構成では、襷がけ回路６３５にＰｃｈの半導体素子を用いて構成せざるを得ないので、襷がけ回路６３５部分のゲート−ソース間に異電圧が印加されている状態が長期に亘って維持されると、襷がけ回路６３５を構成する２つのトランジスタ６３６，６３８間で劣化の速度が変わり、これによって、片方だけ応答特性が変わる事象が生じ、レベルシフト回路６０４の出力において、パルスに遅延が生まれたり、誤動作を起こしたりするという問題が生じる。襷がけ回路６３５を構成するトランジスタ６３６，６３８にＰｃｈ型ＭＯＳトランジスタを用いた場合には、ＮＴＢＩ劣化モードの現象を無視できなくなる。

このような問題を解消するためには、ゲート−ソース間電圧Ｖｇｓを小さくすることが考えられる（図１０（Ｂ）参照）。しかしながら、この場合、閾値電圧との関係で通常使用時の動作マージンが少なくなるので現実的でない。また、ゲート−ソース間電圧Ｖｇｓを小さく設定することは、製造工程の追加が必要になるという欠点がある。

また、ゲート長Ｌやゲート幅Ｗを大きくすることが考えられるが、この場合、素子構造が大きくなるし、プロセス設計の変更も必要になるので、対処は容易でない。たとえば、トランジスタサイズを大きくして多数のレベルシフト回路をＩＣ（Integrated Circuit；半導体集積回路）内に収容することは、ＩＣのチップ面積が増大するという欠点がある。

本発明は、上記事情に鑑みてなされたものであり、レベルシフト回路におけるトランジスタ劣化、特にＮＴＢＩ劣化の問題を、回路構成の工夫により解消する手法を提供することを目的とする。

本発明に係る直流レベル変換回路は、２つのトランジスタを含み、各トランジスタの制御入力端子に互いに逆極性のパルス信号が入力される入力部と、襷がけ回路と、切替制御部とを備えるものとした。

襷がけ回路は、２つのトランジスタを含み、一方のトランジスタの制御入力端子と他方のトランジスタの出力端子とがノードで接続されることで、２つのトランジスタが襷がけ構成とされ、負荷回路を駆動するパルス信号を出力する。

切替制御部は、入力部と襷がけ回路との接続可否を切り替えるとともに、直流レベル変換回路を構成するトランジスタの制御入力端子と入力端子との間の電圧と同一にするか否かを切り替え可能に構成する。

ここで、入力部と襷がけ回路との接続可否を切り替える構成としては、入力部と襷がけ回路との間に直接に切替回路を設ける構成に限らず、入力部へのパルス入力可否を切り替える切替回路を設けることで、入力部から襷がけ回路に信号が伝達されないようにする構成を採ることもできる。

また、制御入力端子と入力端子との間の電圧と同一にするか否かを切り替える対象のトランジスタは、直流レベル変換回路を構成する全てのトランジスタである必要はなく、所定の条件を満たすトランジスタのみとしてよい。

所定の条件を満たすトランジスタとしては、直流レベル変換回路が形成される半導体基材との関係もあるが、一例としては、Ｐｃｈ型の金属酸化膜（ＭＯＳ）トランジスタを対象とするとよい。これにより、Ｐｃｈ型ＭＯＳトランジスタにおけるＮＴＢＩ劣化を防止できるようになる。

そして、本発明に係る直流レベル変換回路を制御する方法においては、入力部に入力されるパルス信号がアクティブな期間には、入力部にパルス信号が入力されその出力信号が襷がけ回路を通して外部に出力されるようにするとともに、入力部に入力されるパルス信号がインアクティブな期間には、直流レベル変換回路を構成するトランジスタの制御入力端子と入力端子との間の電圧と同一にすることとした。

つまり、パルス信号のインアクティブ期間中は、たとえば固体撮像装置における画素を駆動させない期間中は、レベルシフト回路を構成するトランジスタのゲート（制御入力端子）とソース（入力端子）を、一定電圧とする保護回路を設けることで、トランジスタの劣化を防ぎ、信頼性を向上させるようにした。

本発明に依れば、パルス信号のインアクティブ期間中は、レベルシフト回路を構成するトランジスタの制御入力端子と入力端子を一定電圧とする回路を設けるようにした。このため、トランジスタの劣化を防ぐことができ、信頼性を向上させることができるようになった。

回路構成の工夫によりトランジスタ劣化を解消するようにしたので、製造工程の追加やプロセス設計の変更が不要であり、対処が容易である。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳよりなるものであるとして説明する。

ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らず、ＣＣＤ型などにも適用できる。つまり、光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。勿論、受光部（センサ部）が１つのデバイスにも適用できる。

＜固体撮像装置の構成＞
図１は、本発明に係る直流レベル変換回路の一実施形態を備えたＣＭＯＳ固体撮像装置の概略構成図である。この固体撮像装置１は、カラー画像を撮像し得る電子スチルカメラとして適用されるようになっており、たとえば、静止画撮像モード時には、全画素を順番に読み出すモードが設定されるようになっている。

固体撮像装置２は、入射光量に応じた信号を出力する受光素子を含む画素が行および列の２次元マトリクス状に配列された撮像部（光電変換領域部）を有し、撮像部の出力側に設けたカラム領域と呼ばれる部分に画素列（垂直列）ごとにコンデンサを設け、各画素から読み出した信号を順次コンデンサに格納し、これを順次出力アンプに読み出すカラム方式を採用したものである。

このようカラム方式の構成の場合、各画素信号の信号処理を画素列単位で読み出した後に行なうことで、同様の信号処理を各単位画素内で行なうものに比べて、各単位画素内の構成を簡素化し、イメージセンサの多画素化、小型化、低コスト化などに対応できる。以下、具体的に説明する。

すなわち、図１に示すように、固体撮像装置１は、複数の単位画素３が行および列に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、カラム処理部２６と、出力アンプ２８とを備えている。駆動制御部７としては、たとえば、水平走査回路１２と垂直走査回路１４を備える。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の画素が配置される。

単位画素３は、その詳細については後述の図＃Ｂ１で説明するが、ドレイン線が、画素部１０の大部分の画素に共通で、列方向に延びて画素部１０の端で共通になっているか、または、フォトダイオードなどからなる電荷生成部の上では穴が開いた格子状の配線である。ダミー画素など、ドレイン線が別になっている画素が一部あってもよい。また、画素部１０の周囲には、図示を割愛しているが、Ｐウェルの電位を与える配線とコンタクトが設けられている。

カラム処理部２６は、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能を有している。出力アンプ２８は、撮像部１０の略全画素分（実質的に有効な全て）について、画素信号を１系統にして撮像信号Ｓ０として外部に出力する出力部の機能を備えている。

ＣＤＳ処理部２６と水平走査回路１２との間の信号経路上には、各垂直信号線１９に対してドレイン端子が接続された負荷ＭＯＳトランジスタ１７１を含む負荷トランジスタ部１７２が配され、各負荷ＭＯＳトランジスタ１７１を駆動制御する負荷制御部（負荷ＭＯＳコントローラ）１７４が設けられている。

単位画素３の増幅用トランジスタ（後述する図＃Ｂ１参照）は各垂直信号線１９に接続されており、また垂直信号線１９は垂直列ごとに負荷ＭＯＳトランジスタ１７１のドレインに接続され、また各負荷ＭＯＳトランジスタ１７１のゲート端子には、負荷制御部１７４からの負荷制御信号ＣＴldが共通に入力されており、信号読出し時には、各増幅用トランジスタ４２に接続された負荷ＭＯＳトランジスタ１７１によって、予め決められた定電流を流し続けるようになっている。

また、駆動制御部７の他の構成要素として、水平走査回路１２、垂直走査回路１４、およびカラム処理部２６に所定タイミングのパルス信号を供給するタイミングジェネレータ２０が設けられている。

これらの駆動制御部７の各要素は、画素部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。画素部１０の各単位画素３は、デバイス全体の基準電圧を規定するマスタ基準電圧としての接地（ＧＮＤ）に接続されている。

タイミングジェネレータ２０は、レベルシフト回路６０４に対して画素部１０の個々の単位画素３を駆動するデジタル信号としての駆動パルスを生成する駆動制御部の一実施形態である。たとえば、タイミングジェネレータ２０は、垂直ドレイン線を駆動するための大元の制御パルスを生成するパルス信号生成部としてよい。このパルス信号生成部のみを備えることで、駆動制御装置として構成してもよい。いわゆる、タイミングジェネレータ用の半導体集積回路（ＩＣ；Integrated Circuit）とするなどである。

またタイミングジェネレータ２０は、画素部１０や水平走査回路１２など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、画素部１０や水平走査回路１２などから成る撮像デバイスとタイミングジェネレータ２０とにより、撮像装置が構築される。この撮像装置は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。

水平走査回路１２や垂直走査回路１４は、たとえばデコーダを含んで構成され、タイミングジェネレータ２０から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。このため、垂直制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、リセットパルスＲＳＴ、転送パルスＴＲＧ、ドレイン制御パルスＤＲＮなど）が含まれる。なお、タイミングジェネレータ２０に加えて、水平走査回路１２や垂直走査回路１４を含んで、駆動制御装置として構成してもよい。

水平走査回路１２は、水平方向の読出列を規定する（カラム処理部２６内の個々のカラム回路を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、カラム処理部２６の各信号を水平信号線１８に導く水平駆動回路１２ｂとを有する。

垂直走査回路１４は、垂直方向の読出行を規定する（画素部１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する制御線にパルスを供給して駆動する垂直駆動回路１４ｂとを有する。

なお、垂直デコーダ１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。タイミングジェネレータ２０は、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。

カラム処理部２６により処理された電圧信号は、水平デコーダ１２ａからレベルシフト部１２ｃを介して与えられる水平選択信号により駆動される水平選択トランジスタＴＲ３がオンすることで水平信号線１８に伝達され、さらに出力アンプ２８に入力され、この後、撮像信号Ｓ０として外部回路１００に供給される。

つまり、カラム型の固体撮像装置１においては、単位画素３からの出力信号（電圧信号）が、垂直信号線１９→カラム処理部２６→水平信号線１８→出力アンプ２８の順で出力される。その駆動は、１行分の画素出力信号は垂直信号線１９を介してパラレルにカラム処理部２６に送り、ＣＤＳ処理後の信号は水平信号線１８を介してシリアルに出力するようにする。垂直制御線１５は、各行の選択を制御するものである。

なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素３に対して行方向および列方向の何れに配するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。

つまり、カラム型の固体撮像装置１においては、単位画素３からの出力信号（電圧信号）が、垂直信号線１９→カラム処理部２６→水平信号線１８→出力バッファ２８の順で出力される。その駆動は、１行分の画素出力信号は垂直信号線１９を介してパラレルにカラム処理部２６に送り、ＣＤＳ処理後の信号は水平信号線１８を介してシリアルに出力するようにする。垂直制御線１５は、各行の選択を制御するものである。

垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素３に対して行方向および列方向の何れに配するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。

カラム処理部２６により処理された電圧信号は、水平走査回路１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して水平信号線１８に伝達され、さらに出力バッファ２８に入力され、この後、撮像信号Ｓ０として外部回路１００に供給される。

固体撮像装置１の外部回路１００としては、各撮影モードに対応した回路構成が採られる。たとえば、出力バッファ２８から出力されたアナログの撮像信号Ｓ０をデジタルの撮像データに変換するＡ／Ｄ（Analog to Digital ）変換部と、Ａ／Ｄ変換部によりデジタル化された撮像データに基づいてデジタル信号処理を施すデジタル信号処理部（ＤＳＰ；Digital Signal Processor）とを備えるものとすることができる。

デジタル信号処理部、たとえば色分離処理を施してＲ（赤），Ｇ（緑），Ｂ（青）の各画像を表す画像データＲＧＢを生成し、この画像データＲＧＢに対してその他の信号処理を施してモニタ出力用の画像データを生成する。また、デジタル信号処理部には、記録メディアに撮像データを保存するための信号圧縮処理などを行なう機能部が備えられる。

また外部回路１００は、デジタル信号処理部にてデジタル処理された画像データをアナログの画像信号Ｓ１に変換するＤ／Ａ（Digital to Analog ）変換部を備えるものとする。Ｄ／Ａ変換部から出力された画像信号Ｓ１は、図示しない液晶モニタなどの表示デバイスに送られる。操作者は、この表示デバイスの表示画像を見ながら各種の操作を行なうことが可能になっている。

＜単位画素の構成例＞
図２は、単位画素３の一構成例の回路図である。図示するように、単位画素３は、寄生容量を持った拡散層であるフローティングディフュージョン（ＦＤＡ；Floating Diffusion Amp）を電荷蓄積部として利用する構成を採りつつ、単位画素に３つのトランジスタ（TRansistor）を有する３トランジスタ型画素構成（以下３Ｒ構成という）のものとなっている。単位画素部分に３つのトランジスタを有することで、単位画素部分に４つのトランジスタを有する４トランジスタ型画素構成（以下４Ｒ構成という）のものよりも画素サイズを小さくできるようにしている。

図示するように、３ＴＲ構成の単位画素３は、光電変換を行なうことで受光した光に対応する信号電荷を生成する光感応素子としての埋込フォトダイオードなどからなる電荷生成部３２と、電荷生成部３２により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタ４２と、電荷生成部３２をリセットするためのリセットトランジスタ３６とを、それぞれ有している。

また、転送配線（ＴＲＧ）５５を介して走査される読出選択用トランジスタ（転送ゲート部）３４が、電荷生成部３２と増幅用トランジスタ４２のゲートとの間に設けられている。この読出選択用トランジスタ３４は、電荷生成部３２で生成された信号電荷をノードとしてのフローティングディフュージョン３８へ転送するためのスイッチとして機能するものである。

増幅用トランジスタ４２のゲートおよびリセットトランジスタ３６のソースは読出選択用トランジスタ３４を介して電荷生成部３２に、リセットトランジスタ３６のドレインおよび増幅用トランジスタ４２のドレインはドレイン線５７に、それぞれ接続されている。また、増幅用トランジスタ４２のソースは垂直信号線５３に接続されている。

読出選択用トランジスタ３４は、転送配線５５を介して転送駆動バッファ１５０により駆動されるようになっている。リセットトランジスタ３６は、リセット配線５６を介してリセット駆動バッファ１５２により駆動されるようになっている。ＤＲＮ駆動バッファ１４０、転送駆動バッファ１５０、およびリセット駆動バッファ１５２ともに、基準電圧である０Ｖと電源電圧の２値で動作する。特に、この画素における読出選択用トランジスタ３４のゲートに供給されるローレベル電圧は０Ｖである。

なお、選択行を決めるための選択信号線ＳＥＬとして機能する垂直ドレイン線５７は、基本的には、全画素共通の配線にする。ただし、ＤＲＮ駆動バッファ１４０の負荷を軽減するため幾つかに分けて駆動する形態を採ることもある。

ＤＲＮ駆動バッファ１４０、転送駆動バッファ１５０、およびリセット駆動バッファ１５２は、それぞれレベルシフト部１４２，１５１，１５３を介し、対応する制御パルス（ドレイン制御パルスＤＲＮ，転送パルスＴＲＧ，リセットパルスＲＳＴ）が供給される。

それぞれのレベルシフト部１２ｃ，２７，１４２，１５１，１５３は、複数の半導体素子（ＭＯＳ型トランジスタ）を備えて構成される。これら半導体素子は、たとえば水素化シリコン（Ｓｉ−Ｈ）や酸化シリコン（Ｓｉ−Ｏ）や窒化シリコン（Ｓｉ−Ｎ）などでなる半導体基材上に形成される。

図３は、図２に示した単位画素３を駆動する制御信号のタイミングチャートの一例である。ここでは、転送ゲートＴＲＧとしての読出選択用トランジスタ３４を駆動する転送パルスＴＲＧと、ＤＲＮ駆動バッファ１４０を駆動するドレイン制御パルスＤＲＮすなわち垂直ドレイン線５７を駆動する信号や、リセットトランジスタ３６を駆動するリセットパルスＲＳＴを示している。

水平ブランキング信号ＨＢＬＫは、ドレイン制御パルスＤＲＮ，転送パルスＴＲＧ，リセットパルスＲＳＴなどの単位画素３を駆動する制御パルスが有効な期間（ＢＬＫ期間；ｔ１〜ｔ２）と映像が有効な期間（水平映像期間ｔ２〜ｔ３；ｔ３は次の水平期間のｔ１に等しい）とを区別する信号である。パルスの極性としては、水平ブランキング期間ＨＢＬＫにはローレベルである。

先ず、フローティングディフュージョン３８の電荷をリセットするため、転送パルスＴＲＧ（ローレベル）を転送駆動バッファ１５０に供給することで転送配線５５をロー（Ｌｏｗ）レベルに下げておき、同時にリセットパルスＲＳＴを入れて（ｔ１０〜ｔ２２）、リセットトランジスタ３６をアクティブにすることでフローティングディフュージョン３８をリセットする。

次にリセットトランジスタ３６がアクティブの期間（ｔ１０〜ｔ２０）に、選択信号線ＳＥＬとして機能する垂直ドレイン線５７を駆動するＤＲＮ駆動バッファ１４０に、ＳＥＬで示すように、ドレイン制御パルスＤＲＮを供給して、先ずローレベルに下げ、この後ハイレベルに上げる（ｔ１２〜ｔ１８）。

この後、リセットトランジスタ３６をインアクティブにし（ｔ２０）、転送パルスＴＲＧ（ハイレベル）を転送駆動バッファ１５０に供給することで読出選択用トランジスタ３４をアクティブにする（ｔ２４〜ｔ２６）。

転送駆動バッファ１５０に転送パルスＴＲＧ（ハイレベル）を供給することで（ｔ２４〜ｔ２６）、電荷生成部３２で得られる画素の情報（信号電荷）をフローティングディフュージョン３８へ送り、増幅用トランジスタ４２により電荷情報を垂直信号線５３に読み出す。

＜カラム処理部の構成例＞
図４は、カラム処理部２６の一構成例を説明する図である。カラム処理部２６は、垂直列ごとに設けられており、１行分の画素の信号を受けて、その信号を処理する。たとえば、図４（Ａ）に示すように、各カラム回路２６ａは、クランプ容量ＣＣＬＰとサンプルホールド容量ＣＳＨと、クランプトランジスタＴＲ１，サンプルホールドトランジスタＴＲ２を含み、図４（Ｂ）に示すような、タイミングジェネレータ２０からレベルシフト部２７を介して与えられる２つのサンプルパルスφＳＨおよびサンプルパルスφＣＬＰがカラム回路２６ａに入力される。

クランプトランジスタＴＲ１のソース端子とサンプルホールドトランジスタＴＲ２のドレイン端子とが接続され、この接続点はクランプ容量ＣＣＬＰを介して垂直信号線１９と接続されている。サンプルホールドトランジスタＴＲ２のソース端子と基準電位（接地）との間にサンプルホールド容量ＣＳＨが設けられ、その接続点が水平走査回路１２の水平駆動回路１２ｂの水平選択トランジスタＴＲ３（ソース端子）に接続される。

クランプトランジスタＴＲ１は、他のカラム回路２６ａと共通に、そのゲート端子にサンプルパルスφＣＬＰが印加され、そのドレイン端子にはクランプ電位ＶＣＬＰが印加される。またサンプルホールドトランジスタＴＲ２は、他のカラム回路２６ａと共通に、そのゲート端子にはサンプルパルスφＳＨが印加される。

このような構成のカラム回路２６ａにおいては、タイミングジェネレータ２０から与えられるサンプルパルスＳＨＰとサンプルパルスＳＨＤといった２つのパルスに基づいて、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベル）と信号レベルとの差分をとる処理を行なう。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除く。

なお、カラム処理部２６の後段には、必要に応じてＡＧＣ(Auto Gain Control) 回路やＡＤＣ(Analog Digital Converter)回路などをカラム処理部２６と同一の半導体領域に設けることも可能である。

図５は、直流レベル変換回路を固体撮像装置１に適用した事例を示す図である。ここでは、対象となるパルス信号として、ドレイン制御パルスＤＲＮを一例にしており、図５（Ａ）はドレイン線５７を駆動する回路に着目した概念図、図５（Ｂ）はドレイン線５７を駆動するＤＲＮ駆動バッファ（以下単にバッファともいう）１４０の詳細例を示した図である。

図５（Ａ）に示すように、画素部１０の各列に対応してドレイン線５７が列方向に延びており、下端でＤＲＮ駆動バッファ（以下単にバッファともいう）１４０の出力端子に接続されている。ＤＲＮ駆動バッファ１４０は各列にあり、画素部１０の外側からドレイン線５７を駆動する制御パルス（ドレイン制御パルスＤＲＮ０）がタイミングジェネレータ２０から印加される。

これを受けて各ＤＲＮ駆動バッファ１４０は、各列のドレイン線５７に対して同じ駆動をする。つまり、ＤＲＮ駆動バッファ１４０は、個々の単位画素３を駆動するための画素ドライバとして機能しており、各列のドレイン線５７は全画素に対して実質的に共通となっている。

レベルシフト部１４２は、デジタル回路でなるタイミングジェネレータ２０から送られてきた略１．８幅のパルス信号を略３．０幅のパルス信号に変換し、画素ドライバとしてのＤＲＮ駆動バッファ１４０へ伝える機能を持っている。

図５（Ｂ）に示すように、ドレイン線５７を駆動するＤＲＮ駆動バッファ１４０の前段に、タイミングジェネレータ２０から、略１．８Ｖ幅のドレイン制御パルスＤＲＮ０の供給を受けて、画素部１０を駆動するに必要な略３Ｖ幅のドレイン制御パルスＤＲＮ１を生成するレベルシフト部１４２を設けている。ドレイン制御パルスＤＲＮ０は、図１に示したタイミングジェネレータ２０から供給される。

＜レベルシフト回路の第１例＞
図６は、レベルシフト回路の第１例を示す回路図である。ここでは、一例としてレベルシフト部１４２で説明するとともに、入力されるドレイン制御パルスＤＲＮ０のパルス振幅が０Ｖ／１．８Ｖで、これをパルス振幅が０Ｖ／３．０Ｖにレベルシフトする事例で説明する。

画素信号の読出しは、図５（Ｂ）に示したように、ブランキング（ＨＢＬＫ）期間中に行なわれる。たとえばドレイン制御パルスＤＲＮも同様であり、図５（Ｂ）に示したように、ＢＬＫ期間中（ｔ１〜ｔ２）においては、デジタル回路部であるタイミングジェネレータ２０や垂直デコーダ１４ａにて処理された後のドレイン制御パルスＤＲＮ０が、レベルシフト部１４２の入力端子に入力される。一方、映像の有効期間中である水平映像期間（ｔ２〜ｔ３）では、パルス信号は入力端子に供給されない。

図６に示すように、レベルシフト部１４２は、図８（Ｂ）に示した従来例のレベルシフト回路６０４に加えて、レベル変換部６３０部分に、入力バッファ６４０、第１切替部６５０、および第２切替部６６０を有している。

この第１例の構成では、レベル変換部６３０を構成する襷がけ回路６３５にＰｃｈ型ＭＯＳトランジスタが使用されるので、この襷がけ回路６３５のトランジスタ６３６，６３８にＮＴＢＩ劣化の問題を生じ得る。

そこで、第１例の構成では、第１切替部６５０および第２切替部６６０によって、反転出力部６３１と襷がけ回路６３５との接続可否を切り替えるとともに、襷がけ回路６３５のノード６３５ａ，６３５ｂを同一にするか否かを切り替える切替制御部６７０が構成される。

第１切替部６５０によって、第１のインバータ回路６１０に入力されるパルス信号Ｎ０がアクティブな期間には、反転出力部６３１にパルス信号が入力されその出力信号が襷がけ回路６３５を通して外部の負荷回路に向けて出力されるようにし、また、第２切替部６６０によって、第１のインバータ回路６１０に入力されるパルス信号Ｎ０がインアクティブな期間には、襷がけ回路６３５の各ノード６３５ａ，６３５ｂの電圧を同一にする切替制御部６７０が構成される。

ノード６３５ａ，６３５ｂを同一にすることで、自動的に、襷がけ回路６３５を構成するトランジスタ６３６のゲート−ソース間，ゲート−ドレイン間、およびトランジスタ６３８のゲート−ソース間，ゲート−ドレイン間を、同一電圧にすることができる。

つまり、入力バッファ６４０、第１切替部６５０、および第２切替部６６０によって、襷がけ回路６３５を構成するＭＯＳトランジスタのＮＢＴＩ劣化を防止する保護回路が構成される。なお、入力バッファ６４０は、デジタル制御信号Ａのインタフェースのために設けたもので、第１例の構成における保護回路としては必須の要素ではない。

第１切替部６５０および第２切替部６６０は、入力バッファ６４０を介して入力される制御信号に基づいて、襷がけ回路６３５を構成するトランジスタ６３６，６３８のゲートとソースの電圧を一定にするためのトランジスタを備えてなる。以下具体的に説明する。

入力バッファ６４０は、入力されたデジタル制御信号Ａを反転する、Ｐｃｈのトランジスタ６４２およびＮｃｈのトランジスタ６４４からなるインバータ回路として構成されている。デジタル制御信号Ａは、タイミングジェネレータ２０から供給される。このデジタル制御信号Ａは、図５（Ｂ）に示したドレイン制御パルスＤＲＮなどの単位画素３を駆動する制御パルスの有効期間ＢＬＫ（ｔ１〜ｔ２）と映像期間の有効期間（ｔ２〜ｔ３）とを区別する信号である。パルスの極性としては、ブランキング（ＢＬＫ）期間にはローレベルである。

入力バッファ６４０には、レベル変換部６３０と同様に、電源電圧３．０Ｖが供給されており、ドレイン制御パルスＤＲＮと同様に、１．８Ｖ幅の、ドレイン制御パルスＤＲＮのＢＬＫ期間（ｔ１０〜ｔ２０）と有効期間（ｔ２０〜ｔ３０）とを区別するドレイン制御パルスＤＲＮがデジタル制御信号Ａとして入力される。そして、この１．８Ｖ幅のデジタル制御信号Ａを反転して、３．０Ｖ幅のデジタル制御信号ＮＡとして、第１切替部６５０および第２切替部６６０に供給する。

第１切替部６５０は、Ｎｃｈのトランジスタ６５２，６５４を有しており、図８（Ｂ）に示した従来例のレベル変換部６３０におけるトランジスタ６３２，６３４の各ドレイン端子と襷がけ回路６３５との間に設けられている。つまり、第１切替部６５０は、反転出力部６３１と襷がけ回路６３５との接続を制御するための切替スイッチとして機能する。

具体的には、トランジスタ６５２は、ソース端子がトランジスタ６３２のドレイン端子に、ドレイン端子がトランジスタ６３６のソース端子にすなわち襷がけ回路６３５の第１ノード６３５ａに、それぞれ接続されている。一方、トランジスタ６５４は、ソース端子がトランジスタ６３４のドレイン端子に、ドレイン端子がトランジスタ６３８のソース端子にすなわち襷がけ回路６３５の第２ノード６３５ｂに、それぞれ接続されている。トランジスタ６５２，６５４の各ゲート端子は、入力バッファ６４０から、デジタル制御信号ＮＡが供給される。

第２切替部６６０は、第１切替部６５０と逆極性でオン／オフするするように、Ｐｃｈのトランジスタ６６２，６６４を有しており、図８（Ｂ）に示した従来例のレベル変換部６３０における襷がけ回路６３５の第１および第２ノード６３５ａ，６３５ｂとレベル変換部６３０の電源との間に設けられている。つまり、第２切替部６６０は、第１ノード６３５ａおよび第２ノード６３５ｂと電源との接続を制御するための切替スイッチとして機能する。

具体的には、トランジスタ６６２，６６４は、ともにソース端子が電源に接続されている。また、トランジスタ６６２のドレイン端子は襷がけ回路６３５の第２ノード６３５ｂに、トランジスタ６６４のドレイン端子は襷がけ回路６３５の第１ノード６３５ａに、それぞれ接続されている。トランジスタ６６２，６６４の各ゲート端子は、入力バッファ６４０から、デジタル制御信号ＮＡが供給される。

このように、第１例の回路構成では、反転出力部６３１と襷がけ回路６３５との間に第１切替部６５０を設けるとともに、襷がけ回路６３５と電源との間に、第１切替部６５０とは逆極性でオン／オフする第２切替部６６０を設けている。

画素部１０を駆動する、ブランキング期間がローレベルのデジタル制御信号Ｎ（たとえばドレイン制御パルスＤＲＮ）を入力バッファ６４０に入力することで、画素部１０を駆動するべきブランキング（ＢＬＫ）期間には、第１切替部６５０がオンする一方、第２切替部６６０がオフする。これにより、襷がけ回路６３５は、反転出力部６３１と接続されるとともに、第１ノード６３５ａおよび第２ノード６３５ｂは、電源と切り離され、画素部１０を駆動するためのドレイン制御パルスＤＲＮが後段の回路（ここではＤＲＮ駆動バッファ１４０）に、第２ノード６３５ｂから出力される。

これによって、単位画素３を駆動するための１．８Ｖ幅のドレイン制御パルスＤＲＮ０は、レベルシフト部１４２にて３．０Ｖ幅のドレイン制御パルスＤＲＮ１に変換されて、負荷回路の一例である画素ドライバとしてのＤＲＮ駆動バッファ１４０に供給され、単位画素３を駆動する。

これに対して、駆動パルスが印加されない撮像期間である有効期間には、第１切替部６５０がオフする一方、第２切替部６６０がオンする。これにより、襷がけ回路６３５は、反転出力部６３１から切り離されるとともに、第１ノード６３５ａおよび第２ノード６３５ｂが電源に接続されることで、レベルシフト部１４２の襷がけ回路６３５を構成する各Ｐｃｈ型ＭＯＳトランジスタ６３６，６３８のゲートおよびソースの電圧を同一（一定）とすることができる。

第１切替部６５０をオフにしているので、第１のインバータ回路６１０に入力されるパルス信号のインアクティブ期間がローレベルであるのかハイレベルであるのかに拘らず、インアクティブ期間には、反転出力部６３１の出力信号が襷がけ回路６３５を通して負荷回路に伝達されることはない。

これにより、従来構成において、２つのトランジスタ６３６，６３８のゲート−ソース間に異電圧が印加された状態で一定期間維持されるという事象を防止することができ、襷がけ回路６３５を構成するＰｃｈＭＯＳトランジスタの劣化を防止できる。

なお、上記例では、レベルシフト部１４２への適用で説明したが、レベルシフト回路としては、ドレイン制御パルスＤＲＮ用のレベルシフト部１４２に限らず、ＤＲＮ駆動バッファ１４０、転送駆動バッファ１５０に供給される転送パルスＴＲＧ用のレベルシフト部１５１や、リセット駆動バッファ１５２に供給されるリセットパルスＲＳＴ用のレベルシフト部１５３など、単位画素３を駆動する制御パルスを伝える直流レベル変換回路にも、同様の構成を適用することができる。

また、単位画素３を駆動する制御パルスを伝える直流レベル変換回路に限らず、カラム処理部２６を駆動するサンプルパルスＳＨＰ，ＳＨＤをカラム処理部２６に伝えるレベルシフト部２７についても、同様の構成を適用することができる。

なお、レベルシフト回路の多くは、第１例の構成でも示したように、低電圧系の信号を高電圧系の信号へ変換するもの、すなわちローレベルは同じであるがハイレベルの直流電圧を大きくするものとして利用されるが、必ずしも、これに限るものではない。

たとえば、パルスの振幅幅は同じであるが、ローレベルおよびハイレベルの直流電圧を全体として低くする、もしくは高くする構成とすることもできる。

また、ローレベルの直流電圧を小さくするとともにハイレベルの直流電圧を大きくする構成や、ローレベルの直流電圧のみを小さくする（ハイレベルの直流電圧は維持）構成など、種々の変形構成を採り得る。

これらの場合、ハイレベルの直流電圧の変更に対しては、高電圧系電源Ｖｄｄ２の電圧値で対処すればよいが、ローレベルの直流電圧の変更に対しては、ローレベルの直流電圧を変更することに応じたインタフェース回路を設ける必要が生じることもある。以下この事例について第２例として説明する。

＜レベルシフト回路の第２例＞
図７は、レベルシフト回路の第２例を示す回路図である。この第２例の構成は、ハイレベルの直流電圧は入力信号と同じに維持しつつ、ローレベルの直流電圧のみを下げることで、出力パルスの電圧振幅を広げるようにした構成例である。ここでは、一例としてレベルシフト部１４２で説明するとともに、入力されるドレイン制御パルスＤＲＮ０のパルス振幅が０Ｖ／３．０Ｖで、これをパルス振幅が−１．０Ｖ／３．０Ｖにレベルシフトする事例で説明する。

図示するように、先ず、レベル変換部６３０および入力バッファ６４０のローレベル電源Ｖｓｓ１（＝ＧＮＤ）を、ローレベル電源Ｖｓｓ２（＝−１．０Ｖ）に変更する。また、デジタル制御信号Ａについての入力バッファ６４０として、トランジスタ６４２，６４４にて反転されたデジタル制御信号ＮＡをさらに反転する、Ｐｃｈのトランジスタ６４６およびＮｃｈのトランジスタ６４８からなるインバータ回路を追加している。

以下、トランジスタ６４２，６４４からなるインバータ回路を第１インバータ回路６４１、トランジスタ６４６，６４８からなるインバータ回路を第２インバータ回路６４５とする。

これにより、先ず、トランジスタ６４２，６４４からなる第１インバータ回路６４１に入力された３．０Ｖ／０Ｖのデジタル制御信号Ａは反転されることで３．０Ｖ／−１．０Ｖのデジタル制御信号ＮＡとされ、さらにトランジスタ６４６，６４６からなる第２インバータ回路６４５に入力された３．０Ｖ／−１．０Ｖのデジタル制御信号ＮＡは反転されることで３．０Ｖ／−１．０Ｖのデジタル制御信号Ａ２とされる。デジタル制御信号Ａ２の極性は、デジタル制御信号Ａの極性と同じになる。

また、第１のインバータ回路６１０に入力されるパルス信号がアクティブな期間に、反転出力部６３１にパルス信号が入力されその出力信号が襷がけ回路６３５を通して外部の負荷回路に向けて出力されるようにするための第１切替部６５０の構成が、第１例とは異なる。

第１例では、入力部としての反転出力部６３１と襷がけ回路６３５との接続可否を切り替える構成として、反転出力部６３１と襷がけ回路６３５との間に直接に切替回路をなす第１切替部６５０を設ける構成を採っていた。これに対して第２例では、入力部としての反転出力部６３１へのパルス入力可否を切り替える切替回路として第１切替部６５０を設けることで、入力部としての反転出力部６３１から襷がけ回路６３５に信号が伝達されないようにする構成を採っている。

具体的には、先ず、襷がけ回路６３５のトランジスタ６３８のドレイン側すなわち第２ノード６３５ｂには、出力信号を安定化させるためのトランジスタ６３９が、設けられている。このトランジスタ６３９は、ドレイン端子が第２ノード６３５ｂに、ソース端子が高電圧系電源Ｖｄｄ２に接続され、ゲート端子には第１インバータ回路６４１の出力であるデジタル制御信号ＮＡが入力されるようになっている。

また、第２例のレベルシフタ回路６０４における第１切替部６８０は、トランジスタ６３２のゲート端子に対して設けられるＰｃｈのトランジスタ６８２とＮｃｈのトランジスタ６８４からなり、ソース−ドレインが互いに逆接続された第１スイッチ回路６８１と、トランジスタ６３４のゲート端子に対して設けられるＰｃｈのトランジスタ６８６とＮｃｈのトランジスタ６８８からなり、ソース−ドレインが互いに逆接続された第２スイッチ回路６８５とを有する。

第１スイッチ回路６８１のＰｃｈのトランジスタ６８２，６８６の各ゲート端子には、第２インバータ回路６４５の出力信号Ａ１が入力され、Ｎｃｈのトランジスタ６８４，６８８の各ゲート端子には、第１インバータ回路６４１の出力信号ＮＡが入力される。

第２例のレベル変換部６３０は、高電圧電源ｖｄｄ２−ローレベル電源Ｖｓｓ２に対して、反転出力部６３１と襷がけ回路６３５の配置を第１例とは逆にしている。この第２例の構成では、レベル変換部６３０を構成する反転出力部６３１にＰｃｈ型ＭＯＳトランジスタが使用されるので、この反転出力部６３１のトランジスタ６３２，６３４にＮＴＢＩ劣化の問題を生じ得る。

このため、第１のインバータ回路６１０に入力されるパルス信号がインアクティブな期間に、レベル変換部６３０を構成するトランジスタを保護する、具体的にはＰｃｈトランジスタのゲート−ソースを同一電圧にするための第２切替部６６０の構成が、第１例とは異なる。

具体的には、第２例のレベルシフタ回路６０４における第２切替部６９０は、トランジスタ６３２のゲート端子に対して設けられたＰｃｈのトランジスタ６９２を有する。また、トランジスタ６３４のゲート端子に対して設けられたＰｃｈのトランジスタ６９６とを有する。トランジスタ６９２，６９６は、各ソース端子が高電圧系電源Ｖｄｄ２に接続され、また各ゲート端子に第１インバータ回路６４１の出力信号ＮＡが入力される。

第１のインバータ回路６１０に入力される信号Ｎ０がインアクティブな期間には、反転出力部６３１を構成するトランジスタ６３２，６３４の各ゲート端子を高電圧系電源Ｖｄｄ２にすることで、ゲートおよびソースを、高電圧系電源Ｖｄｄ２の同一電圧にすることができる。

この第２例のレベルシフタ回路６０４の動作は以下の通りである。先ず、第１のインバータ回路６１０に入力されるパルス信号Ｎ０がアクティブなブランキング（ＢＬＫ）期間は、デジタル制御信号Ａは、ローレベルである。これにより、第１インバータ回路６４１の出力はハイレベルとなり、トランジスタ６９２、６９６，６３９はオフとなる。

また、第２インバータ回路６４５の出力はローレベルとなっている。したがって、第１切替部６８０を構成する第１スイッチ回路６８１は、トランジスタ６８２のゲートにローレベル、トランジスタ６８４のゲートにハイレベルが印加されている。また、第２スイッチ回路６８５は、トランジスタ６８６のゲートにローレベル、トランジスタ６８８のゲートにハイレベルが印加されている。

この状態で、デジタル制御信号Ａがローレベルの場合、第１のインバータ回路６１０の出力信号ＮＺ０であるハイレベルが第２スイッチ回路６８５に供給されるので、トランジスタ６８８はオフにされる。一方、第２のインバータ回路６２０の出力信号Ｚ１であるローレベルが第１スイッチ回路６８１に供給されるので、トランジスタ６８４がオンする。これにより、トランジスタ６３２は、ゲート端子がローレベルにされることでオンする。これを契機として、トランジスタ６３８がオンし、第２ノード６３５ｂをローにする。

一方、デジタル制御信号Ａがハイレベルの場合、第２のインバータ回路６２０の出力信号Ｚ１であるハイレベルが第１スイッチ回路６８１に供給されるので、トランジスタ６８６はオフにされる。一方、第１のインバータ回路６１０の出力信号ＮＺ０であるローレベルが第２スイッチ回路６８５に供給されるので、トランジスタ６８８がオンする。これにより、トランジスタ６３４は、ゲート端子がローレベルにされることでオンする。これを契機として、トランジスタ６３６がオンし、第１ノード６３５ａをローにする。これによりトランジスタ６３８はオフする。第２ノード６３５ｂにはハイレベルが出力される。

したがって、この第２例のレベルシフタ回路６０４は、入力信号のＶｄｄ１／Ｖｓｓ１（１．８Ｖ／０Ｖ系；低電圧系統）をＶｄｄ２／Ｖｓｓ２（３．０Ｖ／−１．０Ｖ系；高電圧系統）に変換するという動作を行なう。

また、水平映像期間などの有効期間には、デジタル制御信号Ａは、ハイレベルである。これにより、第１インバータ回路６４１の出力はローレベルとなり、トランジスタ６９２、６９６，６３９はオンする。これにより、トランジスタ６３４のゲート−ソース間、ゲート−ドレイン間が同一の電圧とされる。

また、第２インバータ回路６４５の出力はハイレベルとなっている。したがって、第１切替部６８０を構成する第１スイッチ回路６８１は、トランジスタ６８２のゲートにハイレベル、トランジスタ６８４のゲートにローレベルが印加されている。また、第２スイッチ回路６８５は、トランジスタ６８６のゲートにハイレベル、トランジスタ６８８のゲートにローレベルが印加されている。このため、第１スイッチ回路６８１および第２スイッチ回路６８５はともに、第１のインバータ回路６１０、第２のインバータ回路６２の出力レベルに拘らず、オフとなる。

ここで、反転出力部６３１と襷がけ回路６３５の振る舞いについて考察すれば以下の通りである。すなわち、先ずトランジスタ６３２は、トランジスタ６９２を介してゲート端子にハイレベルが供給されるのでオフにされる。また、トランジスタ６９２，６９６がオンさせることで、反転出力部６３１を構成するＰｃｈ型ＭＯＳトランジスタ６３２，６３４のゲート，ソースをともに高電圧系電源Ｖｄｄ２の同一電圧にすることができる。

したがって、第２の構成例においても、デジタル制御信号Ａにハイレベルが供給される期間には、レベル変換部６３０を構成するトランジスタのうち、Ｐｃｈ型ＭＯＳトランジスタ６３２，６３４の劣化を軽減することが可能となる。

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、上記実施形態では、ＮＭＯＳより構成されている単位画素で構成されたセンサを一例に説明したが、これに限らず、ＰＭＯＳよりなる画素のものについても、電位関係を反転（電位の正負を逆に）して考えることで、上記実施形態で説明したと同様の作用・効果を享受可能である。

また、上記実施形態では、フォトダイオード１個と、トランジスタ３個の画素を例に説明したが、これに限らず、２個のフォトダイオードと２個の読出選択用トランジスタに対して、リセットトランジスタと増幅用トランジスタは１個ずつで共有するなど、原理的に、４ＴＲ構成において画素選択のために用いられている選択トランジスタを省略した構成の単位画素を備えたデバイスについても同様である。

また、上記実施形態では、３ＴＲ構成の単位画素３を備えてなる固体撮像装置１に用いられるレベルシフト回路について説明したが、単位画素３の構成は、３ＴＲ構成に限らず、画素選択のための選択トランジスタを有する４ＴＲ構成のものであってもよい。

また、上記においては、入力パルス振幅０Ｖ／１．８Ｖを０Ｖ／３．０Ｖに、あるいは入力パルス振幅０Ｖ／３．０Ｖを−１．０Ｖ／３．０Ｖというように、入力パルスの電圧振幅をレベルシフト回路にてより広げる事例を示したが、これとは逆に、入力パルスの電圧振幅をレベルシフト回路にてより狭くするように構成することもできる。また、第２例の構成から推測がつくように、入力パルスの電圧振幅を同じにしつつ、ローレベル／ハイレベルの電圧値そのものを変更する構成とすることもできる。

本発明に係る直流レベル変換回路の一実施形態を備えたＣＭＯＳ固体撮像装置の概略構成図である。 単位画素の一構成例の回路図である。 図２に示した単位画素を駆動する制御信号のタイミングチャートの一例である。 カラム処理部の一構成例を説明する図である。 直流レベル変換回路を固体撮像装置に適用した事例を示す図である。 レベルシフト回路の第１例を示す回路図である。 レベルシフト回路の第２例を示す回路図である。 固体撮像装置の一構成例を示した図である。 特許文献１に記載の回路構成を利用した直流レベル変換回路（レベルシフト回路）の構成例である。 直流レベル変換回路におけるトランジスタ劣化を説明する図である。

符号の説明

１，６００…固体撮像装置、３…単位画素、５…画素信号生成部、７…駆動制御部、１０…画素部、１２…水平走査回路、１２ｃ，２７，１４２，１５１，１５３…レベルシフト部、１４…垂直走査回路、１５…垂直制御線、１９…垂直信号線、２０…タイミングジェネレータ、２６…カラム処理部、２８…出力バッファ、３２…電荷生成部、３４…読出選択用トランジスタ、３６…リセットトランジスタ、３８…フローティングディフュージョン、４２…増幅用トランジスタ、５１…画素線、５５…転送配線、１００…外部回路、１４０…ＤＲＮ駆動バッファ、１５０…転送駆動バッファ、１５２…リセット駆動バッファ、６０２…デジタル回路部、６０４…レベルシフタ回路、６０５…パルス信号インタフェース部、６０６…画素ドライバ部、６０８…センサ部、６１０…第１のインバータ回路、６２０…第２のインバータ回路、６３０…レベル変換部、６３１…反転出力部、６３５…襷がけ回路、６４０…入力バッファ、６４１…第１インバータ回路、６４５…第２インバータ回路、６５０…第１切替部、６６０…第２切替部、６７０…切替制御部６８０…第１切替部、６８１…第１スイッチ回路、６８５…第２スイッチ回路、６９０…第２切替部

Claims (7)

1. 入力されたパルス信号の直流レベルを、後段の負荷回路を駆動するために必要な直流レベルのパルス信号に変換する直流レベル変換回路を制御する方法であって、
   前記直流レベル変換回路は、
   パルス信号が入力される入力部と、
   ２つのトランジスタを含み、一方のトランジスタの制御入力端子と他方のトランジスタの出力端子とがノードで接続されることで、前記２つのトランジスタが襷がけ構成とされた、前記負荷回路を駆動するパルス信号を出力する襷がけ回路と
   を備えており、
   前記入力部に入力されるパルス信号がアクティブな期間には、前記入力部にパルス信号が入力されその出力信号が前記襷がけ回路を通して外部に出力されるようにし、
   前記入力部に入力されるパルス信号がインアクティブな期間には、前記直流レベル変換回路を構成するトランジスタの制御入力端子と入力端子との間の電圧と同一にする
   ことを特徴とする直流レベル変換回路の制御方法。
2. 入力されたパルス信号の直流レベルを、後段の負荷回路を駆動するために必要な直流レベルのパルス信号に変換する直流レベル変換回路であって、
   ２つのトランジスタを含み、各トランジスタの制御入力端子に互いに逆極性のパルス信号が入力される入力部と、
   ２つのトランジスタを含み、一方のトランジスタの制御入力端子と他方のトランジスタの出力端子とがノードで接続されることで、前記２つのトランジスタが襷がけ構成とされた、前記負荷回路を駆動するパルス信号を出力する襷がけ回路と、
   前記入力部と前記襷がけ回路との接続可否を切り替えるとともに、前記直流レベル変換回路を構成するトランジスタの制御入力端子と入力端子との間の電圧と同一にするか否かを切り替える切替制御部と
   を備えたことを特徴とする直流レベル変換回路。
3. 前記切替制御部は、２つのトランジスタを含む第１切替部を有し、
   前記第１切替部の各トランジスタは、
   入出力端子が、前記入力部の一方のトランジスタの出力端子と、前記襷がけ回路の一方のトランジスタの制御入力端子と他方のトランジスタの出力端子とが接続された該襷がけ回路の一方のノードとの間に接続されており、
   制御入力端子に、前記パルス信号がアクティブな期間には前記第１切替部をオンさせる制御信号が入力される
   ことを特徴とする請求項２に記載の直流レベル変換回路。
4. 前記切替制御部は、２つのトランジスタを含む第２切替部を有し、
   前記第２替部の各トランジスタは、
   入出力端子が、前記襷がけ回路の各ノードと電源との間に接続されており、
   制御入力端子に、前記パルス信号がインアクティブな期間には前記第２切替部をオンさせる制御信号が入力される
   ことを特徴とする請求項２に記載の直流レベル変換回路。
5. 前記直流レベル変換回路を構成する各トランジスタは、金属酸化膜トランジスタである
   ことを特徴とする請求項２に記載の直流レベル変換回路。
6. 前記トランジスタは、前記入出力端子を構成する各半導体層の間にチャネルが形成され、該チャネル上の半導体表面に金属酸化膜が形成され、該金属酸化膜上に前記制御入力端子をなす電極が形成されている
   ことを特徴とする請求項５に記載の直流レベル変換回路。
7. 前記トランジスタは、水素化シリコン（Ｓｉ−Ｈ）、酸化シリコン（Ｓｉ−Ｏ）、および窒化シリコン（Ｓｉ−Ｎ）のうちの何れかを半導体基材としてＰｃｈ型のものとして構成されている
   ことを特徴とする請求項５に記載の直流レベル変換回路。
   

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