CN101399920A - 像素驱动电路、图像拍摄电路和相机系统 - Google Patents

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Abstract

本发明提供了像素驱动电路、图像拍摄电路和相机系统，其中，该像素驱动电路包括：多个像素电路，每一个均包括光电转换单元，光电转换单元用于将入射光转换为电荷并累积所转换的电荷，多个所述像素电路以矩阵形式进行配置；地址解码器，用于选择配置在同一线上将被控制的像素电路；存储电路，用于存储将被地址解码器选择的像素电路所执行的操作信息；以及控制电路，用于根据存储电路的存储状态来控制由地址解码器选择的像素电路的操作。控制电路控制释放在每个像素电路的光电转换单元中保持的电荷的电荷释放操作。存储电路保持存储状态直到完成电荷释放操作。即使执行用于控制拍摄图像时的曝光时间的电子快门处理，拍摄图像的图像质量也不会降低。

Description

像素驱动电路、图像拍摄电路和相机系统
相关申请的交叉参考
本发明包含于2007年9月28日向日本专利局提交的日本专利申请第2007-256598号的主题，其全部内容结合于此作为参考。
技术领域
本发明涉及例如CMOS(互补金属氧化物半导体)型像素驱动电路、图像拍摄装置以及相机系统。
背景技术
CMOS图像传感器(图像拍摄装置)具有以下多个优点：可以进行在CCD(电荷耦合器件)中比较困难的部分读取；可以通过单一电源驱动图像传感器；以及可以在同一芯片上一起设置使用CMOS处理的模拟电路和逻辑电路。由于这些优点，CMOS图像传感器被广泛用于相机等。
在这种CMOS图像传感器中，如图12所示，广泛使用作为用于将入射光转换为电荷的光电转换元件的光电二极管11。像素电路1将累积在光电二极管11中的电荷经由传送晶体管12传送至浮置扩散节点(floating diffusion)FD。像素电路1执行所谓的电荷读取操作：对应于电荷量的、浮置扩散节点FD的电位在放大晶体管中13中被放大，并作为电压信号(图像数据)经由选择晶体管14输出至信号线LSGN。
许多CMOS图像传感器在读取操作之后在成像时执行用于控制曝光时间的电子快门处理。在电子快门处理中，传送晶体管12和复位晶体管15同时切换为导通，光电二极管11中残留的电荷被释放到像素电路1的外部，从而调整入射光。
CMOS图像传感器具有称作全域快门(也成为全局快门)的处理功能，其中对所有的多个像素电路1执行电子快门处理。为了执行全域快门，需要生成对应于图像传感器的像素数量的控制信号并同时控制所有像素电路。通过在行方向顺序控制多个以矩阵形式配置像素驱动电路的像素电路1执行这样这种电子快门处理或全域快门处理。
像素驱动电路有时可以被配置为在每行具有存储电路，以告知电子快门处理的自由度来实现电路的缩小化，并使该存储电路存储在执行电子快门处理之前要经受处理的行(参见日本未审查专利申请公开第JP 2005-311736号，专利文献1)。
发明内容
由于近年来的像素数增加化和功耗降低化，在全域快门期间会出现引发像素驱动电路或其它电路中临时压降的问题。出现这种问题是因为当进一步增加像素数量时，通过像素驱动电路驱动的像素电路增加，从而导致需要同时控制大量的像素电路。
另一方面，在近年来的图像拍摄装置的制造处理中，设计整个CMOS图像传感器的电路以在低电压下进行操作。因此，如图13A和图13B所示，电压低于初始电源电压VDD。如图13B的放大部分所示，当电源电压VDD和地电位VSS之间的电位差临时变小时，由于电路操作电压降低，所以由电压变化对电路引起的影响更加明显。
根据压降的振荡宽度，像素电路的电压等超过操作阈值电压，这会引发这些电路的故障。
特别地，在配置为存储电子快门处理的对象行、然后执行处理的相机中，如果存储电路的存储状态的定时(图14中(5))(像素配置的对象行)和电子快门处理的定时(图14中(10))被时间分割(对应于图14中的(11)和(12))，则构成存储电路的、诸如晶体管的元件由于压降而发生故障，先前存储的存储内容被删除，这会导致拍摄图像的图像质量的降低。
根据本发明的实施例，期望提供即使执行用于控制拍摄图像时的曝光时间的电子快门处理，拍摄图像的图像质量也不会降低的像素驱动电路、图像拍摄装置以及相机系统。
根据本发明第一方面的像素驱动电路包括：多个像素电路，每一个均包括光电转换单元，光电转换单元用于将入射光转换为电荷并累积所转换的电荷，多个所述像素电路以矩阵形式进行配置；地址解码器，用于选择配置在同一线上将被控制的像素电路；存储电路，用于存储将被地址解码器选择的像素电路所执行的操作信息；以及控制电路，用于根据存储电路的存储状态来控制由地址解码器选择的像素电路的操作。控制电路控制释放在每个像素电路的光电转换单元中残留的电荷的电荷释放操作，并且存储电路保持存储状态直到完成电荷释放操作。
优选地，存储电路包括：第一存储电路，用于存储电荷释放操作的信息；以及第二存储电路，用于存储除电荷释放操作之外的操作信息。
优选地，提供一种逻辑电路，用于使存储电路存储电荷释放操作的信息而不管地址解码器的输出。
优选地，逻辑电路控制每个像素电路的电荷释放操作直到完成电荷释放操作。
优选地，提供一种逻辑电路，用于使控制电路执行电荷释放操作而不管第一存储电路的存储状态。
优选地，逻辑电路控制每个像素电路的电荷释放操作直到完成电荷释放操作。
根据本发明第二方面的像素驱动电路包括：多个像素电路，每一个均包括光电转换单元，光电转换单元用于将入射光转换为电荷并累积所转换的电荷，多个所述像素电路以矩阵形式进行配置；地址解码器，用于选择配置在同一线上将被控制的像素电路；存储电路，用于存储将被地址解码器选择的像素电路所执行的操作信息；以及控制电路，用于根据存储电路的存储状态来控制由地址解码器选择的像素电路的操作。像素电路包括：节点，向其提供通过光电转换单元累积的电荷；电荷释放单元，用于释放节点的电荷；输出单元，用于放大并输出对应于电荷量的节点的电位。控制电路控制电荷释放单元，并执行用于释放通过光电转换单元累积的电荷的电荷释放操作。存储电路保持存储状态直到完成电荷释放操作。
优选地，存储电路包括第一存储电路，用于存储电荷释放操作的信息；以及第二存储电路，用于存储除电荷释放操作之外的操作信息。
优选地，提供一种逻辑电路，用于使存储电路存储电荷释放操作的信息而不管地址解码器的输出。
优选地，逻辑电路控制每个像素电路的电荷释放操作直到完成电荷释放操作。
优选地，提供一种逻辑电路，用于使控制电路执行电荷释放操作而不管第一存储电路的存储状态。
优选地，逻辑电路控制每个像素电路的电荷释放操作直到完成电荷释放操作。
根据本发明第三方面的图像拍摄装置包括：多个像素电路，每一个均包括光电转换单元，光电转换单元用于将入射光转换为电荷并累积所转换的电荷，多个像素电路以矩阵形式进行配置；像素驱动电路，用于顺序地选择像素电路，并控制像素电路；以及读取单元，用于从被像素驱动电路控制的像素电路中读取信号。像素驱动电路包括：地址解码器，地址解码器，用于选择配置在同一线上将被控制的像素电路；存储电路，用于存储将被地址解码器选择的像素电路所执行的操作信息；以及控制电路，用于根据存储电路的存储状态控制由地址解码器选择的像素电路的操作。控制电路控制用于释放在每个像素电路的光电转换单元中残留的电荷的电荷释放操作。存储电路保持存储状态直到完成电荷释放操作。
根据本发明第四方面的相机系统包括：图像拍摄装置；光学系统，用于将入射光引导至图像拍摄装置的成像区域；以及信号处理电路，用于处理由图像拍摄装置输出的信号。图像拍摄装置包括：多个像素电路，每一个均包括光电转换单元，光电转换单元用于将入射光转换为电荷并累积所转换的电荷，多个像素电路以矩阵形式进行配置；像素驱动电路，用于顺序地选择像素电路，并控制像素电路；以及读取单元，用于从被像素驱动电路控制的像素电路读取信号。像素驱动电路包括：地址解码器，用于选择配置在同一线上将被控制的像素电路；存储电路，用于存储将被地址解码器选择的像素电路所执行的操作信息；以及控制电路，用于根据存储电路的存储状态控制由地址解码器选择的像素电路的操作。控制电路控制用于释放在每个像素电路的光电转换单元中残留的电荷的电荷释放操作。存储电路保持存储状态直到完成电荷释放操作。
根据本发明实施例，像素驱动电路包括：地址解码器，用于选择配置在同一线上将被控制的像素电路；存储电路，用于存储将被地址解码器选择的像素电路所执行的操作信息；以及控制电路，用于根据存储电路的存储状态控制由地址解码器选择的像素电路的操作。控制电路控制用于释放在每个像素电路的光电转换单元中残留的电荷的电荷释放操作。存储电路保持存储状态直到完成电荷释放操作。
根据本发明实施例，可以提供即使执行用于控制拍摄图像时的曝光时间的电子快门处理，但拍摄图像的图像质量没有降低的像素驱动电路、图像拍摄装置以及相机系统。
附图说明
图1是示出根据本发明实施例的CMOS图像传感器的结构实例的示图；
图2是示出根据本实施例的像素驱动脉冲生成电路的第一结构实例的框图；
图3是示出根据本实施例的像素驱动脉冲生成电路的详细电路图；
图4是采用根据第一结构实例的像素驱动脉冲生成电路的CMOS图像传感器的时序图；
图5是示出根据本实施例的像素驱动脉冲生成电路的第二结构实例的框图；
图6是图5中像素驱动脉冲生成电路的详细电路图；
图7是采用根据本结构实例的像素驱动脉冲生成电路的CMOS图像传感器的时序图；
图8是示出根据本实施例的像素驱动脉冲生成电路的第三结构实例的框图；
图9是图8中像素驱动脉冲生成电路的详细电路图；
图10是采用根据本结构实例的像素驱动脉冲生成电路的CMOS图像传感器的时序图；
图11是示出应用根据本发明实施例的图像拍摄装置的相机系统的一个结构实例的示图；
图12是示出像素电路的一个实例的电路图；
图13A和图13B是分别示出由像素驱动电路生成的脉冲信号的一个实例的曲线图；以及
图14是现有技术的CMOS图像传感器的一个实例。
具体实施方式
参照附图，描述本发明的实施例。
图1是示出根据本发明实施例的CMOS图像传感器的结构实例的示图。
图1所示的CMOS图像传感器(图像拍摄装置)100包括像素阵列单元101、地址解码器102、像素驱动脉冲生成电路103、像素驱动单元104、像素输出数据并-串处理单元105、输出电路单元106、传感器控制单元107、外部电源(电池)108和109以及开关110和111。
注意，地址解码器102、像素驱动脉冲生成电路103、像素驱动单元104分别对应于本发明的像素驱动电路，以及像素输出数据并-串处理单元105对应于本发明实施例的读取单元。
这些组成元件中，在IC芯片112上集成像素阵列单元101、地址解码器102、像素驱动脉冲生成电路103、像素驱动单元104、像素输出数据并-串处理单元105、输出电路单元106和传感器控制单元107。
例如，在IC芯片112上形成有：电源端TV1～TV5，通过电源108向其提供电源电压VDD1；电源端TV6和TV7，通过电源109向其提供电源电压VDD2；电源端TG1～TG6，连接至地电位GND；输入端TI1，例如向其提供控制信号SCTL；以及输出端TO1。
在IC芯片112上，电源端TV1连接至地址解码器102和像素驱动脉冲生成电路103的电源端Pow，电源端TV2连接至像素驱动单元104的电源端Pow，电源端TV3连接至输出电路单元106的电源端Pow，电源端TV4连接至像素输出数据并-串处理单元105的电源端Pow，以及电源端TV5连接至传感器控制单元107的电源端Pow。
电源端TV6连接至设置在像素驱动单元104中的电平转换器组(level shifter group)1041的电源端Pow2，以及电源端TV7连接至像素阵列单元101的每条电源线LVDD。
在像素阵列单元101中，以矩阵形式配置多个像素电路101A。在图1中，为了简单，在图中以三行三列的像素配置方式示出像素阵列单元101。
在图1中，示出了通过四个晶体管配置CMOS图像传感器100的像素的实例。
例如，像素电路101A具有作为光电转换元件的光电二极管121，并且还具有下列四个晶体管作为相对于单个光电二极管121的有源元件：传送晶体管122、放大晶体管123、选择晶体管124和复位晶体管125。
传送晶体管122和复位晶体管125对应于本发明的电荷释放单元，以及放大晶体管123对应于本发明的输出单元。
光电二极管121将入射光光电转换为具有对应于入射光量的数量的电荷(在这种情况下为电子)。
在光电二极管121和浮置扩散节点FD之间连接传送晶体管122。通过传送控制线LTx向传送晶体管122的栅极(传送栅极)提供驱动信号，从而将在光电二极管121中光电转换的电子传送至浮置扩散节点FD。
放大晶体管123的栅极连接至浮置扩散节点FD。放大晶体管123经由选择晶体管124连接至信号线LSGN，并与像素部分外的恒定电流源构成源极跟随器。
通过选择控制线LSEL将地址信号提供给选择晶体管124的栅极。当选择晶体管124导通时，放大晶体管123放大浮置扩散节点FD的电位，并将对应于该电位的电压输出至信号线LSGN。通过信号线LSGN，将从每个像素输出的电压输出至像素输出数据并-串处理单元105。
例如，因为以行为单位连接传送晶体管122、选择晶体管124和复位晶体管125的栅极，所以为一行的每个像素同时执行这些操作。
以像素阵列的每行为单位对在像素阵列单元101中进行配线的复位控制线LRST、传送控制线LTX和选择控制线LSEL进行配线作为一组。
通过像素驱动单元104驱动复位控制线LRST、传送控制线LTX和选择控制线LSEL。
地址编码器102具有对象行选择电路(未示出)，用于响应于传感器控制单元107的地址控制信号S102选择将被控制的像素阵列的行，并选择将被控制的行方向上的像素电路101A。
像素驱动脉冲生成电路103具有存储器(存储)电路和定时控制电路(未示出)。
像素驱动脉冲生成电路103响应于传感器控制单元107的控制信号S103生成像素阵列每一行的驱动脉冲，并将生成的驱动脉冲输出至像素驱动单元104。
稍后将详细描述像素驱动脉冲生成电路103。
通过电平转换器组(驱动器组)1041和控制逻辑电路组1042构成像素驱动单元104，其中，电平转换器组(驱动器组)1041包括作为与复位控制线LRST、传送控制线LTX和选择控制线LSEL每一条均连接的控制线的驱动器的多个电平转换器，以及控制逻辑电路组1042用于控制电平转换器组1041的每个电平转换器LS的驱动。
在电平转换器组1041中，为像素阵列的每一行配置分别与复位控制线LRST、传送控制线LTX和选择控制线LSEL连接的三个电平转换器LS1、LS2和LS3。
当通过电源109经由电源端TV6接通电源电压VDD2时，接通电平转换器组(驱动器组)1041，并且即使停止电源电压VDD1对诸如地址解码器的其它元件的电源供给也保持运转状态。
在控制逻辑电路组1042中，配置用于控制电平转换器组1041的各个电平转换器LS的输入的多个或非门NR以对应于各个电平转换器LS的阵列。
各个或非门NR的输出连接至作为对应驱动器的电平转换器LS的输入端。分别将第一个输入端连接至像素驱动脉冲生成电路103的驱动脉冲的供给线，将第二输入端共同连接至IC芯片112的输入端TI1。
例如，通过控制器(未示出)向输入端TI1提供控制信号SCTL。
当提供高电平的控制信号SCTL时，至少可以使传送控制线LTX处于低电平而不管来自像素驱动脉冲生成电路103的脉冲信号如何，并且可以在电荷(信息)积累状态下保持像素电路101A。
在开关110中，固定接点a连接至IC芯片112的电源端TV1、TV3、TV4和TV5，启动接点b连接至电源108的正极和电源端TV2，以及启动(actuating)接点c连接至电源108的负极和电源端TG1～TG6。
例如，开关110响应于通过未示出的控制器(或传感器控制单元107)的切换信号SW将固定接点a连接至启动接点b或c。
具体地，向开关110提供切换信号SW，使得在正常的总体操作期间连接固定接点a和启动接点b。因此，经由电源端TV1～TV5，通过电源108向IC芯片112的地址解码器102、像素驱动脉冲生成电路103、像素驱动单元104、像素输出数据并-串处理单元105、输出电路单元106和传感器控制单元107提供电源电压VDD1。
向开关110提供切换信号SW，使得在像素阵列单元101中的电荷累积期间连接固定接点a和启动接点c。因此，电源端TV1、TV3、TV4和TV5连接至地电位，并停止通过电源108向IC芯片112的地址解码器102、像素驱动脉冲生成电路103、像素输出数据并-串处理单元105、输出电路单元106和传感器控制单元107提供电源电压VDD1。
在开关111中，固定接点a连接至IC芯片112的电源端TV7，启动接点b连接至电源109的正极和电源端TV6，以及启动接点c连接至电源108的负极。
例如，开关111响应于通过未示出的控制器(或传感器控制单元107)的切换信号SW连接固定接点a与启动接点b或c。
具体地，向开关111提供切换信号SW，使得在正常的总体操作期间连接固定接点a和启动接点b。因此，经由电源端TV6和TV7，通过电源109向像素驱动单元104中的电平转换器组1041和IC芯片112的像素阵列单元101的各条电源线LVDD提供电源电压VDD2。
向开关111提供切换信号SW，使得在像素阵列单元101的电荷累积期间连接固定接点a和启动接点c。因此，电源端TV7连接至地电位，并停止通过电源109向IC芯片112的像素阵列单元101的各条电源线提供电源电压VDD2，并将像素阵列单元101的各条电源线LVDD保持为地电位。
像素输出数据并-串处理单元105经由信号线LSGN从相同列的像素电路101A逐像素地读出图像数据(电压信号)，并将读取数据输出至输出电路单元106。
输出电路单元106对从像素输出数据并-串处理单元105输入的图像数据应用诸如放大的处理，并将图像数据输出至IC芯片112的外部。
(像素驱动脉冲生成电路的第一结构实例)。
随后将详细描述像素驱动脉冲生成电路103的第一结构实例。
图2是示出根据本实施例的像素驱动脉冲生成电路的第一结构实例的框图。图3是根据本实施例的像素驱动脉冲生成电路的详细电路图。
为了简化描述，在图2和图3中，例如，仅示出了对应于图1中第一行的像素配置所对应的部分，并且仅描述该部分。
如图2所示，像素驱动脉冲生成电路103包括存储器(存储)电路1031和定时控制电路1032。定时控制电路1032对应于本发明实施例的控制电路。
如图2所示，地址解码器102具有对象行选择电路(未示出)，用于响应于地址控制信号S102选择将被控制的像素阵列，并通过将被控制的每个像素配置行将地址选择信号AD输出至存储器电路1031。
存储器电路1031响应于从地址解码器102输入的地址选择信号AD和从传感器控制单元107输入的存储控制信号S1031，存储将通过由地址解码器102选择的像素阵列的各个像素电路101A执行的操作信息，并将表示存储状态的信号S10311或S10312输出至定时控制电路1032。
从存储器电路1031将输入表示存储状态的信号S10311或S10312输出至定时控制电路1032。此外，定时控制电路1032响应于来自传感器控制单元107的定时控制信号S1032，生成用于控制由地址解码器102选择的行的像素电路101A的复位控制信号RST、传送控制信号Tx、选择控制信号SEL，并将信号输出至像素驱动单元104。
定时控制电路1032基于由存储电路1031输出的信号S10311，同时生成高电平复位控制信号RST和传送控制信号Tx，并且将像素电路101A的传送晶体管122和复位晶体管125切换为导通，以执行用于经由选择晶体管124将残留在光电二极管121中的电荷释放到像素电路101A外部的执行电子快门处理(电荷释放操作)。
为了简化描述，由定时控制电路1032输出的各个信号的名称与由像素驱动电路104输出的各个信号的名称(复位控制信号RST、传送控制信号Tx和选择控制信号SEL)一致。
下文，参照图3描述存储器电路1031的连接模式。
存储器电路1031包括第一存储器(存储)电路10311、第二存储器(存储)电路10312、与门10313和与门10314。
存储器电路10311包括设置端S1、复位端R1和输出端Q1。分别将设置端S1连接至与门10313的输出端，将复位端R1经由节点ND1连接至信号线LSLR，以及将输出端Q1连接至节点ND2。
当将高电平信号输入至设置端S1时，存储器电路10311保持状态直到高电平信号输入至复位端R1，并将高电平信号输出至输出端Q1。
当存储器电路10311保持(存储)高电平(逻辑值是1)的状态时，这表示同时将图1所示像素电路101A的传送晶体管122和复位晶体管125切换为导通的电子快门处理。
存储器电路10312包括设置端S2、复位端R2和输出端Q2。分别将设置端S2连接至与门10314的输出端，将复位端R2经由节点ND3连接至信号线LSLR，以及将输出端Q2连接至节点ND4。
当将高电平信号输入至设置端S2时，存储器电路10312保持状态直到高电平信号输入至复位端R2，并将高电平信号输出至输出端Q2。
当存储器电路10312保持高电平(逻辑值是1)的状态时，这表示传送晶体管122、选择晶体管124和复位晶体管125被控制，并从像素电路101A读取像素数据。
注意，例如，上述各个存储器电路10311和10312可以是触发器，也可以是锁存电路等，只要能够提供存储功能即可，电路不限于本实施例中的电路。
对于与门10313，分别将其第一输入端经由节点ND5连接至地址解码器102，将第二输入端经由节点ND6连接至信号线LSLS，以及将输出端连接至存储器电路10311的设置端S2。
对于与门10314，分别将其第一输入端经由节点ND5连接至地址解码器102，将第二输入端经由节点ND7连接至信号线LRLS，以及将输出端连接至存储器电路10312的设置端S2。
随后，描述定时控制器1032的连接模式。
定时控制器1032包括与门10321～10325以及或门10326和10327。
对于与门10321，分别将其第一输入端经由节点ND8连接至信号线LRT，将第二输入端连接至节点ND4，以及将输出端连接至或门10326的第二输入端。
对于与门10322，分别将其第一输入端经由节点ND9连接至信号线LRR，将第二输入端连接至节点ND10，以及将输出端连接至或门10327的第二输入端。
对于与门10323，分别将其第一输入端经由节点ND11连接至信号线LRS，将第二输入端连接至节点ND10，以及将输出端连接至选择控制线LSEL。
对于与门10324，分别将第一输入端经由节点ND12连接至信号线LST，将第二输入端连接至节点ND2，以及将输出端连接至或门10326的第一输入端。
对于与门10325，分别将第一输入端经由节点ND13连接至信号线LSR，将第二输入端连接至节点ND2，以及将输出端连接至或门10327的第一输入端。
为了简化描述，通过其提供定时控制电路1032的输出信号的各条信号线的名称与通过其提供像素驱动电路104的输出信号的各条信号线的名称(复位控制线LRST、传送控制线LTx和选择控制线LSEL)一致。
对于或门10326，分别将其第一输入端连接至与门10324的输出端，将第二输入端连接至与门10321的输出端，以及将输出端连接至传送控制线LTx。
对于或门10327，分别将第一输入端连接至与门10325的输出端，将第二输入端连接至与门10322的输出端，以及将输出端连接至复位控制线LRST。
如图3所示，经由节点ND2和ND4相互连接存储器电路1031和定时控制电路1032。
随后，适当时参照图1、图3和图4通过集中于存储器电路1031和定时控制电路1032来描述CMOS图像传感器100的操作。
图4是采用根据本结构实例的像素驱动脉冲生成电路的CMOS图像传感器的时序图。
图4中(1)的Hsync表示一个水平时间周期，图4中的(2)～(5)表示将被提供给构成图3中存储器电路1031的信号线LRLR、LRLS、LSLR、LSLS的存储控制信号RLR、RLS、SLR和SLS(图2中的存储控制信号S1031)，以及图4中的(6)～(10)表示将被提供给构成图3中定时控制电路1032的信号线LRS、LRR、LRT、LSR和LST的定时控制信号RS、RR、RT、SR和ST(图2中的定时控制信号1032)。
在图4(1)中所示的一个水平时间周期内，在正常操作时间内，开关110通过切换信号SW(未示出)连接固定接点a和启动接点b(参见图1)。因此，经由电源端TV1～TV5，通过电源108向IC芯片112的地址解码器102、像素驱动脉冲生成电路103、像素驱动单元104、像素输出数据并-串处理单元105、输出电路单元106和传感器控制单元107提供电源电压VDD1。
类似地，开关111通过切换信号SW(未示出)连接固定接点a和启动接点b(参见图1)。因此，经由电源端TV6和TV7，通过电源109向IC芯片112中的像素驱动单元104内的电平转换器组1041和像素阵列单元101的各条电源线LVDD提供电源电压VDD2。
在这种状态下，传感器控制单元107生成用于指定将被访问的像素配置行的地址，并将生成的地址发送到地址解码器102作为地址控制信号S102。随后，地址解码器102将使对应于指定像素行的输出变得有效(active)的地址选择信号AD输出至存储电路1031(参见图1和图3)。
通过高电平存储控制信号RLR(图4中的(2))，存储器电路10312将输入至复位端R2的存储内容进行复位(例如，逻辑值变为0的低电平)。
此后，将高电平存储控制信号RLS(图4中的(3))输入至与门10314的第二输入端，并将高电平地址选择信号AD输入至第一输入端。结果，与门10314的输出变为高电平。存储器电路10312通过输入至设置端S2的高电平信号存储有效状态(例如，逻辑值变为1的高电平)，并将存储状态输出至输出端Q2。
在该时间段内，指定像素行中的像素电路101A的传送晶体管122、复位晶体管125和选择晶体管124处于截止状态，因此，光电二极管121将入射光转换为电荷，并在时间段t1内累积电荷。
在完成电荷累积之后(时间段t1)，处于有效状态的存储器电路10312的输出被输入至与门10322和10323的第二输入端，在时间段t2内将高电平定时控制信号RS(图4中的(6))输入至与门10323的第一输入端，并在时间段t3内将高电平定时控制信号RR(图4中的(7))输入至与门10322的第一输入端。结果，与门10322和10323的输出都变为高电平。
将由与门10322输出的高电平信号输入至或门10327的第二输入端，从而或门10327的输出变为高电平。
定时控制电路1032在直到完成电子快门处理的时间段(时间段t2)内输出高电平选择控制信号SEL，并在时间段t3内输出高电平复位控制信号RST。
通过这种操作，复位浮置扩散节点FD的电位被复位至控制线LRST的电位(图1)。
在复位浮置扩散节点FD的电位之后，将高电平存储控制信号SLR输入至复位端R1(图4中的(4))，并且存储器电路10311复位存储状态。
向与门10313的第一输入端输入高电平地址选择信号AD，并在时间段t4内向第二输入端输入高电平存储控制信号SLS(图4中的(5))。因此，与门10313的输出变为高电平。
通过输入至设置端S1的高电平信号，存储器电路10311在直到完成电子快门处理的时间段(时间段t4)内存储有效状态，并将存储状态输出至输出端Q1。
随后，在时间段t5内向与门10321的第一输入端输入高电平定时控制信号RT(图4中的(8))，并向第二输入端输入处于有效状态的存储电路10312的输出，从而与门10321的输出变为高电平。
向或门10326的第二输入端输入由与门10321输出的高电平信号，并且定时控制电路1032在时间段t5内输出高电平传送控制信号Tx。
因此，将与由地址解码器102指定的像素行相对应的像素电路101A的光电二极管121中累积的电荷传送至浮置扩散节点FD。
放大晶体管123放大对应于电荷量的浮置扩散节点FD的电位。
此时，由于选择晶体管124处于导通状态，所以将来自像素电路101A的图像数据(电压信号)的输出由每行经由信号线LSGN传送至像素输出数据并-串处理单元105。
随后，执行电子快门处理。在时间段t6内向与门10325的第一输入端输入高电平定时控制信号SR(图4中的(9))，在时间段t6内向与门10324的第一输入端输入高电平定时控制信号ST(图4中的(10))。
此外，向两个与门的第二输入端共同输入处于有效状态的存储电路10311的输出，因此，两个与门的输出变为高电平。
分别向或门10326的第一输入端输入由与门10324输出的高电平信号，并向或门10327的第一输入端输入由与门10325输出的高电平信号，且定时控制电路1032在时间段t6内输出高电平传送控制信号Tx和复位控制信号RST(图4中的(12))。
因此，经由信号线LSGN从像素电路101A释放残留在光电二极管121中的全部电荷，并完成电子快门处理。
在电子快门处理完成之后，从像素输出数据并-串处理单元105输出每个像素的图像数据，并通过输出电路单元106将图像数据输出到芯片的外部。因此，完成一个水平时间周期操作。
如上所述，在本实施例中，存储器电路1031具有第一存储器电路10311和第二存储器电路10312，并且如图4中的(11)和(12)所示，第一存储器电路10311保持存储状态直到完成电子快门处理。因此，即使在诸如像素驱动脉冲电路的电路中发生电压变化，也具有可以避免诸如由存储器电路1031(存储器电路10311)的重写所引起的故障的风险的优点。
在本实施例中，像素驱动脉冲生成电路103中的定时控制电路1032控制像素阵列，因此，具有可以通过简单的电路改变来实现电子快门处理而用不增加电路面积的优点。
在本实施例中，为了减少在整个芯片中引起的漏电流，提供下列功能。
如图1所示，当以高电平将控制信号SCTL提供给输入端TI1时，至少可以在像素驱动单元104中使传送控制线LTx为低电平而不管来自像素驱动脉冲生成电路103的脉冲信号，并且可以将像素电路101A固定为电荷(信号)累积状态。
此时，如上所述，在像素阵列单元101中的电荷累积时间段t1内(参见图4)，向开关110提供切换信号SW，使得在像素阵列单元101中的电荷累积时间段内连接固定接点a和启动接点b。因此，电源端TV1、TV3、TV4和TV5连接至地电位，并停止通过电源108向IC芯片112的地址解码器102、像素驱动脉冲生成电路103、像素输出数据并-串处理单元105、输出电路单元106和传感器控制单元107提供电源电压VDD1。
类似地，向开关111提供切换信号SW，以连接固定接点a和启动接点b。因此，电源端TV7连接至地电位，并停止通过电源109向IC芯片112的像素阵列单元101的各条电源线提供电源电压VDD2，并将像素阵列单元101的各条电源线LVDD保持为地电位。
以这种方式，即使停止了向除像素驱动单元104之外的电路的电源供应，像素也可以保持累积状态。
在电荷累积之后，可以将开关110和111的固定接点a切换至启动接点b，以执行上述CMOS图像传感器100的操作。
即使以这种方式，在本实施例中，可以执行上述电子快门处理，并且在整个芯片中引起的漏电流可以被减少至仅为像素驱动电路104的部分。
(像素驱动脉冲生成电路的第二结构实例)
随后，详细描述像素驱动脉冲生成电路103的第二结构实例。
图5是示出根据本实施例的像素驱动脉冲生成电路的第二结构实例的框图。图6是图5所示像素驱动脉冲生成电路的详细电路图。图7是采用根据本结构实例的像素驱动脉冲生成电路的CMOS图像传感器的时序图。
为了简化描述，在图5和6中，例如，仅示出对应于图1中的第一行的像素配置的部分，并且仅描述所示出的部分。
配置第二结构实例，使得地址解码器102具有对象行选择电路(未示出)，但是配置该结构实例使得不管对象行选择电路是否存在，都可以执行电子快门处理。
本结构实例和第一结构实例之间的具体差别是：如图5所示，地址解码器102不包括对象行选择电路，行选择控制信号ASE输入至像素驱动脉冲生成电路103a的存储器电路1031a，并且如6所示，设置或门10315和提供有行选择控制信号ASE的信号线LASE。
配置像素驱动脉冲生成电路103，使得在或门10315中，如图6所示，分别将第一输入端经由节点ND14连接至信号线LASE，将第二输入端连接至地址解码器102，并将输出端连接至节点ND5a。或门10315对应于本发明的逻辑电路。
在该结构实例中，如图7中(10)和(11)所示，在直到结束用于将被选择的像素配置行的电子快门处理的时间段内，即，在等于存储控制信号SLS的时间段的时间段t4内，传感器控制单元107将高电平行选择控制信号ASE提供给信号线LASE。在该时间段内，由于向或门10315的第一输入端输入高电平行选择控制信号ASE，所以尽管没有向第二输入端输入地址选择信号AD，但或门10315仍输出高电平信号，并使存储器电路10311存储用于执行电子快门处理的信息。
因此，像素驱动脉冲生成电路103可以在选择将进行电子快门处理的像素配置的同时，对所选像素配置的像素电路101A执行电子快门处理。
如上所述，同样在该结构实例中，如图7中的(12)和(13)所示，第一存储器电路10311保持存储状态直到电子快门处理结束，从而具有可以避免诸如由存储器电路1031a的重写所引起的故障的风险的优点。
此外，在该结构实例中，具有可以通过简单的电路改变实现电子快门处理而不用增加电路面积的优点。
此外，当需要不仅在电子快门处理时而且在全域快门时确实保持存储器电路1031a的存储状态时，该结构实例是更优选的。
(像素驱动脉冲生成电路第三结构实例)
随后，详细描述像素驱动脉冲生成电路103的第三结构实例。
图8是示出根据本实施例的像素驱动脉冲生成电路的第三结构实例的框图。图9是图8中的像素驱动脉冲生成电路的详细电路图。图10是采用根据该结构实例的像素驱动脉冲生成电路的CMOS图像传感器的时序图。
为了简化描述，在图8和9中，例如，仅示出了对应于图1中第一行的像素配置的部分，并且仅描述所示出的部分。
类似于第二结构实例，在本结构实例中，可以执行电子快门处理而不管对象行选择电路是否存在。然而，或门10315和提供有行选择控制信号ASE的信号线LASE的配置是不同的。
下文，仅描述第一和第二结构实例之间的差别。
如图8所示，在该结构实例中，向像素驱动脉冲生成电路103b的定时控制电路1032a输入行选择控制信号ASE。如图9所示，在定时控制电路1032a中配置或门10315a和信号线LASE。
在或门10315a中，分别将第一输入端经由节点ND14连接至信号线LASE，将第二输入端连接至存储器电路10311a的输出端Q1，并将输出端连接至节点ND2a。
在该结构实例中，如图10中的(5)所示，提供将被提供给存储器电路10311a的存储控制信号SLS作为脉冲信号。
如图10中的(6)所示，在结束用于将被选择的像素配置行的电子快门处理时，传感器控制单元107在时间段t4内将高电平行选择控制信号ASE提供给信号线LASE。
在该结构实例中，即使存储器电路10311a没有存储电子快门处理的操作信息直到结束电子快门处理，但在时间段t4内将高电平行选择控制信号ASE提供给信号线LASE，并且或门10315a的输出变为高电平(保持导通状态)，从而执行用于所选像素配置行的电子快门处理。
如上所述，在该结构实例中，如图10中的(12)和(13)所示，将高电平行选择控制信号ASE提供给信号线LASE直到电子快门处理结束，从而具有可以避免诸如由存储器电路1031的重写所引起的故障的风险的优点。
此外，在该结构实例中，具有可以通过简单的电路改变实现电子快门处理而不增加电路面积的优点。
虽然没有特别限制，但例如可以将根据各个实施例的CMOS图像传感器配置为安装列并列模数转换器(下文简称为ADC)的CMOS图像传感器。
可以将具有这种效果的图像传感器应用作为数码机或摄像机的图像拍摄装置。
图11是示出应用采用根据本发明实施例的像素驱动电路的图像传感器(图像拍摄装置)的相机系统的一个结构实例的示图。
如图11所示，相机系统200包括：图像拍摄装置210，对其可以应用采用根据实施例的像素驱动脉冲生成电路103的CMOS图像传感器(图像拍摄装置)100；光学系统，例如透镜220，用于将入射光引导(形成对象图像)至图像拍摄装置210的像素区域，用于根据入射光(图像光)在成像表面上形成图像；驱动电路(DRV)230，用于驱动图像拍摄装置210；以及信号处理电路(PRC)240，用于处理图像拍摄装置210的输出信号。
驱动电路230包括定时发生器(未示出)，用于生成包括用于驱动图像拍摄装置210中的电路的开始脉冲或时钟脉冲的各种定时信号，并以预定的定时信号驱动图像拍摄装置210。
信号处理电路240对图像拍摄装置210的输出信号应用诸如CDS(相关双采样)的信号处理。
例如，在诸如存储器的记录介质中记录在信号处理电路240中处理的图像信号。记录在记录介质中的图像信息是通过打印机等的硬拷贝。在信号处理电路240中被处理的图像信号作为移动图像被投影在由液晶显示器等形成的监控器上。
如上所述，根据本实施例，图像传感器包括：多个像素电路，每一个均包括用于将入射光转换为电荷并累积所转换电荷的光电转换单元，多个像素电路以矩阵形式配置；地址解码器102，用于选择将被控制的、配置在同一线上的像素电路；存储器电路1031，用于存储将被由地址解码器102选择的像素电路所执行的操作信息；以及定时控制电路1032，用于根据存储器电路1031的存储状态控制通过地址解码器102选择的像素电路的操作。
定时控制电路1032控制释放残留在每个像素电路的光电转换单元中的电荷的电荷释放操作，并且存储器电路1031保持存储状态直到完成电荷释放操作。
因此，即使在诸如像素电路(地址解码器、像素驱动脉冲生成电路和像素驱动单元)等的电路中发生电压变化等，也具有不仅在电子快门处理时而且在全域快门时避免诸如由存储器电路的重写所引起的故障的风险的优点。
此外，在本实施例中，像素驱动脉冲生成电路中的定时控制电路控制像素配置以执行电子快门处理，因此，具有不仅可以减少电路面积的增加，而且可以通过简单的电路改变实现电子快门处理的优点。
此外，在本实施例中，可以加强对电路压降的抵抗特性而不削弱诸如电子快门处理的自由程度和面积减少的优点，因此，提高了采用图像拍摄装置的相机系统的性能。
根据本实施例，在长时间累积时，可以抑制由CMOS图像传感器上集成的电路的泄漏所产生的热量，并且可以抑制由热量产生所引起的暗电流生成，即，图像质量的劣化。
与使用一般的基板偏置效果的泄漏抑制技术相比，本发明可以仅通过开启或关闭电源来应用，因此，可以更容易设计芯片电路结构和系统结构。
本领域的技术人员应该理解，根据设计要求和其它因素，可以有多种修改、组合、再组合和改进，均应包含在本发明的权利要求或等同物的范围之内。

Claims (14)

1.一种像素驱动电路，包括：
多个像素电路，每一个均包括光电转换单元，所述光电转换单元用于将入射光转换为电荷并累积所转换的电荷，所述多个所述像素电路以矩阵形式进行配置；
地址解码器，用于选择配置在同一线上将被控制的像素电路；
存储电路，用于存储将被所述地址解码器选择的像素电路所执行的操作信息；以及
控制电路，用于根据所述存储电路的存储状态来控制由所述地址解码器选择的像素电路的操作，其中，
所述控制电路控制释放在每个像素电路的所述光电转换单元中残留的电荷的电荷释放操作，以及
所述存储电路保持所述存储状态直到完成所述电荷释放操作。
2.根据权利要求1所述的像素驱动电路，其中，
所述存储电路包括：
第一存储电路，用于存储所述电荷释放操作的信息，以及
第二存储电路，用于存储除所述电荷释放操作之外的操作信息。
3.根据权利要求2所述的像素驱动电路，包括：
逻辑电路，用于使所述存储电路存储所述电荷释放操作的信息而不管所述地址解码器的输出。
4.根据权利要求3所述的像素驱动电路，其中，
所述逻辑电路控制每个像素电路的所述电荷释放操作直到完成所述电荷释放操作。
5.根据权利要求2所述的像素驱动电路，包括：
逻辑电路，用于使所述控制电路执行所述电荷释放操作而不管所述第一存储电路的存储状态。
6.根据权利要求5所述的像素驱动电路，其中，
所述逻辑电路控制每个像素电路的所述电荷释放操作直到完成所述电荷释放操作。
7.一种像素驱动电路，包括：
多个像素电路，每一个均包括光电转换单元，所述光电转换单元用于将入射光转换为电荷并累积所转换的电荷，所述多个所述像素电路以矩阵形式进行配置；
地址解码器，用于选择配置在同一线上将被控制的像素电路；
存储电路，用于存储将被所述地址解码器选择的像素电路所执行的操作信息；以及
控制电路，用于根据所述存储电路的存储状态来控制由所述地址解码器选择的像素电路的操作，其中，
所述像素电路包括：
节点，向其提供通过所述光电转换单元累积的电荷；
电荷释放单元，用于释放所述节点的电荷；
输出单元，用于放大对应于电荷量的所述节点的电位，并输出经过放大的电位，
所述控制电路控制所述电荷释放单元，以执行用于释放由所述光电转换单元累积的电荷的电荷释放操作，以及
所述存储电路保持存储状态直到完成所述电荷释放操作。
8.根据权利要求7所述的像素驱动电路，其中，
所述存储电路包括：
第一存储电路，用于存储所述电荷释放操作的信息，以及
第二存储电路，用于存储除所述电荷释放操作之外的操作信息。
9.根据权利要求8所述的像素驱动电路，包括：
逻辑电路，用于使所述存储电路存储所述电荷释放操作的信息而不管所述地址解码器的输出。
10.根据权利要求9所述的像素驱动电路，其中，所述逻辑电路控制每个像素电路的所述电荷释放操作直到完成所述电荷释放操作。
11.根据权利要求8所述的像素驱动电路，包括：
逻辑电路，用于使所述控制电路执行所述电荷释放操作而不管所述第一存储电路的存储状态。
12.根据权利要求11所述的像素驱动电路，其中，所述逻辑电路控制每个像素电路的所述电荷释放操作直到完成所述电荷释放操作。
13.一种图像拍摄装置，包括：
多个像素电路，每一个均包括光电转换单元，所述光电转换单元用于将入射光转换为电荷并累积所转换的电荷，所述多个像素电路以矩阵形式进行配置；
像素驱动电路，用于顺序地选择并控制像素电路；以及
读取单元，用于从被所述像素驱动电路控制的像素电路中读取信号，其中，
所述像素驱动电路包括；
地址解码器，用于选择配置在同一线上将被控制的像素电路；
存储电路，用于存储将被所述地址解码器选择的像素电路所执行的操作信息；以及
控制电路，用于根据所述存储电路的存储状态控制由所述地址解码器选择的像素电路的操作；
所述控制电路控制释放在每个像素电路的所述光电转换单元中残留的电荷的电荷释放操作；以及
所述存储电路保持所述存储状态直到完成所述电荷释放操作。
14.一种相机系统，包括：
图像拍摄装置；
光学系统，用于将入射光引导至所述图像拍摄装置的成像区域；以及
信号处理电路，用于处理由所述图像拍摄装置输出的信号，其中，
所述图像拍摄装置包括：
多个像素电路，每一个均包括光电转换单元，所述光电转换单元用于将入射光转换为电荷并累积所转换的电荷，所述多个像素电路以矩阵形式进行配置；
像素驱动电路，用于顺序地选择并控制所述像素电路；以及
读取单元，用于从被所述像素驱动电路控制的像素电路中读取信号，以及
所述像素驱动电路包括：
地址解码器，用于选择配置在同一线上将被控制的像素电路；
存储电路，用于存储将被所述地址解码器选择的像素电路所执行的操作信息；以及
控制电路，用于根据所述存储电路的存储状态控制由所述地址解码器选择的像素电路的操作，
所述控制电路控制用于释放在每个像素电路的所述光电转换单元中残留的电荷的电荷释放操作，以及
所述存储电路保持所述存储状态直到完成所述电荷释放操作。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102281403A (zh) * 2010-06-08 2011-12-14 索尼公司 固态图像拾取元件，其驱动方法以及照相机系统
CN102638660A (zh) * 2011-02-14 2012-08-15 索尼公司 图像处理装置、图像处理方法和电子设备
CN103248839A (zh) * 2012-02-01 2013-08-14 全视科技有限公司 用于cmos图像传感器的可变电压行驱动器
CN106340514A (zh) * 2016-11-01 2017-01-18 京东方科技集团股份有限公司 一种有源像素传感器、驱动电路及驱动方法
CN113395466A (zh) * 2020-03-12 2021-09-14 格科微电子（上海）有限公司 降低图像传感器多列串扰的方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4442675B2 (ja) * 2007-09-28 2010-03-31 ソニー株式会社 画素駆動回路および撮像装置ならびにカメラシステム
JP5458582B2 (ja) 2009-01-28 2014-04-02 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および電子機器
JP2010278648A (ja) * 2009-05-27 2010-12-09 Toshiba Corp 固体撮像装置
JP5653597B2 (ja) * 2009-06-25 2015-01-14 ソニー株式会社 固体撮像装置および撮像装置
JP5446738B2 (ja) * 2009-11-02 2014-03-19 ソニー株式会社 固体撮像素子およびカメラシステム
JP5441651B2 (ja) * 2009-12-07 2014-03-12 キヤノン株式会社 光電変換装置
RU2515284C1 (ru) * 2010-03-17 2014-05-10 Кэнон Кабусики Кайся Устройство захвата изображения и система захвата изображения
JP5403369B2 (ja) * 2010-03-31 2014-01-29 ソニー株式会社 固体撮像素子および駆動方法、並びに電子機器
JP5631058B2 (ja) * 2010-05-20 2014-11-26 キヤノン株式会社 撮像装置、撮像システムおよび撮像装置の駆動方法
JP5598126B2 (ja) 2010-07-09 2014-10-01 ソニー株式会社 固体撮像素子およびカメラシステム
GB201012631D0 (en) * 2010-07-28 2010-09-15 Isis Innovation Image sensor and method of sensing
US9323608B2 (en) * 2012-06-07 2016-04-26 Micron Technology, Inc. Integrity of a data bus
JP5630553B2 (ja) * 2013-10-22 2014-11-26 ソニー株式会社 固体撮像装置および撮像装置
CN104811634B (zh) * 2013-12-29 2018-07-31 芯视达系统公司 支持多种电压的紧凑型行解码器
JP6711634B2 (ja) * 2016-02-16 2020-06-17 キヤノン株式会社 撮像装置、撮像装置の駆動方法、及び撮像システム
CN110475078B (zh) * 2019-09-03 2020-12-15 河北科技大学 摄像机曝光时间调整方法及终端设备
CN111083403B (zh) * 2019-12-11 2021-07-06 中国电子科技集团公司第四十四研究所 一种片内复用型像素控制电路
JP7039647B2 (ja) * 2020-05-22 2022-03-22 キヤノン株式会社 撮像装置、撮像装置の駆動方法、及び撮像システム
KR20230092176A (ko) * 2021-12-17 2023-06-26 삼성전자주식회사 플라즈마 공정 챔버의 화학종을 진단하는 진단 장치, 그것을 포함하는 화학종 진단 시스템 및 그것의 동작 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6847398B1 (en) * 1998-03-31 2005-01-25 Micron Technology, Inc. Latched row logic for a rolling exposure snap
JP3512152B2 (ja) * 1998-10-14 2004-03-29 松下電器産業株式会社 増幅型固体撮像装置およびその駆動方法
US6794627B2 (en) * 2001-10-24 2004-09-21 Foveon, Inc. Aggregation of active pixel sensor signals
US6795117B2 (en) * 2001-11-06 2004-09-21 Candela Microsystems, Inc. CMOS image sensor with noise cancellation
KR100562489B1 (ko) 2002-11-11 2006-03-21 삼성전자주식회사 셔터 타이밍 조절 가능한 로우 디코더를 갖는 이미지 센서
JP4380403B2 (ja) 2004-04-22 2009-12-09 ソニー株式会社 固体撮像装置および固体撮像装置の駆動方法
JP5076635B2 (ja) * 2007-05-17 2012-11-21 ソニー株式会社 イメージセンサ
JP2009021889A (ja) 2007-07-13 2009-01-29 Panasonic Corp 固体撮像装置及びその駆動方法
JP4442675B2 (ja) * 2007-09-28 2010-03-31 ソニー株式会社 画素駆動回路および撮像装置ならびにカメラシステム

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102281403A (zh) * 2010-06-08 2011-12-14 索尼公司 固态图像拾取元件，其驱动方法以及照相机系统
CN102638660A (zh) * 2011-02-14 2012-08-15 索尼公司 图像处理装置、图像处理方法和电子设备
CN103248839A (zh) * 2012-02-01 2013-08-14 全视科技有限公司 用于cmos图像传感器的可变电压行驱动器
CN103248839B (zh) * 2012-02-01 2016-05-18 全视科技有限公司 用于cmos图像传感器的可变电压行驱动器
CN106340514A (zh) * 2016-11-01 2017-01-18 京东方科技集团股份有限公司 一种有源像素传感器、驱动电路及驱动方法
CN113395466A (zh) * 2020-03-12 2021-09-14 格科微电子（上海）有限公司 降低图像传感器多列串扰的方法
CN113395466B (zh) * 2020-03-12 2023-08-11 格科微电子（上海）有限公司 降低图像传感器多列串扰的方法

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